JP2009139695A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】異なるピッチのパターンを簡易に形成する半導体装置の製造方法を提供する。
【解決手段】被加工膜２０上に、メモリセル形成領域１１と周辺回路形成領域１２とで異なるピッチで、加熱によって酸を発生し得る成分を含むレジストパターン３１Ｂを形成する工程と、被加工膜２０上に酸によって架橋可能な成分を含む微細パターン形成膜３２を形成する工程と、加熱によってレジストパターン３１Ｂから酸が供給される範囲の微細パターン形成膜３２を架橋させてレジストパターン３１Ｂの周囲に側壁膜３３を形成する工程と、微細パターン形成膜３２とメモリセル形成領域１１上のレジストパターン３１Ｂとを除去して、メモリセル形成領域１１上の側壁膜３３からなるパターンと、周辺回路形成領域１２上の側壁膜３３とレジストパターン３１Ｂとからなるパターンとを形成する工程と、を含む。
【選択図】 図２

Description

本発明は、半導体装置における微細パターンの形成を行う半導体装置の製造方法に関するものである。

半導体集積回路開発においてパターン寸法の微細化は年々加速している状況にある。このパターン寸法微細化の推進は光リソグラフィ技術が担っており、今後もパターン寸法の微細化の流れは暫く続くものと考えられる。光リソグラフィの解像度（パターン寸法）は、そのパターン寸法を実現するために用いられる露光装置の波長（λ）とレンズ開口数（ＮＡ）とを用いた次式（１）に示されるレーリーの式で記述される。
解像度＝ｋ₁×λ／ＮＡ ・・・（１）

パターン寸法（解像度）が市場の要求（コスト、デバイス性能）で決定されるとすると、この式に含まれるｋ₁ファクタは、それを実現するリソグラフィ技術の困難度を示す値（具体的には、レジスト性能、装置コントロール、レチクルのパターンやプロセスコントロールによって主に決まるプロセス定数）となる。つまり、ｋ₁ファクタが小さいと、リソグラフィが困難となることを示している。

近年の半導体デバイスの微細化の加速は、理論上のリソグラフィの限界であるｋ₁＝０．２５を下回るパターン寸法をも要求してきている。この領域では、リソグラフィで形成可能となる最小パターンピッチよりも微細なパターンピッチの形成手法が求められる。このような手法の一つとして、側壁残しプロセスを用いた微細加工方法が従来提案されている（たとえば、特許文献１参照）。

この従来の側壁残しプロセスによる微細加工方法について説明する。まず、基板などの下層材上に後の工程でダミーパターンとなるフォトレジストからなるレジストパターンを形成する。ついで、このレジストパターンの周囲と上部にＲＥＬＡＣＳ^TM（Resist Enhancement Lithography Assisted by Chemical Shrink）ポリマーを塗布して、ＲＥＬＡＣＳポリマー層を形成する。ついで、エッチングを行い、レジストパターンの側壁部を残すように、レジストパターンの上部と下層材上のＲＥＬＡＣＳポリマー層を除去する。その後、下層材上を露光して現像して、レジストパターンを除去して、側壁部が形成される。そして、この側壁部を用いて、下層材に対してエッチング処理を施す。

しかしながら、従来の側壁残しプロセスによる微細パターンの形成は、光や電子線などの放射線のリソグラフィの解像限界以下のピッチのラインアンドスペースを有する微細パターンについての形成方法しか開示されておらず、微細パターンとその微細パターンよりも大きなピッチのパターンとを簡易に形成する方法については開示されていなかった。

米国特許第６３８３９５２号明細書

本発明は、側壁残しプロセスを用いた半導体装置の製造において、異なるピッチのパターンを簡易に形成すること、特に、放射線を用いたリソグラフィの解像限界以下のピッチのラインアンドスペースの微細パターンとその微細パターンよりもピッチの大きなラインアンドスペースのパターンを簡易に形成することができる半導体装置の製造方法を提供することを目的とする。

本発明の一態様によれば、被加工膜上に、加熱によって酸を発生し得る成分を含む、第１のラインアンドスペースの第１のレジストパターンと、第２のレジストパターンと、を形成するレジストパターン形成工程と、前記第１および第２のレジストパターンを形成した前記被加工膜上に、酸によって架橋可能な成分を含む微細パターン形成膜を形成する微細パターン形成膜形成工程と、前記第１および第２のレジストパターンと前記微細パターン形成膜とに加熱処理を施して、前記レジストパターンから酸が供給される範囲の前記微細パターン形成膜を架橋させて前記第１および第２のレジストパターンの周囲に側壁膜を形成する架橋工程と、架橋されなかった前記微細パターン形成膜と前記第１のレジストパターンとを前記被加工膜上から除去して、前記側壁膜からなるパターンと、前記側壁膜が形成された前記第２のレジストパターンとを形成する側壁膜パターン形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、側壁残しプロセスにおいて、異なるピッチのラインアンドスペースのパターンを簡易に形成することができるという効果を奏する。

以下に添付図面を参照して、本発明にかかる半導体装置の製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。また、以下で示す膜厚は一例であり、これに限定されるものではない。

（第１の実施の形態）
図１〜図２は、本発明の第１の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。ここでは、メモリセルが形成されるメモリセル部と、メモリセル部の各メモリセルにデータを書き込み、またはメモリセル部の各メモリセルと電気的に接続され、各メモリセルからデータを読み出す動作などに必要な周辺回路が形成される周辺回路部と、を有するたとえばＮＡＮＤ型フラッシュメモリなどの半導体装置を側壁残しプロセスで加工する場合を例に挙げて説明する。また、ここでは、光や電子線などの放射線によるリソグラフィの解像限界以下の微細なラインアンドスペースパターンで構成されたメモリセル部と、メモリセル部のラインアンドスペースパターンよりもラフな（ピッチの大きな）ラインアンドスペースパターンで構成された周辺回路部と、を加工する場合の製造方法の手順について説明する。なお、以下では、メモリセル部を形成する領域をメモリセル形成領域１１といい、周辺回路部を形成する領域を周辺回路形成領域１２という。

まず、図１（ａ）に示されるように、加工対象となる被加工膜２０が形成された基板１０が用意される。この被加工膜２０は、たとえば基板１０上に形成されたメモリセル部のメモリセルを構成するメモリセルトランジスタや周辺回路部の電界効果型トランジスタのゲート電極の基となる導電性材料膜であってもよいし、基板１０上に形成されたメモリセル部のメモリセルトランジスタや周辺回路部の電界効果型トランジスタのゲート電極、ソース／ドレイン領域と、上層に形成される配線との間を電気的に絶縁する層間絶縁膜などの絶縁膜であってもよい。また、ここで、基板１０とは、シリコン基板などの基板だけでなく、上面に金属膜や絶縁膜などの膜や素子が形成された基板をも含むものとする。ただし、この明細書に添付された図面では、基板１０として半導体基板を用いる場合を示し、被加工膜２０として金属を用いる場合を示している。

ついで、基板１０上に形成された被加工膜２０上に、スピンコート法などを用いてレジスト組成物を塗布してレジスト膜を形成する。レジスト膜の膜厚は、たとえば０．７μｍ〜１．０μｍ程度の厚さである。このレジスト組成物として、加熱によってレジスト内部に酸成分を発生する材料が用いられる。このような材料として、たとえば、アクリル樹脂やノボラック樹脂などの被膜形成物質とナフトキノンジアジド系感光剤とから構成されるポジ型レジストの他に、加熱によって酸を発生する化学増幅型レジストなどを挙げることができる。なお、レジスト組成物は、ポジ型レジスト、ネガ型レジストのいずれであってもよいが、この第１の実施の形態では、ポジ型のレジスト組成物を用いる場合を例に挙げている。

ついで、プリベーク処理を行ってレジスト膜中に含まれる溶剤を蒸発させる。プリベーク処理は、たとえば、ホットプレートを用いて７０℃〜１１０℃の温度で１分間程度の熱処理を施すことによって行う。その後、レジスト膜の所定の領域が照射されるようにマスクをして、光源からたとえばＫｒＦエキシマレーザ光（２４８ｎｍ）をレジスト膜に照射する。レジスト膜の露光を行った後、必要に応じて露光後加熱処理（以下、ＰＥＢ処理という）を行う。これによって、レジスト膜の解像度を向上させることができる。ＰＥＢ処理は、たとえば、５０℃〜１３０℃の熱処理を施すことによって行うことができる。なお、レジスト膜の露光には、ＫｒＦエキシマレーザ光のほかにも、レジスト膜の感度波長に対応したものであればよく、たとえば、ｇ線、ｉ線、深紫外光、ＡｒＦエキシマレーザ光（１９３ｎｍ）、ＥＢ（電子線）またはＸ線などの放射線を用いることができる。

その後、図１（ｂ）に示されるように、現像プロセスを通して、所定のラインアンドスペースのレジストパターン３１Ａを形成する。ここで、現像液としては、たとえば、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）などの０．０５重量％〜３．０重量％程度のアルカリ水溶液を用いることができる。この図に示されるように、比較的単純かつ周期的なラインアンドスペースパターンで構成されているメモリセル形成領域１１では、一般に不規則なパターンで構成されている周辺回路形成領域１２に比して、形成されるレジストパターンの幅は細めに形成されている。なお、現像処理を行った後、必要に応じて、ポストデベロッピングベーク処理を行ってもよい。ポストデベロッピングベーク処理は、後のミキシング反応に影響することから、使用するレジスト組成物および微細パターン形成材料に応じて適切な温度条件に設定することが望ましい。たとえば、ホットプレートを用いて６０℃〜１２０℃で６０秒程度加熱する。

ついで、図１（ｃ）に示されるように、前工程で形成されたレジストパターン３１Ａにスリミング処理を行って、予め設定された細さとなるまで細らせたレジストパターン３１Ｂを形成する。スリミング処理としては、ウェットエッチングなどを用いることができる。このとき、メモリセル形成領域１１上には、微細な第１のラインアンドスペースのレジストパターン３１Ｂが形成され、周辺回路形成領域１２上には、第１のラインアンドスペースよりもピッチの大きな第２のラインアンドスペースのレジストパターン３１Ｂが形成される。

ついで、図１（ｄ）に示されるように、レジストパターン３１Ｂを含む被加工膜２０上に、酸の存在によって架橋可能な成分を含む材料を塗布して、微細パターン形成膜３２を形成する。微細パターン形成膜３２の塗布方法は、レジストパターン３１Ｂ上に均一に塗布できるものであれば特に限定されず、たとえば、スプレー法やスピンコート法などを用いることができる。ここで、微細パターン形成膜３２は、酸の存在によって架橋可能な少なくとも１種類の水溶性成分と、水および／または水溶性有機溶媒と、を含有する。つまり、溶媒として、水、水溶性有機溶媒または水と水溶性有機溶媒との混合溶媒のいずれかを用いるので、水に不溶の下地のレジストパターン３１Ｂを溶解させることがない。また、酸の存在によって架橋可能な水溶性成分は、ポリマー、モノマーおよびオリゴマーのうちのいずれであってもよいが、この例においては、モノマー、オリゴマーまたは低重合ポリマーを用いることが好ましい。特に、モノマーもしくはモノマーの２量体〜２４０量体、または平均分子量１０，０００までのオリゴマーを用いることが好ましい。

その後、プリベーク処理を行って、微細パターン形成膜３２に含まれる溶剤を蒸発させる。このプリベーク処理は、たとえば、ホットプレートを用いて８５℃程度の温度で１分間程度の熱処理を施すことによって行われる。

プリベーク処理の後、図２（ａ）に示されるように、被加工膜２０上に形成されたレジストパターン３１Ｂと、被加工膜２０上に形成された微細パターン形成膜３２と、に加熱処理（ミキシングベーク処理；以下、ＭＢ処理という）を行う。ＭＢ処理の温度および時間は、レジストパターン３１Ｂの種類や後述する側壁膜３３の厚さなどに応じて適当な値に設定される。この例では、たとえば、ホットプレートを用いて８５℃〜１５０℃で６０秒〜１２０秒のＭＢ処理を行う。

このＭＢ処理によって、レジストパターン３１Ｂを加熱して、レジストパターン３１Ｂ中に酸を発生させるとともに、発生した酸の拡散を促進して、レジストパターン３１Ｂから微細パターン形成膜３２へ酸を供給する。このとき、微細パターン形成膜３２がレジストパターン３１Ｂに接する部分で、微細パターン形成膜３２に含まれる架橋可能な水溶性成分が、酸の存在により架橋反応を起こし、その部分が水やアルカリ水溶性の現像液などに対して不溶化する。そして、このレジストパターン３１Ｂ中から微細パターン形成膜３２への酸の供給と、架橋反応が、レジストパターン３１Ｂと微細パターン形成膜３２の界面から微細パターン形成膜３２へ向かう方向に、ＭＢ処理時間中進行する。なお、微細パターン形成膜３２のレジストパターン３１Ｂとの界面付近以外の領域における部分では、レジストパターン３１Ｂで発生した酸の供給が行われず、架橋反応が起こらないので、水やアルカリ水溶性の現像液などに対して可溶のままである。ここで、微細パターン形成膜３２のレジストパターン３１Ｂとの界面付近とは、ＭＢ処理によってレジストパターン３１Ｂ中に発生した酸が拡散可能な範囲で、架橋反応を起こした領域をいうものとする。このようにして、レジストパターン３１Ｂの周囲には、現像液に対して不溶性を示す側壁膜３３が薄く形成される。側壁膜３３の厚さは、プロセス条件や使用する材料特性によって制御することができる。

その後、図２（ｂ）に示されるように、レジストパターン３１Ｂと側壁膜３３を含む微細パターン形成膜３２とが形成された基板１０のメモリセル形成領域１１のみを再度露光装置で露光する。このとき、露光装置の光源と基板１０との間において、メモリセル形成領域１１では光源からの光が透過し、周辺回路形成領域１２では光源からの光が遮られるように、ガラスなどの透明基板１０１に遮光膜１０２がパターニングされたマスク１００を用いる。また、この露光工程で用いられる露光装置は、スキャナを用いる必要はなく、メモリセル形成領域１１のレジストを感光させることができればどのような構成の装置でもよい。

この露光によって、メモリセル形成領域１１のレジストパターン３１Ｂ部分が露光されることにより、現像液に対して可溶な状態となる。一方の周辺回路形成領域１２のレジストパターン３１Ｂ部分は露光されないため、現像液に対して不溶の状態のままである。

ついで、図２（ｃ）に示されるように、レジストパターン３１Ｂと側壁膜３３を含む微細パターン形成膜３２とが形成された基板１０をアルカリ水溶液で現像すると、メモリセル形成領域１１のレジストパターン３１Ｂが現像液に溶解するとともに、メモリセル形成領域１１と周辺回路形成領域１２の微細パターン形成膜３２の側壁膜３３以外の部分も現像液に溶解し、基板１０上（被加工膜２０上）から除去される。一方、メモリセル形成領域１１の側壁膜３３と、周辺回路形成領域１２のレジストパターン３１Ｂおよび側壁膜３３とは、現像液に溶解せずそのままパターンとして残存する。つまり、メモリセル形成領域１１の側壁膜３３、および周辺回路形成領域１２のレジストパターン３１Ｂと側壁膜３３を同時に形成することができる。

その後、メモリセル形成領域１１では側壁膜３３をマスクとして、また周辺回路形成領域１２ではレジストパターン３１Ｂとその側面に形成された側壁膜３３の構造体をマスクとして、被加工膜２０のエッチングが行われ、半導体装置が製造される。ここで、メモリセル形成領域１１ではレジストパターン３１Ｂの側壁膜３３が被加工膜２０のマスク材として残るため、この側壁膜３３の膜厚によって、メモリセルの微細ラインアンドスペース寸法が決定される。また、周辺回路形成領域１２では、レジストパターン３１Ｂとその周囲に形成される側壁膜３３が被加工膜２０のマスク材として残るため、スリミングしたレジストパターン３１Ｂと側壁膜３３を合わせたサイズによって周辺回路のラインアンドスペースの寸法が決定される。そのため、メモリセル形成領域１１と周辺回路形成領域１２に形成するマスク材の寸法を考慮して、レジストパターン３１Ａの寸法、レジストパターン３１Ａからレジストパターン３１Ｂへのスリミング処理、側壁膜３３の形成処理におけるパラメータが適宜設定される。

本第１の実施の形態によれば、リソグラフィの解像限界以下の微細なパターンが要求されるメモリセル部と、メモリセル部よりもピッチが大きいパターンを有する周辺回路部と、を備えるＮＡＮＤ型フラッシュメモリなどの半導体装置のように、異なるピッチの複数のパターンを簡易に形成することができるという効果を有する。

（第２の実施の形態）
第１の実施の形態では、レジストパターン３１Ｂを含む被加工膜２０上に微細パターン形成膜３２を形成した後に、ＭＢ処理を行っていた。これは、微細パターン形成膜３２がレジストパターン３１Ｂ上に形成されていないことが前提であるが、実際には、微細パターン形成膜３２がレジストパターン３１Ｂの上面を覆ってしまう場合も考えられる。この場合には、その後の露光処理を行っても、メモリセル形成領域１１の上面の一部または全部に形成された微細パターン形成膜３２によって、露光装置の光源からの光がレジストパターン３１Ｂに到達せず、後の現像処理によってレジストパターン３１Ｂが除去されなくなってしまう。そこで、この第２の実施の形態では、現像処理時に確実にレジストパターン３１Ｂを除去することができる側壁残しプロセスを用いた半導体装置の製造方法について説明する。なお、以下では、第１の実施の形態と異なる部分のみを例に挙げて説明する。

図３は、本発明の第２の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、第１の実施の形態の図１（ａ）〜図２（ａ）までに示したように、基板１０上に形成した被加工膜２０上にレジスト組成物を塗布してレジスト膜を形成し、露光、現像処理によって、メモリセル形成領域１１と周辺回路形成領域１２とに所定形状のレジストパターン３１Ａを形成する。ついで、レジストパターン３１Ａをスリミングして細らせたレジストパターン３１Ｂを形成し、このレジストパターン３１Ｂを含む被加工膜２０上に、酸の存在により架橋可能な成分を含んだ材料を塗布して、微細パターン形成膜３２を形成し、プリベーク処理によって微細パターン形成膜３２に含まれる溶剤を蒸発させる。そして、レジストパターン３１Ｂと微細パターン形成膜３２とにＭＢ処理を行って、レジストパターン３１Ｂの周囲に、現像液に対して不溶化した側壁膜３３を形成する。

ついで、図３（ａ）に示されるように、側壁膜３３を含む微細パターン形成膜３２とレジストパターン３１Ｂが形成された基板１０上に、露光の有無にかかわらず現像液に対して可溶の性質を有する現像可溶膜４１を形成する。この現像可溶膜４１は、たとえば、アルカリ可溶の液浸リソグラフィ用のトップコート保護膜を用いることができる。また、現像可溶膜４１の形成方法は、微細パターン形成膜３２上に均一に形成できるものであれば特に限定されず、たとえばスピンコート法などを用いることができる。さらに、現像可溶膜４１は、その表面位置がレジストパターン３１Ｂの表面位置よりも高くなるように形成される。また、この図３（ａ）では、レジストパターン３１Ｂの周囲と上面に微細パターン形成膜３２が現像液に対して不溶化した側壁膜３３が形成された状態が示されている。

その後、図３（ｂ）に示されるように、化学的機械研磨（Chemical Mechanical Polishing：以下、ＣＭＰという）法によって、現像可溶膜４１の上面を平坦化する。なお、このとき、すべてのレジストパターン３１Ｂの上面が露出するまで研磨するように、ＣＭＰ処理を行う時間を制御する。ＣＭＰ処理後は、図に示されるように、レジストパターン３１Ｂの周囲に形成された不溶膜間を埋めるように現像可溶膜４１が形成される。

ついで、図３（ｃ）に示されるように、レジストパターン３１Ｂと、側壁膜３３を含む微細パターン形成膜３２と、現像可溶膜４１と、が形成された基板１０のメモリセル形成領域１１のみを再度露光装置で露光する。この露光によって、メモリセル形成領域１１のレジストパターン３１Ｂが露光されることにより、現像液に対して可溶な状態となる。一方の周辺回路形成領域１２のレジストパターン３１Ｂは露光されないため、現像液に対して不溶の状態のままである。また、現像可溶膜４１は露光の有無にかかわらず、現像液に対して可溶な状態である。

その後は、第１の実施の形態の図２（ｃ）に示したように、レジストパターン３１Ｂと側壁膜３３を含む微細パターン形成膜３２と現像可溶膜４１とが形成された基板１０をアルカリ水溶液で現像する。これによって、メモリセル形成領域１１のレジストパターン３１Ｂ、およびメモリセル形成領域１１と周辺回路形成領域１２の微細パターン形成膜３２の側壁膜３３以外の部分と現像可溶膜４１が現像液に溶解し、基板１０上（被加工膜２０上）から除去される。一方、メモリセル形成領域１１の側壁膜３３と、周辺回路形成領域１２のレジストパターン３１Ｂおよび側壁膜３３とは、現像液に溶解せずそのままパターンとして残存する。そして、メモリセル形成領域１１では側壁膜３３をマスクとして、また周辺回路形成領域１２ではレジストパターン３１Ｂとその側面に形成された側壁膜３３の構造体をマスクとして、被加工膜２０のエッチングが行われ、半導体装置の製造が行われる。

本第２の実施の形態によれば、ＭＢ処理後の露光処理前に、現像可溶膜４１を形成し、ＣＭＰ法によってレジストパターン３１Ｂの上面が露出するように研磨を行うようにしたので、第１の実施の形態の効果に加えて、レジストパターン３１Ｂの上面に微細パターン形成膜３２が残ることによる現像時のレジストパターン３１Ｂの残留を防ぎ、確実に側壁膜３３のみを残したパターンを形成することができるという効果を有する。

なお、上述した例では、レジストパターン３１Ｂとしてポジ型レジストを用いた場合を示したが、レジストパターン３１Ｂとしてネガ型レジストを用いることもできる。ただし、この場合には、側壁膜３３に対するレジストパターン３１Ｂの選択比が高いエッチング液やエッチングガスを用いて、第１の実施の形態の場合には図２（ａ）の後に、レジストパターン３１Ｂと微細パターン形成膜３２のエッチングを行い、第２の実施の形態の場合には図３（ｂ）の後に、レジストパターン３１Ｂと微細パターン形成膜３２と現像可溶膜４１のエッチングを行えばよい。これによって、ネガ型レジストで形成されるレジストパターン３１Ｂを除去することができる。また、エッチング後に微細パターン形成膜３２、または微細パターン形成膜３２と現像可溶膜４１が残ってしまった場合には、現像液でこれらの膜を除去すればよい。さらに、たとえばメモリセル形成領域１１のレジストパターン３１Ｂのみを除去する場合には、周辺回路形成領域１２上をレジストなどのマスク材で覆い、メモリセル形成領域１１のみを開口した状態でエッチングを行えばよい。

このようにレジストパターン３１Ｂとしてネガ型レジストを用いた場合には、最後にレジストパターン３１Ｂと微細パターン形成膜３２をエッチングによって除去するために、従来例の側壁残しプロセスのエッチングによるダミーパターン除去と同様に、この工程での処理に多少の時間を要してしまう。しかし、ポジ型レジストを用いた場合に比べて露光工程が不要となることに加えて、ポジ型レジストを用いる場合と同様に、レジストパターン３１Ｂと微細パターン形成膜３２のエッチングによる除去工程以外の各工程での処理時間を従来例に比べて短縮することができる。その結果、従来例の側壁残しプロセスに比して、ＴＡＴの短縮化を図ることができるとともに半導体装置の製造コストを低減させることができるという効果を有する。

また、上述した説明では、メモリセル形成領域１１のレジストパターン３１Ｂは、第１のラインアンドスペースのパターンで形成され、周辺回路形成領域１２のレジストパターン３１Ｂは、第１のラインアンドスペースよりもピッチの大きな第１のラインアンドスペースのパターンで形成される場合を説明したが、第２のラインアンドスペースのピッチは、第１のラインアンドスペースのピッチと同じでもよい。この場合には、ＭＢ処理時に周辺回路形成領域１２のレジストパターン３１Ｂの周囲に幅の広い側壁膜３３を形成することで、メモリセル形成領域１１のレジストパターン３１Ｂとは幅の異なるレジストパターン３１Ｂを形成することが可能となる。

さらに、上述した説明では、周辺回路形成領域１２のレジストパターン３１Ｂは、ラインアンドスペースとなっているが、必ずしもラインアンドスペースである必要はない。周辺回路の機能に応じて各種のパターン形状が採用される。

なお、上述した説明では、ＮＡＮＤ型フラッシュメモリを例に挙げて、半導体装置の製造方法について説明したが、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの半導体装置の製造方法についても本発明を同様に適用することができる。

第１の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図（その１）。 第１の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図（その２）。 第２の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図。

符号の説明

２０・・・被加工膜、３１Ａ，３１Ｂ・・・レジストパターン、３２・・・微細パターン形成膜、３３・・・側壁膜、４１・・・現像可溶膜、１００・・・マスク、１０１・・・透明基板、１０２・・・遮光膜。

Claims (5)

1. 被加工膜上に、加熱によって酸を発生し得る成分を含む、第１のラインアンドスペースの第１のレジストパターンと、第２のレジストパターンと、を形成するレジストパターン形成工程と、
   前記第１および第２のレジストパターンを形成した前記被加工膜上に、酸によって架橋可能な成分を含む微細パターン形成膜を形成する微細パターン形成膜形成工程と、
   前記第１および第２のレジストパターンと前記微細パターン形成膜とに加熱処理を施して、前記レジストパターンから酸が供給される範囲の前記微細パターン形成膜を架橋させて前記第１および第２のレジストパターンの周囲に側壁膜を形成する架橋工程と、
   架橋されなかった前記微細パターン形成膜と前記第１のレジストパターンとを前記被加工膜上から除去して、前記側壁膜からなるパターンと、前記側壁膜が形成された前記第２のレジストパターンとを形成する側壁膜パターン形成工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記架橋工程の後で前記側壁膜パターン形成工程の前に、前記第２のレジストパターンの形成位置以外の前記第１のレジストパターンおよび前記微細パターン形成膜が形成された前記被加工膜上を露光する露光工程をさらに含み、
   前記側壁膜パターン形成工程では、現像によって、架橋されなかった前記微細パターン形成膜と露光された前記第１のレジストパターンと、を前記被加工膜上から除去して、前記側壁膜からなるパターンと、前記側壁膜が形成された前記第２のレジストパターンとを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記架橋工程の後で前記露光工程の前に、
   前記微細パターン形成膜上に前記第１および第２のレジストパターンの高さよりも高くなるように、露光の有無にかかわらず現像液に可溶な成分を含む現像可溶膜を塗布する現像可溶膜形成工程と、
   前記第１および第２のレジストパターンの上面が露出するまで、前記現像可溶膜を除去するレジストパターン露出工程と、
   をさらに含み、
   前記現像工程では、現像によって、架橋されなかった前記微細パターン形成膜と、露光された前記第１のレジストパターンと、前記現像可溶膜と、を前記被加工膜上から除去して、前記側壁膜からなるパターンと、前記側壁膜が形成された前記第２のレジストパターンとを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２のレジストパターンは第２のラインアンドスペースを有し、第２のラインアンドスペースのピッチは、前記第１のラインアンドスペースのピッチよりも大きなピッチであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 半導体装置のメモリセルが形成されるメモリセル形成領域には、前記第１のラインアンドスペースの前記第１のレジストパターンが形成され、
   前記メモリセルと電気的に接続する周辺回路が形成される周辺回路形成領域には、前記第２のラインアンドスペースの前記第２のレジストパターンが形成されることを特徴とする請求項４に記載の半導体装置の製造方法。

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