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KR20050069547A - 비 휘발성 메모리 장치 - Google Patents

비 휘발성 메모리 장치 Download PDF

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KR20050069547A
KR20050069547A KR1020030101715A KR20030101715A KR20050069547A KR 20050069547 A KR20050069547 A KR 20050069547A KR 1020030101715 A KR1020030101715 A KR 1020030101715A KR 20030101715 A KR20030101715 A KR 20030101715A KR 20050069547 A KR20050069547 A KR 20050069547A
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Abstract

본 발명은 비 휘발성 메모리 장치에 관한 것으로, 본 발명에서는 소노스 전극을 중심으로, 리콜 전극 및 패스 전극을 서로 맞붙여 배치하여, 해당 리콜 전극, 패스 전극의 채널 영역이 마치, 불순물 확장 영역과 같은 역할을 수행하도록 유도함과 아울러, 소노스 전극/리콜 전극 사이의 계면 및 소노스 전극/패스 전극 사이의 계면에, 공핍 영역의 과잉확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막을 추가 형성하고, 이를 통해, 소노스 전극의 채널 영역이 카운트 도핑된 상황 하에서도, 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역이 서로 맞붙지 않도록 유도함으로써, 소노스 전극의 채널 영역 통제력을 정상적으로 유지시킬 수 있다.
또한, 본 발명에서는 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역의 불필요한 접촉을 차단시켜, 소노스 전극의 채널 영역 통제력을 정상화하고, 이를 통해, Vcc 노드로부터 Vs 노드로의 전류흐름이 선택적으로 제어될 수 있도록 함으로써, 최종 완성되는 nvSRAM의 기능을 정상적으로 유지시킬 수 있다.

Description

비 휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비 휘발성 메모리 장치에 관한 것으로, 좀더 상세하게는 소노스 전극을 중심으로, 리콜 전극 및 패스 전극을 맞붙여 배치하여, 해당 리콜 전극, 패스 전극의 채널 영역이 마치, 불순물 확장 영역과 같은 역할을 수행하도록 유도함과 아울러, 소노스 전극/리콜 전극 사이의 계면 및 소노스 전극/패스 전극 사이의 계면에, 공핍 영역의 과잉확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막을 추가 형성하고, 이를 통해, 소노스 전극의 채널 영역이 카운트 도핑된 상황 하에서도, 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역이 서로 맞붙지 않도록 유도함으로써, 소노스 전극의 채널 영역 통제력을 정상적으로 유지시킬 수 있는 비 휘발성 메모리 장치에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 비 휘발성 메모리 장치, 예컨대, nvSRAM(non-volatile Static Random Access Memory)은 4개의 트랜지스터(51,52)로 구성된 SRAM 래치(50:Latch)와, SRAM 래치(50)에서 형성되는 하이(High), 로우(Low) 상태를 읽고 쓰기 위한 패스 게이트(40,41:Pass gate)와, 전원이 오프될 때, SRAM 래치(50)에 저장되어 있는 하이, 로우 상태를 저장하기 위한 소노스 트랜지스터(20:SONOS transistor; Silicon-Oxide-Nitride-Oxide-Nitride transistor)와, 이 소노스 트랜지스터(20)의 읽기 동작, 프로그램 동작, 소거 동작 등을 컨트롤하기 위한 패스 트랜지스터(30:Pass transistor), 리콜트랜지스터(20:Recall transistor) 등이 조합된 구성을 취하게 된다.
이때, 도 2에 도시된 바와 같이, 소노스 트랜지스터(20)에 소속된 소노스 전극(22) 및 리콜 트랜지스터(10)에 소속된 리콜 전극(15) 사이에는 일련의 불순문 확산 영역(13)이 형성되며, 소노스 전극(22) 및 패스 트랜지스터(30)에 소속된 패스 전극(35) 사이에도 일련의 불순물 확산 영역(33)이 형성되고, 리콜 전극(15) 및 패스 전극(35)의 측부에도 일련의 불순물 확산 영역(11,31)이 형성된다.
이러한 구조를 취하는 종래의 기술에 따른 비 휘발성 메모리 장치에서, 소노스 트랜지스터(20)에 저장된 정보를 읽는 절차가 진행되는 경우, 로직 회로 측에서는 소노스 트랜지스터(20)를 접지 시킨 상태에서, 리콜 트랜지스터(10), 패스 트랜지스터(30), Vcc 노드(101) 등에 모두 하이 상태의 전압을 인가하는 조치를 취한다.
이 경우, 가해진 하이 상태의 전압에 의해 리콜 트랜지스터(10) 및 패스 트랜지스터(30)는 모두 턴-온 상태가 되며, 이 상황에서, 왼편 소노스 트랜지스터(20:소거 상태라고 가정) 및 오른편 소노스 트랜지스터(21:프로그램 상태라고 가정)는 자신의 턴-온 또는 턴-오프 상태에 따라, Vcc 노드(101)에 가해진 전압을 선택적으로 흘리게 되고, 결국, 이러한 소노스 트랜지스터(20,21)의 동작에 따라, SRAM 래치(50)의 왼편은 하이 상태, 그리고, SRAM 래치(50)의 오른편은 로우 상태를 이루게 되며, 그 결과, 로직 회로 측에서는 소노스 트랜지스터(20,21)에 저장된 정보를 손쉽게 읽을 수 있게 된다.
이러한 바이어스 조건에서, 앞의 도 2에 도시된 바와 같이, Vcc 노드(101)에 가해진 전압은 대부분 소노스 전극(22)의 불순물 확산 영역(13) 측으로 전달되며, 이러한 전달 전압에 의해 공핍 영역(14)은 소노스 전극의 채널 영역(CA) 측으로 확장되는 메카니즘을 취하게 된다.
이때, 소노스 전극(22)의 채널 영역(CA)은 문턱전압을 낮추기 위해 카운트-도핑(Count-doping)된 상태이기 때문에, 만약, 별도의 조치가 취해지지 않는 경우, 소노스 전극(22)의 채널 영역(CA)으로 확장된 공핍 영역(14)은 공핍 영역(34)에 붙어버리는 문제점을 유발할 수밖에 없게 된다.
물론, 이처럼 공핍 영역(14)이 공핍 영역(34)과 붙어버린 상황에서, 별도의 조치가 취해지지 않는 경우, 소노스 전극(22)은 자신의 채널 영역(CA) 통제력을 완전히 잃어버릴 수밖에 없게 되며, 그 여파로, 소노스 전극(22)이 소거 상태에 있던지, 아니면, 프로그램 상태에 있던지 간에 Vcc 노드(101)로부터 Vs 노드(102)로는 일련의 전류가 항상 흐를 수밖에 없게 되고, 결국, 최종 완성되는 nvSRAM은 자신에게 주어진 기능을 정상적으로 수행할 수 없게 된다.
따라서, 본 발명의 목적은 소노스 전극을 중심으로, 리콜 전극 및 패스 전극을 서로 맞붙여 배치하여, 해당 리콜 전극, 패스 전극의 채널 영역이 마치, 불순물 확장 영역과 같은 역할을 수행하도록 유도함과 아울러, 소노스 전극/리콜 전극 사이의 계면 및 소노스 전극/패스 전극 사이의 계면에, 공핍 영역의 과잉확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막을 추가 형성하고, 이를 통해, 소노스 전극의 채널 영역이 카운트 도핑된 상황 하에서도, 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역이 서로 맞붙지 않도록 유도함으로써, 소노스 전극의 채널 영역 통제력을 정상적으로 유지시키는데 있다.
본 발명의 다른 목적은 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역의 불필요한 접촉을 차단시켜, 소노스 전극의 채널 영역 통제력을 정상화하고, 이를 통해, Vcc 노드로부터 Vs 노드로의 전류흐름이 선택적으로 제어될 수 있도록 함으로써, 최종 완성되는 nvSRAM의 기능을 정상적으로 유지시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판, 채널 영역이 정의되도록 반도체 기판 상에 형성되는 소노스 전극(SONOS electrode), 소노스 전극의 양쪽 측부를 밀착 커버하면서, 반도체 기판 상에 형성되는 패스 전극(Pass electrode) 및 리콜 전극(Recall electrode), 패스 전극 및 리콜 전극의 각 측부에 형성되는 불순물 확산 영역, 패스 전극 및 리콜 전극의 저부에 정의되며, 불순물 확산 영역의 채널 영역 쪽으로의 확장을 유도하는 확장 채널이 조합된 구성을 취하는 비 휘발성 메모리 장치를 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 비 휘발성 메모리 장치를 좀더 상세히 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 발명의 비 휘발성 메모리 장치, 예컨대, nvSRAM은 4개의 트랜지스터(51,52)로 구성된 SRAM 래치(50)와, SRAM 래치(50)에서 형성되는 하이, 로우 상태를 읽고 쓰기 위한 패스 게이트(40,41)와, 전원이 오프될 때, SRAM 래치(50)에 저장되어 있는 하이, 로우 상태를 저장하기 위한 소노스 트랜지스터(60)와, 이 소노스 트랜지스터(60)의 읽기 동작, 프로그램 동작, 소거 동작 등을 컨트롤하기 위한 패스 트랜지스터(70), 리콜 트랜지스터(80) 등이 조합된 구성을 취하게 된다.
이러한 본 발명의 체제 하에서, 도 4에 도시된 바와 같이, 소노스 트랜지스터(60)에 소속되면서. 채널 영역(CA)이 정의되도록 반도체 기판(1) 상에 형성되는 소노스 전극(62)의 양쪽 측부에는 패스 트랜지스터(70) 및 리콜 트랜지스터(80)에 각각 소속되는 패스 전극(75) 및 리콜 전극(85)이 밀착 배치되며, 이 경우, 패스 전극(75) 및 리콜 전극(85)의 각 측부에는 불순물 확산 영역(71,81)이 형성되고, 패스 전극(75) 및 리콜 전극(85)의 각 저부에는 해당 불순물 확산 영역(71,81)의 채널 영역(CA) 쪽으로의 확장을 유도하는 확장 채널(73,83)이 배치된다.
이때, 소노스 전극(75) 및 패스 전극(85) 사이의 계면 그리고, 소노스 전극(75) 및 리콜 전극(85) 사이의 계면에는 확장 채널(73,83)에 기인한 공핍 영역(72,82)의 과잉 확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막(91,92)이 추가 배치된다. 이 경우, 공핍 영역 과잉확장 차단 유도막(91,92)은 바람직하게, 50Å~500Å 정도의 두께를 유지하면서, 절연성 재질을 갖는다.
이러한 구조를 취하는 본 발명에 따른 비 휘발성 메모리 장치에서, 소노스 트랜지스터(60)에 저장된 정보를 읽는 절차가 진행되는 경우, 로직 회로 측에서는 소노스 트랜지스터(60)를 접지 시킨 상태에서, 리콜 트랜지스터(80), 패스 트랜지스터(70), Vcc 노드(101) 등에 모두 하이 상태의 전압을 인가하는 조치를 취한다.
이 경우, 가해진 하이 상태의 전압에 의해 리콜 트랜지스터(80) 및 패스 트랜지스터(70)는 모두 턴-온 상태가 되며, 이 상황에서, 왼편 소노스 트랜지스터(60:소거 상태라고 가정) 및 오른편 소노스 트랜지스터(61:프로그램 상태라고 가정)는 자신의 턴-온 또는 턴-오프 상태에 따라, Vcc 노드(101)에 가해진 전압을 선택적으로 흘리게 되고, 결국, 이러한 소노스 트랜지스터(60,61)의 동작에 따라, SRAM 래치(50)의 왼편은 하이 상태, 그리고, SRAM 래치(50)의 오른편은 로우 상태를 이루게 되며, 그 결과, 로직 회로 측에서는 소노스 트랜지스터(60,61)에 저장된 정보를 손쉽게 읽을 수 있게 된다.
이 경우, 리콜 트랜지스터(80) 및 패스 트랜지스터(70)는 모두 턴-온 상태가 되기 때문에, 왼편 소노스 트랜지스터(60:소거 상태라고 가정)는 턴-온 상태가 되며, 오른편 소노스 트랜지스터(61:프로그램 상태라고 가정)는 턴-오프 상태를 유지하게 된다.
물론, 이러한 소노스 트랜지스터(60,61)의 동작에 따라, SRAM 래치(50)의 왼편은 하이 상태를 이루게 되고, SRAM 래치(50)의 오른편은 로우 상태를 이루게 되며, 결국, 로직 회로 측에서는 소노스 트랜지스터(60,61)에 저장된 정보를 손쉽게 읽을 수 있게 된다.
물론, 이러한 바이어스 조건에서, 별도의 조치가 취해지지 않으면, 카운트-도핑된 소노스 전극(62)의 채널 영역을 따라, 패스 전극(75) 측 공핍 영역(72) 및 리콜 전극(85) 측 공핍 영역(82)이 서로 붙어버리는 심각한 문제점이 발생할 수 있게 된다.
그러나, 본 발명의 경우, 도면에 도시된 바와 같이, 리콜 전극(85) 측 불순물 확산 영역(81) 및 패스 전극(75) 측 불순물 확산 영역(71)은 확장 채널(83,73)을 활용하여, 소노스 전극(62)의 채널 영역(CA) 쪽으로 뻗어 있는 구조를 취하고 있고, 이 확장 채널(83,73)은 그 두께가 매우 얇기 때문에, 본 발명의 체제 하에서, 리콜 전극(85) 및 패스 전극(75)의 저부에 형성되는 공핍 영역(82,72)은 매우 얇은 두께를 자연스럽게 유지할 수 있게 되며, 결국, 본 발명이 구현되는 경우, 비록, 채널 영역(CA)이 카운트-도핑된 상황이라 하더라도, 리콜 전극(85) 및 패스 전극(75)의 저부에 형성되는 공핍 영역(82,72)은 서로 붙는 현상을 전혀 일으키지 않게 된다.
더욱이, 소노스 전극(62) 및 패스 전극(75) 사이의 계면 그리고, 소노스 전극(62) 및 리콜 전극(85) 사이의 계면에는 확장 채널(73,83)에 기인한 공핍 영역(72,82)의 과잉 확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막(91,92)이 추가 배치되어 있기 때문에, 리콜 전극(85) 및 패스 전극(75)의 저부에 형성되는 공핍 영역(72,82)은 자신의 불필요한 확장을 더욱 제한 받을 수 있게 되며, 결국, 본 발명의 체제 하에서, 공핍 영역(72,82)간의 불필요한 접촉은 거의 완벽하게 차단될 수 있게 된다.
이러한 본 발명의 실시에 따라, 리콜 전극(85) 측 공핍 영역(82) 및 패스 전극(75) 측 공핍 영역(72)의 불필요한 접촉이 차단되고, 이를 통해, 소노스 전극(62)의 채널 영역(CA) 통제력이 정상화되는 경우, Vcc 노드(101)로부터 Vs 노드(102)로의 전류흐름은 소노스 전극(62)에 의해 선택적으로 제어될 수 있게 되며, 결국, 최종 완성되는 nvSRAM은 자신에게 주어진 기능을 별다른 문제점 없이, 정상적으로 수행할 수 있게 된다.
더욱이, 본 발명의 체제 하에서, 리콜 전극(85) 및 패스 전극(75)은 소노스 전극(62)의 양쪽 측부에 밀착 배치되는 구조를 취하기 때문에, 본 발명이 현실화 되는 경우, 소자 구현에 필요한 전체적인 반도체 기판(1)의 사이즈는 크게 줄어들 수 있게 되며, 결국, 최종 완성되는 nvSRAM은 최근 요구되는 경박 단소화 경향에 탄력적으로 대응할 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 소노스 전극을 중심으로, 리콜 전극 및 패스 전극을 서로 맞붙여 배치하여, 해당 리콜 전극, 패스 전극의 채널 영역이 마치, 불순물 확장 영역과 같은 역할을 수행하도록 유도함과 아울러, 소노스 전극/리콜 전극 사이의 계면 및 소노스 전극/패스 전극 사이의 계면에, 공핍 영역의 과잉확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막을 추가 형성하고, 이를 통해, 소노스 전극의 채널 영역이 카운트 도핑된 상황 하에서도, 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역이 서로 맞붙지 않도록 유도함으로써, 소노스 전극의 채널 영역 통제력을 정상적으로 유지시킬 수 있다.
또한, 본 발명에서는 리콜 전극 측 공핍 영역 및 패스 전극 측 공핍 영역의 불필요한 접촉을 차단시켜, 소노스 전극의 채널 영역 통제력을 정상화하고, 이를 통해, Vcc 노드로부터 Vs 노드로의 전류흐름이 선택적으로 제어될 수 있도록 함으로써, 최종 완성되는 nvSRAM의 기능을 정상적으로 유지시킬 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1 및 도 2는 종래의 기술에 따른 비 휘발성 메모리 장치를 도시한 예시도.
도 3 및 도 4는 본 발명에 따른 비 휘발성 메모리 장치를 도시한 예시도.

Claims (4)

  1. 반도체 기판;
    채널 영역이 정의되도록 상기 반도체 기판 상에 형성되는 소노스 전극(SONOS electrode);
    상기 소노스 전극의 양쪽 측부를 밀착 커버하면서, 상기 반도체 기판 상에 형성되는 패스 전극(Pass electrode) 및 리콜 전극(Recall electrode);
    상기 패스 전극 및 리콜 전극의 각 측부에 형성되는 불순물 확산 영역;
    상기 패스 전극 및 리콜 전극의 저부에 정의되며, 상기 불순물 확산 영역의 상기 채널 영역 쪽으로의 확장을 유도하는 확장 채널로 이루어진 비 휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 소노스 전극 및 패스 전극 사이의 계면 그리고, 상기 소노스 전극 및 리콜 전극 사이의 계면에는 상기 확장 채널에 기인한 공핍 영역의 과잉 확장을 차단하기 위한 공핍 영역 과잉확장 차단 유도막이 추가 배치되는 것을 특징으로 하는 비 휘발성 메모리 장치.
  3. 제 2 항에 있어서, 상기 공핍 영역 과잉확장 차단 유도막은 50Å~500Å의 두께를 갖는 것을 특징으로 하는 비 휘발성 메모리 장치.
  4. 제 2 항에 있어서, 상기 공핍 영역 과잉확산 차단 유도막은 절연막인 것을 특징으로 하는 비 휘발성 메모리 장치.
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