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KR100347550B1 - 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법 - Google Patents

스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법 Download PDF

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Abstract

본 발명은 스택 게이트형 플래쉬 메모리 셀의 제조방법에 관한 것으로, 플래쉬 메모리 셀의 프로그램 및 소거 동작시 셀의 플로팅 게이트로 전자가 불필요하게 유출되거나 유입되어 누설전류가 증가하는 문제점을 해결하기 위하여, 플로팅 게이트를 제 1 도전층/유전물질층/제 2 도전층의 정측 구조로 구성하고, 셀의 프로그램 동작을 제 1 도전층에 핫 캐리어를 주입하기 위한 1차 프로그램 동작 및 제 1 도전층에 주입된 핫 캐리어를 제 2 도전층으로 주입시키기 위한 2차 프로그램 동작으로 나누어 실시하므로써, 플로팅 게이트에 저장된 전자의 손실을 방지하여 누설전류를 감소시키고 셀의 데이터 리텐션 특성을 개선시킬 수 있도록 한 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법이 개시된다.

Description

스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법{Stack gate type flash memory cell and its program method}
본 발명은 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법에 관한 것으로, 특히 플래쉬 메모리 셀에서 누설전류를 감소시켜 데이터 리텐션 특성을 개선할 수 있는 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법에 관한 것이다.
플래쉬 메모리는 비휘발성 메모리로서, 외부 전원이 차단되어도 저장된 정보를 잃어버리지 않는 특성을 갖는다. 일반적으로, 플래쉬 메모리 셀의 플로팅 게이트에 저장되어 있는 전자는 약 20000개로, 10년동안 약 20%이상 유출되게 되면 셀은 패일된다. 즉, 하루에 1개 이상의 전자가 유출되면 패일됨을 의미하는데, 일반적인 전자 유출 매카니즘은 저전압에서 게이트 산화막을 통과하는 SILC(Stress Induced Leakage Current)로 설명된다. 그러면, 종래 스택 게이트형 플래쉬 셀을 도 1 및 도 2를 참조하여 설명하기로 한다.
도 1a 및 1b는 종래 스택 게이트형 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 소자의 개략적인 단면도로서, 도 1a는 프로그램시의 전압 조건을 나타내고, 도 1b는 소거시의 전압 조건을 나타낸다.
도 1a에 도시된 바와 같이, 기판(11) 상에 형성된 단위 셀에 대하여, 드레인전압(Vd)을 5V, 콘트롤 게이트 전압(Vg)을 9V로 하고, 소오스를 접지(Vs)시키면, 소오스(S)로부터 드레인(D) 방향으로 이동하던 전자가 드레인(D)과 웰의 경계에서 핫 일렉트론을 발생시키고, 핫 일렉트론은 콘트롤 게이트(13)의 바이어스에 의해 플로팅 게이트(12)로 유입되므로써 플로팅 게이트(12)가 형성하는 트랜지스터의 문턱전압을 상승시켜 셀을 프로그램 상태로 만들게 된다.
도 1b를 참조하여, 기판(11) 상에 형성된 단위 셀에 대하여, 소오스(S) 및 드레인(D)을 플로팅 시키고(Vs=Vd=f), 콘트롤 게이트 전압(Vg)을 -9V, 기판(11) 전압을 9V로 하면, 플로팅 게이트(12)의 전자들이 기판 쪽으로 유출되어 소거 상태가 되게 된다.
이와 같은 플래쉬 메모리 셀에서는 프로그램 상태에서 전자 유출에 의한 패일(Charge loss fail) 및 소거 상태에서 전자 유입에 의한 패일(Charge gain fail)이 발생한다. 이 중 프로그램 상태에서 발생하는 차지 로스 패일을 도 2를 참조하여 설명하면 다음과 같다.
도 2는 종래 스택 게이트형 플래쉬 메모리 셀 프로그램 동작시 전자 유출 경로를 설명하기 위해 도시한 소자의 개략적인 단면도이다.
반도체 기판(21) 상에 플로팅 게이트(22)와 콘트롤 게이트(23)의 적층 구조로 형성되며, 소오스(S) 및 드레인(D)을 구비하고 있는 스택 게이트형 플래쉬 메모리 셀에서, 프로그램 상태의 전자 유출 경로는 플로팅 게이트(22)로부터 터널 산화막, 유전체막, 측벽 산화막 등이 있으며, 이 중에서 전자 유출에 의한 전류 스트레스를 가장 많이 받는 부분은 터널 산화막이다. 이것은 플로팅 게이트 내의 전자가 터널 산화막과 직접 접해 있으므로 프로그램 및 소거 동작시 각각 드레인측 및 소오스측의 산화막 열화에 의해 발생하는 SILC 현상을 방지할 수 없기 때문이다.
이와 같이, 프로그램 및 소거 동작시 플로팅 게이트로의 전자 유입 및 유출로 인해 누설 전류가 증가하고 이에 따라 셀의 데이터 리텐션(data retention) 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 플로팅 게이트 내의 전자와 소오스/드레인측 산화막을 분리시키므로써 셀의 데이터 리텐션 특성을 개선할 수 있는 스택 게이트형 플래쉬 메모리 셀 및 그 프로그램 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 스택 게이트형 플래쉬 메모리 셀은 터널 산화막에 의해 반도체 기판과 전기적으로 분리되어 형성되는 플로팅 게이트; 상기 플로팅 게이트와 유전체막에 의해 전기적으로 분리되어 형성되며, 상기 플로팅 게이트와 자기정렬적으로 형성되는 콘트롤 게이트; 상기 플로팅 게이트 및 콘트롤 게이트의 적층 구조 양측의 반도체 기판에 각각 형성된 소오스 및 드레인 영역을 구비하고 있는 스택 게이트형 플래쉬 메모리 셀에 있어서; 상기 플로팅 게이트는 제 1 도전층, 유전물질층 및 제 2 도전층의 적층 구조를 갖는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 스택 게이트형 플래쉬메모리 셀의 프로그램 방법은 터널 산화막에 의해 반도체 기판과 전기적으로 분리되며, 제 1 도전층/유전물질층/제 2 도전층의 적층 구조를 갖는 플로팅 게이트; 상기 플로팅 게이트와 유전체막에 의해 전기적으로 분리되어 형성되며, 상기 플로팅 게이트와 자기정렬적으로 형성되는 콘트롤 게이트; 상기 플로팅 게이트 및 콘트롤 게이트의 적층 구조 양측의 반도체 기판에 각각 형성된 소오스 및 드레인 영역을 구비하고 있는 스택 게이트형 플래쉬 메모리 셀에 있어서; 상기 스택 게이트형 플래쉬 메모리 셀은 상기 제 1 도전층에 핫 캐리어를 주입하기 위한 1차 프로그램 동작 및; 상기 제 1 도전층에 주입된 핫 캐리어를 상기 제 2 도전층으로 주입시키기 위한 2차 프로그램 동작에 의해 정보가 저장되도록 이루어진 것을 특징으로 한다.
도 1a 및 1b는 종래 스택 게이트형 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 소자의 개략적인 단면도.
도 2는 종래 스택 게이트형 플래쉬 메모리 셀 프로그램 동작시 전자 유출 경로를 설명하기 위해 도시한 소자의 개략적인 단면도.
도 3은 본 발명에 따른 스택 게이트형 플래쉬 메모리 셀의 단면도.
도 4a 및 4b는 본 발명에 따른 스택 게이트형 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 소자의 개략적인 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 기판 12, 22 : 플로팅 게이트
13, 23 : 콘트롤 게이트
31, 41 : 기판 32 : 터널 산화막
33A, 42A : 제 1 도전층 34, 43 : 유전물질층
33B, 42B : 제 2 도전층 35, 44 : 플로팅 게이트
36 : 유전체막 37, 45 : 콘트롤 게이트
본 발명은 플로팅 게이트를 제 1 도전층/질화막/제 2 도전층이 적층된 적층형 플로팅 게이트로 형성한다. 이러한 구조의 플래쉬 메모리 셀에서, 프로그램시에는 2차 프로그램에 의해 제 1 도전층에 유기된 전자들이 질화막을 넘어 제 2 도전층으로 유기되어 터널 산화막과 분리되도록 하고, 소거시에는 제 1 도전층으로 전자가 유입되더라도 질화막에 의해 제 2 도전층으로 전자가 유기되는 것을 방지할 수 있어 셀의 누설전류를 감소시킬 수 있는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 스택 게이트형 플래쉬 메모리 셀의 단면도이다.
도시된 바와 같이, 기판(31) 상에 터널 산화막(32), 제 1 도전층(33A), 유전물질층(34) 및 제 2 도전층(33B)을 순차적으로 형성하고 1차 식각한다. 여기에서, 터널 산화막(32)은 75 내지 100Å의 두께로 형성한다. 또한, 제 1 도전층(33A)은 100 내지 700Å의 두께로 형성하고, 유전물질층(34)은 질화막, 산화막 등의 유전물질을 30 내지 100Å의 두께로 증착하여 형성하며, 제 2 도전층(33B)은 100 내지 700Å의 두께로 형성한다.
이후, 전체구조 상에 유전물질 및 콘트롤 게이트용 도전물질을 순차적으로 형성하고 패터닝하여 콘트롤 게이트(37) 및 유전체막(36)을 형성하고, 자기정렬 식각 공정에 의해 제 2 도전층(33B), 유전물질층(34), 제 1 도전층(33A) 및 터널 산화막(32)을 2차 식각하여 플로팅 게이트(35)가 형성된다. 여기에서, 유전체막(36)은 100 내지 200Å의 두께로 형성한다.
이와 같이 하여 형성된 플로팅 게이트(35)는 제 1 도전층(33A), 유전물질층(34) 및 제 2 도전층(33B)의 적층 구조를 갖는다.
도 4a 및 4b는 본 발명에 따른 스택 게이트형 플래쉬 메모리 셀의 프로그램 방법을 설명하기 위해 도시한 소자의 개략적인 단면도이다.
도 4a에 도시된 바와 같이, 프로그램시에는 기판(41) 상에 형성된 단위 셀에 대하여, 드레인전압(Vd)을 5V, 콘트롤 게이트 전압(Vg)을 9V로 하고, 소오스 및 기판을 접지(Vs)시킨 상태에서 1차 프로그램을 실시한다. 1차 프로그램을 실시하게되면 드레인(D)과 기판(41)의 경계에서 발생된 핫 일렉트론이 콘트롤 게이트(45)의 바이어스에 의해 제 1 도전층(42A)으로 유입된다.
이후, 도 4b에 도시된 바와 같이, 제 1 도전층(42A)에 저장된 전자를 제 2 도전층(42B)으로 이동시키기 위한 2차 프로그램을 실시한다. 2차 프로그램시에는 콘트롤 게이트 전압(Vg)을 9V로 유지시키고, 드레인(D), 소오스(S) 및 기판(41)에 0V를 인가(Vd=Vs=Vb=0V)하여 실시한다. 1차 프로그램 후 제 1 도전층(42A)는 차지-업된 전자에 의해 약 -2V의 전압을 갖고, 일반적인 ONO 유전체막의 커플링비를 0.55라 하면, 제 2 도전층(42B)의 전압은 Vg ×0.55=4.95V가 된다. 이에 따라 유전물질층(43)에 인가되는 전압은 약 6.95V가 된다. 이 전압은 약 50Å의 두께로 형성된 유전물질층(43)을 통해 전류가 충분히 흐를 수 있는 전압이다. 따라서 제 1 도전층(42A)에 저장된 전자는 유전물질층(43)을 통화하여 제 2 도전층(42B)으로 유입되게 된다.
전자가 제 2 도전층(42B)에 유입되게 되면, 제 2 도전층(42B)의 자체 전압은 약 -2V가 되고, 스탠바이 상태에서 전류가 유전물질층(43)을 통과하여 터널 산화막 쪽으로 유출되는 문제는 발생하지 않는다. 미설명 부호(44)는 제 1 도전층(42A), 유전물질층(43) 및 제 2 도전층(42B)이 적층된 플로팅 게이트를 나타낸다.
이와 같은 구조를 갖는 스택 게이트형 플래쉬 메모리 셀의 소거시동작은 일반적인 스택 게이트형 플래쉬 셀의 경우와 동일하다. 예를 들어, 채널 소거 방법을 이용하는 경우에는 기판(41) 상에 형성된 단위 셀에 대하여, 소오스(S) 및드레인(D)을 플로팅 시키고(Vs=Vd=f), 콘트롤 게이트 전압(Vg)을 -8V, 기판(41) 전압을 8V로 하면, 플로팅 게이트(42)의 전자들이 기판 쪽으로 유출되어 소거 상태가 되게 된다. 한편, 채널 소거 방법을 이용하는 경우에는 콘트롤 게이트 전압(Vg)을 -9V로 하고, 소오스 전압(Vs)을 5V로 하며, 드레인 단자(Vd)를 플로팅 시키고 기판에 0V를 인가한다.
상술한 바와 같이, 본 발명에 의하면 스택 게이트형 플래쉬 메모리 셀의 플로팅 게이트를 제 1 도전층/질화막/제 2 도전층의 적층 구조로 형성하고, 프로그램을 2회에 걸쳐 수행한다. 이에 의해 제 1 도전층에 유기된 전자가 제 2 도전층으로 유입되어 터널 산화막과 플로팅 게이트에 저장된 전자가 분리되도록 하므로써, 프로그램 동작시 전자의 손실에 의해 누설전류가 증가하는 것을 방지할 수 있고, 이에 따라 셀의 데이트 리텐션 특성을 개선할 수 있다.

Claims (4)

  1. 삭제
  2. 터널 산화막에 의해 반도체 기판과 전기적으로 분리되며, 제 1 도전층/유전물질층/제 2 도전층의 적층 구조를 갖는 플로팅 게이트;
    상기 플로팅 게이트와 유전체막에 의해 전기적으로 분리되어 형성되며, 상기 플로팅 게이트와 자기정렬적으로 형성되는 콘트롤 게이트;
    상기 플로팅 게이트 및 콘트롤 게이트의 적층 구조 양측의 반도체 기판에 각각 형성된 소오스 및 드레인 영역을 구비하고 있는 스택 게이트형 플래쉬 메모리 셀에 있어서;
    상기 스택 게이트형 플래쉬 메모리 셀은 상기 제 1 도전층에 핫 캐리어를 주입하기 위한 1차 프로그램 동작 및;
    상기 제 1 도전층에 주입된 핫 캐리어를 상기 제 2 도전층으로 주입시키기 위한 2차 프로그램 동작에 의해 정보가 저장되도록 이루어진 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 셀의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 1차 프로그램 동작은 드레인 단자에 5V, 콘트롤 게이트 단자에 9V, 소오스 및 기판에 각각 접지전압을 인가하여 실시하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 셀의 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 2차 프로그램 동작은 콘트롤 게이트 단자에 9V를 인가하고, 드레인, 소오스 및 기판에 접지전압을 인가하여 실시하는 것을 특징으로 하는 스택 게이트형 플래쉬 메모리 셀의 프로그램 방법.
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* Cited by examiner, † Cited by third party
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