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KR100292161B1 - 불휘발성 메모리 소자 내장 집적 회로 및 메모리 셀 상태 설정방법 - Google Patents

불휘발성 메모리 소자 내장 집적 회로 및 메모리 셀 상태 설정방법 Download PDF

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KR100292161B1
KR100292161B1 KR1019990015030A KR19990015030A KR100292161B1 KR 100292161 B1 KR100292161 B1 KR 100292161B1 KR 1019990015030 A KR1019990015030 A KR 1019990015030A KR 19990015030 A KR19990015030 A KR 19990015030A KR 100292161 B1 KR100292161 B1 KR 100292161B1
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South Korea
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nonvolatile
voltage
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transistors
line
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공홍이루이스
부드제프리데빈
마스트라파스쿠아마르코
Original Assignee
루센트 테크놀러지스 인크
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Abstract

본 발명의 집적 회로는, 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한 적어도 하나의 불휘발성 메모리 소자로 구성된다. 제 1 및 제 2 불휘발성 트랜지스터 간의 접합부는 출력 노드를 형성한다. 불휘발성 메모리 소자는 기준 전압 라인과 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장한다. 예를 들어, 현장에서 프로그램 가능한 게이트 어레이(FPGA)와 같은 프로그램 가능한 논리 용도에서, 불휘발성 메모리 소자는, 프로그램 가능 논리 용도에서의 논리 소자간을 선택적으로 절환하는 스위칭 소자의 상태를 제어한다. 불휘발성 메모리 소자는 그에 인가된 전압에 따라 선택적으로 소거, 프로그램, 동작, 모니터링, 구동된다.

Description

불휘발성 메모리 소자 내장 집적 회로 및 메모리 셀 상태 설정 방법{NON-VOLATILE MEMORY ELEMENT FOR PROGRAMMABLE LOGIC APPLICATIONS}
본 발명은 전반적으로 불휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는, 프로그램 가능 논리 용도로 적합한 불휘발성 메모리 소자에 관한 것이다.
통상의 현장에서 프로그램 가능한 게이트 어레이(field programmable gate arrray: FPGA)는, 논리 소자의 어레이와 프로그램 가능 상호 접속(programmable interconnects)으로 이루어진다. 각각의 프로그램 가능 상호 접속은 논리 소자 간을 선택적으로 결선하는 기능을 한다. 따라서, 프로그램 가능 상호 접속을 프로그래밍함으로써, 상이한 논리 기능을 구축한다.
보통, FPGA에서의 프로그램 가능 상호 접속에는, 대응 SRAM 메모리 셀에 의해 개방이나 패쇄 상태로 프로그램되는 스위칭 트랜지스터를 사용한다. 그와 같이 프로그램된 상태에 따라, 스위칭 트랜지스터는 논리 소자간을 전기적 결선하거나 단절시킨다. SRAM 메모리 셀에 논리 레벨 '1'을 적용하면, 예를 들면, 대응 스위칭 트랜지스터는 도통되어 그에 접속된 논리 소자간을 전기적으로 결선한다. 하지만, 일단 전기적 결선이 구축되면, SRAM 메모리 셀에는 프로그램된 상태를 유지하기 위한 일정한 전원을 필요로 한다.
미국 특허 제 5,633,518 호에는, FPGA용 불휘발성 프로그램 가능 상호 접속 방식이 개시되어 있다. 이 특허에 관련한 불휘발성 프로그램 가능 상호 접속 방식은 FPGA의 면적 부담을 줄이기 위해서 스위칭 트랜지스터와 불휘발성 메모리 소자를 직접 일체화하였지만, 칩의 설계와 배치면에서 상당히 복잡하다는 단점이 있다. 이러한 설계에서, 스위칭 트랜지스터와 메모리 소자는 플로팅 게이트(floating gate)를 공유한다. 그러나, 이 스위칭 트랜지스터는 동작 중에 캐리어를 플로팅 게이트에 주입할 수 있으므로, 프로그램 가능 상호 접속의 프로그램 상태가 변화될 가능성이 있다.
본 발명에 따른 불휘발성 소자는, 제 1 및 제 2 데이터 라인에 직렬 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한다. 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성한다. 불휘발성 메모리 소자는 또한 기준 전압 라인과 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장한다. 예를 들어, 현장에서 프로그램 가능한 게이트 어레이(FPGA)와 같은 프로그램 가능 논리 용도에서, 불휘발성 메모리 소자의 어레이는 프로그램 가능 논리 용도에서의 논리 소자간을 선택적으로 절환하는 관련 스위칭 소자의 상태를 제어한다. 불휘발성 메모리 소자는 그에 인가된 전압에 따라 선택적으로 소거, 프로그램, 동작, 모니터링, 구동된다.
도 1은 본 발명의 실시예에 따른 불휘발성의 메모리 소자 또는 메모리 셀을 도시한 도면,
도 2는 도 1의 불휘발성 메모리 소자에 인가된 전압을 나타낸 표,
도 3은 도 1의 메모리 셀에서 불휘발성 트랜지스터에 대한 전류­전압(I­V) 특성을 나타낸 도면,
도 4는 도 1의 메모리 셀에서 NMOS 트랜지스터에 대한 전류­전압(I­V) 특성을 나타낸 도면,
도 5는 도 1과 같은 불휘발성 메모리 소자를 내장한 FPGA 용도로서 구현 가능한 메모리 어레이의 구조를 도시한 도면,
도 6∼8은, 각각 본 발명에 따라 소거 모드에서 선택된(선택되지 않은) 메모리 셀에 인가된 전압을 나타낸 도면,
도 9∼11은, 각각 본 발명에 따라 프로그래밍 모드에서 선택된(선택되지 않은) 메모리 셀에 인가된 전압을 나타낸 도면,
도 12 및 도 13은, 각각 동작 모드에서 본 발명에 따른 메모리 셀에 인가된 전압을 나타낸 도면,
도 14∼16은, 각각 확인 모드에서 본 발명에 따른 선택된(선택되지 않은) 메모리 셀에 인가된 전압을 나타낸 도면,
도 17은, 구동 모드시, 초기에 본 발명에 따른 메모리 셀에 인가된 전압을 나타낸 도면,
도 18∼20은, 각각 구동 모드시 본 발명에 따른 선택된(선택되지 않은) 메모리 셀에 인가된 전압을 나타낸 도면,
도 21은 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자 또는 메모리 셀을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10: 제 1 불휘발성 트랜지스터 12: 제 2 불휘발성 트랜지스터
14: 프로그램 데이터 로우 라인 16: 프로그램 데이터 하이 라인
18: 제어 전압 라인 20: 액세스 트랜지스터
22: 기준 전압 라인 24: 어드레스 라인
26: 기판 바이어스 라인
본 발명은 다음의 상세한 설명과 첨부한 도면으로부터 보다 더 충분히 이해될 것이며, 각 도면에서 대응하는 부분에 대해서는 동일한 참조 부호를 사용한다.
다음의 상세한 설명은 불휘발성 메모리 소자 또는 메모리 셀에 관한 것으로, 보다 구체적으로는, 프로그램 가능 용도로 적합한 불휘발성 메모리 소자에 관한 것이다. 도 1은 본 발명에 따른 불휘발성 메모리 소자 또는 메모리 셀을 도시한 도면이다. 도 1에 도시한 바와 같이, 불휘발성 메모리 소자는, 프로그램 데이터 로우 라인(14)과 프로그램 데이터 하이 라인(16) 사이에 직렬로 접속되는 n 형의 제 1 및 제 2 불휘발성 트랜지스터(10, 12)를 내장하고 있다. 이들 불휘발성 메모리 소자로서는, 주로 SIMOS(stacked gate injection MOS) 트랜지스터, FLOTOX(floating gate thin oxide) 트랜지스터, TPFG(textured poly floating gate) 트랜지스터(즉, 플로팅 게이트와 제어 게이트간의 터널링에 의해 프로그램된 트랜지스터) 등을 사용할 수 있다. 본 실시예에서는 예시적인 설명의 목적상, 불휘발성 트랜지스터로서 SIMOS 형의 트랜지스터를 예로 든다. 프로그램 데이터 로우 라인(14)은 프로그램 데이터 로우 전압 PDL을 공급하고, 프로그램 데이터 하이 라인(16)은 프로그램 데이터 하이 전압 PDH을 공급한다. 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부는 메모리 소자의 출력 노드 Q로서 작용한다. 이들 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 제어 게이트는 모두 제어 전압 VCG을 공급하는 제어 전압 라인(18)에 결선된다.
이 외에도, 불휘발성 메모리 소자는 출력 노드 Q와 기준 전압 라인(22) 사이에 접속되는 액세스 트랜지스터(20)를 내장하고 있다. 이 액세스 트랜지스터는 NMOS 트랜지스터이며, 기준 전압 라인(22)은 기준 전압 DN을 공급한다. NMOS 트랜지스터(20)의 게이트는 어드레스 전압 Address을 공급하는 어드레스 라인(24)에 결선된다. 바람직한 실시예에 따르면, 기판 상에서 제 1 및 제 2 불휘발성 트랜지스터(10, 12)가 실장되는 부분은 바이어스 전압 VTW을 공급하는 기판 바이어스 라인(26)에 결선된다.
도 1에 도시한 메모리 셀은 여러개의 동작 모드에서 동작한다. 이러한 동작 모드로서는, 소거 모드, 프로그래밍 모드, 동작 모드, 확인(read back) 모드, 구동 모드가 있다. 도 2는, 각 동작 모드시에 프로그램 데이터 로우 라인(14), 프로그램 데이터 하이 라인(16), 제어 전압 라인(18), 기준 전압 라인(22), 어드레스 라인(24), 기판 바이어스 라인(26)에 인가된 전압을 예로 든 표를 나타낸다. 하지만, 당업자라면, 도 2에서 주어진 전압은 단지 한 세트의 전압의 예에 불과한 것으로, 본 발명에 따른 메모리 셀의 동작은 도 2에서 주어진 전압으로 한정되는 것이 아님을 이해할 것이다. 대신에, 표에 주어진 전압은 적어도 하드웨어 제약 조건, 반도체 공정 기술, 메모리 셀에 적용되는 회로의 유형에 따라 다양하게 주어질 수 있다. 더구나, n 형의 불휘발성 트랜지스터와 n 형의 액세스 트랜지스터 대신에, p 형의 불휘발성 트랜지스터와 p 형의 액세스 트랜지스터를 공급 전압을 적절히 변경하여 사용할 수도 있다. 다음에, 도 2에 예시한 각 동작 모드의 동작에 대해서 상세히 설명한다.
도 3은 제 1 및 제 2 불휘발성 트랜지스터(10, 12)에 대한 전류­전압(I­V) 특성을 나타내고, 도 4는 NMOS 트랜지스터(20)에 대한 I­V 특성을 나타낸다.
도 5는, FPGA 용도로서 구현 가능한 메모리 어레이 구조를 도시한다. 도시한 바와 같이, 본 발명에 따른 인접한 메모리 셀들은 NMOS 트랜지스터(20)를 내장하고 있고, 이들 NMOS 트랜지스터(20)는 기준 전압 라인(22)에 공통으로 결선되어 있다. 또한, 도 5에 도시한 바와 같이, 메모리 셀의 각 행은 동일한 프로그램 데이터 로우 라인(14), 프로그램 데이터 하이 라인(16), 기준 전압 라인(22)에 결선된다. 메모리 셀의 각 열은 동일한 제어 전압 라인(18)과 어드레스 라인(24)에 결선된다. 도 5에 도시한 바와 같이, 메모리 셀은 모두 기판 바이어스 라인(26)을 공유한다. 각 메모리 셀의 출력 노드 Q는 FPGA의 프로그램 가능 논리부(30)에 결선되는데, 특히 프로그램 가능 논리부(30) 내의 스위칭 트랜지스터에 결선된다. 또한, 스위칭 트랜지스터의 유형에 따라, 인버터를 출력 노드 Q에 접속할 수도 있다.
다음에, 도 6∼8을 참조하여 소거 동작 모드에 대해서 설명한다. 도 6은, 도 5에 도시한 메모리 셀 어레이 중에서 소거 대상으로 선택된 메모리 셀과 그에 인가된 전압을 나타낸다. 도시한 바와 같이, 프로그램 데이터 로우 라인(14), 프로그램 데이터 하이 라인(16), 기판 바이어스 라인(26)에는 모두 0 볼트를 인가한다. 기준 전압 라인(22)에는 4 볼트를 인가하고, 어드레스 라인(24)에는 6 볼트를 인가하는 반면, 제어 전압 라인(18)에는 －6 볼트를 인가한다.
어드레스 라인(24)에 6 볼트를 인가함에 따라, NMOS 트랜지스터(20)는 턴 온 상태로 되어, 기준 전압 라인(22) 상의 4 볼트를 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부(즉, 출력 노드 Q)로 도통시킨다. 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 제어 게이트에서의 전압(즉, 제어 전압 라인(18)에 인가된 －6 볼트)과 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부 사이의 전위차가 크게 되어, 전자는 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 플로팅 게이트로부터 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부로 터널링하게 된다. 그 결과, 도 6에 도시한 제 1 및 제 2 불휘발성 트랜지스터(10, 12)는 가령 매우 낮은 음의 문턱값을 갖는다.
대체로, 음의 문턱값은 인해 예를 들어 프로그래밍 모드시에 문제를 일으킨다. 그러나, 본 발명에 따른 메모리 소자를 이용하는 FPGA 용도의 경우 다음에 상세히 설명하는 바와 같이, CHISEL(channel initiated secondary electron injection) 메카니즘을 사용하여 적당한 음의 문턱 전압(Vth＞－2V)을 프로그래밍 모드시에 허용할 수 있다.
도 7은, 도 6에 도시한 메모리 셀과 동일한 행에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 7에 도시한 메모리 셀은, 도 6에 도시한 메모리 셀과 동일한 프로그램 데이터 로우 전압, 프로그램 데이터 하이 전압, 기준 전압, 기판 바이어스 전압을 수신할지라도, 상이한 제어 전압과 어드레스 전압을 수신하므로 선택되지 않은 채로 남게된다. 상술하면, 제어 전압 라인(18)에는 4.5 볼트를 인가하고, 어드레스 라인(24)에는 0 볼트를 인가한다. 이에 따라, NMOS 트랜지스터(20)는 턴 오프 상태로 되어, 기준 전압 라인(22) 상의 4 볼트를 출력 노드 Q에 공급함으로써, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 제어 게이트와 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부 사이에는 전위차가 크지 않게 된다. 그러므로, 전자는 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 각각의 플로팅 게이트로부터 터널링하지 않는다.
도 8은, 도 6에 도시한 메모리 셀과 동일한 열에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 8에 도시한 메모리 셀이 도 6에 도시한 메모리 셀과 동일한 제어 전압과 어드레스 전압을 수신할지라도, 기준 전압 라인(22)으로부터 상이한 기준 전압을 수신하므로 선택되지 않은채로 남게 된다. 상술하면, 기준 전압 라인(22)은 플로팅되어, NMOS 트랜지스터(20)는 턴 온 상태로 되고, 그에 따라 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부는 부동 상태로 된다. 그러므로, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 제어 게이트와 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부 사이에는 전위차가 크지 않아, 전자는 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 각각의 플로팅 게이트로부터 터널링하지 않는다.
다음에, 도 9∼11을 참조하여 프로그래밍 모드에 대해서 설명한다. 소거 동작 모드 다음에, 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 하나만이 높은 양의 문턱값으로 프로그램되거나 기록된다. 도 9는, 프로그래밍 대상으로 선택된 메모리 셀을 나타낸다. 도 9에 도시한 바와 같이, 어드레스 라인(24)에는 3 볼트를 인가하고, 제어 전압 라인(18)에는 7 볼트를 인가하고, 기판 바이어스 라인(26)에는 －3 볼트를 인가하고, 기준 전압 라인(22)에는 0 볼트를 인가한다. 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 어느 것이 프로그래밍되어 있는가에 따라, 프로그램 데이터 하이 라인(16)과 프로그램 데이터 로우 라인(14) 중의 하나는 0 볼트를 수신하고, 다른 하나는 4 볼트를 수신하게 된다. 설명의 목적상, 제 2 불활성 트랜지스터(10)에 높은 양의 문턱값을 기록한 것으로 설명한다. 따라서, 프로그램 데이터 하이 라인(16)에는 0 볼트를 인가하고, 프로그램 데이터 로우 라인(14)에는 4 볼트를 인가한다.
전술한 바와 같이, 바람직한 실시예에 따르면, 본 발명의 불휘발성 트랜지스터는 부데(Bude) 등에게 부여된 미국 특허 제 5,659,504 호에 개시된 CHISEL 메카니즘을 사용하여 프로그램되며, 이 특허는 전적으로 본원 발명의 참조로서 인용된다. 따라서, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 구조는 미국 특허 제 5,659,504 호에 개시한 실시예 중의 어느 것인가에 해당할 수 있다. 더욱이, 상기 미국 특허 제 5,659,504 호에는 본 발명에 개시한 프로그래밍 기법을 두문자어 'CISEL'로서 설명하는 것에 주목하여야 한다. 그러나, 이 두문자어는 그후로 'CHISEL' 로서 변경되어 사용되어 왔다.
어드레스 라인(24)에 3 볼트의 전압을 인가함에 따라, NMOS 트랜지스터(20)는 턴 온 상태로 되어 기준 전압 라인(22) 상의 0 볼트를 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부로 도통시킨다. 그 결과, 제 2 불활성 트랜지스터(12)의 양단간에는 전위차가 생기는 반면, 제 1 불활성 트랜지스터(10)의 양단간에는 전위차가 생기지 않는다. 제 2 불활성 트랜지스터(12)의 기판 전압(즉, －3 볼트)과 제 2 불활성 트랜지스터(12)의 제어 게이트(즉, 7 볼트)간의 전위차와 함께 제 2 불활성 트랜지스터(12)의 양단간의 전위차에 의해서, CHISEL 메카니즘에 따라 전자는 제 2 불활성 트랜지스터(12)의 플로팅 게이트로 주입되게 된다.
제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 하나를 프로그래밍하는 데에 CHISEL 메카니즘을 사용하는 것은 필요 조건이 아니다. 대신에, 예를 들어, 캐리어 핫 채널(carrier hot channel: CHE) 주입 메카니즘이나 파울러 노드헤임(Fowler-Nordheim) 메카니즘과 같은 통상의 잘 알려진 주입 방법을 사용할 수 있는데, 이 경우 불휘발성 트랜지스터의 기판과 소스 전극의 전위는 동일하다. CHISEL 메카니즘을 사용할 경우(이 때, 소스 전극에 대해서 기판에는 음의 전압이 인가됨), 몇 개의 이점이 있다. 그러한 이점으로서는, 주입 효율을 보다 높임으로써 프로그래밍 전압을 보다 낮출 수 있고, 불휘발성 트랜지스터가 소거 후에 음의 문턱값을 가질지라도, 불휘발성 트랜지스터가 프로그래밍 모드시에 선택되지 않도록 할 수 있다.
제 1 불활성 트랜지스터(10)를 프로그래밍하는 방법은, 프로그램 데이터 하이 라인(16)에 4 볼트를 인가하고, 프로그램 데이터 로우 라인(14)에 0 볼트를 인가하는 것을 제외하고는, 제 2 불활성 트랜지스터(12)를 프로그래밍하는 방법과 동일하다. 따라서, 제 1 불휘발성 트랜지스터(10)의 프로그래밍 방법에 대한 설명은 생략한다.
도 10은, 도 9에 도시한 선택된 메모리 셀과 동일한 행에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 10에 도시한 메모리 셀에 인가된 전압은, 제어 전압 라인(18)과 어드레스 라인(24)에 0 볼트를 인가하는 점에서, 도 9에 도시한 메모리 셀과 다르다. 어드레스 라인(24)에 0 볼트를 인가하는 것 만으로는, NMOS 트랜지스터(20)는 턴 온되지 않는다. 더구나, 제어 전압 라인(18)에 0 볼트를 인가하고 기판 바이어스 라인(26)에는 －3 볼트를 인가하면, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)는 모두 오프 상태로 된다. 가령, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)가 소거 이후에 낮은 음의 문턱 전압을 가질지라도, 기판 바이어스 라인(26) 상의 －3 볼트로 인해 그 문턱 전압이 0 볼트 이상으로 올라가기 때문에, 상기의 오프 상태는 계속 유효하게 된다. 제 1 및 제 2 불휘발성 트랜지스터(10, 12)가 오프 상태로 되면, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)간의 접합부는 부동 상태로 된다. 그 결과, 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 어느 하나의 양단간에는 필연적으로 전위차는 생기지 않는다. 더구나, 제어 전압 라인(18)에 0 볼트를 인가함에 따라, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 기판과 이들 트랜지스터의 제어 게이트간의 전위차는 그리 크지 않게 된다. 그러므로, 전자는 제 1 불활성 트랜지스터(10) 또는 제 2 불활성 트랜지스터(12) 중의 어느 하나의 플로팅 게이트로 주입되지 않는다.
도 11은, 도 9에 도시한 선택된 메모리 셀과 동일한 열에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 11에 도시한 메모리 셀에 인가된 전압은, 프로그램 데이터 하이 라인(16)과 프로그램 데이터 로우 라인(14) 모두에 0 볼트를 인가하는 점에서, 도 9에 도시한 메모리 셀과 다르다. 그 결과로서, 제 1 불활성 트랜지스터(10) 또는 제 2 불활성 트랜지스터(12) 중의 어느 하나의 양단간에는 전위차가 생기지 않는다. 그러므로, 제 1 및 제 2 불휘발성 트랜지스터(10, 12)의 플로팅 게이트로는 전자가 주입되지 않게 된다.
다음에, 도 12 및 도 13을 참조하여, 본 발명에 따른 메모리 셀의 동작 모드에 대해서 설명한다. FPGA에 사용된 스위칭 트랜지스터의 유형에 따라, 스위칭 트랜지스터의 게이트에 저전압 또는 고전압을 인가하면, 그 스위칭 트랜지스터는 도통 상태로 될 수 있다. 다만 설명의 목적상, 고전압을 인가하여 스위칭 트랜지스터가 도통 상태로 된다고 가정한다. 그에 따라서, 도 12는 대응 스위칭 트랜지스터가 턴 오프되도록 프로그램된 메모리 셀을 나타내는 반면, 도 13은 대응 스위칭 트랜지스터가 턴 온되도록 프로그램된 메모리 셀을 나타낸다.
도 12 및 도 13에 도시한 바와 같이, 동작 모드시에, 프로그램 데이터 하이 라인(16), 기판 바이어스 라인(26), 어드레스 라인(24)에는 모두 0 볼트를 인가한다. 기준 전압 라인(22)은 플로팅 상태로 두고, 제어 전압 라인(18)에는 4.5 볼트를 인가하고, 프로그램 데이터 로우 라인(14)에는 3 볼트를 인가한다. 어드레스 라인(24)에 0 볼트를 인가함에 따라, NMOS 트랜지스터(20)는 턴 오프 상태로 되어 출력 노드 Q에 나타나는 전압에는 영향을 주지 않는다.
도 12에 도시한 메모리 셀에서, 제 1 불활성 트랜지스터(10)는 소거 상태에 있는 반면, 제 2 불활성 트랜지스터(12)는 프로그램되어 있고 기록 상태에 있다. 따라서, 제 1 불휘발성 트랜지스터(10)는 가령 매우 낮은 음의 전압을 갖는 반면, 제 2 불활성 트랜지스터(12)는 매우 높은 양의 전압을 갖는다. 제어 전압 라인(18)에 인가한 4.5 볼트는 제 1 불활성 트랜지스터(10)를 턴 온시키기에 충분한 전압이지만, 제 2 불활성 트랜지스터(12)를 턴 온시키기에는 불충분한 전압이다. 그러므로, 제 1 불휘발성 트랜지스터(10)만이 도통 상태로 되어, 프로그램 데이터 하이 라인(16) 상의 0 볼트가 출력 노드 Q에 공급된다. 이로 인해, 대응 스위칭 트랜지스터는 턴 오프 상태로 된다.
도 13은, 제 1 불활성 트랜지스터(10)가 기록 상태에 있고, 제 2 불휘발성 트랜지스터(12)가 소거 상태에 있는 메모리 셀을 나타낸다. 따라서, 도 13의 경우, 제 2 불활성 트랜지스터(12)는 턴 온되지만, 제 1 불휘발성 트랜지스터(10)는 오프 상태를 유지하게 된다. 제 2 불활성 트랜지스터(12)는 프로그램 데이터 로우 라인(14) 상의 대략 3 볼트를 출력 노드 Q로 도통시킨다. 이로 인해, 대응 스위칭 트랜지스터는 턴 온 상태로 된다.
다음에는, 도 14∼16을 참조하여 확인 동작 모드에 대해서 설명한다. 이 확인 동작 모드에서, 사용자는 프로그램된 메모리 셀의 상태를 점검할 수 있다. 도 14는 확인 모드시에 선택된 메모리 셀을 나타낸다. 도시한 바와 같이, 프로그램 데이터 하이 라인(16)과 기판 바이어스 라인(26)에는 0 볼트를 인가한다. 프로그램 데이터 로우 라인(14)에는 3 볼트를 인가하고, 어드레스 라인(24)에는 4 볼트가 인가되고, 제어 전압 라인(18)에는 4.5 볼트를 인가한다. 이러한 확인 모드시에, 기준 전압 라인(22)은 메모리 셀의 프로그램 상태를 모니터링하는 출력 라인으로서 사용한다.
어드레스 라인(24)에 4 볼트를 인가함에 따라, NMOS 트랜지스터(20)는 턴 온 상태로 된다. 또한, 제어 전압 라인(18)에 4.5 볼트를 인가함에 따라, 소거 상태에 있는 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 하나가 도통 상태로 된다. 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 어느 것이 소거 상태에 있는가에 따라, 프로그램 데이터 하이 라인(16) 상의 0 볼트 또는 프로그램 데이터 로우 라인(14) 상의 3 볼트 중의 어느 하나가 출력 노드 Q에 나타나게 된다. 이 출력 노드 Q 상의 전압은 NMOS 트랜지스터(20)를 거쳐 기준 전압 라인(22)으로 전달되고, 이 기준 전압 라인(22) 상의 전압을 모니터링함으로써 메모리 셀의 프로그램 상태를 판단할 수 있다.
도 15는, 도 14에 도시한 선택된 메모리 셀과 동일한 행에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 15에 도시한 메모리 셀에 인가된 전압은, 어드레스 라인(24)에 0 볼트를 인가한다는 점에서, 도 14에 도시한 메모리 셀에 인가된 전압과는 다르다. 이에 따라서, 도 15에서 NMOS 트랜지스터(20)는 오프 상태로 되어, 출력 노드 Q의 전압은 기준 전압 라인(22)으로 도통됨으로써, 이와 같이 선택되지 않은 메모리 셀은 모니터링 대상으로 선택된 기준 전압 라인(22)에는 영향을 주지 않는다.
도 16은, 도 14에 도시한 선택된 메모리 셀과 동일한 열에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 16에 도시한 메모리 셀에 인가된 전압은, 도 14에 도시한 메모리 셀에 인가된 전압과 동일하다. 다만, 도 16에 도시한 메모리 셀과 도 14에 도시한 메모리 셀은, 도 16에 도시한 메모리 셀의 기준 전압 라인(22)에 나타나는 전압이 모니터링 대상으로 선택되지 않았다는 점에서 다르다.
다음에, 도 17∼20을 참조하여 구동 모드에 대해서 설명한다. 도 17에 도시한 바와 같이, 메모리 셀의 모든 전압 라인에 0 볼트를 인가함으로써, 칩이 구동된 후, 프로그램 가능 스위치는 모두 초기에 턴 오프 상태로 된다. 이어서, 칩 구성은 소정의 제어 방식을 통해 원 상태로 복귀된다. 이 때, 프로그램 가능 스위치를 통해 흐르는 전류가 과도하게 많음으로써 생길 수 있는 전력 급강하 가능성을 억제하기 위해, 메모리 셀 중의 몇 개만을 구동한다. 도 18은 구동 대상으로 선택된 메모리 셀을 나타낸다. 도시한 바와 같이, 구동 모드시 메모리 셀에 인가한 것과 동일한 전압을 도 18에 도시한 메모리 셀에 인가한다.
도 19는, 도 18에 도시한 메모리 셀과 동일한 행에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 19에 도시한 메모리 셀에 인가된 전압은, 제어 전압 라인(18)에 0 볼트가 인가되는 점에서, 도 18에 도시한 메모리 셀에 인가된 전압과 다르다. 그에 따라, 도 19에 도시한 메모리 셀의 제 1 및 제 2 불휘발성 트랜지스터(10, 12)는 완전한 도통 상태로 되지 않는다.
도 20은, 도 18에 도시한 메모리 셀과 동일한 열에 위치한 메모리 셀 중에서 선택되지 않은 메모리 셀을 나타낸다. 도 20에 도시한 메모리 셀에 인가된 전압은, 프로그램 데이터 로우 라인(14)에 0 볼트를 인가하는 점에서, 도 18에 도시한 메모리 셀에 인가한 전압과는 다르다. 그에 따라, 제 1 및 제 2 불휘발성 트랜지스터(10, 12) 중의 어느 하나가 턴 온 상태로 되어도, 출력 노드 Q에는 0 볼트가 나타난다.
도 21은 본 발명의 다른 실시예에 따른 메모리 셀을 나타낸다. 도시한 바와 같이, 본 실시예의 메모리 셀은, 제 1 불활성 트랜지스터(10)를 n 형의 불휘발성 트랜지스터(110)로, 제 2 불활성 트랜지스터(12)를 p 형의 불휘발성 트랜지스터(112)로 각각 대체한 것을 제외하고는, 도 1과 관련하여 예시하고 설명한 메모리 셀과 동일하다. 게다가, 이들 n 형의 불휘발성 트랜지스터(110)와 p 형의 불휘발성 트랜지스터(112)는 플로팅 게이트를 공유한다. 도 21에 예시한 메모리 셀에 관련한 다른 부분은 도 1과 관련하여 설명한 것과 동일하므로, 그에 대한 설명은 생략한다.
또한, 도 21의 메모리 셀의 동작은, 사실상, 앞서 도 1의 메모리 셀과 관련하여 설명한 방법과 동일하게 행해진다. 그러므로, 도 21의 메모리 셀이 제공하는 몇 개의 부가적인 이점을 제외하고는, 도 21에 도시한 메모리 셀의 동작 모드에 대한 설명은 생략한다.
n 형의 불휘발성 트랜지스터(110)와 p 형의 불휘발성 트랜지스터(112)가 플로팅 게이트를 공유하고 있으므로, n 형의 불휘발성 트랜지스터(110)와 p 형의 불휘발성 트랜지스터(112) 중의 어느 하나만을 충분히 소거 및/또는 프로그램할 수 있다. 예를 들어, 이들 불휘발성 트랜지스터는 서로 다른 유형으로서, 플로팅 게이트를 공유하므로, n 형의 불휘발성 트랜지스터(110)를 소거하기 위해서는 n 형의 불휘발성 트랜지스터(110)를 소거 상태로 두고, p 형의 불휘발성 트랜지스터(112)를 기록 상태로 둔다. 마찬가지로, n 형의 불휘발성 트랜지스터(110)를 프로그래밍하기 위해서는 n 형의 불휘발성 트랜지스터(110)를 기록 상태로 두고, p 형의 불휘발성 트랜지스터(112)를 소거 상태로 둔다. 따라서, n 형의 불휘발성 트랜지스터(110)와 p 형의 불휘발성 트랜지스터(112) 중의 어느 하나만이 해당 동작 모드에서 턴 온 상태로 될 것이다.
미국 특허 제 5,633,518 호에 개시한 프로그램 가능 상호 접속 방식과는 달리, 본 발명을 이용하는 프로그램 가능 논리 용도로서의 프로그램 가능 상호 접속 방식은 메모리 소자를 대응 스위칭 트랜지스터와 직접 집적할 필요가 없어진다. 그 결과, 칩의 설계와 배치가 전반적으로 복잡하지 않게 된다. 이 외에도, 본 발명에 따른 불휘발성 메모리 소자를 현재 FPGA와 그 밖의 다른 프로그램 가능 논리 용도에서 사용되는 SRAM 메모리 셀로 간단히 대체할 수 있다.
상기에 있어서, 첨부한 도면을 참조하면서 본 발명의 예시적인 실시예를 설명하였는데, 본 발명은 이들 실시예에 한정되는 것이 아니며, 당업자라면, 본 발명의 범주나 사상을 벗어나지 않으면서, 본 발명에 다른 다양한 변경 및 수정을 가할 수 있음을 이해하여야 한다. 그러한 모든 변경 및 수정은 첨부한 특허 청구 범위에서 정의한 바와 같이 본 발명의 범주에 포함된다고 해석된다.
종래 기술과는 달리, 본 발명에 따른 프로그램 가능 상호 접속 방식은 메모리 소자를 대응 스위칭 트랜지스터와 직접 집적할 필요가 없으므로, 칩의 설계와 배치가 보다 간단하게 되고, 스위칭 트랜지스터를 제어하여 메모리 소자의 프로그램 상태를 계속 휴효하게 할 수 있다.

Claims (22)

  1. 불휘발성 메모리 소자를 내장한 집적 회로에 있어서,
    제 1 데이터 라인과 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터 ― 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성함 ― 와,
    기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 포함하는 불휘발성 메모리 소자 내장 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 불휘발성 트랜지스터는, 각각, 제어 전압 라인에 접속되는 제어 게이트를 갖는 불휘발성 메모리 소자 내장 집적 회로.
  3. 제 1 항에 있어서,
    상기 액세스 트랜지스터는, 어드레스 라인에 접속되는 게이트를 갖는 불휘발성 메모리 소자 내장 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 불휘발성 트랜지스터는, CHISEL(channel initiated secondary electron injection) 방법에 의하여 프로그램 가능한 불휘발성 메모리 소자 내장 집적 회로.
  5. 제 4 항에 있어서,
    기판 상에서 상기 제 1 및 제 2 불휘발성 트랜지스터가 실장되는 부분에 결선되는 기판 바이어스 라인을 더 포함하는 불휘발성 메모리 소자 내장 집적 회로.
  6. 제 1 항에 있어서,
    기판 상에서 상기 제 1 및 제 2 불휘발성 트랜지스터가 실장되는 부분에 기판 바이어스 라인을 더 포함하며,
    상기 제 1 및 제 2 불휘발성 트랜지스터는 각각 제어 전압 라인에 접속되는 제어 게이트를 갖고,
    상기 액세스 트랜지스터는 어드레스 라인에 접속되는 게이트를 갖는 불휘발성 메모리 소자 내장 집적 회로.
  7. 제 1 항에 있어서,
    상기 제 1 불휘발성 트랜지스터는 n 형의 불휘발성 트랜지스터이고, 상기 제 2 불휘발성 트랜지스터는 p 형의 불휘발성 트랜지스터이며, 상기 n 형의 불휘발성 트랜지스터와 상기 p 형의 불휘발성 트랜지스터는 플로팅 게이트를 공유하는 불휘발성 메모리 소자 내장 집적 회로.
  8. 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한 메모리 셀의 상태를 설정하는 방법―상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성하고, 상기 제 1 및 제 2 불휘발성 트랜지스터의 제어 게이트는 제어 전압 라인에 결선되며, 상기 메모리 셀은, 기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장함―에 있어서,
    양의 전압을 상기 제 1 및 제 2 불휘발성 트랜지스터간의 상기 접합부에 인가하는 단계와,
    음의 전압을 상기 제어 전압 라인에 인가하는 단계를 포함하는 메모리 셀 상태 설정 방법.
  9. 제 8 항에 있어서,
    상기 양의 전압 인가 단계는,
    상기 양의 전압을 상기 기준 전압 라인에 인가하는 단계와,
    상기 액세스 트랜지스터를 턴 온시키는 단계를 포함하는 메모리 셀 상태 설정 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 불휘발성 트랜지스터는 n 형의 불휘발성 트랜지스터이고, 상기 양의 전압 인가 단계와 상기 음의 전압 인가 단계는, 상기 제 1 및 제 2 불휘발성 트랜지스터를 소거 상태로 두는 메모리 셀 상태 설정 방법.
  11. 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한 메모리 셀의 상태를 설정하는 방법―상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성하고, 상기 제 1 및 제 2 불휘발성 트랜지스터의 제어 게이트는 제어 전압 라인에 결선되며, 상기 메모리 셀은 기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장하고, 상기 메모리 셀은 기판 상에서 상기 제 1 및 제 2 불휘발성 트랜지스터가 실장되는 부분에 접속되는 기판 바이어스 라인을 더 포함함―에 있어서,
    상기 방법은,
    상기 제 1 및 제 2 불휘발성 트랜지스터 중의 어느 하나의 양단간에 전위차를 생성하는 단계와,
    양의 전압을 상기 제어 전압 라인에 인가하는 단계와,
    음의 전압을 상기 기판 바이어스 라인에 인가하는 단계를 포함하는 메모리 셀 상태 설정 방법.
  12. 제 11 항에 있어서,
    상기 전위차 생성 단계는,
    제 1 전압을 상기 기준 전압 라인에 인가하는 단계와,
    상기 액세스 트랜지스터를 턴 온시키는 단계와,
    상기 제 1 전압과는 상이한 제 2 전압을 상기 제 1 및 제 2 데이터 라인 중의 하나에 인가하는 단계와,
    상기 제 1 전압을, 상기 제 2 전압이 인가되지 않은 상기 제 1 및 제 2 데이터 라인 중의 하나에 인가하는 단계를 포함하는 메모리 셀 상태 설정 방법.
  13. 제 12 항에 있어서,
    상기 제 2 전압은, 상기 제 1 전압보다 높은 메모리 셀 상태 설정 방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 불휘발성 트랜지스터는 n 형의 불휘발성 트랜지스터이고,
    상기 제 2 전압 인가 단계는, 상기 제 2 전압을 상기 제 1 데이터 라인에 인가하여 상기 제 1 불휘발성 트랜지스터를 기록하고, 상기 제 2 전압을 상기 제 2 데이터 라인에 인가하여 상기 제 2 불휘발성 트랜지스터를 기록하는 메모리 셀 상태 설정 방법.
  15. 제 14 항에 있어서,
    상기 제 2 전압 인가 단계가 상기 제 1 불휘발성 트랜지스터를 기록할 때, 상기 제 1 불휘발성 트랜지스터의 문턱값을 증가시키고, 상기 제 2 전압 인가 단계가 상기 제 2 불휘발성 트랜지스터를 기록할 때는, 상기 제 2 불휘발성 트랜지스터의 문턱값을 증가시키는 메모리 셀 상태 설정 방법.
  16. 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한 메모리 셀을 동작시키는 방법―상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성하고, 상기 제 1 및 제 2 불휘발성 트랜지스터의 제어 게이트는 제어 전압 라인에 결선되며, 상기 메모리 셀은, 기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장함―에 있어서,
    소거 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에 충분하고, 기록 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에는 불충분한 제 1 전압을 상기 제어 전압 라인에 인가하는 단계와,
    제 2 전압을 상기 제 1 데이터 라인에 인가하는 단계와,
    상기 제 2 전압과는 상이한 제 3 전압을 상기 제 2 데이터 라인에 인가하는 단계를 포함하는 메모리 셀 동작 방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 불휘발성 트랜지스터는 n 형의 불휘발성 트랜지스터이고, 상기 제 3 전압은 상기 제 2 전압보다 높은 메모리 셀 동작 방법.
  18. 제 16 항에 있어서,
    상기 액세스 트랜지스터를 턴 오프시키는 단계를 더 포함하는 메모리 셀 동작 방법.
  19. 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장한 메모리 셀의 프로그램 상태를 모니터링하는 방법―상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성하고, 상기 제 1 및 제 2 불휘발성 트랜지스터의 제어 게이트는 제어 전압 라인에 결선되며, 상기 메모리 셀은, 기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장함―에 있어서,
    소거 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에 충분하고, 기록 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에는 불충분한 제 1 전압을 상기 제어 전압 라인에 인가하는 단계와,
    제 2 전압을 상기 제 1 데이터 라인에 인가하는 단계와,
    상기 제 2 전압과는 상이한 제 3 전압을 상기 제 2 데이터 라인에 인가하는 단계와,
    상기 액세스 트랜지스터를 턴 온시키는 단계를 포함하는 메모리 셀 상태 모니터링 방법.
  20. 메모리 셀의 어레이를 구동시키는 방법―상기 메모리 셀 어레이는 어드레스 라인과 제어 전압 라인으로 이루어지는 열과, 제 1 및 제 2 데이터 라인과 기준 전압 라인으로 이루어지는 행으로 구성되며, 각 메모리 셀은, 한 행에서 상기 제 1 및 제 2 데이터 라인 사이에 직렬로 접속되는 제 1 및 제 2 불휘발성 트랜지스터를 내장하며, 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부는 출력 노드를 형성하고, 한 열에서, 상기 제 1 및 제 2 불휘발성 트랜지스터의 제어 게이트는 제어 전압 라인에 결선되며, 상기 메모리 셀은, 상기 한 행에 대한 기준 전압 라인과 상기 제 1 및 제 2 불휘발성 트랜지스터간의 접합부 사이에 접속되는 액세스 트랜지스터를 더 내장함―에 있어서,
    초기에, 상기 메모리 셀의 상기 제 1 및 제 2 데이터 라인, 상기 제어 전압 라인, 상기 제 1 및 제 2 불휘발성 트랜지스터간의 상기 접합부에 동일한 전압을 인가하는 단계와,
    소거 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에 충분하고, 기록 상태에 있는 불휘발성 트랜지스터를 턴 온시키기에는 불충분한 제 1 전압을, 상기 메모리 셀 어레이에서 적어도 한 열에 위치하는 메모리 셀에 대한 제어 전압 라인에 선택적으로 인가하는 단계와,
    상기 메모리 셀 어레이에서 적어도 한 행에 위치하는 메모리 셀에 대한 상기 제 1 및 제 2 데이터 라인 사이에 전위차를 선택적으로 생성하는 단계를 포함하는 메모리 셀 어레이 구동 방법.
  21. 제 20 항에 있어서,
    각 메모리 셀 내의 상기 액세스 트랜지스터를 턴 오프시키는 단계를 더 포함하는 메모리 셀 어레이 구동 방법.
  22. 제 20 항에 있어서,
    상기 제 1 전압이 인가되는 상기 제어 전압 라인의 수를 증가시키는 단계와,
    전위차가 생성되는 상기 제 1 및 제 2 데이터 라인의 수를 증가시키는 단계를 더 포함하는 메모리 셀 어레이 구동 방법.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6272044B2 (en) * 1998-10-26 2001-08-07 Rohm Co., Ltd. Semiconductor storage device and method of driving thereof
KR100304710B1 (ko) * 1999-08-30 2001-11-01 윤종용 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
TW473724B (en) * 2000-05-17 2002-01-21 Winbond Electronics Corp Method using source bias for executing a write operation to the nonvolatile memory cell
US6459615B1 (en) 2001-07-23 2002-10-01 Agere Systems Guardian Corp. Non-volatile memory cell array with shared erase device
US6512700B1 (en) 2001-09-20 2003-01-28 Agere Systems Inc. Non-volatile memory cell having channel initiated secondary electron injection programming mechanism
US6707707B2 (en) * 2001-12-21 2004-03-16 Micron Technology, Inc. SRAM power-up system and method
US7020020B1 (en) * 2004-09-21 2006-03-28 Atmel Corporation Low voltage non-volatile memory cells using twin bit line current sensing
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP5376414B2 (ja) * 2005-01-27 2013-12-25 マクロニクス インターナショナル カンパニー リミテッド メモリアレイの操作方法
US7212438B2 (en) * 2005-02-25 2007-05-01 Infineon Technologies Ag Semiconductor device and method of operating a semiconductor device
TW200812074A (en) * 2006-07-04 2008-03-01 Nxp Bv Non-volatile memory and-array
US7742336B2 (en) * 2006-11-01 2010-06-22 Gumbo Logic, Inc. Trap-charge non-volatile switch connector for programmable logic
US7978515B2 (en) * 2007-03-23 2011-07-12 Sharp Kabushiki Kaisha Semiconductor storage device and electronic equipment therefor
US7835179B1 (en) * 2007-09-20 2010-11-16 Venkatraman Prabhakar Non-volatile latch with low voltage operation
JP2012191455A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 半導体集積回路
JP2012204896A (ja) 2011-03-24 2012-10-22 Toshiba Corp 不揮発プログラマブルロジックスイッチ
JP2013008801A (ja) 2011-06-23 2013-01-10 Toshiba Corp 半導体装置
JP2013070256A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性プログラマブルロジックスイッチ
JP2013114729A (ja) 2011-11-30 2013-06-10 Toshiba Corp 不揮発性プログラマブルスイッチ
JP5684161B2 (ja) * 2012-01-26 2015-03-11 株式会社東芝 半導体装置
JP5613188B2 (ja) 2012-02-13 2014-10-22 株式会社東芝 プログラマブルロジックスイッチ
JP5677339B2 (ja) * 2012-02-17 2015-02-25 株式会社東芝 メモリ回路
JP5627624B2 (ja) * 2012-03-16 2014-11-19 株式会社東芝 プログラマブルロジックデバイス
FR2988513B1 (fr) * 2012-03-23 2014-11-21 Soitec Silicon On Insulator Cellule eprom
JP5651632B2 (ja) 2012-03-26 2015-01-14 株式会社東芝 プログラマブルロジックスイッチ
JP5665789B2 (ja) * 2012-03-28 2015-02-04 株式会社東芝 コンフィギュレーションメモリ
JP2013239597A (ja) * 2012-05-15 2013-11-28 Toshiba Corp 半導体集積回路
JP2014022507A (ja) 2012-07-17 2014-02-03 Toshiba Corp 不揮発プログラマブルスイッチ
JP2014030110A (ja) * 2012-07-31 2014-02-13 Toshiba Corp リコンフィギャラブル集積回路装置およびその書き込み方法
JP2014033007A (ja) 2012-08-01 2014-02-20 Toshiba Corp 半導体集積回路
JP2014096479A (ja) * 2012-11-09 2014-05-22 Toshiba Corp 半導体装置およびその製造方法
JP5571156B2 (ja) 2012-11-21 2014-08-13 株式会社東芝 半導体装置の製造方法
JP2015158955A (ja) 2014-02-21 2015-09-03 株式会社東芝 不揮発性プログラマブルロジックスイッチ
JP2015230919A (ja) 2014-06-03 2015-12-21 株式会社東芝 不揮発性メモリ、この不揮発性メモリを用いた不揮発性プログラマブルロジックスイッチおよび不揮発性プログラマブルロジック回路
JP2016178183A (ja) 2015-03-19 2016-10-06 株式会社東芝 半導体集積回路
US9847109B2 (en) * 2015-12-21 2017-12-19 Imec Vzw Memory cell
ITUB20159421A1 (it) * 2015-12-22 2017-06-22 St Microelectronics Srl Dispositivo per generare una tensione di riferimento comprendente una cella di memoria non volatile
JP6994296B2 (ja) * 2016-08-23 2022-01-14 ユナイテッド・セミコンダクター・ジャパン株式会社 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法
JP2021082372A (ja) * 2021-01-19 2021-05-27 ユナイテッド・セミコンダクター・ジャパン株式会社 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829203A (en) * 1988-04-20 1989-05-09 Texas Instruments Incorporated Integrated programmable bit circuit with minimal power requirement
WO1996001499A1 (en) * 1994-07-05 1996-01-18 Zycad Corporation A general purpose, non-volatile reprogrammable switch
US5457653A (en) * 1994-07-05 1995-10-10 Zycad Corporation Technique to prevent deprogramming a floating gate transistor used to directly switch a large electrical signal
US5659504A (en) * 1995-05-25 1997-08-19 Lucent Technologies Inc. Method and apparatus for hot carrier injection
US5740106A (en) * 1995-06-29 1998-04-14 Cypress Semiconductor Corp. Apparatus and method for nonvolatile configuration circuit
US5633518A (en) * 1995-07-28 1997-05-27 Zycad Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof
US5581501A (en) * 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays

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