[go: up one dir, main page]

KR100304710B1 - 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 - Google Patents

셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 Download PDF

Info

Publication number
KR100304710B1
KR100304710B1 KR1019990036330A KR19990036330A KR100304710B1 KR 100304710 B1 KR100304710 B1 KR 100304710B1 KR 1019990036330 A KR1019990036330 A KR 1019990036330A KR 19990036330 A KR19990036330 A KR 19990036330A KR 100304710 B1 KR100304710 B1 KR 100304710B1
Authority
KR
South Korea
Prior art keywords
line
region
bulk
cell array
bulk bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019990036330A
Other languages
English (en)
Other versions
KR20010019754A (ko
Inventor
최정혁
최용주
주경중
김건수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990036330A priority Critical patent/KR100304710B1/ko
Priority to US09/650,493 priority patent/US6483749B1/en
Priority to JP2000260509A priority patent/JP4463954B2/ja
Publication of KR20010019754A publication Critical patent/KR20010019754A/ko
Application granted granted Critical
Publication of KR100304710B1 publication Critical patent/KR100304710B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 셀 어레이 영역의 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자로, 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 셀 어레이 영역내에 구비하는 비휘발성 메모리 소자가 제공된다. 본 발명에 따른 비휘발성 메모리 소자는 셀 어레이의 면적은 증가시키지 않으면서, 메모리 셀의 위치에 상관없이 균일하게 벌크 영역의 전압을 일정하게 유지할 수 있다.

Description

셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리 소자{Nonovolatile Memory Device Having Bulk Bias Contact Structure in Cell Array Region}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀 내에 저장된 정보가 소멸되지 않는 특징이 있어서 컴퓨터 또는 메모리 카드 등에 널리 사용된다.
이들 비휘발성 메모리 소자의 동작 특성에 영향을 주는 현상을 비휘발성 메모리 소자의 부분 확대 회로도인 도 1을 참조하여 설명한다. 참조부호 A로 표시한 셀을 선택적으로 프로그램시키고자 하는 경우에, 셀(A)과 연결된 선택 워드 라인(WL1)에 프로그램 전압(VPG), 예컨대 10 내지 15볼트의 전압을 인가하고, 셀(A)과 연결된 선택 비트라인(BL1)에 약 5볼트의 전압을 인가한다. 그리고, 상기 선택된 셀(A)과 이웃하고 동일 워드 라인(WL1)을 공유한 셀에 연결된 비선택 비트라인(BL2)은 플로팅시킨다. 또한, 상기 선택된 셀(A)과 이웃하고 약 5볼트의 전압이 인가된 비트라인(BL1)을 공유하는 셀(B)과 연결된 비선택 워드 라인(WL2)은 접지시킨다. 상기한 바와 같이 셀(A)를 선택적으로 프로그램시키는 경우에, 선택된 셀(A)의 게이트 아래의 채널 영역중 드레인 근방의 핀치-오프(pinch-off) 영역에서 채널 방향의 전계가 현저하게 커지기 때문에 채널내의 전자는 이 강한 전계에 의해 가속되어 쉽게 고에너지 상태가 된다. 이 고에너지 상태의 전자는 드레인 근방에서벌크 영역의 실리콘 격자와 충돌해서 다량의 전자-정공 쌍을 발생시킨다. 충돌 전리에 의해 발생한 전자와 정공중 높은 에너지를 가진 전자의 일부는 게이트 전계에 의해 터널 산화막을 통해 플로팅 게이트에 주입되고, 나머지 대부분의 전자는 높은 드레인 전계에 이끌려 드레인에 유입되고 드레인 전류의 일부가 된다. 이 때, 정공은 드레인 전계에 의해 반대로 밀려나서 채널 아래의 공핍층 또는 벌크 영역을 통해 소오스 단자 또는 벌크 단자로 흘러든다. 따라서 선택된 셀(A)의 드레인 및 벌크 영역을 통하여 정공 전류, 즉 벌크 전류(IBulk)가 흐른다. 벌크 전류(IBulk)는 벌크 저항(RBulk)에 의해서 벌크 전압을 증가시킨다. 벌크 저항(RBulk)이 커서 벌크 전압이 0.6V 이상이 되면 접지 노드인 소스 영역과 기판간 p-n 접합이 순방향으로 바이어스되어 원하지 않는 순방향 전류가 발생되어 셀 전류가 급격히 증가하는 스냅-백(snap-back) 현상을 일으킨다. 이에 의해 셀이 정상적으로 동작하지 못하거나 과도한 전류로 인해 셀의 접합이 파괴될 수 있다.
한편, 상기 비선택된 셀(B)의 부유 게이트에 유기되는 전압(VFG)은 도 2에 도시된 셀 등가회로로부터 수학식 1과 같이 표현된다.
여기서, CIPO는 제어 게이트와 부유 게이트 사이에 개재된 게이트간 절연막에 의한 커패시턴스를 나타내고, CD는 부유 게이트와 드레인 사이의 커패시턴스를 나타내고, CS는 부유 게이트와 소오스 사이의 커패시턴스를 나타내고, CB는 부유 게이트와 벌크 영역 사이의 커패시턴스를 나타내고, VD는 드레인에 인가되는 전압 즉 비트라인에 인가되는 전압을 나타낸다. 상기한 수학식 1은 비선택된 셀(B)의 콘트롤 게이트 전압(VCG), 소오스 전압(VS) 및 벌크 전압(VB) 모두 0볼트로 가정한 경우이다.
상기 수학식 1 및 도 2로부터 비선택된 셀(B)의 부유 게이트에 유기되는 전압(VFG)은 비트라인(BL1)에 인가되는 전압에 비례함을 알 수 있다. 만약 비선택된 셀(B)이 일정 수준 이하의 문턱전압(약 1V)을 가지는 과소거된(over-erased) 셀일 경우에는, 셀(A)을 프로그램시키기 위하여 비트라인(BL1)에 약 5볼트의 전압을 인가하면, 비선택된 셀(B)의 부유 게이트에 소정의 전압이 유기되어 셀(B)가 턴온되는 현상이 발생할 수 있다. 이러한 현상을 '드레인 턴온(DTO; drain turn on) 현상'이라 한다. 상기 드레인 턴온 현상에 의해 누설전류, 즉 드레인 턴온 전류(IDTO)가 비트라인(BL1)으로부터 셀(B)를 통하여 공통 소오스 라인(CSL)으로 흐른다. 일단 셀(B)이 드레인 턴온 현상에 의해 턴온되면, 비트라인(BL1)의 전압이 감소하여 선택된 셀(A)이 프로그램되어지는 것을 어렵게 만든다. 더욱이, 상기 드레인 턴온 전류(IDTO)는 하나의 비트라인에 연결된 비선택된 셀의 개수가 많을수록 더욱 증가한다. 또, 드레인 턴온 현상은 선택된 셀(A)의 벌크 전류(IBulk)에 의하여 벌크 전압이 증가할수록 심하게 발생한다.
이러한 문제를 해결하기 위하여 셀 트랜지스터들의 벌크 영역에 바이어스를인가하여 벌크 영역으로의 전류를 소거하여 벌크 전압의 증가를 방지하기 위한 벌크 바이어스 콘택 구조를 형성하는 방법이 알려져 있다. 종래의 벌크 바이어스 콘택은 도 3 및 도 4에 도시되어 있는 바와 같이 셀 어레이 영역(1)의 주변을 감싸는 가드 밴드(guard band)(3) 형태로 형성되거나, 도 5 및 도 6에 도시되어 있는 바와 같이 셀 어레이 영역(1)의 네 변의 모서리 영역에 대응하는 주변 회로 영역 또는 셀 어레이 영역(1)의 네 변중 두 변의 모서리 영역에 대응하는 주변 회로 영역에 콘택 구조(5) 형태로 형성된다. 벌크 바이어스 콘택 구조(5)는 레이 아웃 면적이 커서 전체 칩의 면적을 증가시키는 가드 밴드(3)의 단점을 해결할 수 있다는 장점이 있다. 그러나, 벌크 바이어스 콘택 구조(5)에서 멀리 떨어진 단위셀에서는 벌크 전류의 소거(discharge) 경로가 길기 때문에 벌크 저항이 커서 벌크 전류의 소거 효과가 적고, 단위 셀의 위치에 따라 벌크 전류의 소거 효과가 불균일하다는 문제점이 있다.
한편, 셀 어레이 영역의 벌크 전압 증가 방지용 벌크 바이어스 콘택 구조이외에도 주변회로 영역의 벌크 전압을 일정한 전압 이하로 유지하기 위한 벌크 바이어스 콘택 구조, 주변회로용 트랜지스터간에 발생하는 래치업(latch-up) 현상등을 방지하기 위한 가드 밴드, 정전기 방전(electro-static discharge)을 방지하기 위한 정전기 방전 방지용 벌크 바이어스 콘택 구조등이 주변 회로 영역의 활성 영역에 형성된다.
셀 어레이 영역이나 주변회로 영역의 벌크 전압을 일정한 전압 이하로 유지하기 위한 종래의 벌크 바이어스 콘택 구조는, 도 7에 도시되어 있는 바와 같이,반도체 기판(10)상의 주변 회로 영역에 형성된 소자 분리막(30') 사이의 활성 영역에 형성된다. 구체적으로, 벌크의 불순물과 동일한 도전형의 불순물이 고농도로 도핑된 영역(40)을 노출시키며 층간 절연막(34')내에 형성된 콘택홀을 금속막 패턴(50)으로 매립하여 벌크 바이어스 콘택 구조를 완성한다. 이 때, 벌크 바이어스 콘택 구조의 충분한 접촉 면적을 확보하기 위해서는 소자 분리막(30')이 활성 영역쪽으로 성장하는 버즈비크를 고려하여 레이아웃시 활성 영역의 면적을 증가시켜야 한다. 즉, 도 7에서 실제로 형성된 활성 영역의 크기는 d1이지만, 레이아웃시에는 활성 영역의 크기를 d2로 배치해야 한다. 따라서, 벌크 바이어스 콘택 구조를 완성하기 위해서는 소정 크기(d2) 이상의 활성 영역이 필요하므로 그 만큼 전체 칩의 면적이 증가하게 되어 반도체 소자를 고집적화하는데 불리해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 벌크 전류를 빠르게 소거하여 벌크 전압을 일정 전압 이하로 유지할 수 있고, 단위 셀의 위치에 무관하게 균일한 벌크 전류 소거 효과를 가지는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 벌크 바이어스 콘택 구조를 형성하기 위한 레이아웃 면적을 최소화하여 칩 면적을 축소시킴으로써 소자의 고집적화를 달성할 수 있는 비휘발성 메모리 소자를 제공하는 것이다.
도 1은 비휘발성 메모리 소자의 프로그램시 비선택된 셀의 드레인 턴온 현상을 설명하기 위한 등가회로도이다.
도 2는 도 1에 도시된 비선택된 셀 B의 등가회로도이다.
도 3 내지 도 6은 종래의 비휘발성 메모리 소자에 있어서 셀 어레이 영역과 벌크 바이어스 콘택 구조간의 위치를 설명하기 위한 평면도들이다.
도 7은 종래 소자 분리막 사이의 활성 영역에 벌크 바이어스 콘택을 형성한 경우를 도시한 단면도이다.
도 8은 본 발명의 제 1실시예에 따른 비휘발성 메모리 소자의 셀 어레이 영역의 등가회로도이다.
도 9는 도 8의 셀 어레이 영역의 일 부분에 대한 레이아웃도이다.
도 10a 및 도 10b는 각각 도 9의 a-a'선 및 b-b'선을 따라 자른 단면도들이다.
도 11은 본 발명의 제 2실시예에 따른 비휘발성 메모리 소자의 셀 어레이 영역의 일 부분에 대한 레이아웃도이다.
도 12는 도 11의 b-b'선을 따라 자른 단면도이다.
도 13은 본 발명의 제 3실시예에 따른 비휘발성 메모리 소자의 셀 어레이 영역의 등가회로도이다
도 14는 프로그램 및 소거 동작시 셀의 문턱 전압 분포를 나타내는 그래프이다.
도 15는 도 13의 셀 어레이 영역의 일 부분에 대한 레이아웃도이다.
도 16a, 16b, 16c 및 16d는 각각 도 15의 a-a'선, b-b'선, c-c'선, d-d'선을 따라 자른 단면도들이다.
도 17은 본 발명의 제 4실시예에 따른 비휘발성 메모리 소자의 셀 어레이 영역의 등가회로도이다.
도 18은 도 17의 셀 어레이 영역의 일 부분에 대한 레이아웃도이다.
도 19a, 19b, 및 19c는 각각 도 18의 a-a'선, b-b'선 및, c-c'선을 따라 자른 단면도들이다.
도 20a 내지 도 28b는 본 발명의 제 1실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 단면도들이다.
도 29a 내지 도 33d는 본 발명의 제 3실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 단면도들이다.
도 34a 내지 도 35c는 본 발명의 제 4실시예에 따른 비휘발성 메모리 소자의 제조 방법을 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드라인들이 직교하고, 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자로, 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 구비한다.
바람직하기로는 상기 벌크 바이어스 콘택 구조는 셀 어레이 영역내의 소정 위치의 소자 분리막을 제거하여 노출된 반도체 기판내에 형성된다.
그리고, 상기 벌크 바이어스 콘택 구조는 공통 소오스 라인과 연결되어 공통 소오스 라인이 벌크 바이어스 라인으로의 기능도 병행한다. 다른 형태로는 벌크 바이어스 콘택 구조는 공통 소오스 라인과는 독립적인 벌크 바이어스 라인과 연결된다. 이 때, 상기 벌크 바이어스 라인은 종래의 공통 소오스 라인이 형성되던 위치에 형성되는 것이 바람직하다. 또, 상기 벌크 바이어스 콘택 구조는 제조 공정시의 로딩 효과를 감소시키기 위하여 형성하는 더미 비트 라인에 연결될 수도 있다.
본 발명에 따른 비휘발성 메모리 소자는 메모리 셀 어레이의 면적은 증대시키지 않고 셀과 벌크 바이어스 콘택 사이의 거리를 현저히 감소시킬 수 있는 장점이 있다. 따라서 메모리 셀이 형성되어 있는 벌크의 전압을 일정 전압 이하로 효과적으로 유지할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
비휘발성 메모리 소자
제 1 실시예
도 8을 참고하면, 본 발명의 제 1실시예에 따른 비휘발성 메모리 소자는 셀 어레이 영역에 적어도 하나 이상의 벌크 바이어스 콘택 구조(80)를 구비한다. 즉, 주변 회로 영역에 벌크 바이어스 콘택이 형성되어 있던 종래의 비휘발성 메모리 소자와 달리, 셀 어레이 영역내에 벌크 바이어스 콘택 구조(80)를 구비한다. 벌크 바이어스 콘택 구조(80)는 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 것이다. 구체적으로, 셀 어레이 영역에는 서로 평행한 복수개의 비트 라인(BL)들과 서로 평행한 복수개의 워드 라인(WL)들이 직교하는 영역에 형성된 복수개의 메모리 셀들이 매트릭스 형태로 배열되어 있다. 워드라인(WL)과 평행한 방향으로 인접한 메모리 셀들의 소오스 영역들은 소오스 라인(SL)으로 연결되어 있으며, 소오스 라인(SL)들은 각각 공통 소오스 라인(CSL)에 연결되어 있다. 바람직하기로는 벌크 바이어스 콘택 구조(80)는 워드 라인(WL) 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들을 연결하는 복수개의 소오스 라인(SL)들을 연결하는 공통 소오스 라인(CSL)과 연결된다. 즉, 본 발명의 제 1실시예에 따른 비휘발성 메모리 소자는 공통 소오스 라인(CSL)이 벌크 바이어스 라인(BBL)으로의 기능도 동시에 수행하도록 디자인되는 것이 바람직하다.
공통 소오스 라인(CSL)과 벌크 바이어스 라인(BBL)을 하나의 라인으로 형성하여도 무방한 이유는 다음과 같다.
참조부호 A로 표시한 셀을 선택적으로 프로그램시키고자 하는 경우에, 셀(A)과 연결된 워드 라인에는 제1 전압(VPG), 예컨대 10-12V의 전압을 인가하고, 선택된 셀과 연결된 비트 라인에는 제2 전압, 예컨대 5-7V의 전압을 인가한다. 또, 선택된 셀(A)과 이웃하고 동일 워드 라인(WL1)을 공유한 셀들에 연결되는 비트 라인들(BL2, BL3, …)은 플로팅시킨다. 또한, 선택된 셀(A)과 이웃하고 제2 전압이 인가된 비트라인(BL1)을 공유하는 셀들이 연결되는 워드 라인들(WL2, WL3, …)은 접지시킨다. 그리고, 공통 소오스 라인 및 벌크 바이어스 라인에는 제3 전압, 예컨대 0V의 전압을 인가한다. 즉, 프로그램시에 소오스 영역과 벌크 영역에 동일한 전압이 인가되므로 공통 소오스 라인(CSL) 과 벌크 바이어스 라인(BBL)을 하나의 라인으로 형성하여도 무방하다. 또, 소거 동작시에도 소오스 영역과 벌크 영역에 동일 전압이 인가되더라도 소거 동작에는 아무런 영향이 없다.
도 9는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 셀 어레이 영역 일부의 레이아웃도이고, 도 10a의 오른쪽은 도 9의 a-a'선을 따라 자른 셀 어레이 영역의 단면도이고 왼쪽은 주변 회로 영역의 단면도이고, 도 10b는 도 9의 b-b'선을 따라 자른 단면도이다.
도 9에서, 도면 부호 120은 활성 영역 패턴을, 140P는 플로팅 게이트 패턴을, 144P는 워드 라인으로 기능하는 콘트롤 게이트 패턴을, 150은 소오스, 드레인 및 소오스 라인용 불순물 확산 영역 형성을 위한 이온 주입 마스크 패턴을, 160은 벌크 바이어스 정션 형성을 위한 이온 주입 마스크 패턴을, 170은 비트라인 콘택홀 패턴을, 172는 공통 소오스 라인 콘택홀 패턴을, 174는 벌크 바이어스 라인 콘택홀 패턴을, 180은 비트라인 패턴을, 190은 공통 소오스 라인 및 벌크 바이어스 라인 패턴을, 204는 소오스 라인용 불순물 확산 영역과 벌크 바이어스 정션이 형성될 반도체 기판 영역을 노출시키기 위한 식각 마스크 패턴을 각각 나타낸다.
도 9, 도 10a 및 도 10b를 참조하면, 반도체 기판(100)에 일 방향으로 평행하게 신장된 복수개의 소자 분리막들(130)에 의해 활성 영역(120)이 정의되어 있다. 셀 어레이 영역은 P형의 기판(100)내에 형성된 N웰(102)내의 포켓형 P형 웰(104)상에 형성되고, 주변 회로 영역은 P형의 기판(100')내에 형성된 P웰(104'), N웰(미도시) 또는 포켓형 P웰(미도시)내에 형성된다. 셀 어레이 영역의 활성 영역(120)상에는 복수개의 메모리 셀들이 배열되어 있다. 각 셀은 터널링 절연막(132), 플로팅 게이트(140P), 게이트간 절연막(134P) 및 콘트롤 게이트(144P)로 구성된 적층 게이트 구조를 하고 있다. 적층 게이트들 사이의 활성 영역(120)에는 소오스 영역(114) 및 드레인 영역(115)이 형성되어 있다. 플로팅 게이트(140P)들은 활성 영역(120) 및 소자 분리막(130)의 일부 영역에 걸쳐 형성되어 있고, 워드 라인으로 기능하는 콘트롤 게이트들(144P)은 활성 영역(120)과 수직하게 연속적으로 신장된 형태로 형성되어 있다. 그 결과 활성 영역(120)과 콘트롤 게이트(144P)가 직교하는 영역마다 하나의 메모리 셀이 정의되고, 메모리 셀들이 매트릭스 형태로 배열된다.
주변 회로 영역의 소자는 게이트 절연막(133') 및 콘트롤 게이트(144P)와 동일층으로 구성된 게이트 전극(144'P)으로 구성된 단층 게이트 구조로 형성되며, 소오스 영역 및 드레인 영역(114')을 구비한다.
플로팅 게이트(140P)는 다결정 실리콘으로 구성되고, 콘트롤 게이트(144P)는 다결정 실리콘 단일층으로 또는 다결정 실리콘층과 실리사이드층의 복합층으로 구성될 수도 있다. 게이트간 절연막은 산화막과 질화막의 적층형 절연막(예: ONO막)또는 유전율이 높은 금속산화물막등으로 구성된다.
도 10b에 도시되어 있는 바와 같이, 콘트롤 게이트(144P) 방향으로 평행한 메모리 셀들의 n형 소오스 라인 영역(116)들은 소오스 영역(114) 사이의 소자 분리막(130)을 도 9의 식각 마스크 패턴(204)을 사용하되 콘트롤 게이트(144P)를 자기 정렬 마스크로 사용하여 제거한 후, 이온주입하여 형성한 n형 불순물 확산 영역으로 이루어진 소오스 라인(116)에 의해 전기적으로 연결된다. 소오스 라인(116)은 층간 절연막(136)내에 형성된 공통 소오스 라인 콘택홀(172)을 통해 공통 소오스 라인(190)과 접속한다.
셀 어레이 영역이 형성되어 있는 벌크 영역, 즉 P형 포켓웰(104)의 전압을 일정 전압 이하로 유지하기 위한 벌크 바이어스 콘택 구조는, P형 포켓웰(104)내에 이온 주입 마스크(도 9의 160)를 사용하여 P형 포켓웰(104)을 구성하는 불순물과동일 불순물인 p형 불순물을 주입하여 형성한 벌크 바이어스 정션(118)과 접속한다. 벌크 바이어스 정션(118)을 구성하는 불순물의 농도는 P형 포켓웰(104)을 구성하는 불순물의 농도보다 높게 도핑하는 것이 바람직하다. 벌크 바이어스 정션(118)의 도핑 농도를 높임으로써 P형 포켓웰(104)의 전압이 높아지는 것을 효과적으로 방지할 수 있다.
벌크 바이어스 정션(118)은 콘트롤 게이트(144P) 사이의 소자 분리막(130)을 제거하여 노출된 P형 포켓웰(104)내에 형성된다. 특히, 워드 라인으로 기능하는 콘트롤 게이트(144P) 방향으로 인접한 드레인 영역(115)들을 잇는 선과 공통 소오스 라인(190)이 직교하는 영역에 형성된 소자 분리막(130)을 제거하여 노출된 P형 포켓웰(104)내에 형성된다. 그리고, 벌크 바이어스 정션(118)을 노출시키는 벌크 바이어스 라인 콘택홀(174)은 공통 소오스 라인 콘택홀(172)과 교대로 형성되어 있다. 따라서, 공통 소오스 라인(190)이 소오스 라인(116)과 접속할 뿐만 아니라 벌크 바이어스 정션(118)과 접속하여 벌크 바이어스 라인으로서의 기능도 동시에 수행한다.
주변 회로 영역에도 벌크 바이어스 콘택 구조가 형성되어 있다. 주변 회로 영역의 벌크 바이어스 콘택 구조 또한 소자 분리막(130)을 제거하여 노출된 기판(104')내에 형성된 정션(114')과 접촉하는 구조로 형성된다. 주변 회로 영역의 소자 분리막(130)을 제거하여 노출된 기판(104') 내에 주입되는 불순물의 도전형은 벌크 바이어스 콘택의 목적에 따라 바뀔수 있다. 예컨대, 벌크 바이어스 콘택이 래치업 방지를 위한 가드밴드용 벌크 바이어스 콘택 또는 정전기 방전 방지용 벌크바이어스 콘택이라면, 정션(114')은 도 10A에 도시된 바와 같이 P웰(104')과 반대 도전형으로 형성되고, 벌크 바이어스 콘택이 소자간 분리를 위한 가드 밴드용 벌크 바이어스 콘택이라면 P웰(104')과 동일한 도전형으로 형성된다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자는 벌크 바이어스 콘택 구조를 셀 어레이 영역내에 구비한다. 따라서, 메모리 셀의 위치에 상관없이 균일하고 확실하게 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지할 수 있다는 장점이 있다.
게다가, 벌크 바이어스 정션을 소자 분리막을 제거하여 형성할 뿐만 아니라 공통 소오스 라인을 벌크 바이어스 정션과 연결되는 벌크 바이어스 라인으로 사용한다. 따라서, 레이아웃시 셀 어레이 영역내에 벌크 바이어스 라인을 따로 형성할 필요가 없으므로 레이이아웃 면적의 증가를 방지할 수 있다.
또한 주변회로 영역에 형성되어야 하는 벌크 바이어스 콘택 또한 소자 분리막을 제거하여 형성함으로써, 종래 활성 영역에 벌크 바이어스 콘택을 형성했던 방법에 비해 벌크 바이어스 콘택 형성을 위한 활성 영역이 필요없으므로 칩의 레이아웃 면적을 감소시킬 수 있다.
제 2 실시예
도 11은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 레이아웃도이고, 도 12는 도 11의 b-b'선을 따라 자른 단면도이다.
제2 실시예가 제1 실시예와 다른 점은 소오스 라인이 불순물 확산 영역(도 10의 116)이 아니라 소자 분리막(130)상에 연속적으로 형성되고 소오스 영역(114)과 접속하는 도전막 패턴(165)으로 구성되고, 도전막 패턴(165)은 공통 소오스 라인 콘택홀(172)을 통해서 공통 소오스 라인(190)과 연결된다는 것이다. 도전막 패턴(165)은 폴리실리콘, 폴리사이드 또는 텅스텐과 같은 저저항 금속으로 형성된다. 따라서 제2 실시예에 따른 비휘발성 메모리 소자를 제조하기 위해서는 소오스 영역과 소오스 영역 사이의 소자 분리막을 제거하기 위한 식각 마스크(도 9의 204)가 필요없다. 이 때, 공통 소오스 라인(190) 하부에 형성되는 소오스 영역(114)은 제1 실시예와 마찬가지로 소자 분리막을 제거하여 노출시킨 반도체 기판에 형성하거나, 도 11 및 도 12에 도시되어 있는 바와 같이 소오스 영역(114)이 형성될 영역에 미리 활성 영역(120S)을 형성하여 활성 영역(120S)에 형성될 수도 있다. 전자의 경우에는 소오스 영역(114) 및 벌크 바이어스 정션(118)이 형성될 영역을 동시에 노출시키는 식각 마스크 패턴(미도시)을 사용하여 소자 분리막을 제거하여 소오스 영역(114) 및 벌크 바이어스 정션(118)이 형성될 반도체 기판(104)을 노출시킨다. 후자의 경우에는 벌크 바이어스 정션(118)이 형성될 영역만을 노출시키는 식각 마스크 패턴(도 11의 204B)을 사용하여 소자 분리막을 식각하여 벌크 바이어스 정션(118)이 형성될 기판(104)을 노출시킨다.
제2 실시예에 따르면, 워드 라인(144P) 방향으로 인접한 메모리 셀들의 소오스 영역을 연결하는 소오스 라인을 불순물 확산 영역(도 10b의 114)이 아닌 도전막 패턴(도 12의 165)으로 형성한다. 도전막 패턴으로 구성된 소오스 라인(165)은 불순물 확산 영역으로 구성된 소오스 라인(114)에 비해 저항이 작다. 따라서 공통 소오스 라인 및 벌크 바이어스 라인(CSL & BBL)들 사이에 배열되는 비트라인의 수를제1 실시예의 16n(n≥1, n은 정수, 도 9 참조)개에서 32n(n≥1, n은 정수, 도 11 참조)개 이상으로 증대시킬 수 있다. 그러므로, 셀 어레이 영역내에 배열되는 공통 소오스 라인 및 벌크 바이어스 라인(CSL & BBL)의 숫자를 반이하로 줄일수가 있다. 따라서 제1 실시예에 비해 셀 어레이 영역의 크기를 감소시킬 수 있다는 장점이 있다.
제 3 실시예
도 13을 참고하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자는 셀 어레이부내에 공통 소오스 라인(CSL)과는 별개의 독립적인 벌크 바이어스 라인(BBL)을 구비한다는 점에 있어서, 제1 실시예 및 제2 실시예와 차이가 있다.
제 3실시예와 같은 배열은 소오스 라인(SL)을 종래에 일반적으로 형성하던 불순물 확산층으로 형성하지 않고 금속 라인으로 형성함으로써 가능하다. 제2 실시예에서 이미 설명한 바와 같이, 도전층 패턴으로 구성된 소오스 라인(SL)의 저항이 작기 때문에 두 개의 공통 소오스 라인들(CSL1, CSL2) 사이에 배열되는 비트라인의 수를 종래의 16n(n≥1, n은 정수)개에서 32n(n≥1, n은 정수)개 이상으로 증대시킬 수 있다. 그러므로, 셀 어레이내에 배열되는 공통 소오스 라인(CSL)의 숫자를 반이하로 줄일수가 있다. 따라서, 종래에 공통 소오스 라인(CSL)이 형성되던 위치에 벌크 바이어스 라인(BBL)을 형성하면 메모리 셀 어레이의 면적을 증가시키지 않으면서, 충분한 숫자의 벌크 바이어스 라인(BBL)을 셀 어레이내에 구비할 수가 있다. 다시 말하면, 공통 소오스 라인(CSL)과 공통 소오스 라인(CSL)의 중간 지점에 벌크 바이어스 라인(BBL)을 형성할 수가 있다. 따라서, 벌크 바이어스 라인(BBL)과 공통소오스 라인(CSL)의 사이에는 16n개의 비트 라인들이 배열된다.
제3 실시예에 따른 비휘발성 메모리 소자는 공통 소오스 라인(CSL)과 독립적인 벌크 바이어스 라인(BBL)을 구비하므로 고집적화되고 소형화되어 낮은 동작 전압(Vcc)을 요하는 비휘발성 메모리 소자에 적합하다. 동작 전압이 감소할수록 소거(erase)되는 셀의 문턱 전압(Vth) 분포가 도 14에 도시된 바와 같이 가우시안 정규 분포에서 벗어나 과소거(over erase)된 테일 비트(tail bit)(500)가 형성된다. 이러한 테일 비트(500)때문에 프로그램시 과소거된 셀로 프로그램 전류가 흐르게되어 프로그램하고자 하는 셀이 프로그램되지 않는 프로그램 페일(fail)이 발생한다. 이러한 경우에 벌크에 음의 전압을 인가하면 셀의 문턱 전압(Vth)이 증가하는 효과가 있어서 프로그램 페일을 방지할 수 있는 장점이 있다. 따라서 소오스 영역과 벌크에 서로 다른 바이어스를 인가하다면 프로그램 페일을 효과적으로 방지할 수 있다. 소오스 영역과 벌크에 서로 다른 바이어스를 인가하기 위해서는 공통 소오스 라인들(CSL1, CSL2, …)과 벌크 바이어스 라인들(BBL1, BBL2, …)이 각각 서로 독립적인 단자에 연결되어야 함은 물론이다.
예를 들어, 참조부호 B로 표시한 셀을 선택적으로 프로그램시키고자 하는 경우에, 셀(B)와 연결된 워드 라인(WL1)에 제1 전압(VPG), 예컨대 10볼트의 전압을 인가하고, 셀(B)와 연결된 비트라인(BL1)에 제2 전압, 예컨대 약 5볼트의 전압을 인가한다. 그리고, 상기 선택된 셀(B)과 이웃하고 동일 워드 라인(WL1)을 공유하는 셀들이 연결되는 비트라인들(BL2, BL3, . . .)는 플로팅시킨다. 또한, 상기 선택된 셀(B)과 이웃하고 약 5볼트의 전압이 인가된 비트라인(BL1)을 공유하는 셀들이 연결된 워드 라인들(WL2, WL3, . )은 접지시킨다. 그리고 공통 소오스 라인(CSL1)에는 제3 전압, 예컨대 0 볼트의 전압을 인가하고, 벌크 바이어스 라인(BBL1)에는 제4 전압, 예컨대 -1 볼트의 전압을 인가하여 프로그램 페일을 효과적으로 방지할 수 있다.
또, 선택된 셀(B)과 벌크 바이어스 라인(BBL1)간의 거리가 가깝기 때문에 종래에 비해 선택된 셀(B)의 벌크 전압을 일정 전압 이하로 효과적으로 유지할 수 있다. 따라서, 드레인 턴 온 전류등에 의해 비선택된 셀들이 프로그램되는 오동작이 발생하지 않는다.
필요에 따라서는 공통 소오스 라인(CSL)과 벌크 바이어스 라인(BBL)은 동일 단자에 연결되어 전기적으로 연결되는 형태로 구성될 수도 있다. 이 경우에는 제1 실시예에서 설명한 바와 같이 프로그램시 소오스 영역과 벌크 영역에 동일 전압이 인가된다.
이하 도 15 내지 도 16d를 참고하여 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자의 구조를 자세히 설명한다. 도 15는 도 13의 일 부분에 대한 레이아웃도이고, 도 16a, 16b, 16c 및 16d 는 도 15의 a-a'선, b-b'선, c-c'선 및 d-d'선을 따라 자른 단면도들이다.
도 15에서 도면 부호 610은 활성 영역 패턴을, 615는 플로팅 게이트 패턴을, 620은 워드 라인으로 기능하는 콘트롤 게이트 패턴을, 640은 벌크 바이어스 정션 패턴을, 653은 소오스 라인 콘택홀 패턴을, 654는 소오스 라인 패턴을, 656은 비트라인 콘택홀 패턴을, 659는 벌크 바이어스 라인 콘택홀 패턴을, 673은 공통 소오스라인 비아 패턴을, 676은 비트라인 비아 패턴을, 679는 벌크 바이어스 라인 비아 패턴을, 680은 공통 소오스 라인 패턴을, 690은 비트라인 패턴을, 700은 벌크 바이어스 라인 패턴을 각각 나타낸다.
도 15와 도 16a 내지 도 16d를 참조하면, 반도체기판(600)의 셀 어레이부내에 형성되고 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들(605)에 의해 복수개의 활성 영역(610)이 정의되어 있다. 반도체 기판(600)은 p형의 반도체 기판 그 자체일 수도 있고, p형 웰 또는 p형의 반도체 기판내에 형성된 n웰내의 포켓형 p형 웰일수도 있으며, 여기서는 셀 어레이 영역이 형성되는 벌크 영역만을 도시한다.
활성 영역(610)상에는 복수개의 메모리 셀들이 매트릭스 형태로 배열되어 있다. 각 셀은, 제1 실시예와 마찬가지로, 터널링 절연막(612), 플로팅 게이트(615), 게이트간 절연막(617) 및 콘트롤 게이트(620)들로 구성된 적층 게이트(625) 및 적층 게이트(625)들 사이의 활성 영역(610)에 형성된 소오스 영역(630) 및 드레인 영역(635)으로 구성된다. 적층 게이트(625)의 측벽에는 스페이서(627)가 형성되어 있다. 스페이서(627)는 필요에 따라 생략할 수도 있다.
제1 실시예와 마찬가지로 플로팅 게이트(615)는 다결정 실리콘으로 구성되고, 콘트롤 게이트(620)는 다결정 실리콘 단일층으로 또는 다결정 실리콘층(618) 및 실리사이드층(619)의 복합층으로도 구성될 수 있다. 콘트롤 게이트(620)는 워드 라인으로 기능한다.
그리고 활성 영역(610)의 일부 영역에는 벌크 바이어스 정션(645)이 형성되어 있다. 바람직하기로는 워드 라인으로 기능하는 콘트롤 게이트(620)의 폭 방향으로 인접한 두 개의 소오스 영역들(630) 사이의 활성 영역내에 형성된다. 벌크 바이어스 정션(645)은 셀 어레이 영역이 형성되어 있는 벌크에 바이어스를 인가하기 위한 영역이다. 소오스 영역(630) 및 드레인 영역(635)들은 반도체 기판(600)과 반대 도전형, 즉 n형의 불순물로 형성되고, 벌크 바이어스 정션(645)은 반도체 기판(600)과 동일 도전형 즉 p형의 불순물로 형성된다. 바람직하기로는 벌크 바이어스 정션(645)는 반도체 기판(600) 즉 벌크 영역보다 고농도로 도핑된다. 소오스 영역(630) 및 드레인 영역(635)에는 미스얼라인이 발생할 경우 일어나는 콘택 저항의 증가를 방지하기 위한 플러그 이온 주입(미도시)이 되어 있는 것이 바람직하다.
적층 게이트(625)가 형성되어 있는 결과물 전면에 제1층간 절연막(650)이 형성되어 있으며, 제1 층간 절연막(650)내에는 워드 라인(620) 방향으로 인접한 메모리 셀들의 소오스 영역(630)들 및 소자 분리 영역(605)을 연속적으로 노출시키는 소오스 라인 콘택홀(653), 드레인 영역(635)들을 노출시키는 비트 라인 콘택홀(656) 및 벌크 바이어스 정션(645)을 노출시키는 벌크 바이어스 라인 콘택홀(659)이 형성되어 있다. 이들 콘택홀(653, 656, 659)내에는 도전막으로 구성된 소오스 라인(654), 비트 라인 플러그(657) 및 벌크 바이어스 라인 플러그(660)들이 형성되어 있다. 소오스 라인(654)은 워드 라인(620) 방향으로 인접한 메모리 셀들의 소오스 영역(630)들을 연결한다.
소오스 라인(654) 및 플러그들(657, 660)이 형성되어 있는 제1 층간 절연막(650)상에 제2 층간 절연막(670)이 형성되어 있으며, 제2 층간 절연막(670)내에는 소오스 라인(654)을 노출시키는 공통 소오스 라인 비아(673)와, 비트 라인 플러그(657)를 노출시키는 비트 라인 비아(676) 및 벌크 바이어스 라인 플러그(660)를 노출시키는 벌크 바이어스 라인 비아(679)가 형성되어 있다.
공통 소오스 라인 비아(673) 내에는 소오스 라인들(654)을 연결하며, 비트라인(690)들과 평행한 공통 소오스 라인(680)이 형성되어 있다. 비트 라인 비아(676) 내에는 비트 라인 플러그(657)을 통해 워드 라인(620)과 수직한 방향으로 인접한 메모리 셀들의 드레인 영역(635)들을 연결하는 비트라인(690)이 형성되어 있다. 벌크 바이어스 라인 비아(679)내에는 벌크 바이어스 정션 (645)들을 연결하며, 제2 층간 절연막(670)을 사이에 두고 소오스 라인(654)들과 교차하는 벌크 바이어스 라인(700)이 형성되어 있다.
제 4실시예
도 17을 참고하면, 본 발명의 제 4실시예에 따른 비휘발성 메모리 소자는 셀 어레이 영역내에 메모리 셀 어레이 영역과 더미 셀 어레이 영역을 구비하며, 더미 셀 어레이 영역내에 벌크 바이어스 콘택 구조(800)를 구비한다. 더미 셀 어레이 영역은 셀 어레이 영역을 구성하는 패턴을 형성할 때 발생하는 로딩 효과(loading effect)를 방지하기 위해 형성하는 영역이다. 로딩 효과란 메모리 소자를 제조하기 위한 사진 식각 공정시 규칙적이며 반복적으로 배열되던 셀 어레이 패턴이 끝나거나 변하는 영역, 예컨대 셀 어레이의 가장자리 영역에서 패턴의 임계 치수나 프로파일이 중심부 영역의 패턴의 임계 치수나 프로파일과 달라지는 현상을 지칭한다. 일반적으로 활성 영역 패턴, 게이트 패턴 또는 비트 라인 패턴등을 형성할 때 이러한 로딩 효과가 발생하여 셀의 특성이 취약해지는 문제점이 생긴다. 따라서 메모리 셀 어레이 영역의 주변에 메모리 셀로는 사용하지 않는 더미 셀 어레이 영역을 형성한다.
특히, 본 발명에 따른 벌크 바이어스 콘택 구조(800)는 더미 셀 어레이 영역을 구성하는 더미 비트 라인과 연결된다. 즉 더미 비트 라인이 벌크 바이어스 라인(BBL)으로 기능한다.
이하 도 18 내지 도 19c를 참고하여 본 발명의 제 4실시예에 따른 비휘발성 메모리 소자의 구조를 자세히 설명한다. 도 18은 도 17의 일 부분에 대한 레이아웃도이고, 도 19a, 19b 및 19c는 18의 a-a'선, b-b'선 및 c-c'선을 따라 자른 단면도들이다.
도 18에서, 참조 부호 150'은 소오스, 드레인 및 소오스 라인용 불순물 확산 영역 형성을 위한 이온 주입 마스크 패턴을, 160'은 벌크 바이어스 정션 형성을 위한 이온 주입 마스크 패턴을, 172는 더미 비트 라인 콘택홀 패턴을, 182는 더미 비트 라인 패턴을, 190'은 벌크 바이어스 라인으로 기능하는 더미 비트 라인 패턴을, 204'은 소오스 라인용 불순물 확산 영역이 형성될 반도체 기판 영역을 노출시키기 위한 식각 마스크 패턴을 각각 나타낸다. 기타 도 9와 동일한 참조 부호는 제 1실시예와 동일한 패턴을 나타낸다.
제 4 실시예에 따른 비휘발성 메모리 소자는, 도 19a에 도시되어 있는 바와 같이, 메모리 셀 어레이 영역의 메모리 셀 및 비트 라인은 제1 실시예와 동일하게 형성되어 있다. 다만, 더미 셀 어레이 영역을 더 구비하고, 도 19b에 도시되어 있는 바와 같이, 더미 비트 라인(190')이 기판내의 P형 포켓웰(104)내에 형성된 벌크 바이어스 정션(118)과 접속하여 벌크 바이어스 라인으로 기능한다는 점에 있어서, 공통 소오스 라인(도 10b의 190)이 벌크 바이어스 라인으로 기능하는 제1 실시예와 차이가 있다. 벌크 바이어스 정션(118)은 셀 어레이 영역이 형성되어 있는 벌크 영역(104)의 도전형과 동일한 도전형의 불순물로 도핑되어 형성된다. 도 19b에서는 더미 비트 라인(190')에 속하는 더미 셀의 드레인 영역에 형성된 벌크 바이어스 정션(118)과 더미 비트 라인(190')이 접속하여 벌크 바이어스 라인을 형성하는 구조가 도시되어 있다. 물론 벌크 바이어스 정션(118)은 더미 비트 라인(190')에 속하는 더미 셀의 소오스 영역에도 형성될 수 있으며, 소오스 영역 및 드레인 영역 양 쪽에 모두 형성될 수도 있다. 따라서, 벌크 바이어스 라인(190') 또한, 소오스 영역 또는 소오스 및 드레인 영역 양쪽에 형성된 벌크 바이어스 정션에 연결될 수 있음은 물론이다.
그리고 도 19c에 도시되어 있는 바와 같이, 워드 라인(144) 방향으로 인접한 소오스 영역(114)들을 연결하는 소오스 라인(116)과 벌크 바이어스 정션(118)은 서로 소정 간격 이격되어 형성되는 것이 바람직하다. 이는 도 18에 도시된 소오스, 드레인 및 소오스 라인용 불순물 확산 영역 형성을 위한 이온 주입 마스크 패턴(150')과 벌크 바이어스 정션 형성을 위한 이온 주입 마스크 패턴(160')을 소정 간격 이격되게 배치함으로써 형성할 수 있다. 이렇게 소오스 라인(116)과 벌크 바이어스 콘택 정션(118)을 분리시킴으로써, 소오스 라인(114)과 벌크 바이어스 라인(190')에 서로 다른 전압이 인가될 경우 발생할 수 있는 소자의 오동작을 방지할수 있다는 장점이 있다. 만약 소자의 동작상 문제가 없다면, 점선(119)으로 표시된 것과 같이 소오스 라인(116)과 벌크 바이어스 정션(118)이 연결될 수도 있다.
제 4실시예에 따른 비휘발성 메모리 소자의 변형례에 따르면, 제 2실시예 및 제 3실시예와 마찬가지로, 더미 비트 라인을 벌크 바이어스 라인으로 사용하되, 소오스 라인이 불순물 확산 영역이 아닌 도전막 패턴으로 구성될 수 있다. 이 때, 상기 도전막 패턴은 상기 벌크 바이어스 정션과 절연되어 교차하여 형성되는 것이 바람직하다. 이와 같은 변형된 비휘발성 메모리 소자는 제 1 내지 제 4 실시예로부터 용이하게 알 수 있으므로 도면으로 도시하는 것은 생략한다.
비휘발성 메모리 소자의 제조 방법
제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법
도 20a 내지 도 28b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 과정을 도시한 단면도들로서, 도 20a, 도 21a, ..., 도 28a의 오른쪽은 셀어레이 영역으로 도 9의 a-a'선을 따라 자른 단면도를 나타내고, 왼쪽은 같은 공정단계에서 동시에 진행되는 주변회로 영역의 단면도를 나타낸다. 또한 도 20b, 도 21b, ..., 도 28b는 도 9의 b-b'선을 따라 자른 단면도를 나타낸다.
도 20a 및 도 20b를 참조하면, 먼저 반도체 기판(100,100')을 준비한다. 이어서, 반도체 기판(100, 100')에 셀어레이 영역과 주변회로 영역이 형성될 벌크 영역을 정의한다. 벌크 영역은 필요한 웰들(102,104,104')을 형성함으로써 정의한다. 본 실시예에서는 셀어레이 영역에는 P형의 기판(100,100')내에 N웰(102) 및 N웰(102) 내에 포켓 P웰(104)을 형성하고, 주변회로 영역에는 필요에 따라 N웰, P웰(104'), 포켓 P웰 등을 형성하는 것으로 한다. 계속해서 소자분리막(130, 130')을 형성한다. 소자분리막(130,130')은 일반적으로 사용되는 LOCOS(Local Oxidation of Silicon)나 PBL(Poly Buffered LOCOS) 등의 소자분리기술을 이용하여 4000Å 정도 두께로 형성하는데, 셀어레이 영역에서는 도 9의 레이아웃에 따라 평행한 복수개의 소자분리막(130)을 형성한다. 이 때, 소자분리막은 공통소스라인(도 11의 190)이 형성될 영역 전부를 덮도록 형성한다. 또한 동시에, 주변회로 영역에도 필요에 따라 소자분리막(130')을 형성한다. 이어서, 절연막(132, 132')을 형성한다. 절연막이 터널링막으로 사용될 경우에는 80Å 내지 120Å 정도의 두께로 성장시킨다. 만약 본 발명에 따른 비휘발성 메모리 소자가 EEPROM(electrically erasable and programmable ROM)이 아니라 EPROM(electrically programmable ROM)인 경우에는 절연막을 200Å 두께로 형성한다. 이 경우에는 절연막이 게이트 절연막으로 기능한다. 절연막은 일반적으로 산화막으로 형성한다. 절연막(132, 132')을 형성한후, 필요에 따라서는 셀 어레이 영역만을 한정하여 셀의 문턱전압을 조절하기 위한 불순물, 예컨대 P형 불순물을 1.5×1013내지 2.5×1013이온/㎠의 농도로 주입시킨다.
도 21a 및 도 21b를 참조하면, 플로팅 게이트를 형성하기 위한 제1 도전막을 형성한다. 제1 도전막은 다결정 실리콘막을 형성한 후, 불순물을 도핑하여 도전성을 높인다. 불순물 도핑에는 옥시염화인(phosphorus oxychloride: POCl3) 침적 공정 또는 이온 주입 공정이 사용된다. 이어서 제1 도전막을 패터닝하여 제1 도전막 패턴(140)을 형성한다. 공통 소오스 라인이 형성될 영역에는 제1 도전막 패턴(140)을 형성하지 않는다. 그리고, 주변회로 영역은 필요에 따라 제1 도전막 패턴(140')을 남기거나 제거한다. 이어서, 제1 도전막 패턴(140, 140')이 형성되어 있는 결과물 전면에 게이트간 절연막(intergate dielectric layer)(134,134')을 형성한다. 게이트간 절연막(134,134')은 산화막/질화막/산화막을 각각 50-90Å/80-120Å/50-60Å 두께로 형성한 ONO막으로 형성하는 것이 바람직하다. ONO막의 두께는 산화막으로 환산하면 130∼200Å 정도가 되도록 한다.
도 22a 및 도 22b에 도시된 바와 같이, 주변회로 영역의 트랜지스터 형성을 위해, 셀어레이 영역은 마스크 패턴(201)으로 보호하고 주변회로 영역에 형성된 게이트간 절연막(134'), 제1 도전막 패턴(142') 및 절연막(132')을 제거한다. 마스크 패턴(201)은 포토레지스트막을 사용하여 형성한다. 이때 도 21a의 단계에서 주변회로 영역의 제1 도전막 패턴(142')을 제거했다면 게이트간 절연막(134')과 절연막(132')만을 제거하면 된다.
도 23a 및 도 23b를 참고하면, 도 22a 및 도 22b의 마스크 패턴(201)을 제거하고, 주변회로 영역의 노출된 기판(104')상에 게이트 절연막(133')을 성장한 후, 전면에 컨트롤 게이트용 제2 도전막(144,144')을 적층하고 그 위에 마스크용 절연막(135,135')을 적층한 상태를 도시한 것이다. 제2 도전막(144, 144')은 다결정 실리콘막의 단일막 또는 다결정 실리콘막과 텅스텐 실리사이드, 티타늄 실리사이드 또는 탄탈륨 실리사이드와 같은 금속 실리사이드막의 이중막으로 형성한다. 마스크용 절연막(135,135')은 산화막, 질화막, 산화막과 질화막의 복합막, 산화막과 다결정 실리콘막의 복합막으로 3000∼5000Å 정도의 두께로 형성한다. 이 마스크용 절연막(135,135')의 기능은 후술한다.
도 24a 및 도 24b에 도시되어 있는 바와 같이, 식각용 마스크 패턴(202, 202')을 사용하여 마스크용 절연막 패턴(135P, 135'P)을 형성한 후, 계속해서 셀 어레이 영역에 콘트롤 게이트(144P)를, 주변회로 영역에는 필요에 따라 트랜지스터의 게이트(144'P)를 형성한다. 이 과정은 도 24a 및 도 24b에 도시된 바와 같이, 식각용 마스크 패턴(202,202')을 마스크로 하여 마스크용 절연막(135,135')과 제2 도전막(144,144')을 연속적으로 식각함으로써 수행할 수도 있고, 식각용 마스크 패턴(202,202')을 사용하여 마스크용 절연막(135,135')만을 먼저 식각하여 콘트롤 게이트를 정의하는 마스크용 절연막 패턴(135P, 135'P)을 형성한 후, 식각용 마스크 패턴(202,202')을 제거하고 마스크용 절연막 패턴(135P,135'P)을 마스크로 하여 제2 도전막(144, 144')을 식각하여 콘트롤 게이트(144P) 및 주변회로 트랜지스터의 게이트(144'P)를 형성하는 두 단계로 수행할 수도 있다. 이와 같이 두 단계로 컨트롤 게이트(144P)와 주변회로 트랜지스터의 게이트(144'P)를 형성하는 이유는 다음과 같다. 제2 도전막(144, 144')이 다결정 실리콘막과 금속 실리사이드막의 이중막으로 형성된 경우, 두꺼운 이중막을 식각하기 위해서는 두꺼운 식각용 마스크 패턴(202, 202'), 예컨대 두꺼운 포토레지스트 패턴을 형성해야 한다. 이 경우, 두꺼운 포토레지스트 패턴(202, 202')을 그대로 사용하면 패턴들이 밀한 영역에는 식각가스가 균일하게 공급되지 못하여 식각의 균일도가 떨어진다. 따라서 두꺼운 포토레지스트 패턴(202, 202')을 제거한 후, 마스크용 절연막 패턴(135P, 135'P)만을마스크로 사용하여 제2 도전막(144, 144')을 식각하면 식각 불균일의 문제가 해결된다. 또한, 이 마스크용 절연막 패턴(135P, 135'P)은 후속 공정에서 진행되는 콘트롤 게이트 (144P)의 길이방향으로 인접한 셀들의 소오스 영역 사이에 형성된 소자분리막(130)의 식각시 콘트롤 게이트(144P)를 보호하는 역할도 한다.
도 25a 및 도 25b를 참조하면, 주변회로 영역을 마스크 패턴(203')으로 보호하고, 셀어레이 영역에 형성된 마스크용 절연막 패턴(135P)과 컨트롤 게이트(144P)를 마스크로 하여 게이트간 절연막(134), 제 1도전막 패턴(140)을 식각하여 플로팅 게이트(140P), 게이트간 절연막 패턴(134P) 및 콘트롤 게이트(144P)로 구성된 적층 게이트를 완성한다. 이 때, 공통 소오스 라인이 형성될 소자 분리막(130)상에도 게이트간 절연막 패턴(134P), 콘트롤 게이트(144P) 및 마스크용 절연막 패턴(135P)이 차례대로 적층되어 있는 구조물들이 형성된다. 여기에서 콘트롤 게이트(144P)와 주변회로 트랜지스터의 게이트(144'P)를 마스크로 기판상에 LDD(lightly doped drain)용 n형 불순물을 주입할 수 있다.
도 26a 및 도 26b를 참조하면, 도 9의 소오스 라인용 불순물 확산 영역과 벌크 바이어스 정션이 형성될 반도체 기판 영역을 노출시키기 위한 식각 마스크 패턴(204)을 이용하여 셀 어레이 영역의 드레인영역과 콘트롤 게이트(144P)의 일부를 덮으면서 소오스 라인과 벌크 바이어스 콘택 정션이 형성될 영역에 있는 소자 분리막(130)을 노출함과 동시에, 주변회로 영역의 일부 소자 분리막(130')도 노출하는 마스크 패턴(204, 204')을 형성한다.
이 마스크 패턴(204)을 사용하여 소자 분리막(130,130')을 식각하면, 셀어레이 영역에서는 콘트롤 게이트(144P)와 그 위에 적층된 마스크용 절연막 패턴(135P)에 의해 자기정렬되어, 콘트롤 게이트(144P)의 길이 방향으로 인접한 셀들의 소오스 영역들 사이의 소자분리막(130)이 제거되어 소오스 라인이 형성될 영역과 벌크 바이어스 콘택 정션이 형성될 영역이 노출된다. 이 때, 콘트롤 게이트(144P) 상에 적층되어 있는 마스크용 절연막 패턴(135P)이 소자 분리막(130) 식각시 콘트롤 게이트(144P)가 손상되는 것을 방지한다. 또, 도 26a에 도시된 바와 같이 주변회로 영역의 소자 분리막(130')의 일부도 제거되어 주변회로용 벌크 바이어스 정션이 형성될 영역이 노출된다. 상기 소자 분리막(130, 130')의 식각 공정전 또는 후에 적층 게이트의 측벽에 스페이서(미도시)를 형성하는 공정을 더 실시할 수도 있다. 바람직하기로는 소자 분리막(130, 130')의 식각 공정전에 스페이서를 형성한다.
도 27a 및 도 27b를 참조하면, 소오스 라인용 불순물 확산 영역 및 벌크 바이이스 정션 형성용 마스크 패턴(204,204')을 제거하고 소오스, 드레인 영역 및 소오스 라인용 불순물 확산 영역을 형성하기 위한 이온과 벌크 바이어스 정션을 형성하기 위한 이온을 주입한다. 이온주입과정은 두 단계로 나누어 실시한다. 먼저, 셀어레이 영역중 소스와 드레인영역 및 소오스 라인용 불순물 확산 영역이 형성될 영역을 한정함과 동시에 주변회로 영역중 NMOS 트랜지스터의 소오스와 드레인영역 및 N+ 가드밴드를 형성할 영역을 한정하는 이온 주입 마스크 패턴(도 9의 150)을 이용하여 기판(100, 100')상에 N형 이온 주입 마스크 패턴(미도시)을 형성한 후, N+ 불순물, 예컨대 비소(As)나 인(P)을 주입한다(108, 108'). N형 이온 주입 마스크 패턴을 제거한 후, 셀어레이 영역중 벌크 바이어스 정션이 형성될 영역 및 주변회로영역중 PMOS 트랜지스터의 소오스와 드레인영역 및 P+ 가드밴드를 형성할 영역을 한정하는 패턴(도 9의 160)을 이용하여 P형 이온 주입 마스크 패턴(미도시)을 형성한 후, P+ 불순물, 예컨대 붕소(B)나 이불화붕소(BF2)를 주입한다(110).
도 27a에서 주변회로 영역중 소자분리막(130')이 제거된 위치에 주입되는 불순물의 도전형이 N+로서 그 아래의 P웰(104')과 반대의 도전형으로 도시되어 있는데, 이 도전형은 이 부분에 형성될 주변회로용 벌크 바이어스 콘택의 목적에 따라 바뀔 수도 있다. 즉, 이 부분에 형성될 벌크 바이어스 콘택이 래치업 방지를 위한 가드밴드용 콘택 또는 정전기 방전 방지용 컨택이라면, 도 27a에 도시된 바와 같이 P웰(104')과 반대 도전형으로 이온주입하고, 소자간 분리를 위한 가드밴드용 벌크 바이어스 콘택이라면 P웰(104')과 동일한 도전형으로 이온주입할 수 있다.
도 28a 및 도 28b에 도시되어 있는 바와 같이, 이온주입 후 전면에 층간절연막(136,136')으로서 고온산화막과 BPSG(Boron Phosphorus Silicate Glass)를 각각 1000Å과 5000Å 정도로 적층하고 900℃ 정도의 온도에서 리플로우(reflow)시켜 평탄화한다. 이어서, 층간절연막(136)을 식각하여 셀어레이 영역중 비트라인 컨택홀(170), 공통 소오스 라인 콘택홀(172) 및 벌크 바이어스 라인 콘택홀(174), 주변회로용 벌크 바이어스 정션을 노출시키는 콘택홀(170')을 형성한다. 이어서 금속 또는 금속 실리사이드 등의 도전층을 적층하고 식각하여 셀어레이 영역의 드레인 영역(114)과 접속하는 비트라인(180), 소오스 라인(114) 및 벌크 바이어스 정션(118)과 동시에 접속하는 공통 소스 라인 및 벌크 바이어스 라인(190) 및 주변회로 영역의 배선(180')을 완성한다.
제3 실시예에 따른 비휘발성 메모리 소자의 제조 방법
도 29a 내지 도 33d에는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 제조 공정이 도시되어 있다.
도 29a 내지 도 29d를 참조하면, 기판(600)내에 셀 어레이 영역과 주변 회로 영역이 형성될 벌크 영역을 정의하고, 소자분리막(605)을 형성하여 활성 영역을 한정하고, 활성 영역상에 터널링 산화막(612), 플로팅 게이트(615), 게이트간 절연막(617) 및 다결정실리콘막(618) 및 실리사이드막(619)의 이중막으로 구성된 콘트롤 게이트(620)로 이루어진 적층 게이트(625)를 형성하는 공정까지는 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법과 동일하게 실시한다. 다만 공통 소오스 라인(도 15의 700)이 형성될 영역이 소자분리막상에 정의되는 것이 아니라 활성 영역(도 15의 610)상에 정의된다는 점에 있어서만 차이가 있다. 다음에 적층 게이트(625)가 형성된 결과물 전면에 산화막, 질화막 또는 다결정실리콘막을 형성한 후, 에치백하여 적층 게이트(625)의 측벽에 스페이서(627)을 형성한다.
계속해서, 적층 게이트(625)가 형성된 결과물상에 소오스 및 드레인 영역 형성용 마스크 패턴(629)을 형성한다. 마스크 패턴(629)은 포토레지스트를 도포한 후 이를 패터닝하여 형성한다. 이 마스크 패턴(629)를 이온 주입 마스크로 사용하여 n 형 불순물을 주입하여 소오스 영역(630) 및 드레인 영역(635)을 형성한다. 그 결과 복수개의 메모리 셀들이 기판(600)상에 매트릭스 형태로 배열된다.
도 30a 내지 도 30d를 참조하면, 소오스/드레인 영역(630, 635) 형성용 이온 주입 마스크 패턴(629)을 제거한 후, 도 15에 도시된 바와 같은 벌크 바이어스 정션 영역을 정의하는 이온 주입 마스크 패턴(640)를 형성한다. 마스크 패턴(640)은 콘트롤 게이트(620)의 폭 방향으로 인접한 두 개의 소오스(630) 영역들 사이의 활성 영역들을 노출시킨다. 이 마스크 패턴(640)을 이온 주입 마스크로 사용하여 p형의 불순물을 이온주입하여 복수개의 벌크 바이어스 정션(645)을 형성한다.
도 31a 내지 도 31d를 참조하면, 벌크 바이어스 정션(645)을 정의하는 이온 주입 마스크 패턴(640)를 제거한후, 기판(600) 전면에 제 1층간 절연막(650)을 형성한다. 먼저 고온 산화막을 기판(600) 전면에 500Å 내지 1000Å 두께로 형성한 후, 고온 산화막위에 BPSG(borophosphosilicateglass)막을 4000Å 내지 6000Å 두께로 차례대로 증착한다. 이어서 BPSG막을 850℃ 내지 900℃에서 10 내지 20분간 리플로우하여 평탄화시켜서 제 1층간 절연막(650)을 형성한다.
이어서, 제 1층간 절연막(650)상에 소오스 라인 콘택홀, 비트라인 콘택홀 및 벌크 바이어스 라인 콘택홀을 정의하는 마스크 패턴(651)을 형성한다. 마스크 패턴(651)은 포토레지스트막를 도포한후 패터닝하여 형성한다. 마스크 패턴(651)을 식각 마스크로 사용하여 제 1층간 절연막(650)을 식각하여 소오스 영역(630)들 및 소자 분리 영역들(605)을 콘트롤 게이트, 즉 워드 라인(620)의 길이방향으로 연속적으로 노출시키는 소오스 라인 콘택홀(653)들, 드레인 영역(635)들을 각각 노출시키는 비트라인 콘택홀(656)들 및 벌크 바이어스 정션(645)들을 각각 노출시키는 벌크 바이어스 라인 콘택홀(659)들을 형성한다.
도 32a 내지 도 32d를 참조하면, 콘택홀들(653, 656, 659)을 정의하는 마스크 패턴(651)을 제거한후, 콘택홀들(653, 656, 659)을 매립하는 제1 도전막을 형성한다. 제1 도전막은 금속, 금속 실리사이드 또는 다결정실리콘등의 도전물질로 형성된다. 특히, 저항이 낮은 도전물질, 예컨대, 텅스텐을 사용하여 형성하는 것이 바람직하다. 제1 도전막을 형성한 후, 이를 에치백 또는 화학 기계적 폴리싱으로 평탄화하여 소오스 라인 콘택홀(653)내에는 소오스 라인(654)을, 비트라인 콘택홀(656)내에는 비트라인 플러그(657)를 벌크 바이어스 라인 콘택홀(659) 내에는 벌크 바이어스 라인 플러그(660)을 각각 형성한다. 따라서, 소오스 라인(654)은 도 32d에 도시되어 있는 바와 같이, 워드 라인(620) 방향으로 인접한 셀들의 소오스 영역들(630)을 연결하게 된다.
계속해서, 소오스 라인들(654), 비트라인 플러그들(657) 및 벌크 바이어스 라인 플러그들(660)이 형성된 결과물 전면에 제 2층간 절연막(670)을 형성한다. 제 2층간 절연막(670)은 산화물등을 사용하여 형성한다. 계속해서, 제 2층간 절연막(670)상에 비아홀 형성용 마스크 패턴(671)을 형성한다. 비아홀 형성용 마스크 패턴(671) 또한 포토레지스트를 도포한 후 패터닝하여 형성한다. 비아홀 형성용 마스크 패턴(671)을 식각 마스크로 사용하여 제 2층간 절연막(670)을 식각하여 소오스 라인들(654)을 각각 노출시키는 복수개의 공통 소오스 라인 비아홀들(673), 비트라인 플러그들(657)을 각각 노출시키는 복수개의 비트라인 비아홀들(676) 및 벌크 바이어스 라인 플러그들(660)을 각각 노출시키는 복수개의 벌크 바이어스 라인 비아홀들(679)을 각각 형성한다.
도 33a 및 도 33d를 참조하면, 비아홀 형성용 마스크 패턴(671)을 제거한 후 상기 비아홀들(673, 676, 679)을 각각 매립하고 상기 제 2층간 절연막(670)위에 일정 두께가 되도록 제2 도전막을 형성한다. 제2 도전막은 금속, 금속 실리사이드(silicide) 또는 폴리사이드(polycide)를 사용하여 형성한다. 계속해서 제2 도전막을 패터닝하여 소오스 라인(654)들을 연결하는 복수개의 공통 소오스 라인들(680), 워드 라인(620)과 수직한 방향으로 인접한 드레인 영역(635)들을 연결하는 복수개의 비트 라인들(690) 및 활성 영역들내에 형성된 벌크 바이어스 정션(645)들을 연결하며 소오스 라인(654)들과 교차하는 복수개의 벌크 바이어스 라인(700)들을 완성한다.
제4 실시예에 따른 비휘발성 메모리 소자의 제조 방법
제4 실시예에 따른 비휘발성 메모리 소자의 제조 공정은 제1 실시예에 따른 비휘발성 메모리 소자의 제조 공정과 대부분의 공정에 있어서 동일하게 진행된다. 다만, 공통 소오스 라인을 벌크 바이어스 라인으로 형성하는 것이 아니라, 공통 소오스 라인은 셀 어레이 영역내의 활성 영역상에 형성하고, 메모리 셀 어레이 영역의 주변부에 로딩 효과를 감소시키기 위하여 더미 셀 어레이 영역을 더 형성하고 더미 셀 어레이 영역에 형성되는 더미 비트 라인을 벌크 바이어스 라인으로 형성한다는 점에 있어서만 차이가 있다.
이하에서는 도 34a 내지 도35c를 참고하여 제4 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명한다. 도 34a 및 도 35a는 도 18의 a-a'선을 따라 자른 단면도들이고, 도 34b 및 도 35b는 도 18의 b-b'선을 따라 자른 단면도들이고, 도 34c 및 도 35c는 도 18의 c-c'선을 따라 자른 단면도들이다.
구체적으로, 반도체 기판(100)에 필요한 웰들(102,104,104')을 형성하여 셀어레이 영역과 주변 회로부가 형성될 벌크 영역을 정의하고, 소자 분리막을 형성하여 메모리 셀들이 형성될 활성 영역과 더미 셀들이 형성될 활성 영역을 정의한 후, 터널링용 절연막(132), 플로팅 게이트(140P) 및 게이트간 절연막(134P) 및 콘트롤 게이트(144P)로 구성된 적층 게이트를 형성하고, 소오스 라인용 불순물 확산 영역 형성용 식각 마스크 패턴(도 18의 204')을 사용한 자기 정렬 식각 공정을 실시하여 콘트롤 게이트(144P), 즉 워드 라인의 길이 방향으로 인접한 소오스 영역들 사이의 소자 분리막을 식각하는 단계까지는 제1 실시예와 동일하게 진행한다.
제4 실시예에 따른 소오스 라인용 불순물 확산 영역 형성용 식각 마스크 패턴(도 18의 204')은 불순물 확산 영역이 형성될 영역만 정의하고 벌크 바이이스 정션이 형성될 영역은 정의하지 않는다는 점에 있어서만 제1 실시예의 패턴(도 9 의 204)과 차이가 있다.
계속해서, 소오스, 드레인 및 소오스 라인용 불순물 확산 영역 형성용 이온 주입 마스크 패턴(도 18의 150')을 사용하여 기판(100)상에 이온 주입마스크 패턴(미도시)을 형성한다. 이 이온 주입 마스크 패턴은 더미 셀 어레이 영역중, 벌크 바이어스 정션이 형성될 영역만 가리고 나머지 더미 셀 영역과 메모리 셀 영역을 노출시킨다. 이온 주입 마스크 패턴을 사용하여 N형 불순물 이온을 주입하여 소오스 영역(114) 및 드레인 영역(115)과 소오스 라인용 불순물 확산 영역(116)을 형성한다.
이어서, 적층 게이트 형성을 위한 식각공정 및 상기 이온 주입시 받은 터널링용 절연막의 손상을 회복하고 주입된 N형 불순물이 적층 게이트의 가장 자리와적절히 오버랩되도록 원하는 깊이까지 확산시키기 위해서 열처리 공정을 진행한다. 이 열처리 공정은 필요에 따라서 생략될수도 있다.
다음에, 벌크 바이어스 콘택 정션 형성용 이온 주입 마스크 패턴(도 18의 160')을 사용하여 기판상에 이온 주입 마스크 패턴(미도시)을 형성한다. 이 이온 주입 마스크 패턴은 주변회로부의 P+정션을 함께 정의할 수도 있다. 이 이온 주입 마스크 패턴을 사용하여 P형 불순물 예컨대, 이불화붕소등을 이온주입하여 도 33b에 도시된 바와 같이 더미 셀의 드레인 영역 및 소오스 영역에 벌크 바이어스 정션(118)을 형성한다. 물론 벌크 바이어스 정션(118)은 더미 셀의 드레인 영역에만 또는 소오스 영역에만 형성될 수도 있다.
바람직하기로는 벌크 바이어스 정션을 정의하는 이온 주입 마스크 패턴(도 18의 160')과 소오스, 드레인 영역 및 소오스 라인용 불순물 확산 영역을 정의하는 이온 주입 마스크 패턴(도 18의 150')은 소정 거리 이격되어 배치되어 도 34c에 도시되어 있는 바와 같이 소오스 라인용 불순물 확산 영역(116)과 벌크 바이어스 정션(118)이 분리되도록 형성하는 것이 바람직하다.
이후, 도 35a 내지 도 35c에 도시되어 있는 바와 같이, 층간 절연막(136)을 형성한 후, 사진 식각 공정을 이용하여 비트 라인 콘택홀(170), 더미 비트 라인 콘택홀(도 18의 172) 및 벌크 바이어스 라인 콘택홀(174)을 각각 형성하고, 도전막을 침적 및 패터닝하여 비트 라인(180), 더미 비트 라인(182) 및 벌크 바이어스 라인으로 기능하는 더미 비트 라인(190')을 형성하는 공정은 사용하는 패턴의 형태만 다를뿐 제1 실시예와 실질적으로 동일한 방식으로 진행한다.
본 발명에 따른 비휘발성 메모리 소자에 따르면 셀 어레이부 내에 벌크 바이어스 콘택 구조를 구비한다. 따라서, 메모리 셀의 위치에 상관없이 균일하고 확실하게 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지할 수 있다는 장점이 있다.
벌크 바이어스 정션을 소자 분리막을 제거하여 노출된 반도체 기판내에 형성하고 공통 소오스 라인을 벌크 콘택 정션과 연결되는 벌크 바이어스 라인으로 사용할 경우에는 레이아웃시 셀 어레이 영역내에 벌크 바이어스 라인을 따로 형성할 필요가 없다.
한편, 금속 라인으로 구성된 소오스 라인을 구비할 경우에는 종래에 비해 적은 수의 공통 소오스 라인을 형성하더라도 소자 특성을 그대로 유지할 수 있으므로 벌크 바이어스 라인을 종래의 공통 소오스 라인 위치에 배열시킬 수 있다.
게다가, 로딩 효과를 감소시키기 위하여 형성해야 하는 더미 셀 어레이 영역또한 벌크 바이어스 콘택 구조를 형성하는 영역으로 사용될 수 있다.
즉, 본 발명에 따른 비휘발성 메모리 소자는 메모리 셀 어레이의 면적은 증대시키지 않고 셀과 벌크 바이어스 콘택 사이의 거리를 현저히 감소시킬 수 있는 장점이 있다. 따라서 메모리 셀이 형성되어 있는 벌크의 전압을 일정 전압 이하로 효과적으로 유지할 수 있다.
또한 주변회로 영역에 형성되어야 하는 벌크 바이어스 콘택 또한 소자 분리막을 제거하여 형성함으로써, 종래 활성 영역에 벌크 바이어스 콘택을 형성했던 방법에 비해 벌크 바이어스 콘택 형성을 위한 활성 영역이 필요없으므로 칩의 레이아웃 면적을 감소시킬 수 있다.
특히, 소자 분리막을 제거하여 그 자리에 벌크 바이어스 콘택을 형성하게 되면, 칩 설계 후 제조된 칩을 평가한 결과 벌크 바이어스 콘택과 관련하여 오차가 발생하여 레이아웃을 변경하더라도 첫 공정 즉 소자 분리막을 형성하여 벌크 바이어스 콘택이 형성될 활성 영역을 정의하는 공정부터 다시 수행할 필요없이 워드 라인을 형성한 후, 소자 분리막을 제거하는 공정부터 다시 수행하면 되므로, 공정 검증 시간이 줄어들고 그에 따라 개발기간도 줄어든다는 이점이 있다.

Claims (21)

  1. 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,
    상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서, 상기 주변 회로 영역의 소정 위치의 소자 분리막을 제거하여 노출된 반도체 기판에 형성되어 상기 주변 회로 영역에 전기적 신호를 주고 받기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,
    상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,
    상기 공통 소오스 라인은 상기 적어도 하나 이상의 벌크 바이어스 콘택과 연결되어 공통 소오스 라인으로 기능함과 동시에 벌크 바이어스 라인으로 기능하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 셀어레이 영역의 소정 위치의 소자 분리막을 제거하여 노출된 반도체 기판에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 셀 어레이 영역이 형성되어 있는 상기 벌크 영역의 도전형과 동일한 도전형의 불순물로 도핑된 벌크 바이어스 정션과의 콘택 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 3항에 있어서, 상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들간의 소자 분리막을 제거하여 노출된 반도체 기판에 형성되어 상기 소오스 영역들을 연결하는 불순물의 확산 영역들과 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 3항에 있어서, 상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들간의 소자 분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴들과 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,
    상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,
    상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들을 연결하는 소오스 라인들과 연결되고,
    상기 적어도 하나 이상의 벌크 바이어스 콘택 구조는 상기 소오스 라인들과 절연된 벌크 바이어스 라인과 연결되고,
    상기 공통 소오스 라인과 상기 벌크 바이어스 라인이 교대로 상기 셀 어레이 영역에 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8항에 있어서, 상기 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀들의 소오스 영역들간의 소자분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴인 것을 특징으로 비휘발성 메모리 소자.
  10. 제 9항에 있어서, 상기 공통 소오스 라인 두 개 사이에는 32n(n≥1, n은 정수)개 이상의 상기 비트 라인들이 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 9항에 있어서, 상기 벌크 바이어스 라인과 상기 공통 소오스 라인 사이에는 16n(n≥1, n은 정수)개 이상의 비트라인들이 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 8항에 있어서, 상기 벌크 바이어스 라인들과 상기 공통 소오스 라인들은 상기 셀 어레이부의 외부에서 각각 전기적으로 분리된 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12항에 있어서, 상기 메모리 셀을 프로그램할 때, 상기 워드라인에는 제1 전압이, 상기 비트라인에는 제2 전압이, 상기 공통 소오스 라인에는 제3 전압이 그리고 상기 벌크 바이어스 라인에는 제4 전압이 인가되고, 상기 전압의 크기는 제1 전압〉제2 전압〉제3 전압 〉제4 전압 순인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 8항에 있어서, 상기 벌크 바이어스 라인들과 상기 공통 소오스 라인들은 상기 셀 어레이부의 외부에서 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 14항에 있어서, 상기 메모리 셀을 프로그램할 때, 상기 워드라인에는 제1 전압이, 상기 비트라인에는 제2 전압이 그리고 상기 공통 소오스 라인과 벌크 바이어스 라인에는 제3 전압이 인가되고, 상기 전압의 크기는 제1 전압〉제2 전압〉제3 전압 순인 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 8항에 있어서, 상기 반도체 기판상에는 제1 층간 절연막 및 제2 층간 절연막이 차례대로 형성되고,
    상기 제1 층간 절연막내에는 상기 메모리 셀의 드레인 영역과 접촉하는 비트라인 플러그, 벌크 바이어스 정션과 접촉하는 벌크 바이어스 라인 플러그 및 상기 소오스 라인이 형성되고,
    상기 제2 층간 절연막내에는 상기 소오스 라인과 상기 공통 소오스 라인을 연결하는 공통 소오스 라인 비아, 상기 비트 라인과 상기 비트라인 플러그를 연결하는 비트 라인 비아 및 상기 벌크 바이어스 라인과 상기 벌크 바이어스 라인 플러그를 연결하는 벌크 바이어스 라인 비아가 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며, 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,
    상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,
    상기 셀 어레이 영역에는 더미 셀들 및 이들을 연결하는 적어도 하나 이상의 더미 비트 라인을 더 포함하고,
    상기 적어도 하나 이상의 더미 비트 라인은 상기 벌크 바이어스 콘택 구조와 연결되어 벌크 바이어스 라인으로 기능하는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 17항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 더미 셀의 소오스 영역, 드레인 영역 또는 양 영역 모두에 형성된 정션으로, 상기 셀 어레이 영역이 형성되어 있는 상기 벌크 영역의 도전형과 동일한 도전형의 불순물로 도우핑된 벌크 바이어스 정션과의 콘택 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제 17항에 있어서, 상기 워드 라인 방향으로 인접한 상기 복수개의 메모리 셀 들 및 벌크 바이어스 라인에 속하지 않는 나머지 더미 셀들의 소오스 영역들을 연결하는 복수개의 소오스 라인들과 상기 벌크 바이어스 정션은 소정 거리 이격하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제 19항에 있어서, 상기 소오스 라인은 상기 메모리 셀들 및 더미 셀들의 소오스 영역들 사이의 소자 분리막을 제거하여 노출한 반도체 기판내에 형성된 불순물 확산 영역으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제 19항에 있어서, 상기 소오스 라인은 상기 메모리 셀들 및 더미 셀들의 소오스 영역들 사이의 소자 분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴으로 구성되며, 상기 도전막 패턴은 상기 벌크 바이어스 정션과 절연되어 교차하는 것을 특징으로 하는 비휘발성 메모리 소자.
KR1019990036330A 1999-08-30 1999-08-30 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 Expired - Fee Related KR100304710B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990036330A KR100304710B1 (ko) 1999-08-30 1999-08-30 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
US09/650,493 US6483749B1 (en) 1999-08-30 2000-08-29 Nonvolatile memory device having bulk bias contact structure in cell array region
JP2000260509A JP4463954B2 (ja) 1999-08-30 2000-08-30 セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990036330A KR100304710B1 (ko) 1999-08-30 1999-08-30 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자

Publications (2)

Publication Number Publication Date
KR20010019754A KR20010019754A (ko) 2001-03-15
KR100304710B1 true KR100304710B1 (ko) 2001-11-01

Family

ID=19609250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990036330A Expired - Fee Related KR100304710B1 (ko) 1999-08-30 1999-08-30 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자

Country Status (3)

Country Link
US (1) US6483749B1 (ko)
JP (1) JP4463954B2 (ko)
KR (1) KR100304710B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200493800Y1 (ko) 2021-03-12 2021-06-09 노경수 화환 받침대

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP3831277B2 (ja) 2001-12-28 2006-10-11 株式会社東芝 半導体装置
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN100452403C (zh) * 2002-12-30 2009-01-14 旺宏电子股份有限公司 非挥发性存储器的结构及其操作方法
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
JP4817615B2 (ja) * 2004-05-31 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
KR100604875B1 (ko) 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
KR100689830B1 (ko) * 2005-05-09 2007-03-08 삼성전자주식회사 반도체 집적 회로들 및 그 제조방법들
JP4287400B2 (ja) * 2005-03-31 2009-07-01 株式会社東芝 半導体集積回路装置
JP2006344900A (ja) * 2005-06-10 2006-12-21 Toshiba Corp 半導体装置
US7151302B1 (en) * 2005-06-24 2006-12-19 Freescale Semiconductor, Inc. Method and apparatus for maintaining topographical uniformity of a semiconductor memory array
KR100624962B1 (ko) * 2005-07-04 2006-09-15 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP5135815B2 (ja) * 2006-02-14 2013-02-06 ミツミ電機株式会社 半導体集積回路装置
TWI311351B (en) * 2006-08-21 2009-06-21 Powerchip Semiconductor Corp Method of manufacturing well pick-up structure of non-volatile memory
US7439134B1 (en) * 2007-04-20 2008-10-21 Freescale Semiconductor, Inc. Method for process integration of non-volatile memory cell transistors with transistors of another type
JP5700907B2 (ja) * 2008-06-26 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
JP5197406B2 (ja) * 2009-01-27 2013-05-15 株式会社東芝 半導体記憶装置
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP4977180B2 (ja) 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10249378B1 (en) * 2017-11-09 2019-04-02 Winbond Electronics Corp. Flash memory device and method for recovering over-erased memory cells
KR20180058673A (ko) 2018-04-24 2018-06-01 포항공과대학교 산학협력단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
US11289500B2 (en) 2019-08-06 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR102738686B1 (ko) * 2019-08-06 2024-12-09 삼성전자주식회사 메모리 장치
US12125523B2 (en) * 2022-01-27 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112441A (ja) * 1991-02-15 1994-04-22 Nec Corp 電気的に消去可能な不揮発性半導体記憶装置
JPH09223802A (ja) * 1996-02-15 1997-08-26 Toshiba Corp 半導体装置及びその製造方法
JPH10116494A (ja) * 1996-09-13 1998-05-06 Samsung Electron Co Ltd ロッカブルセルを持つ不揮発性半導体メモリ装置
KR19990020379A (ko) * 1997-08-30 1999-03-25 김영환 플래쉬 메모리 셀 어레이

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120671A (en) 1990-11-29 1992-06-09 Intel Corporation Process for self aligning a source region with a field oxide region and a polysilicon gate
US5470773A (en) 1994-04-25 1995-11-28 Advanced Micro Devices, Inc. Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch
US5595925A (en) * 1994-04-29 1997-01-21 Texas Instruments Incorporated Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein
US6002610A (en) * 1998-04-30 1999-12-14 Lucent Technologies Inc. Non-volatile memory element for programmable logic applications and operational methods therefor
US6160737A (en) * 1998-08-10 2000-12-12 Aplus Flash Technology, Inc. Bias conditions for repair, program and erase operations of non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112441A (ja) * 1991-02-15 1994-04-22 Nec Corp 電気的に消去可能な不揮発性半導体記憶装置
JPH09223802A (ja) * 1996-02-15 1997-08-26 Toshiba Corp 半導体装置及びその製造方法
JPH10116494A (ja) * 1996-09-13 1998-05-06 Samsung Electron Co Ltd ロッカブルセルを持つ不揮発性半導体メモリ装置
KR19990020379A (ko) * 1997-08-30 1999-03-25 김영환 플래쉬 메모리 셀 어레이

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200493800Y1 (ko) 2021-03-12 2021-06-09 노경수 화환 받침대

Also Published As

Publication number Publication date
KR20010019754A (ko) 2001-03-15
JP4463954B2 (ja) 2010-05-19
US6483749B1 (en) 2002-11-19
JP2001110920A (ja) 2001-04-20

Similar Documents

Publication Publication Date Title
KR100304710B1 (ko) 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
US6757199B2 (en) Nonvolatile memory structures and fabrication methods
US5953254A (en) Serial flash memory
US6821847B2 (en) Nonvolatile memory structures and fabrication methods
US7553725B2 (en) Nonvolatile memory devices and methods of fabricating the same
US6914290B2 (en) Split-gate type nonvolatile memory devices
US6365457B1 (en) Method for manufacturing nonvolatile memory device using self-aligned source process
KR100297728B1 (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
US5162247A (en) Process for trench-isolated self-aligned split-gate EEPROM transistor and memory array
US5354703A (en) EEPROM cell array with tight erase distribution
US5409854A (en) Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
US7195964B2 (en) Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit
US6902974B2 (en) Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
US6846712B2 (en) Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates
KR100273705B1 (ko) 불휘발성반도체메모리장치의웰구조및그에따른제조방법
US5496754A (en) Method for preventing bit line-to-bit line leakage in the access transistor region of an AMG EPROM
JP3947041B2 (ja) 半導体装置及びその製造方法
US6060356A (en) Method of fabricating virtual ground SSI flash EPROM cell and array
US6806530B2 (en) EEPROM device and method for fabricating same
KR100276200B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR19990015794A (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR19990031224A (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990830

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010625

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010724

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010725

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040329

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050607

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060630

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070612

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20080701

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20090714

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20100630

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20110705

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20120706

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20130701

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20140630

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20150630

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20160630

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20170630

Start annual number: 17

End annual number: 17

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 18

PR1001 Payment of annual fee

Payment date: 20180629

Start annual number: 18

End annual number: 18

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20200504