[go: up one dir, main page]

KR20040065187A - 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법 - Google Patents

유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040065187A
KR20040065187A KR1020040002722A KR20040002722A KR20040065187A KR 20040065187 A KR20040065187 A KR 20040065187A KR 1020040002722 A KR1020040002722 A KR 1020040002722A KR 20040002722 A KR20040002722 A KR 20040002722A KR 20040065187 A KR20040065187 A KR 20040065187A
Authority
KR
South Korea
Prior art keywords
film
insulating film
trench
sichn
sich
Prior art date
Application number
KR1020040002722A
Other languages
English (en)
Other versions
KR100649917B1 (ko
Inventor
오또고이찌
우사미다쯔야
모리따노보루
엔도가즈히꼬
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
닛본 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤, 닛본 덴끼 가부시끼가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20040065187A publication Critical patent/KR20040065187A/ko
Application granted granted Critical
Publication of KR100649917B1 publication Critical patent/KR100649917B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D35/00—Filtering devices having features not specifically covered by groups B01D24/00 - B01D33/00, or for applications not specifically covered by groups B01D24/00 - B01D33/00; Auxiliary devices for filtration; Filter housing constructions
    • B01D35/14—Safety devices specially adapted for filtration; Devices for indicating clogging
    • B01D35/147—Bypass or safety valves
    • B01D35/1475—Pressure relief valves or pressure control valves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J47/00—Ion-exchange processes in general; Apparatus therefor
    • B01J47/014—Ion-exchange processes in general; Apparatus therefor in which the adsorbent properties of the ion-exchanger are involved, e.g. recovery of proteins or other high-molecular compounds
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F1/00—Treatment of water, waste water, or sewage
    • C02F1/42—Treatment of water, waste water, or sewage by ion-exchange
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F5/00—Softening water; Preventing scale; Adding scale preventatives or scale removers to water, e.g. adding sequestering agents
    • C02F5/08—Treatment of water with complexing chemicals or other solubilising agents for softening, scale prevention or scale removal, e.g. adding sequestering agents
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/36—Carbonitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Water Supply & Treatment (AREA)
  • Environmental & Geological Engineering (AREA)
  • Hydrology & Water Resources (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Addition Polymer Or Copolymer, Post-Treatments, Or Chemical Modifications (AREA)
  • Silicon Polymers (AREA)

Abstract

현재 널리 연구되고 있는 SiC 및 SiCN 의 유전율은 모두, 4.5 내지 5 정도 이며, SiOC 의 유전율은 2.8 내지 3.0 정도이다. 장치 크기의 축소에 따른 배선 크기 및 배선 간격의 축소로 인하여, 유전율이 더 감소되어야 할 강한 요구가 제기되어 왔다.
또한, SiC 에 대한 SiOC 의 에칭 선택비와 함께 SiCN 에 대한 SiOC 의 에칭 선택비는 작기 때문에, 에칭 스토퍼막으로서 SiCN 또는 SiC 을 사용하는 경우, 금속 배선 층의 표면은 포토레지스트 제거시 산화될 수 있으며, 이는 높은 접촉 저항 문제를 초래한다.
본 발명은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성된 SiOCH, SiCHN 및 SiCH 중 어느 하나로 제조한 유기막 및 이러한 유기 절연막을 사용하는 반도체 장치, 더욱 상세히는, 트렌치 구조를 구비하는 반도체 장치에 관한 것이다.

Description

유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한 반도체 장치 및 그 제조 방법{ORGANIC INSULATING FILM, MANUFACTURING METHOD THEREOF, SEMICONDUCTOR DEVICE USING SUCH ORGANIC INSULATING FILM AND MANUFACTURING METHOD THEREOF}
본 발명은 유기 절연막, 이를 구비한 반도체 장치에 관한 것이며, 더욱 상세히는, 저유전율 박막 및 그 제조 방법, 그리고 층간 절연막용으로 이러한 저유전율 유기 절연막을 이용하는 다층 배선 구조를 구비하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
ICs (집적 회로) 의 제조시, 장치의 동작 속도 및 집적도의 개선과 함께, 장치의 디자인 룰의 축소가 더욱 진행되고 있다. 배선 크기의 축소 및 이러한 장치 크기의 축소를 통하여 이루어지는 배선들의 간격은 이에 반비례하는 배선 사이의 배선 저항의 증가 및 유전율을 증가시키는 경향이 있다. 배선 사이의 배선 저항 및 유전율의 증가는 RC 시상수 (RC time constant) 를 증가시키기 때문에, 신호 속도가 감소되어, 장치의 더 높은 동작 속도에 관하여 중대한 문제를 초래한다.
따라서, 배선 사이의 배선 저항 및 유전율의 감소는 장치의 동작 속도를 증가시키기 위한 가장 중요한 문제가 되어 왔다. 배선 저항을 감소시키기 위한 목적으로, 배선 재료로서 널리 사용되는 알루미늄보다 낮은 전기 저항을 갖는 구리를 채용하는 기술 및 이를 구비하도록 제조된 제품이 널리 이용되고 있다.
또한, 배선 사이의 유전율은 배선의 면적 및 배선을 분리시키는 절연막의 유전율에 비례하고, 배선 사이의 거리에 반비례하여 증가하기 때문에, 장치의 디자인 상의 어떠한 변화를 초래하지 않고서 배선 사이의 유전율을 감소시키기 위하여, 예를 들면, 종래 산화막 (SiO2) 및 질화막 (SiN) 보다 낮은 유전율을 갖는 절연막의 이용이 상당히 연구되어 왔다.
배선 재료용으로 Cu 를 사용하는 경우, Cu 가 건식 에칭에 의한 미세가공 시 곤란한 점이 있기 때문에, 일반적으로 도 1 에 나타낸 바와 같은 다마신 (damascene) 배선 구조를 널리 채용하고 있다.
다마신 배선을 형성하기 위한 방법에서는, 후속하여 형성되는 SiO2배선 트렌치 층간 절연막 (0002) 에 대하여 우수한 에칭 선택도를 갖는 에칭 스토퍼막인 SiN 절연막 (003) 을, SiH4, NH3및 N2를 사용하는 평행 평판형 플라즈마 CVD (화학 기상 증착) 법에 의하여, 하부 층인 SiO2층간 절연막 (0001) 상에, 50 nm 내지 150 nm 의 두께로 성장시키고, 다음으로, SiO2배선 트렌치 층간 절연막 (0002) 을 400 nm 내지 1000 nm 의 두께로 성장시킨다. 다음으로, 포토리소그래피 및 건식 에칭에 의하여 트렌치 패턴을 형성한 후, O2건식 애싱 및 습식 박리 기술에 의하여 레지스트 패턴을 제거한다. 다음으로, 스퍼터링 기술 및 도금 기술을 이용하여, Cu 확산을 방지하기 위하여 사용되는 Ta 또는 TaN 과 같은 베리어 금속과 함께 Cu 로 트렌치 패턴을 매립하고, SiO2배선 트렌치 층간 절연막 (0002) 상의 과잉의 Cu 및 베리어 금속은 CMP (chemical mechanical polishing) 에 의하여 제거하여, Cu 배선 (0007) 을 형성한다.
다마신 배선 형성 후에 층간 절연막을 형성하는 경우에, Cu 는 SiO2와 용이하게 반응하여 확산되기 때문에, 일반적으로, SiH4, NH3및 N2를 이용하여 평행 평판형 플라즈마 CVD 기술에 의하여, Cu 상에 확산 방지 절연막 (베리어 절연막) 으로서 SiN 막 (0012) 을 50 nm 내지 100 nm 정도로 형성한 후에, SiO2비아 플러그 층간 절연막 (0010) 을 형성시킨다.
여기서, SiN 은 Cu 확산을 방지할 뿐만 아니라, SiO2막에 대한 에칭 스토퍼층으로서 기능하여, Cu 에 대한 트렌치 에칭시의 SiO2에칭 분위기와 Cu 의 다마신 배선 상의 비아 홀 형성시의 O2레지스트 애싱 분위기에, Cu 표면이 노출되는 것을 방지한다. 이와 같이, SiN 은 확산을 방지하도록 기능하며, 동시에, 에칭 스토퍼 층으로서 기능하는 것이 필요하다.
최근, 배선간 기생 캐패시턴스를 더욱 감소시키기 위하여, 종래 SiO2의 유전율 4.1 보다 작은 유전율을 갖는 SiOF, SiOC 등의 유기 절연막과, 4MS (tetramethylsilane) 또는 3MS (triethylsilane) 를 원료로서 이용하는 평행 평판형 CVD 방법에 의해 형성한, SiN 의 유전율 7 보다 작은 유전율을 갖는 4.5 내지 5 정도의 유전율을 갖는 SiC 또는 SiCN 유기 절연막을 이용하는 것이 널리 검토되고 있다.
도 15(a) 내지 16(c) 는, 원료 가스로서 3MS 를 이용하여 성막시킨 SiC 또는 SiCN 막을 채용한 종래 방법을 나타낸다.
제 1 Cu 배선 (805) 을 형성한 후, 상기 가스를 이용하여 제 2 SiCN 막(806) 을 성막시킨다. 다음으로, 제 2 SiOC 막 (807) 및 유사한 방법으로 상기 가스를 이용하여 제 3 SiCN 막 (808) 을 형성하고, 그 위에 제 3 SiOC 막 (809) 및 제 2 SiO2막 (810) 을 성막시킨다.
도 15(a) 에 나타낸 바와 같이, 마스크로서 비아 홀용 레지스트 패턴이 형성된 포토레지스트를 이용하여, 제 2 SiO2막 (810), 제 3 SiOC 막 (809), 제 3 SiOC 막 (809), 제 3 SiCN 막 (808) 및 제 2 SiOC 막 (807) 을 에칭하여, 제 2 SiCN 막 (806) 상에서 정지시킨다.
그러나, SiOC 와 SiCN 사이의 에칭 선택비가 작아서, 도 15(b) 에 나타낸 바와 같이 하부 층의 배선까지 에칭이 진행되는 경우가 있다. 그 경우에, 다음으로 포토레지스트를 박리시키기 위하여 O2가스에 의해 애싱이 수행되면, Cu 배선이 에칭된 영역에서는 Cu 의 산화물 층 (831) 이 형성된다. 이것은 SiOC 및 SiC 막을 이용하는 경우에도 유사하다.
다음으로, 도 15(c) 에 나타낸 바와 같이, 반사 방지 코팅막을 코팅한 후, 포토레지스트 (818) 에 의하여 트렌치 배선용 제 2 레지스트 패턴 (819) 을 형성한다.
도 15(d) 에 나타낸 바와 같이, 마스크로서 포토레지스트 (818) 를 이용하여, 제 2 SiO2막 (810) 및 제 3 SiC 막 (808) 에 에칭을 수행한다. 이 후, 산소 애싱에 의하여 포토레지스트 (818) 를 박리시키며, 이것은 상기 구리의 산화물 층 (831) 의 추가적인 산화를 초래하며, 이 후 유기 박리를 수행한다.
도 16(a) 에 나타낸 바와 같이, 전체 표면에 에치백을 수행하여, 제 2 SiCN 막 (806) 을 에칭한다. 다음으로, 도 16(b) 에 나타낸 바와 같이, 제 2 Ti/TiN 막 (820) 을 형성한 후에, 제 2 Cu 막 (821) 을 형성한다. 다음으로, 트렌치 배선 이외의 금속을 제거하여, 제 2 Cu 배선 (832) 을 형성한다. 도 16(c) 에 나타낸 바와 같이, 그 위에 제 4 SiCN 막 (822) 을 형성한다.
현재 원료 재료로서, 4MS (tetramethylsilane) 또는 3MS (trimethylsilane) 를 이용하는 평행 평판형 플라즈마 방법에 의하여 형성된 SiC 막, SiCN 막 및 SiOC 막이 널리 연구되고 있다. SiC 및 SiCN 의 유전율은 4.5 내지 5 정도이며, SiOC 의 유전율은 2.8 내지 3.0 정도이다.
장치 크기의 축소화에 의한 배선 크기의 축소 및 배선 간격의 미세화가 더욱 진행됨에 따라, 유전율이 더욱 감소될 것이 강하게 요구되어 왔다.
또한, SiOC 와 SiCN 의 에칭 선택비 및 SiOC 와 SiC 의 에칭 선택비는 작기 때문에, 에칭 스토퍼막으로서 SiCN 또는 SiC 를 사용한다면, 금속 배선층의 표면은 포토레지스트 제거시에 산화될 수 있으며, 이는 높은 접속 저항 문제를 초래할 수 있다.
본 발명은, 반도체 장치에 효과적으로 이용될 수 있는 저유전율을 갖는 유기 절연막 및 이러한 유기 절연막이 이용되는 반도체 장치에 관한 것이다.
본 발명의 저유전율을 갖는 유기 절연막은, 원료로서, C/Si 의 비가 적어도 5 이상이며, 또한, 분자량이 100 이상인 폴리유기실란 (polyorganosilane) 을 이용하여 형성시킨 유기 절연막이다. 이 유기 절연막은, 원료로서 100 이상의 분자량을 갖는 폴리유기실란을 사용하여 플라즈마 CVD 법에 의하여 성막시킨다.
바람직하게는, 폴리유기실란은 트리메틸비닐실란 (trimetylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsylane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane), 테트라에틸실란 (tetraethylsilane) 및 트리에틸실란 (triethylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종이다.
또한, 바람직하게는, 유기 절연막은 C = C 결합을 포함하며, 또한, 비닐기의 존재는 내열성을 향상시키는 것으로 알려져 있다.
바람직하게는, 이와 같은 경우에, 원료로서 사용될 수 있는 폴리유기실란은 적어도 일부에 비닐기를 포함한다. 바람직하게는, 이러한 비닐기를 포함하는 폴리유기실란은, 적어도 일부에, 트리메틸비닐실란 (trimetylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsylane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상 타입의 폴리유기실란이다.
특히, SiOH 막의 경우에, 원료 가스는, C/Si 비가 적어도 5 이상이고 또한분자량이 100 이상인 폴리유기실란, 산화제와 불활성 가스가 필요하다. 불활성 가스는 헬륨, 아르곤, 및 크세논 중 임의의 하나이며, 산화제는 O2, O3, H2O, CO 및 CO2로 구성된 그룹에서 선택된 임의의 하나일 수 있다.
산화제는 질소를 함유하는 산화 가스일 수 있지만, 이 가스는 현재 광범위하게 사용되는 노보락계 (novorak-based) 포토레지스트용으로는 적합하지 않다.
원료로서 사용될 수 있는 폴리유기실란은, 트리메틸비닐실란 (trimetylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsylane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane), 테트라에틸실란 (tetraethylsilane) 및 트리에틸실란 (triethylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종이지만, 내열성의 개선이라는 관점에서는, 비닐기의 존재가 바람직하다.
SiCH 막의 경우에, 원료 가스는, 헬륨, 아르곤 및 크세논 중 하나인 불활성 가스와, C/Si 비가 적어도 5 이상이고 또한 분자량이 100 이상인 폴리유기실란이다. 이 경우에도, 폴리유기실란은 트리메틸비닐실란 (trimetylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsylane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane), 테트라에틸실란 (tetraethylsilane) 및 트리에틸실란 (triethylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종이며, 특히, 일부에 비닐기를 포함하고 있다면, 내열성이 향상될 수 있다.
SiCHN 막의 원료 가스는, 질소 함유 가스, 헬륨, 아르곤 및 크세논 중 하나인 불활성 가스와 C/Si 비가 적어도 5 이상이고 또한 분자량이 100 이상인 폴리유기실란이다. 질소 함유 가스의 예는, 암모니아, N2및 히드라진을 포함한다. 폴리유기실란은, 트리메틸비닐실란 (trimetylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsylane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane), 테트라에틸실란 (tetraethylsilane) 및 트리에틸실란 (triethylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종이며, 특히, 일부에 비닐기를 포함하고 있다면, 내열성이 향상될 수 있다.
종래 반도체 장치에서, 통상 SiOCH 막은 SiO2막을 대체할 수 있으며, SiCH 막 또는 SiCHN 막은 SiN 막을 대체할 수 있다.
본 발명의 유기 절연막을 반도체 장치에 적용하는 경우에, 다층 구조를 갖는 반도체 집적 회로 장치가 매우 적합하다. 특히, 미세화의 진행에 따라 채용된 트렌치 배선 구조를 갖는 반도체 장치에 매우 적합하다.
도 1 은 다마신 (damascene) 구조를 나타내는 개략 단면도.
도 2 는 본 발명의 제 1 실시형태에 따른 구조를 나타내는 개략 단면도.
도 3 은 본 발명에 따른 단일 다마신법의 제 1 공정 플로우를 나타내는 일련의 개략 단면도.
도 4 는 본 발명에 따른 단일 다마신법의 제 2 공정 플로우를 나타내는 일련의 개략 단면도.
도 5 는 본 발명에 따른 단일 다마신법의 제 3 공정 플로우를 나타내는 일련의 개략 단면도.
도 6 은 본 발명에 따른 단일 다마신법의 제 4 공정 플로우를 나타내는 일련의 개략 단면도.
도 7 은 본 발명의 제 2 실시형태에 따른 구조를 나타내는 개략 단면도.
도 8 은 본 발명에 따른 이중 다마신법의 비아 홀 퍼스트법의 제 1 공정 플로우를 나타내는 일련의 개략 단면도.
도 9 는 본 발명에 따른 이중 다마신법의 비아 홀 퍼스트법의 제 2 공정 플로우를 나타내는 일련의 개략 단면도.
도 10 은 본 발명에 따른 이중 다마신법의 미들 퍼스트법의 제 1 공정 플로우를 나타내는 일련의 개략 단면도.
도 11 은 본 발명에 따른 이중 다마신법의 미들 퍼스트법의 제 2 공정 플로우를 나타내는 일련의 개략 단면도.
도 12 는 본 발명에 따른 이중 다마신법의 트렌치 퍼스트법의 제 1 공정 플로우를 나타내는 일련의 개략 단면도.
도 13 은 본 발명에 따른 이중 다마신법의 트렌치 퍼스트법의 제 2 공정 플로우를 나타내는 일련의 개략 단면도.
도 14 는 본 발명에 따른 이중 다마신법의 트렌치 퍼스트법의 제 3 공정 플로우를 나타내는 일련의 개략 단면도.
도 15 는 종래 이중 다마신법의 비아 홀 퍼스트법의 제 1 공정 플로우를 나타내는 일련의 개략 단면도.
도 16 은 종래 이중 다마신법의 비아 홀 퍼스트법의 제 2 공정 플로우를 나타내는 일련의 개략 단면도.
도 17 은 본 발명에서 사용되는 평행 평판형 플라즈마 CVD 시스템의 구조를 나타내는 개략 단면도.
도 18 은 각종 가스로 형성한 SiOCH 막의 유절율을 나타내는 그래프.
도 19 는 각종 가스로 형성한 SiCH 막의 유전율을 나타내는 그래프.
도 20 은 원료 가스의 분자량의 함수로서 SiCH 막의 밀도 및 조성을 나타내는 그래프.
도 21 은 SiCHN 막에 대한 SiOCH 막의 에칭 선택비를 나타내는 그래프.
도 22 는 본 발명과 종래 기술 사이의 비아 홀 체인의 수율을 비교하기 위한 그래프.
도 23 은 본 발명과 종래 기술 사이의 배선 저항의 변화를 비교하기 위한 그래프.
※ 도면의 주요부분에 대한 부호의 설명.
0001 SiO 의 하부 층간 절연막
0002 SiO2배선 트렌치 층간 절연 절연막
0003 에칭 스토퍼 SiN 절연막
0007 Cu 배선
0012 SiN 막 (확산 방지 절연막)
0010 절연막
1 상부 전극 2 하부 전극
4 고주파 전원 5 기체 공급부
6 가스 배기부
202 하부 절연막 202 제 1 에칭 스토퍼막
203 제 1 SiOCH 막 204 제 1 하드 마스크막
210 제 1 Cu 배선 211 제 1 베리어 절연막
212 제 2 SiOCH 막 213 제 2 하드 마스크막
214 제 2 에칭 스토퍼막 217 제 3 SiOCH 막
218 제 3 하드 마스크막 223 제 2 베리어 절연막
224 제 2 Cu 배선 228 Cu 플러그
301 하부 절연막 302 제 1 에칭 스토퍼막
303 제 1 SiOCH 막 304 제 1 하드 마스크막
305 제 1 포토레지스트 306 트렌치 패턴
307 제 1 배선 트렌치 패턴 308 제 1 베리어 금속막
309 제 1 도전막 310 제 1 Cu 배선
311 제 1 베리어 절연막 312 제 2 SiOCH 막
313 제 2 하드 마스크막 314 제 2 에칭 스토퍼막
315 포토레지스트 316 비아 홀용 레지스트
317 제 3 SiOCH 막 318 제 3 하드 마스크막
319 제 3 포토레지스트 320 제 2 배선 트렌치용 레지스트 패턴
321 제 3 베리어 금속 322 제 3 도전막
323 제 2 베리어 절연막 324 제 2 배선
325 반사 방지 코팅막 326 제 2 베리어 금속막
327 제 2 도전막 328 제 1 도전 플러그
401 하부 절연막 402 제 1 에칭 스토퍼막
403 제 1 SiOCH 막 404 제 1 하드 마스크막
410 제 1 Cu 배선 411 제 2 베리어 절연막
412 제 2 SiOCH 막 413 제 2 에칭 스토퍼막
414 제 3 SiOCH 막 417 제 2 하드 마스크막
422 제 2 Cu 배선 423 제 2 베리어 절연막
510 제 1 Cu 배선 511 제 2 SiCHN 막
512 제 2 SiOCH 막 513 제 3 SiCHN 막
514 제 3 SiOCH 막 515 제 2 SiO2막
516 반사 방지 코팅막 517 포토레지스트
518 비아 홀용 레지스트 패턴 519 반사 방지 코팅막
520 포토레지스트 521 트렌치 배선용 레지스트 패턴
522 제 2 Ta/TaN 막 523 제 2 Cu 막
524 제 2 Cu 배선 525 제 4 SiCHN 막
610 제 1 Cu 배선 611 제 2 SiCH 막
612 제 2 SiOCH 막 613 제 3 SiCH 막
614 포토레지스트 615 비아 홀용 레지스트 패턴
616 제 3 SiOCH 막 617 제 3 SiO2막
618 포토레지스트 619 제 2 트렌치 배선용 레지스트 패턴
620 제 2 Ta/TaN 막 62l 제 2 Cu 막
622 제 4 SiCH 막 623 제 2 Cu 배선
710 제 1 Cu 배선 711 제 2 SiCH 막
712 제 2 SiOCH 막 713 제 3 SiCH 막
7l4 포토레지스트 715 비아 홀용 레지스트 패턴
7l6 제 3 SiOCH 막 717 제 1 SiO2막
718 포토레지스트 719 제 2 트렌치 배선용 레지스트 패턴
720 제 2 Ta/TaN 막 721 제 2 Cu 막
723 제 2 Cu 배선 725 반사 방지 코팅막
801 하층 절연막 802 제 1 SiC 막
803 제 2 SiOCH 막 804 제 l SiO2막
805 제 1 Cu 배선 806 제 2 SiCN 막
807 제 2 SiOC 막 808 제 3 SiCN 막
809 제 3 SiOC 막 810 제 2 SiO2막
811 반사 방지 코팅막 812 포토레지스트
813 비아 홀 패턴용 레지스트 818 포토레지스트
8l9 제 2 트렌치 배선용 레지스트 패턴
825 반사 방지 코팅막 831 Cu 의 산화물 층
이하, 본 발명의 바람직한 실시형태인 유기 절연막의 구조 및 그 제조 방법을 설명한다.
유기 절연막의 유전율을 감소시키기 위하여, 막의 C/Si 조성비는 SiC, SiCN, 또는 SiOC 의 종래 막의 조성비보다 클 필요가 있으므로, 4MS 또는 3MS 보다 큰 C/Si 조성비를 가진 원료 가스를 사용할 필요가 있다.
한편, 막의 C/Si 비가 높은 경우에, 막 내에 C - C 결합이 형성되고, Si - O, Si - C, 또는 Si - N 결합의 결합 에너지보다 C - C 결합의 결합 에너지가 작으므로, C - C 결합은 쉽게 분해되어, 이러한 종류의 막은 낮은 내열성을 갖는다. 내열성을 증가시키기 위하여, 막이, 결합 에너지가 C - C 결합의 결합 에너지보다 큰 C = C 결합을 포함하도록 하는 것이 효과적이다.
C = C 결합을 포함하는 유기 절연막은 플라즈마 CVD 의 전력 등을 제어함으로써 형성할 수 있지만, 비닐기의 결합을 함유하는 원료 가스를 사용하는 것은 더욱 효과적이다.
SiCH, SiCHN 또는 SiOCH 의 막의 유전율을 감소시키기 위한 방법에 대하여, 막 밀도의 감소는 효과적이다. 막 밀도를 감소시키기 위하여, 4MS (tetramethylsilane) 또는 3MS (trimethylsylane) 보다 큰 분자량을 갖는 재료를 이용하여야 하며, 가스 상에서 원료 가스의 분해를 잘 억제할 수 있도록 감소된 플라즈마 밀도로 증착이 수행되어야 한다.
따라서, 본 발명은 각각 종래의 SiCH, SiCHN 및 SiOCH 막보다 낮은 유전율을 갖는 SiCH, SiCHN 및 SiOCH 막을 제공한다.
또한, 본 발명은 저유전율을 갖는 SiCH, SiCHN 또는 SiOCH 막을 사용하는 반도체 장치에 관한 것이며, 더욱 상세히는, 트렌치 구조를 갖는 이러한 종류의 반도체 층에 관한 것이다.
또한, 도 17 을 참조하여, 이하, 본 발명에서 사용된 평행 평판형 플라즈마 CVD 장치를 설명한다.
본 장치는 진공 탱크 내에 상부 전극 (1) 및 하부 전극 (2), 그리고 하부 전극 상에 배치된 실리콘 기판 (3) 이 제공되며, 고주파 전원 (4) 에 의해 발생된 고 주파수를 갖는 전력이 상부 전극 상에 인가된다. 또한, 히터로 하부 전극을 가열하는 것이 가능하다. 본 장치는 본 장치에 원료 가스를 공급하기 위한 가스 공급부 (5) 및 가스 배기부 (6) 에 연결된다. 원료 공급부는 밀봉된 밸브 및 매스 플로우 제어기 (mass flow controller) 를 통하여 원료 가스의 실린더에 연결되며, 공극부의 배관 구조는 300 ℃ 까지 가열될 수 있다. 원료로서 액상 원료를 채용한다면, 매스 플로우 제어기 대신에 액체 기화 공급 장치를 통하여 원료 공급을 수행할 수 있다.
또한, 평행 평판형 플라즈마 CVD 뿐만 아니라, ECR (Electron Cyclotron Resonance) 여기 플라즈마 CVD, 헬리콘파 여기 플라즈마 CVD 및 유도 결합형 플라즈마 CVD 가 동일한 양질의 막을 얻기 위해 사용될 수 있음이 확인되어 왔다.
본 발명의 제 1 실시형태의 SiOCH 막은 다음과 같다.
본 발명의 제 1 실시형태인 SiOCH 의 경우, 평행 평판형 플라즈마 CVD (이하 PECVD 라 함) 장치에 Si 웨이퍼를 배치하고, 150 내지 400 ℃ 로 가열하고, PECVD장치 내로 트리메틸비닐실란 (TMVS), O2및 He 을 각각, 200 내지 2000 sccm (standard cubic centimeters minute), 50 내지 1000 sccm 및 50 내지 500 sccm 으로 공급한다. 챔버의 압력은 133 내지 1330 pa 로 설정하고, 200 내지 1000 W 의 RF (radio frequency) 전력을 인가한다.
상기 조건에서 성막된 SiOCH 막은 0.8 내지 1.3 의 C/Si 조성비 및 1.1 g/cm3내지 1.2 g/cm3의 막 밀도를 갖는다. 원료 가스로서 트리메틸실란 (3MS) 을 이용하여 성막시킨 SiOCH 막 (0.7 의 C/Si 조성비 및 1.3 g/cm3의 막 밀도) 의 각각의 값들보다, 이 C/Si 조성비 값은 높으며, 막 밀도의 값은 낮다. 그 결과, 이 유전율은 2.2 내지 2.7 이므로, 원료가스로서 트리메틸실란 (3MS) 을 사용하여 성막시킨 SiOC 막의 유전율 (2.8 내지 3.0) 보다 낮은 값을 갖는다. 또한, 상기 조건에서 성막시킨 막의 굴절율은 1.3 내지 1.45 의 범위이다.
SiOCH 막의 증착을 400 W 이상의 RF 전력으로 수행한 경우, C/Si 조성비는 0.8 이상 1.0 이하이며, 이 실시예에서, 막 내에 C - C 결합이 형성되기 때문에, 이 막은 열적으로 불안정하며, 400 ℃ 에서 30 분 동안 수행된 열처리는 5 % 정도까지 막 두께를 감소시킨다. 이와 대조적으로, 증착이 200 내지 400 W 범위의 RF 전력으로 수행된 경우, C = C 결합이 막 내에 형성되어, 내열성이 증가되며, 400 ℃ 에서 30 분간 수행된 열처리에 의하여 초래된 막 두께의 감소는 1 % 이하이다.
제 1 실시형태에서, 트리메틸비닐실란을 원료 가스로서 사용하였지만, 예를들면, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라에틸실란 및 트리에틸실란으로 구성된 그룹으로부터 선택된 하나의 타입 또는 2 이상의 조합을 채용할 수 있다.
특히, 비닐기를 포함하는 트리메틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란이 바람직하다.
산화 가스로서 N2O 또는 NO2와 같은 가스를 사용하는 경우, SiOCH 막 내에 잔존하는 미소량의 N 원소는 아민기를 형성할 수 있다. 일단 막 내에 아민기가 형성되면, 노보락계 포토레지스트를 사용하는 경우 아민기가 포토레지스트와 반응하여, 양호하지 못한 노광을 초래하기 때문에, 질소를 함유하는 산화 가스는 사용할 수 없다.
다음으로, 본 발명의 제 2 실시형태의 SiCH 막은 다음과 같다.
본 실시형태에서는, 평행 평판형 플라즈마 CVD 장치를 이용하였다.
유량을 조절하는 매스 플로우 제어기에 의하여, 300 sccm 의 유량으로 트리메틸비닐실란을 공급하고, 동시에 He 을 1000 sccm 의 유량으로 공급하였다. 막 증착시, 압력은 133 Pa 내지 1330 Pa, 고주파 전력은 100 내지 400 W, 그리고, 기판 온도는 350 ℃ 로 설정하였다.
상기 조건에서 제조한 막의 유전율의 측정에 의하여, 증착 압력에 따라, 133 Pa 에서 성막한 막의 유전율이 3.3 이고, 1330 Pa 에서 성막한 막의 유전율이 4.2 로, 그 값이 연속적으로 변하는 것을 확인할 수 있다.
이들 막의 유전율은 3MS 또는 4MS 를 사용하여 성막시킨 막의 유전율 (이들 막의 유전율은 4.5 임) 보다 낮게 할 수 있음이 입증되었다.
또한, 상기 조건에서 성막된 경우, 막 내의 C/Si 조성비는 0.9 내지 1.4 의 범위에서, 막의 밀도는 0.9 내지 1.4 g/cm4의 범위에서 변한다. 이들 결과는, 막이 3MS 를 사용하여 성막시킨 SiCH 막 (C/Si 조성비는 0.8 이고, 막 밀도는 1.5 g/cm3임) 보다 작은 밀도를 갖는 것을 나타내며, 그 결과, 유전율의 감소가 초래된 것으로 여겨진다.
또한, 막의 상기 조건하에서 성막된 굴절률은 1.70 내지 1.85 의 범위에서 변한다. FT-IR (Fourier Transform-InfraRed) 분광법의 측정 결과는, Si - C, Si - CH3및 Si - H 결합이 존재함을 나타낸다. 한편, 막 내에서 수분으로부터 초래된 Si - OH 결합은 검출되지 않았다.
막은 Cu 베리어로서 우수한 특성을 가지고 있음을 확인하였으며, 450 ℃ 까지 가열하면서 바이어스 전압을 인가하여 수행된 가속된 Cu 확산에서도, 어떠한 Cu 확산도 관찰되지 않았다. 이것은, 이들 막이 종래의 3MS 로 성막된 SiCH 막과 동등한 특성을 가지고 있음을 나타낸다.
상기 실시예에서 원료로서 트리메틸비닐실란을 사용하는 경우뿐만 아니라, 분자량이 100 이상이고, 또한, C/Si 비가 5 이상인 원료로서 사용될 수 있는 폴리유기실란인 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란이 동질의 막을 형성할 수 있음을 확인하였다. 도 20 은, 상기 원료를 사용되는 경우의 원료 화합물의 분자량과 증착된 막의 C/Si 비 및 밀도 사이의 관계를 나타낸다. 분자량이 100 이상이고, 또한, C/Si 비가 5 이상인 원료를 사용함으로써, 1.0 g/cm3이상 1.4 g/cm3이하의 막 밀도와 0.9 이상 1.3 이하의 C/Si 비를 갖는 막을 성막시킬 수 있음은 자명하다.
또한, 평행 평판형 플라즈마 CVD 뿐만 아니라, 동일한 양질의 막을 얻기 위하여, ECR 여기 플라즈마 CVD, 헬리콘파 여기 플라즈마 CVD 및 유도 결합형 플라즈마 CVD 를 사용할 수 있다.
다음으로, 제 2 실시형태의 수정된 실시형태로서, 비닐기를 포함하는 SiCH 막은 다음과 같다.
막 내에 비닐기를 포함시키기 위하여, 가능한 한 플라즈마에 의하여 원료가 분해되는 것을 억제할 필요가 있다. 이와 같은 목적으로, 트리메틸비닐실란의 유량은 300 sccm 이상이고 플라즈마 전력은 50 내지 100 W 정도로 낮은 조건하에서 막 증착을 수행하였다.
막 내의 비닐기의 존재를 판정하기 위하여, 적외선 흡수 분광법에 의한 측정을 수행하였고, 고유량 및 50 내지 100 W 의 고주파 저전력 조건하에서 성막된 시험편 막에서, 비닐기에 기인하는 흡수가 분명하게 관찰되었다. 이것은, 약한 에너지를 갖는 플라즈마에서, 원료가 구조적으로 파괴되지 않고서 막 내에 도입될 수 있기 때문에, 발생한다.
이상에서, 원료 가스에 비닐기를 포함하는 원료를 사용하고, 동시에 원료의 분해를 억제하는 것에 의하여, 비닐기를 포함한 SiCH 막을 제조할 수 있는 것을 확인하였다. 또한, 막 내에 도입된 비닐기의 양은 플라즈마 전력의 변화에 의하여 조절할 수 있으며, 전력이 100 W 이상으로 증가되면, 막 내에는 비닐기가 존재하지 않게 된다.
구조 내에 비닐기를 포함한 막에 대하여 내열성 실험을 수행한 결과, 막이 질소 분위기의 450 ℃ 에서 1 시간 동안 가열된 후에도, 막의 수축이 0.1 % 를 초과하지 않으며, 막의 특성이 좀처럼 변하지 않은 것을 볼 수 있었다. 즉, 막 내에 도입된 비닐기가 내열성을 상당히 개선시킴은 분명하다.
유전율은, 비닐기를 포함하지 않은 경우와 유사하게, 증착 압력에 따라, 133 Pa 에서 성막된 막의 유전율 3.2 와 1330 Pa 에서 성막된 막의 유전율 4.2 사이에서 연속적으로 변화하는 것은 확인할 수 있었다. 즉, 막 내에 비닐기가 존재하는 경우에는 유전율이 좀처럼 변화하지 않는다. 또한, C/Si 조성비는 0.9 내지 1.4 에서 변화하며, 한편, 막의 막 밀도 및 굴절률은 각각, 0.9/cm3내지 1.4 g/cm3및 1.70 내지 1.85 이다. 즉, 막 내의 비닐기의 존재에 의하여 초래되는 어떠한 변화도 없다.
본 막은 Cu 에 대한 베리어로서 우수한 특성을 가지고 있음이 확인되었으며, 450 ℃ 까지 가열하고 바이어스 전압을 인가하면서 수행된 가속된 Cu 확산 시험에서는 어떠한 Cu 확산도 관찰되지 않았다. 즉, 종래 3MS 를 사용하여 증착한SiCH 막과 동등한 성질을 갖는 것을 알 수 있었다.
이상의 실시예에서 원료로서 트리메틸비닐실란을 사용하였지만, 이것뿐만 아니라, 원료로서 사용될 수 있는 분자량이 100 이상이고 C/Si 비가 5 이상인 폴리유기실란인 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란도 유사한 특성의 막을 형성할 수 있다.
또한, 평행 평판형 플라즈마 CVD 뿐만 아니라, 동일하게 우수한 품질의 막을 얻기 위하여, ECR 여기 플라즈마 CVD, 헬리콘파 여기 플라즈마 CVD, 및 유도 결합형 플라즈마 CVD 를 사용할 수 있다.
다음으로, 본 발명의 제 3 의 실시형태의 SiCHN 막은 다음과 같다.
본 실시형태에서, 유량을 조절하는 매스 플로우 제어기에 의하여, 트리메틸비닐실란 및 암모니아는 각각 300 sccm 으로 공급하고, 동시에, He 은 1000 sccm 으로 공급한다. 막의 증착시, 압력은 133 내지 1330 Pa 로, 고주파 전력은 100 내지 400 W 로, 기판 온도는 350 ℃ 로 설정한다.
암모니아를 300 sccm 으로 공급하여, 막 내에 질소를 공급하여, SiCHN 막을 형성한다.
유전율 값은 133 Pa 에서 성막된 막의 유전율 3.8 내지 1330 Pa 에서 성막된 막의 유전율 4.7 의 범위에서 증착 압력에 따라 연속적으로 변한다. 또한, 상기 조건에서 막을 성막시키는 경우, C/Si 비는 탄소 함량이 실리콘 함량보다 큰 범위인 1.0 내지 1.3 의 범위에서 변화하며, 한편, 막의 밀도는 1.4 g/cm3내지 1.6 g/cm3에서 변화하여, 본 막이 3MS 를 이용하여 성막시킨 SiCHN 막 (밀도가 1.7 g/cm3임) 보다 작은 밀도를 갖도록 할 수 있다.
또한, 굴절률은 1.77 내지 1.90 의 범위에서 변한다. FT-IR 흡수 분광기의 측정 결과는 Si - C, Si - CH3및 Si - H 결합의 존재를 나타낸다. 한편, 막 내에 수분으로부터 초래된 Si - OH 결합은 검출되지 않았다.
본 막은 Cu 에 대한 베리어로서 우수한 특성을 가지고 있는 것이 확인되었으며, 450 ℃ 로 가열하면서 바이어스 전압을 인가하면서 수행된 가속된 Cu 확산 시험에서도 Cu 확산은 관찰되지 않았다. 이는 이들 막이 종래 3MS 로 성막시킨 SiCHN 막과 동등한 특성을 가지고 있는 것을 나타낸다.
이상 실시예에서, 원료로서 트리메틸비닐실란을 사용하였지만, 이것뿐만 아니라, 원료로서 분자량이 100 이상이고, C/Si 비가 5 이상인 폴리유기실란인, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란을 사용할 수 있으며,암모니아 대신에 히드라진과 같은 다른 질화 원료를 채용하더라도 유사한 품질의 막을 형성할 수 있다.
또한, 평행 평판형 플라즈마 CVD 뿐만 아니라, 동일하게 우수한 품질의 막을 얻기 위하여 ECR 여기 플라즈마 CVD, 헬리콘파 여기 플라즈마 CVD 및 유도 결합형플라즈마 CVD 를 사용할 수 있다.
다음으로, 제 3 실시형태의 수정된 실시형태로서, 비닐기를 포함한 SiCHN 막은 다음과 같다. 막 내에 비닐기를 포함한 제 2 실시형태와 유사하게, 트리메틸비닐실란의 유량은 300 sccm 에서 그 이상까지 증가시키고, 플라즈마 전력은 50 내지 100 W 정도의 낮은 전력의 조건하에서 막 증착을 수행하였다.
막 내에 비닐기의 존재를 판정하기 위하여, 적외선 흡수 분광 측정을 수행하였으며, 고유량 및 50 내지 100 W 의 고주파 저전력 조건하에서 성막시킨 시험편에서, 비닐기에 의한 흡수가 명백하게 관찰되었다. 또한, 약한 에너지를 갖는 플라즈마에서, 원료는 구조적으로 파괴되지 않고서 막내에 도입될 수 있기 때문에, 이는 SiCHN 막의 경우에도 발생한다.
또한, 본 막 내에서, Si - C, Si - CH3및 Si - H 결합이 모두 존재하는 것을 확인하였다. 한편, 수분으로부터 초래된 막 내의 Si - OH 결합은 검출되지 않았다.
또한, 전력이 100 W 이상으로 증가되는 경우, 비닐기에 의한 흡수는 사라지고, 막 내의 Si - C, Si - CH3및 Si - H 결합 만이 검출된다.
비닐기를 포함하는 원료 가스를 이용하고, 동시에 이 원료 가스의 분해를 억제함으로써 비닐기를 포함한 SiCHN 막을 제조할 수 있는 것을 알 수 있다. 또한, 막 내로 도입되는 비닐기의 양은 플라즈마 전력의 변화를 통하여 조절될 수 있다.
또한, 비닐기를 포함하는 막에 대하여 수행한 내열성 실험을 통하여, 질소 분위기의 450 ℃ 에서 1 시간 동안 본 막을 가열한 후에도, 막의 특성이 좀처럼 변화하지 않는 것을 확인할 수 있었다. 즉, 막 내로 도입된 비닐기가 내열성을 상당히 개선시킴이 분명하다. 또한, 유전율의 값은 133 Pa 에서 성막시킨 막의 유전율인 3.8 내지 1330 Pa 에서 성막시킨 막의 유전율인 4.7 의 범위에서 증착 압력에 따라 연속적으로 변화한다.
또한, C/Si 조성비는 탄소 함량이 실리콘 함량보다 큰 1.0 내지 1.3 의 범위에서 변화하며, 한편, 막의 막 밀도 및 굴절률은, 각각, 1.4 g/cm3내지 1.6 g/cm3및 1.77 내지 1.90 범위에서 변한다. 즉, 막 내의 비닐기의 유무에 따라 이들 모두는 좀처럼 변하지 않는다. 간단히 말하자면, 막 내에 함유된 비닐기는 유전율을 상당히 증가시키지 않고서 베리어 막의 내열성을 향상시키는 효과를 갖는다. 본 막은 Cu 에 대한 베리어로서 우수한 특성을 가지는 것이 확인되었으며, 450 ℃ 로 가열하면서 바이어스 전압을 인가하면서 수행된 가속된 Cu 확산 시험에서도, Cu 확산은 관찰되지 않았다. 이는 종래의 3MS 로 성막시킨 SiCHN 막과 동등한 특성을 가지는 것을 나타낸다.
본 실시형태에서, 원료로서 트리메틸비닐실란을 사용하였지만, 이것뿐만 아니라, 분자량이 100 이상이고, C/Si 비가 5 이상인 폴리유기실란인 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란을 원료로서 사용할 수 있으며,유사한 품질의 막을 형성할 수 있다.
또한, 평행 평판형 플라즈마 CVD 뿐만 아니라, 동일하게 우수한 품질의 막을 얻기 위하여 ECR 여기 플라즈마 CVD, 헬리콘파 여기 플라즈마 CVD 및 유도 결합형 플라즈마 CVD 를 사용할 수 있다.
도 18 및 19 는, 원료로서 각 분자량이 100 이상이고 또한 C/Si 비가 5 이상인 TMVS 및 DMVS 를 사용하여 성막시킨 SiOCH 막 및 SiCH 막의 유전율과 함께, 3MS 및 4MS 를 사용하여 성막시킨 SiOC 막 및 SiC 막의 유전율을 나타낸다. 3MS 및 4MS 를 사용하여 성막시킨 SiOC 막은 모두 2.9 의 유전율을 가지며, TMVS 및 DMVS 를 가지고 성막시킨 SiOC 막은 각각, 2.6 및 2.4 의 유전율을 갖는다. 이에 따르면, 큰 분자량을 갖는 원료의 사용함으로써 저유전율을 갖는 막을 형성시킬 수 있다는 것을 알 수 있다.
이하, 도면을 참조하여, 본 발명의 바람직한 실시형태에 따른 유기 절연막을 반도체 장치에 적용시킨 실시예에 관하여 설명한다.
(실시예 1)
도 2 는 실시예 1 의 단일 다마신 구조를 갖는 반도체 장치의 부분 단면도이다.
도 2 에 나타낸 반도체 장치에서, Si 기판 상에 형성된 MOS (금속-산화물-반도체) 트랜지스터와 같은 소자를 도포하는 하부 절연막 (201) 상에, 제 1 에칭 스토퍼막 (202), 제 1 SiOCH 막 (203), 제 1 하드 마스크막 (204), 제 1 베리어 절연막 (211) 제 2 SiOCH 막 (212), 제 2 하드 마스크막 (213), 제 2 에칭 스토퍼막(214), 제 3 SiOCH 막 (217), 제 3 하드 마스크막 (218) 및 제 2 베리어 절연막 (223) 을 순차적으로 적층한다.
절연막들로 이루어진 층 내에, 제 1 Cu 배선 (210), 제 2 Cu 배선 (224) 및 제 1 Cu 배선과 제 2 Cu 배선을 접속하는 Cu 플러그 (228) 를 형성한다.
하부 절연막 (201) 상에 순차적으로 적층된 제 1 에칭 스토퍼막 (202), 제 1 SiOCH 막 (203) 및 제 1 하드 마스크막 (204) 으로 제조된 절연막들의 층 내에, 제 1 Cu 배선 (210) 을 형성한다.
제 2 에칭 스토퍼막 (214), 제 3 SiOCH 막 (217) 및 제 3 하드 마스크막 (218) 으로 제조된 절연막들의 층 내에, 제 2 Cu 배선 (224) 을 형성한다.
상부 층 배선과 하부 층 배선을 분리시키는 층간 절연막으로서 기능하는 제 1 베리어 절연막 (211), 제 2 SiOCH 막 (212) 및 제 2 하드 마스크막 (213) 으로 제조된 적층 막 내에, 하부 층 배선인 제 1 Cu 배선과 상부 층 배선인 제 2 Cu 배선을 접속하는 Cu 플러그 (228) 를 형성한다.
제 1 Cu 배선 (210) 의 일부는 하부 절연막 (201) 내에 침투할 수 있다.
상기 구조를 구성하는 층간 절연막 중에서, 제 1 및 제 2 베리어 절연막과 제 1 및 제 2 에칭 스토퍼막은 SiCH 막, SiCHN 막 또는 SiCH 막 및 SiCHN 막의 적층 막일 수 있다.
다음으로, 이하, 도 3(a) 내지 도 6(d) 에 나타낸 일련의 단면도를 참조하여, 상기한 반도체 장치를 제조하는 방법을 설명한다.
우선, 도 3(a) 에 나타낸 바와 같이, 하부 절연막 (301) 상에, 제 1 에칭 스토퍼막 (302), 제 1 SiOCH 막 (303) 및 제 1 하드 마스크막 (304) 을 연속하여 성막시킨다.
제 1 에칭 스토퍼막 (302) 은 SiCH 막 또는 SiCHN 막 중 어느 하나일 수 있으며, 평행 평판형 플라즈마 CVD 방법에 의하여 30 내지 150 nm 로 성막시킨다. 제 1 SiOCH 막 (303) 은 200 내지 1000 nm 정도의 두께로 성막시킨다. 제 1 하드 마스크막 (304) 은, SiO2, SiN 및 SiON 막 중 하나이며, 50 내지 200 nm 정도의 두께로 성막시킨다.
상기 막들 상에, 제 1 포토레지스트 (305) 를 제 1 하드 마스크막 (304) 상에 형성하고, 포토리소그래피에 의하여 트렌치 패턴 (306) 을 형성한다.
다음으로, 도 3(b) 에 나타낸 바와 같이, 마스크로서 트렌치 패턴 (306) 이 형성된 제 1 포토레지스트막 (305) 을 사용하여, 제 1 하드 마스크막 (304) 및 제 1 SiOCH 막 (303) 을 건식 에칭에 의하여 에칭하고, 포토레지스트 (305) 를 박리시킨 후에, 전체 표면에 에치백을 하여 제 1 에칭 스토퍼막 (302) 을 제거하고, 그 결과, 제 1 배선 트렌치 패턴 (307) 이 형성된다.
여기서, 에칭에 의하여 제 1 에칭 스토퍼막 (302) 을 제거하는 경우, 하부 절연막의 일부가 에칭에 의해서 제거될 수 있지만, 이것은 심각한 문제를 초래하지는 않는다.
제 1 에칭 스토퍼막 (302) 은 생략될 수 있다. 이 경우에, 마스크로서 제 1 포토레지스트 (305) 를 사용하여, 제 1 하드 마스크막 (304) 및 제 1 SiOCH막 (303) 만을 에칭에 의하여 제거한다.
다음으로, 도 3(c) 에 나타낸 바와 같이, 제 1 베리어 금속막 (308) 및 제 1 도전막 (309) 을 형성한다.
제 1 베리어 금속막 (308) 은 Ta, TaN, TiN 등으로 제조된 막이며, 스퍼터링 또는 CVD 에 의하여 형성한다. 제 1 도전막 (309) 는 Cu 막 또는 Cu 합금 막이며, 스퍼터링, CVD, 또는 도금 기술에 의하여 형성한다.
다음으로, 도 3(d) 에 나타낸 바와 같이, CMP 에 의하여 하드 마스크막 (304) 상의 제 1 베리어 금속막 (308) 및 제 1 도전막 (309) 을 제거하여, 제 1 Cu 배선 (310) 을 형성한다.
다음으로, 도 4(a) 에 나타낸 바와 같이, 제 1 베리어 절연막 (311), 제 2 SiOCH 막 (312), 및 제 2 하드 마스크막 (313) 을 순차적으로 성막시킨다.
다음으로, 도 4(b) 에 나타낸 바와 같이, 상기와 동일한 방법으로 포토리소그래피에 의하여, 포토레지스트 (315) 를 사용하여, 비아 홀 (316) 의 레지스트 패턴을 형성한다.
다음으로, 건식 에칭에 의하여 제 2 하드 마스크막 (313) 및 제 2 SiOCH 막 (312) 을 에칭하고, 제 2 포토레지스트 (315) 를 제거한다 (도 4(c)).
다음으로, 전체 표면에 에치백을 수행하여 제 1 베리어 절연막 (311) 을 개구시켜, 비아 홀 패턴을 형성한다.
다음으로, 도 4(a) 에 나타낸 바와 같이, 제 2 베리어 금속막 (326) 및 제 2 도전막 (327) 을 형성한다.
제 2 베리어 금속막 (326) 은 Ta, TaN, TiN 등으로 제조된 막이며, 스퍼터링 또는 CVD 에 의하여 형성한다. 제 2 도전막 (327) 은 Cu 막 또는 Cu 합금 막이며, 스퍼터링, CVD 또는 도금 기술에 의하여 형성한다.
다음으로, 도 5(a) 에 나타낸 바와 같이, CMP 에 의하여 하드 마스크막 (313) 상의 제 2 베리어 금속막 (326) 및 제 2 도전막 (327) 을 제거하여, 제 1 도전 플러그 (328) 을 형성한다.
다음으로, 도 5 (b) 에 나타낸 바와 같이, 그 위에 제 2 에칭 스토퍼막 (314) 을 형성한다.
또한, 도 5(c) 에 나타낸 바와 같이, 제 3 SiOCH 막 (317) 을 형성하고, 그 위에 제 3 하드 마스크막 (318) 을 형성한다. 그 위에 반사 방지 코팅막 (325) 을 형성하고, 그 위에 제 3 포토레지스트 (319) 를 사용하여 제 2 배선 트렌치용 레지스트 패턴 (320) 을 더 형성한다.
도 5(d) 에 나타낸 바와 같이, 제 3 포토레지스트 마스크 (319) 를 사용하여, 제 3 하드 마스크막 (318) 및 제 3 SiOCH 막 (317) 을 에칭 가공하고, 제 3 포토레지스트 (319) 를 제거한 후, 전체 표면에 에치백을 수행하여, 배선 패턴의 형태로 제 2 에칭 스토퍼막 (314) 을 개방시킨다.
또한, 제 2 에칭 스토퍼막 (314) 을 생략할 수 있다. 이러한 경우에, 마스크로서 제 3 포토레지스트 (319) 를 사용하여, 에칭을 간단하게 수행할 수 있다. 그러나, 이 경우, 포토레지스트를 제거하기 위한 산소 애싱을 사용하는 것은 구리 표면의 산화를 초래할 수 있기 때문에, 유기 용매의 사용이 필요하다.
다음으로, 도 6(a) 에 나타낸 바와 같이, 제 3 베리어 금속막 (321) 을 형성한 후, 제 3 도전막 (322) 을 형성한다. 도 6(b) 에 나타낸 바와 같이, CMP 에 의하여 제 3 하드 마스크막 (318) 상의 제 3 베리어 금속막 (321) 및 제 3 도전막 (322) 을 제거하여, 제 2 배선 (324) 을 형성한다.
도 6(c) 에 나타낸 바와 같이, 제 2 베리어 절연막 (323) 을 형성한다.
도 4(a) 내지 도 6(c) 에 나타낸 바와 같이 상기 단계를 순차적으로 반복함으로써, 다층 배선을 형성할 수 있다.
본 실시예에서, 상부 층 배선, 하부 층 배선 및 상부 층 배선과 하부 층 배선을 접속하는 비아 플러그는 모두 Cu 막 또는 Cu 합금 막으로 형성되지만, 반드시 Cu 또는 Cu 합금을 사용할 필요는 없으며, 은 또는 은 함유 합금을 사용할 수 있다. 또한, Cu 막 또는 Cu 합금 막을 사용하여, 하나 이상의 상부 층 배선, 하부 층 배선, 및 상부 층 배선과 하부 층 배선을 접속하는 비아 플러그를 형성할 수 있다.
또한, Cu 함유 합금은 Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt, Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함할 수 있다.
베리어 금속막은 Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 으로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속으로 형성할 수 있다.
이하 이중 다마신 구조에 대하여, 상기와 동일한 공정을 적용한다.
(실시예 2)
다음으로, 도 7 에 나타낸 이중 다마신 구조의 부분 단면도를 참조하면, 실시예 2 에 따른 이중 다마신 구조는 다음과 같다.
본 반도체 장치에서, Si 기판 상에 형성된 MOS 트랜지스터와 같은 소자를 도포하는 하부 절연막 (401) 상에, 제 1 에칭 스토퍼막 (402) 을 30 내지 150 nm 의 두께로 형성하고, 그 위에 제 1 SiOCH 막 (403) 을 200 내지 500 nm 의 두께로 형성하고, 이 적층된 절연층 내에 제 1 Cu 배선 (410) 을 형성하며, 제 2 베리어 절연막 (411) 을 30 내지 150 nm 의 두께로 형성하여 Cu 배선의 상부를 도포한다. 그 위에 층간 절연막으로서 제 2 SiOCH 막 (412) 을 200 내지 500 nm 의 두께로 형성한다. 또한, 이 층들의 위에, 30 내지 150 nm 두께의 제 2 에칭 스토퍼막 (413), 200 내지 500 nm 두께의 제 3 SiOCH 막 (414), 및 50 내지 200 nm 두께의 제 2 하드 마스크막 (417) 을 형성한다. 이 적층된 절연막 내에, 제 2 Cu 배선 (422) 을 형성하고, 그 위에 제 2 베리어 절연막 (423) 을 30 내지 150 nm 의 두께로 더 형성한다.
상부 층에 대하여 이 공정을 반복적으로 수행하여, 이중 다마신 구조 내에 다층 배선을 형성한다.
단일 다마신 구조와 마찬가지로, 이중 다마신 구조에서도 에칭 스토퍼막을 생략할 수 있다.
다음으로, 도면을 참조하면, 도 7 에 나타낸 다마신 구조의 제조 방법은 다음과 같다.
도 8(a) 내지 9(c) 는 비아 홀 퍼스트법에 따른 다마신 구조의 제조 방법의단계를 나타내는 일련의 단면도이다.
도 10(a) 내지 11(d) 는 미들 퍼스트법에 따른 다마신 구조의 제조 방법의 단계를 나타내는 일련의 단면도이다.
도 12(a) 내지 14(b) 는 트렌치 퍼스트법에 따른 다마신 구조의 제조 방법의 단계를 나타내는 일련의 단면도이다.
도 8(a) 내지 9(c) 를 참조하여, 비아 홀 퍼스트법에 따른 이중 다마신 구조의 제조 방법을 설명한다.
도 3(a) 내지 3(d) 에 나타낸 바와 동일한 방식으로, 제 1 Cu 배선 (510) 을 형성한다. 다음으로, 도 8(a) 에 나타낸 바와 같이, 제 2 SiCHN 막 (511) 을 형성하고, 그 위에 제 2 SiOCH 막 (512), 제 3 SiCHN 막 (513), 제 3 SiOCH 막 (514), 및 제 2 SiO2막 (515) 을 형성하고, 그 위에 반사 방지 코팅막 (516) 을 형성한다. 그 위에 포토레지스트 (517) 를 형성하고, 노광 및 현상을 하여, 비아 홀 (518) 용 레지스트 패턴을 형성한다.
다음으로, 마스크로서 포토레지스트 (517) 를 사용하여, 제 2 SiO2막 (515), 제 3 SiOCH 막 (514), 제 3 SiCHN 막 (513) 및 제 2 SiOCH 막 (512) 상에 에칭을 수행하며, 이 에칭은 제 2 SiCHN 막 (511) 에서 정지한다. 다음으로, 포토레지스트 (517) 를 제거한다 (도 8(b)).
도 8(c) 에 나타낸 바와 같이, 반사 방지 코팅막 (519) 의 코팅을 수행한 후, 이 반사 방지 코팅막 (519) 상에 포토레지스트 (520) 를 형성하고, 다음으로,노광 및 현상을 하여, 제 2 트렌치 배선용 레지스트 패턴 (521) 을 형성한다.
도 8(d) 에 나타낸 바와 같이, 마스크로서 포토레지스트 (520) 를 사용하여, 제 2 SiO2막 (515) 및 제 3 SiOCH 막 (514) 에 에칭을 수행한다. 이 에칭은 제 3 SiCHN 막 (513) 에 의하여 정지된다. 다음으로, 포토레지스트 (520) 를 제거하고, 제 2 SiCHN 막 (511) 및 제 3 SiCHN 막 (513) 을 에칭하기 위하여 또 다른 에치백을 수행한다. 이 에칭은 약간 오버에칭되도록 수행되기 때문에, 제 2 SiOCH 막 (512) 도 에칭에 의해 그 일부가 제거될 수 있다.
도 9(a) 에 나타낸 바와 같이, 다음으로 제 2 Ta/TaN 막 (522) 을 성막시킨 후, 제 2 Cu 막 (523) 을 성막시킨다. 도 9(b) 에 나타낸 바와 같이, CMP 를 수행함으로써, 트렌치 배선이외의 금속을 제거하여, 제 2 Cu 배선 (524) 을 형성한다.
연속하여, 도 9(c) 에 나타낸 바와 같이, 제 4 SiCHN 막 (525) 를 성막시킨다.
다음으로, 도 10(a) 내지 11(d) 를 참조하여, 미들 퍼스트법에 따른 이중 다마신 구조의 제조 방법을 설명한다.
도 3(a) 내지 3(d) 에서 나타낸 바와 동일한 방법으로, 제 1 Cu 배선 (610) 을 형성한다. 다음으로, 그 위에 제 2 SiCH 막 (611) 을 형성하고, 그 위에 제 2 SiOCH 막 (612) 을 더 형성한다. 그 위에, 제 3 SiCH 막 (613) 을 형성한다 (도 10(a)).
도 10(b) 에 나타낸 바와 같이, 제 3 SiCH 막 (613) 상에, 비아 홀용 레지스트 패턴 (615) 으로 패터닝된 포토레지스트 (614) 를 형성한다.
도 10(c) 에 나타낸 바와 같이, 마스크로서 포토레지스트 (614) 를 사용하여, 제 3 SiCH 막 (613) 을 에칭한 후, 애싱 및 유기물 박리를 수행한다. 그 위에, 제 3 SiOCH 막 (616) 및 제 3 SiO2막 (617) 을 형성한다.
다음으로, 도 10(d) 에 나타낸 바와 같이, 포토레지스트 (618) 를 형성하여, 그 내부에 제 2 트렌치 배선용 레지스트 패턴 (619) 을 남긴다.
도 11(a) 에 나타낸 바와 같이, 마스크로서, 우선 포토레지스트 (618) 를 사용하고, 다음으로 에칭이 진행됨에 따라 순차적으로 제 3 SiO2막 (617), 제 3 SiOCH 막 (616) 및 제 3 SiCH 막 (613) 을 사용하여, 제 2 SiOCH 막 (612) 을 형성한다. 이 후, 에치백을 수행하여, 제 2 SiCH 막 (611) 을 에칭한다.
도 11(b) 에 나타낸 바와 같이, 제 2 Ta/TaN 막 (620) 을 성막시킨다. 또한, 제 2 Cu 막 (621) 을 성막시킨다. 다음으로, 도 11(C) 에 나타낸 바와 같이, CMP 에 의하여, 트렌치 배선이외의 금속을 제거하여, 제 2 Cu 배선 (623) 을 형성한 후, 도 11(d) 에 나타낸 바와 같이 제 4 SiCH 막 (622) 을 형성한다.
다음으로, 도 12(a) 내지 14(a) 를 참조하여, 트렌치 퍼스트법에 따른 이중 다마신 구조의 제조 방법을 설명한다.
도 3(a) 내지 3(d) 에 나타낸 바와 동일한 방식으로, 제 1 층 내에 제 1 Cu 배선 (710) 을 형성한다.
다음으로, 도 12(a) 에 나타낸 바와 같이, 제 2 SiCH 막 (711), 제 2 SiOCH 막 (712), 제 3 SiCH 막 (713), 제 3 SiOCH 막 (716) 및 제 1 SiO2막 (717) 을 형성한다. 그 위에, 반사 방지 코팅막 (725) 을 형성하고, 그 위에 포토레지스트 (718) 를 형성하여 제 2 트렌치 배선용 레지스트 패턴 (719) 을 남긴다. 도 12(b) 에 나타낸 바와 같이, 포토레지스트 마스크로, 제 1 SiO2막 (717) 및 제 3 SiOCH 막 (716) 을 에칭하고, 제 3 SiCH 막 (713) 으로 에칭을 정지시키고, 연속하여 포토레지스트를 애싱한 후 유기물 박리에 의하여 제거한다.
도 12(c) 에 나타낸 바와 같이, 전체 표면에 에치백을 수행하여, 제 3 SiCH 막 (713) 을 에칭한다.
다음으로, 도 12(d) 에 나타낸 바와 같이, 포토레지스트 (714) 를 형성하여 그 내부에 비아 홀용 레지스트 패턴 (715) 을 남긴다.
도 13(a) 에 나타낸 바와 같이, 마스크로서 포토레지스트 (714) 를 사용하여, 제 2 SiOCH 막 (712) 을 에칭하고, 제 2 SiCH 막 (711) 으로 에칭을 정지시킨 후, 포토레지스트 (714) 를 애싱하고 유기물 박리에 의하여 제거한다. 다음으로, 도 13(b) 에 나타낸 바와 같이, 전체 표면에 에치백을 수행하여 제 2 SiCH 막 (711) 을 개방시킨다.
도 13(c) 에 나타낸 바와 같이, 제 2 Ta/TaN 막 (720) 을 성막시킨 후, 제 2 Cu 막 (721) 을 성막시킨다. 연속하여, 도 13(d) 에 나타낸 바와 같이 CMP 에 의하여 제 2 Cu 배선 이외의 금속을 제거하고, 그 위에 도 14 에서 나타낸 바와 같이 제 4 SiCH 막 (722) 을 성막시킨다.
상기 실시예 1 및 2 에서, SiCH 및 SiCHN 은 등가적이고, 이 치환은 중대한 문제점을 초래하지 않는다.
(실시예 3)
반도체 장치에서, 베리어 절연막용으로 SiCH 막 및 SiCHN 막 중 어느 하나를 사용한 실시예 3 은 다음과 같다.
도 2 에 나타낸 반도체 장치에서, 절연막 (202, 211, 214 및 223) 용으로 SiCH 막을 사용하였다.
SiCH 의 경우, 내부에 비닐기를 포함하고, 유전율이 3.8 인 SiCH 막을 채용하였다. 제조된 적층 구조에 대하여, 450 ℃ 까지의 온도에서 수행된 내열성 실험은, 심지어 450 ℃ 까지 가열시에도 처리된 비아 홀에서 어떠한 열화도 나타나지 않는 우수한 특성을 나타내었다. 또한, 3MS 를 이용하여 성막시킨 유전율이 4.5 인 SiCH 막을 채용한 반도체 장치에 비하여, 유효 유전율이 10 % 까지 감소하는 것을 알 수 있다.
도 2 에서 나타낸 반도체 장치에서, 제 3 실시형태인 SiCHN 막은 절연막 (202, 211, 214 및 223) 용으로 사용되었다.
이들 SiCHN 막의 경우, 내부에 비닐기를 포함하고, 유전율이 4.2 인 SiCHN 막을 채용하였다. 제조된 적층 구조에 대하여, 450 ℃ 까지의 온도에서 수행된 내열성 실험은, 심지어 450 ℃ 까지 가열시에도 처리된 비아 홀에서 어떠한 열화도 나타내지 않는 우수한 특성을 나타내었다. 또한, 3MS 를 이용하여 성막시킨 유전율이 5 인 SiCH 막을 채용한 반도체 장치에 비하여, 유효 유전율이 10 % 까지 감소하는 것을 알 수 있었다.
본 발명은 저유전율을 갖는 고품질의 SiOCH 막의 제조 방법을 제공한다. 또한, 본 발명은, 반도체 장치 내의 다층 배선에 저유전율 절연막으로서 상기 SiOCH 막을 적용함으로써 배선 신뢰성을 유지하면서도 유효 유전율을 감소시킬 수 있는 반도체 장치 구조를 제공할 수 있다.
본 발명은 각각 저유전율을 갖는 고품질의 SiCH 및 SiCHN 베리어 절연막의 제조 방법을 제공할 수 있다. 또한, 본 발명은, 반도체 장치 내의 다층 배선에 베리어 절연막으로서, 상기 SiOCH 막이나 SiCHN 막을 적용함으로써 배선 신뢰성을 유지하면서도, 유효 유전율을 감소시킬 수 있는 반도체 장치 구조를 제공할 수 있다.
또한, 제조된 막은 우수한 막 특성을 가지며, 막 내의 탄소 함유량은 종래 SiC 막 및 SiCN 막의 탄소 함유량보다 크며, 그 결과, SiCHN 막을 갖는 본 발명은 종래 SiOC 막 또는 SiOCH 막보다 높은 에칭 선택비를 제공할 수 있다.
종래 기술과 본 발명에 따른 SiOCH 막과 SiCHN 막의 에칭 선택비에 대한 각 데이터를 도 21 에 나타내었다. 에칭 가스의 경우, CF계 가스를 채용하였다. 3MS, NH3및 He 로 성막시킨 SiCN 막은 막 내에 탄소 함유량이 작으므로, SiCN 막에 대한 SiOC 막의 에칭 선택비는 8 만큼 작아 충분히 높지 않다. 이와는 대조적으로, TMVS 로 성막시킨 SiCHN 막에 대하여, 얻어진 SiOCH 막의 에칭 선택비는 약 15 로 충분히 높다. 도 22 는 직경이 0.2 μm 인 500,000 개의 비아 홀의 체인의 수율을 나타낸다.
도 22 는 비아 홀 퍼스트법으로 형성된 이중 다마신 배선의 비아 홀의 수율을 나타내는 그래프이다. 3MS 로 형성한 종래 SiCN 막을 사용하는 경우, 비아 홀의 수율은 대략 80 % 였다. 이와는 대조적으로, TMVS로 형성한 SiCHN 막을 사용하는 경우, 얻은 수율은 약 98 % 였다.
여기서는, 비아 홀 퍼스트법에 의해 형성한 이중 다마신 배선의 비아 홀의 수율에 대한 테이터를 나타내었만, 미들 퍼스트법에 의한 이중 다마신 배선에서도 본 발명의 TMVS 에 의해 형성된 SiCH 막이 더 높은 수율을 제공한다.
또한, 도 23 은 트렌치 퍼스트법에 의해 제조된 이중 다마신 배선의 배선 저항을 나타낸다.
본 발명의 TMVS 를 사용한 SiCHN 막 구조 내의 층저항의 변화에 대하여, 본 발명의 효과를 확인할 수 있었다. 또한, 에칭 스토퍼막에 대한 에칭 선택비의 개선에 의하여, 층 저항의 변화가 감소하였다. 도 23 에 나타낸 바와 같이, 종래 3MS 로 성막시킨 SiCHN 막의 에칭 스토퍼막의 경우, 저항은 75 내지 90 Ω에서 변화하지만, 본 발명에 따른 TMVS 로 성막시킨 SiCHN 막의 저항은 약 절반 정도였다.

Claims (88)

  1. 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란 (polyorganosilane) 을 사용하여 형성된, 유기 절연막.
  2. 제 1 항에 있어서,
    상기 폴리유기실란은, 트리메틸비닐실란 (trimethylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsilane), 에틸트리비닐실란 (ethyltrivinylsilane), 테트라비닐실란 (tetravinylsilane), 테트라에틸실란 (tetraethylsilane), 및 트리에틸실란 (triethylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막.
  3. 제 1 항에 있어서,
    상기 폴리유기실란은, 적어도 그 일부에 비닐기 (vinyl group) 를 함유하는, 유기 절연막.
  4. 제 3 항에 있어서,
    상기 적어도 그 일부에 비닐기를 포함하는 폴리유기실란은, 트리메틸비닐실란 (trimethylvinylsilane), 트리에틸비닐실란 (triethylvinylsilane), 디메틸디비닐실란 (dimethyldivinylsilane), 디에틸디비닐실란 (diethyldivinylsilane), 메틸트리비닐실란 (methyltrivinylsilane), 에틸트리비닐실란 (ethyltrivinylsilane), 및 테트라비닐실란 (tetravinylsilane) 으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인,　유기 절연막.
  5. 제 1 항에 있어서,
    C = C 결합을 포함하는, 유기 절연막.
  6. 제 5 항에 있어서,
    비닐기를 포함하는, 유기 절연막.
  7. 제 1 항에 있어서,
    상기 유기 절연막은, SiCH 막, SiCHN 막 및 Si0CH 막으로 구성된 그룹으로부터 선택된 것인, 유기 절연막.
  8. 제 7 항에 있어서,
    상기 SiCH 막은, Si, C 및 H 원소로 구성되고, C/Si 조성비가 0.9 이상인, 유기 절연막.
  9. 제 8 항에 있어서,
    상기 SiCH 막은, 1.4 g/cm3미만의 밀도를 갖는, 유기 절연막.
  10. 제 7 항에 있어서,
    상기 SiCHN 막은, Si, C, H 및 N 원소로 구성되고, C/Si 조성비가 1 이상인, 유기 절연막.
  11. 제 10 항에 있어서,
    상기 SiCHN 막은, 1.6 g/cm3미만의 밀도를 갖는, 유기 절연막.
  12. 제 7 항에 있어서,
    상기 SiOCH 막은 적어도 Si, C, O 및 H 원소로 구성되고, C/Si 조성비가 0.8 이상인, 유기 절연막.
  13. 제 12 항에 있어서,
    상기 SiOCH 막은, 1.2 g/cm3미만의 밀도를 갖는, 유기 절연막.
  14. 플라즈마 CVD (화학 기상 증착) 에 의하여 막을 성막시키고, 원료 가스는 산화제, 불활성 가스, 및 C/Si 비가 적어도 5 이상이고 또한 분자량이 100 이상인 폴리유기실란인, 유기 절연막의 제조 방법.
  15. 제 14 항에 있어서,
    상기 불활성 가스는, 헬륨, 아르곤 및 크세논으로 구성된 그룹으로부터 선택된 것인, 유기 절연막의 제조 방법.
  16. 제 14 항에 있어서,
    상기 산화제는, O2, O3, H2O, CO 및 CO2로 구성된 그룹으로부터 선택된 것인, 유기 절연막의 제조 방법.
  17. 제 14 항에 있어서,
    상기 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  18. 제 14 항에 있어서,
    상기 폴리유기실란은, 적어도 그 일부에 비닐기를 포함하는, 유기 절연막의 제조 방법.
  19. 제 18 항에 있어서,
    상기 적어도 그 일부에 비닐기를 포함하는 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란 및 테트라비닐실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  20. 제 14 항에 있어서,
    상기 유기 절연막은, 적어도 Si, C, H 및 O 원소로 구성된 SiOCH 막인, 유기 절연막의 제조 방법.
  21. 플라즈마 CVD 에 의하여 막을 성막시키고, 원료 가스는 헬륨, 아르곤 및 크세논 중 하나인 불활성 가스와 C/Si 비가 적어도 5 이상이고 또한 분자량이 100 이상인 폴리유기실란인, 유기 절연막의 제조 방법.
  22. 제 21 항에 있어서,
    상기 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  23. 제 21 항에 있어서,
    상기 폴리유기실란은, 적어도 그 일부에 비닐기를 포함하는, 유기 절연막의 제조 방법.
  24. 제 23 항에 있어서,
    상기 적어도 그 일부에 비닐기를 포함하는 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란 및 테트라비닐실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  25. 제 21 항에 있어서,
    상기 유기 절연막은, Si, C 및 H 원소로 구성된 SiCH 막인, 유기 절연막의 제조 방법.
  26. 플라즈마 CVD 에 의하여 막을 성막시키고, 원료 가스는, 질소 함유 가스, 헬륨, 아르곤 및 크세논 중 하나인 불활성 가스와 C/Si 비가 적어도 5 이상이고 또한 분자량이 100 이상인 폴리유기실란인, 유기 절연막의 제조 방법.
  27. 상기 질소 함유 가스는, 암모니아, N2및 히드라진 (hydrazine) 중 하나인, 유기 절연막의 제조 방법.
  28. 제 26 항에 있어서,
    상기 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란, 테트라비닐실란, 테트라에틸실란 및 트리에틸실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  29. 제 26 항에 있어서,
    상기 폴리유기실란은, 적어도 그 일부에 비닐기를 포함하는, 유기 절연막의 제조 방법.
  30. 제 29 항에 있어서,
    상기 적어도 그 일부에 비닐기를 포함하는 폴리유기실란은, 트리메틸비닐실란, 트리에틸비닐실란, 디메틸디비닐실란, 디에틸디비닐실란, 메틸트리비닐실란, 에틸트리비닐실란 및 테트라비닐실란으로 구성된 그룹으로부터 선택된 하나 이상의 폴리유기실란 종인, 유기 절연막의 제조 방법.
  31. 제 26 항에 있어서,
    상기 유기 절연막은, Si, C, H 및 N 원소로 구성된 SiCHN 막인, 유기 절연막의 제조 방법.
  32. 층간 절연막, 에칭 스토퍼막 및 금속에 대한 베리어 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막을 포함하는 반도체 장치에 있어서,
    상기 층간 절연막, 에칭 스토퍼막 또는 금속에 대한 베리어 절연막은 유기 절연막이고,
    상기 유기 절연막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 사용하여 형성되는, 유기 절연막을 포함하는 반도체 장치.
  33. 제 32 항에 있어서,
    트렌치 배선 구조를 포함하는, 유기 절연막을 포함하는 반도체 장치.
  34. 반도체 기판 상에 형성된 제 1 절연막, 상기 제 1 절연막 내에 형성된 제 1 트렌치 배선, 제 2 절연막, 제 3 절연막, 상기 제 3 절연막 내에 형성된 제 2 트렌치 배선, 상기 제 2 절연막 내에 형성되고 상기 제 1 트렌치 배선과 상기 제 2 트렌치 배선을 접속시키는 비아 플러그를 구비하는 트렌치 배선 구조를 갖는 반도체 장치에 있어서,
    적어도, 상기 제 1 절연막, 상기 제 2 절연막 및 상기 제 3 절연막은, 각각 제 7 항에 기재된 SiOCH 막으로 제조되는, 트렌치 배선 구조를 갖는 반도체 장치.
  35. 제 34 항에 있어서,
    상기 제 1 절연막은, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  36. 제 34 항에 있어서,
    상기 제 1 절연막은, 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은, 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  37. 제 34 항에 있어서,
    상기 제 2 절연막은, 베리어 절연막, 제 7 항에 기재된 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 베리어 절연막은 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  38. 제 34 항에 있어서,
    상기 제 2 절연막은 베리어 절연막 및 상기 SiOCH 막으로 제조된 적층 막이며,
    상기 베리어 절연막은 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  39. 제 34 항에 있어서,
    상기 제 2 절연막은 베리어 절연막, 상기 SiOCH 막 및 에칭 스토퍼막으로 제조된 적층 막이며,
    상기 베리어 절연막 및 상기 에칭 스토퍼막 각각은 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  40. 제 34 항에 있어서,
    상기 제 3 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  41. 제 34 항에 있어서,
    상기 제 3 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  42. 제 34 항에 있어서,
    상기 제 2 트렌치 배선의 상부는 베리어 절연막으로 도포되며,
    상기 베리어 절연막은 제 7 항에 기재된 SiCH 막 또는 SiCHN 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  43. 제 36 항, 제 39 항 및 제 41 항 중 어느 하나의 항에 있어서,
    상기 에칭 스토퍼막은 제 7 항에 기재된 SiCH 막 및 SiCHN 막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  44. 제 37 항, 제 38 항, 제 39 항 및 제 42 항 중 어느 하나의 항에 있어서,
    상기 베리어 절연막은 제 7 항에 기재된 SiCH 막 및 SiCHN 막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치.
  45. 제 34 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그 중 하나 이상은 구리 함유 금속으로 형성되는, 트렌치 배선 구조를 갖는 반도체 장치.
  46. 제 45 항에 있어서,
    상기 구리 함유 금속은 Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt,Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함하는, 트렌치 배선 구조를 갖는 반도체 장치.
  47. 제 34 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그는, 각각, Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 의 층들로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속층을 포함하는, 트렌치 배선 구조를 갖는 반도체 장치.
  48. 층간 절연막, 에칭 스토퍼막 및 금속에 대한 베리어 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 층간 절연막, 에칭 스토퍼막 또는 금속에 대한 베리어 절연막은 유기 절연막이고,
    상기 유기 절연막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되며,
    상기 유기 절연막은 SiCH 막, SiCHN 막 및 SiOCH 막으로 구성된 그룹으로부터 선택된 것인, 절연막을 포함하는 반도체 장치의 제조 방법.
  49. 제 48 항에 있어서,
    상기 반도체 장치는 트렌치 배선 구조를 포함하는, 절연막을 포함하는 반도체 장치의 제조 방법.
  50. 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 선택적으로 에칭하여, 제 1 배선 트렌치 패턴을 형성하는 단계;
    상기 제 1 배선 트렌치 패턴을 금속으로 매립하여, 제 1 트렌치 배선을 형성하는 단계;
    제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 선택적으로 에칭하여, 상기 제 1 트렌치 배선의 상부 면에 도달하는 비아 홀을 형성하는 단계;
    상기 비아 홀을 금속으로 매립하여 비아 플러그를 형성하는 단계;
    제 3 절연막을 형성하는 단계;
    상기 제 3 절연막을 선택적으로 에칭하여, 적어도 일부가 상기 비아 플라그의 상부 면에 도달할 수 있는 제 2 배선 트렌치 패턴을 형성하는 단계;
    상기 제 2 배선 트렌치 패턴을 금속으로 매립하여, 제 2 트렌치 배선을 형성하는 단계; 및
    베리어 절연막을 형성하는 단계를 포함하며,
    상기 제 1, 제 2 및 제 3 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막은 SiOCH 막으로 제조되며,
    상기 SiOCH 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  51. 제 50 항에 있어서,
    상기 제 1 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  52. 제 50 항에 있어서,
    상기 제 1 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이고,
    상기 에칭 스토퍼막은 상기 SiCH 막 또는 상기 SiCHN 막이며,
    상기 SiCH 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  53. 제 50 항에 있어서,
    상기 제 2 절연막은 베리어 절연막, 상기 SiOCH 막 및 하드 마스크 막으로 제조된 적층 막이며,
    상기 베리어 절연막은 SiCH 막 또는 SiCHN 막이며,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  54. 제 50 항에 있어서,
    상기 제 3 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  55. 제 50 항에 있어서,
    상기 제 3 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  56. 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 선택적으로 에칭하여, 제 1 배선 트렌치 패턴을 형성하는 단계;
    상기 제 1 배선 트렌치 패턴을 금속으로 매립하여, 제 1 트렌치 배선을 형성하는 단계;
    제 2 절연막 및 제 3 절연막을 형성하는 단계;
    상기 제 2 절연막 및 상기 제 3 절연막을 선택적으로 에칭하여, 상기 제 1 절연막의 상부 면에 도달하는 비아 홀을 형성하는 단계;
    상기 제 3 절연막을 선택적으로 에칭하여, 상기 제 2 절연막의 상부 면에 도달하는 제 2 배선 트렌치를 형성하는 단계;
    상기 비아 홀 및 상기 제 2 배선 트렌치를 금속으로 매립하여, 비아 플러그 및 제 2 트렌치 배선을 형성하는 단계; 및
    제 4 절연막을 형성하는 단계를 포함하며,
    상기 제 1, 제 2 및 제 3 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막은 SiOCH 막으로 제조되고,
    상기 SiOCH 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  57. 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 선택적으로 에칭하여, 제 1 배선 트렌치 패턴을 형성하는 단계;
    상기 제 1 배선 트렌치 패턴을 금속으로 매립하여, 제 1 트렌치 배선을 형성하는 단계;
    제 2 절연막 및 제 3 절연막을 형성하는 단계;
    상기 제 3 절연막을 선택적으로 에칭하여, 상기 제 2 절연막의 상부 면에 도달하는 제 2 배선 트렌치를 형성하는 단계;
    상기 제 2 배선 트렌치의 저부 중 일부를 선택적으로 에칭하여, 상기 제 1 절연막의 상부 면에 도달하는 비아 홀을 형성하는 단계;
    상기 비아 홀 및 상기 제 2 배선 트렌치를 금속으로 매립하여, 비아 플러그 및 제 2 트렌치 배선을 형성하는 단계; 및
    제 4 절연막을 형성하는 단계를 포함하며,
    상기 제 1, 제 2 및 제 3 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막은 SiOCH 막으로 제조되고,
    상기 SiOCH 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  58. 제 56 항에 있어서,
    상기 제 1 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  59. 제 57 항에 있어서,
    상기 제 1 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  60. 제 56 항에 있어서,
    상기 제 1 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  61. 제 57 항에 있어서,
    상기 제 1 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  62. 제 56 항에 있어서,
    상기 제 2 절연막은 베리어 절연막 및 상기 SiOCH 막으로 제조된 적층 막이며,
    상기 베리어 절연막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  63. 제 57 항에 있어서,
    상기 제 2 절연막은 베리어 절연막 및 상기 SiOCH 막으로 제조된 적층 막이며,
    상기 베리어 절연막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  64. 제 56 항에 있어서,
    상기 제 2 절연막은 베리어 절연막, 상기 SiOCH 막 및 에칭 스토퍼막으로 제조된 적층 막이며,
    상기 베리어 절연막 및 상기 에칭 스토퍼막은 각각 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  65. 제 57 항에 있어서,
    상기 제 2 절연막은 베리어 절연막, 상기 SiOCH 막 및 에칭 스토퍼막으로 제조된 적층 막이며,
    상기 베리어 절연막 및 상기 에칭 스토퍼막은 각각 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  66. 제 56 항에 있어서,
    상기 제 3 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  67. 제 57 항에 있어서,
    상기 제 3 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인,트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  68. 제 56 항에 있어서,
    상기 제 3 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  69. 제 57 항에 있어서,
    상기 제 3 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  70. 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 선택적으로 에칭하여, 제 1 배선 트렌치 패턴을 형성하는 단계;
    상기 제 1 배선 트렌치 패턴을 금속으로 매립하여, 제 1 트렌치 배선을 형성하는 단계;
    제 2 절연막을 형성하는 단계;
    에칭 스토퍼막을 형성하는 단계;
    상기 에칭 스토퍼막에 선택적으로 개구를 형성하는 단계;
    제 3 절연막을 형성하는 단계;
    상기 제 3 절연막을 선택적으로 에칭하여, 상기 제 2 절연막의 상부 면에 도달하는 제 2 배선 트렌치를 형성하고, 동시에, 상기 개구를 통하여 상기 제 1 배선의 상부에 도달하는 비아 홀을 형성하는 단계;
    상기 비아 홀 및 상기 제 2 배선 트렌치를 금속으로 매립하여, 비아 플러그 및 제 2 트렌치 배선을 형성하는 단계; 및
    제 4 절연막을 형성하는 단계를 포함하며,
    상기 제 1, 제 2 및 제 3 절연막으로 구성된 그룹으로부터 선택된 하나 이상의 절연막은 SiOCH 막으로 제조되고, 상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막으로 제조되며,
    상기 SiOCH 막, 상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  71. 제 70 항에 있어서,
    상기 제 1 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  72. 제 70 항에 있어서,
    상기 제 1 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  73. 제 70 항에 있어서,
    상기 제 2 절연막은 베리어 절연막 및 상기 SiOCH 막으로 제조된 적층 막이며,
    상기 베리어 절연막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서 C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  74. 제 70 항에 있어서,
    상기 제 3 절연막은 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막인, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  75. 제 70 항에 있어서,
    상기 제 3 절연막은 에칭 스토퍼막, 상기 SiOCH 막 및 하드 마스크막으로 제조된 적층 막이며,
    상기 에칭 스토퍼막은 SiCH 막 또는 SiCHN 막이고,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  76. 제 70 항에 있어서,
    상기 베리어 절연막은 SiCH 막 또는 SiCHN 막이며,
    상기 SiCH 막 및 상기 SiCHN 막은, 원료로서, C/Si 비가 적어도 5 이상이고, 또한, 분자량이 100 이상인 폴리유기실란을 이용하여 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  77. 제 50 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그 중 하나 이상은 구리 함유 금속으로 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  78. 제 50 항에 있어서,
    상기 구리 함유 금속은, Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt, Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  79. 제 50 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그는, 각각, Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 으로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속층을 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  80. 제 56 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그 중 하나 이상은 구리 함유 금속으로 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  81. 제 56 항에 있어서,
    상기 구리 함유 금속은, Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt, Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  82. 제 57 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그는, 각각, Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 으로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속 층을 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  83. 제 57 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그 중 하나 이상은, 구리 함유 금속으로 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  84. 제 57 항에 있어서,
    상기 구리 함유 금속은, Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt, Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  85. 제 57 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그는, 각각, Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 으로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속 층을 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  86. 제 64 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그 중 하나 이상은 구리 함유 금속으로 형성되는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  87. 제 64 항에 있어서,
    상기 구리 함유 금속은, Si, Al, Ag, W, Mg, Be, Zn, Pd, Cd, Au, Hg, Pt, Zr, Ti, Sn, Ni 및 Fe 로 구성된 그룹으로부터 선택된 하나 이상의 금속을 더 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
  88. 제 64 항에 있어서,
    상기 트렌치 배선 및 상기 비아 플러그는 각각, Ti, TiN, TiSiN, Ta, TaN 및 TaSiN 으로 구성된 그룹으로부터 선택된 하나 이상의 베리어 금속 층을 포함하는, 트렌치 배선 구조를 갖는 반도체 장치의 제조 방법.
KR1020040002722A 2003-01-14 2004-01-14 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법 Expired - Fee Related KR100649917B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003006285A JP3898133B2 (ja) 2003-01-14 2003-01-14 ＳｉＣＨＮ膜の成膜方法。
JPJP-P-2003-00006285 2003-01-14

Publications (2)

Publication Number Publication Date
KR20040065187A true KR20040065187A (ko) 2004-07-21
KR100649917B1 KR100649917B1 (ko) 2006-11-27

Family

ID=32767202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040002722A Expired - Fee Related KR100649917B1 (ko) 2003-01-14 2004-01-14 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US20040152334A1 (ko)
JP (1) JP3898133B2 (ko)
KR (1) KR100649917B1 (ko)
CN (1) CN1518075B (ko)
TW (1) TWI269373B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091133B2 (en) * 2003-01-27 2006-08-15 Asm Japan K.K. Two-step formation of etch stop layer
US7148154B2 (en) * 2003-08-20 2006-12-12 Asm Japan K.K. Method of forming silicon-containing insulation film having low dielectric constant and low film stress
JP4479190B2 (ja) * 2003-08-22 2010-06-09 東ソー株式会社 アルケニル基含有有機シラン化合物を含んでなる絶縁膜用材料、それを用いた絶縁膜および半導体デバイス
US7834459B2 (en) * 2004-10-26 2010-11-16 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
WO2006088015A1 (ja) * 2005-02-18 2006-08-24 Nec Corporation 有機シリコン系膜の形成方法、当該有機シリコン系膜を有する半導体装置及びその製造方法
JP4489618B2 (ja) 2005-03-14 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7393460B2 (en) * 2005-03-29 2008-07-01 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
JP2006294671A (ja) * 2005-04-06 2006-10-26 Mitsui Chemicals Inc 低誘電率炭化珪素膜の製造方法
US7790630B2 (en) * 2005-04-12 2010-09-07 Intel Corporation Silicon-doped carbon dielectrics
JP4167672B2 (ja) * 2005-04-20 2008-10-15 シャープ株式会社 半導体装置の製造方法
JP2007019188A (ja) 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2007048811A (ja) * 2005-08-08 2007-02-22 Asm Japan Kk 半導体装置の配線層間絶縁膜及びその製造方法
FR2891554B1 (fr) * 2005-10-03 2008-01-11 Hef Soc Par Actions Simplifiee Revetement anti-corrosion a base de silicium, de carbone, d'hydrogene et d'azote.
JP4837370B2 (ja) * 2005-12-05 2011-12-14 東京エレクトロン株式会社 成膜方法
JP4485466B2 (ja) * 2005-12-27 2010-06-23 株式会社神戸製鋼所 半導体装置の配線用金属薄膜及び半導体装置用配線
JP2007208069A (ja) * 2006-02-02 2007-08-16 Elpida Memory Inc 半導体装置及びその製造方法
JP2008074963A (ja) * 2006-09-21 2008-04-03 Fujifilm Corp 組成物、膜、およびその製造方法
JP5218412B2 (ja) * 2007-09-10 2013-06-26 富士通株式会社 ケイ素含有被膜の製造方法、ケイ素含有被膜および半導体装置
JP2009088269A (ja) 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
US7964442B2 (en) * 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
JP5424551B2 (ja) * 2007-11-07 2014-02-26 ローム株式会社 半導体装置
JP2010003894A (ja) * 2008-06-20 2010-01-07 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP5554951B2 (ja) 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5332442B2 (ja) * 2008-09-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP5470969B2 (ja) 2009-03-30 2014-04-16 株式会社マテリアルデザインファクトリ− ガスバリアフィルム、それを含む電子デバイス、ガスバリア袋、およびガスバリアフィルムの製造方法
JP5671253B2 (ja) * 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101692389B1 (ko) 2010-06-15 2017-01-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8610280B2 (en) * 2011-09-16 2013-12-17 Micron Technology, Inc. Platinum-containing constructions, and methods of forming platinum-containing constructions
TWI576242B (zh) * 2011-12-28 2017-04-01 Kirin Brewery Gas barrier plastic molded body and manufacturing method thereof
TW201403711A (zh) * 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
JP6711673B2 (ja) * 2016-04-06 2020-06-17 キヤノン株式会社 光電変換装置、光電変換装置の製造方法及び撮像システム
WO2018017684A1 (en) * 2016-07-19 2018-01-25 Applied Materials, Inc. Deposition of flowable silicon-containing films
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10937892B2 (en) 2018-09-11 2021-03-02 International Business Machines Corporation Nano multilayer carbon-rich low-k spacer
CN109817572A (zh) * 2019-01-22 2019-05-28 上海华虹宏力半导体制造有限公司 一种刻蚀方法及大马士革结构的制作方法
CN114174553A (zh) * 2019-06-21 2022-03-11 弗萨姆材料美国有限责任公司 组合物和使用该组合物沉积含硅膜的方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211239A (en) 1981-06-22 1982-12-25 Nippon Telegr & Teleph Corp <Ntt> Formation of insulating film
EP0295401A3 (de) * 1987-04-30 1990-03-21 Wacker-Chemie Gmbh Verfahren zur Polymerisation von polaren Verbindungen
FR2703040B1 (fr) * 1993-03-23 1995-05-12 Atochem Elf Sa Procédé de préparation de poudre pour céramique en nitrure et/ou carbure métallique et/ou métalloïdique par pyrolyse-flash et la poudre ainsi obtenue.
JPH0782379A (ja) 1993-07-21 1995-03-28 Toray Dow Corning Silicone Co Ltd 有機ケイ素重合体の製造方法
JP2718620B2 (ja) * 1993-09-01 1998-02-25 東芝シリコーン株式会社 ポリオルガノシランの製造方法
KR100463858B1 (ko) 1996-08-29 2005-02-28 마츠시타 덴끼 산교 가부시키가이샤 층간절연막의형성방법
JP3538159B2 (ja) 1996-08-29 2004-06-14 松下電器産業株式会社 層間絶縁膜の形成方法
JP3226479B2 (ja) 1996-08-29 2001-11-05 松下電器産業株式会社 層間絶縁膜の形成方法
US6162743A (en) * 1998-02-10 2000-12-19 Chu; Cheng-Jye Low dielectric constant film and method thereof
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6159871A (en) * 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
EP1035183B1 (en) * 1998-09-25 2009-11-25 JGC Catalysts and Chemicals Ltd. Coating fluid for forming low-permittivity silica-based coating film and substrate with low-permittivity coating film
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects
JP4207335B2 (ja) * 1999-10-26 2009-01-14 ソニー株式会社 記録装置、記録再生システム
FR2802336B1 (fr) * 1999-12-13 2002-03-01 St Microelectronics Sa Structure d'interconnexions de type damascene et son procede de realisation
JP3365554B2 (ja) * 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
US6784485B1 (en) * 2000-02-11 2004-08-31 International Business Machines Corporation Diffusion barrier layer and semiconductor device containing same
US6426249B1 (en) * 2000-03-16 2002-07-30 International Business Machines Corporation Buried metal dual damascene plate capacitor
JP2001274153A (ja) 2000-03-24 2001-10-05 Hitachi Kokusai Electric Inc 絶縁膜の製造方法
US6528180B1 (en) 2000-05-23 2003-03-04 Applied Materials, Inc. Liner materials
AU2001278749A1 (en) 2000-08-18 2002-03-04 Tokyo Electron Limited Low-dielectric silicon nitride film and method of forming the same, semiconductor device and fabrication process thereof
JP2002083870A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
JP2001127159A (ja) 2000-09-22 2001-05-11 Nec Corp 半導体装置の製造方法
JP2002118169A (ja) 2000-10-12 2002-04-19 Nec Corp 半導体装置およびその製造方法
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
JP3545364B2 (ja) * 2000-12-19 2004-07-21 キヤノン販売株式会社 半導体装置及びその製造方法
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US6797652B1 (en) * 2002-03-15 2004-09-28 Advanced Micro Devices, Inc. Copper damascene with low-k capping layer and improved electromigration reliability
US6764774B2 (en) * 2002-06-19 2004-07-20 International Business Machines Corporation Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same
EP1539451A2 (en) * 2002-08-20 2005-06-15 The Regents of the University of Colorado Polymer derived ceramic materials
JP3692109B2 (ja) * 2002-10-24 2005-09-07 株式会社東芝 半導体装置の製造方法
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US7404990B2 (en) * 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US6939800B1 (en) * 2002-12-16 2005-09-06 Lsi Logic Corporation Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
US20040124420A1 (en) * 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer

Also Published As

Publication number Publication date
TWI269373B (en) 2006-12-21
US7763979B2 (en) 2010-07-27
CN1518075B (zh) 2010-05-26
US20040152334A1 (en) 2004-08-05
CN1518075A (zh) 2004-08-04
JP2004221275A (ja) 2004-08-05
KR100649917B1 (ko) 2006-11-27
JP3898133B2 (ja) 2007-03-28
TW200425287A (en) 2004-11-16
US20070246804A1 (en) 2007-10-25

Similar Documents

Publication Publication Date Title
KR100649917B1 (ko) 유기 절연막 및 그 제조 방법과, 유기 절연막을 이용한반도체 장치 및 그 제조 방법
KR100652243B1 (ko) 반도체장치 및 그 제조방법
JP4425432B2 (ja) 半導体装置の製造方法
US8927442B1 (en) SiCOH hardmask with graded transition layers
CN102237272B (zh) 半导体装置和半导体装置制造方法
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US6475929B1 (en) Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant
JP3193335B2 (ja) 半導体装置の製造方法
JP2001338978A (ja) 半導体装置及びその製造方法
US7960279B2 (en) Semiconductor device and manufacturing method therefor
US20040201108A1 (en) Semiconductor device and method for manufacturing the same
JP2007281114A (ja) 半導体装置の製造方法および半導体装置
JP2010511299A (ja) 二重ライナ・キャッピング層の相互接続構造の半導体デバイス及びその製造方法
US20020119677A1 (en) Semiconductor device manufacturing method
US20080188074A1 (en) Peeling-free porous capping material
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2004214566A (ja) 半導体装置の製造方法および半導体装置
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
US7510959B2 (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
JP4312785B2 (ja) 半導体装置
JP2002151511A (ja) ＬｏｗＫ誘電絶縁体及び半導体回路構造の形成方法
JPH11233630A (ja) 半導体装置の製造方法およびこれを用いた半導体装置
JP2004128050A (ja) 半導体装置およびその製造方法
JP2003133411A (ja) 半導体装置およびその製造方法
JPWO2004105123A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040114

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060210

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060824

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20061120

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20061120

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20091110

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20101118

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20111028

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20121114

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20131031

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20141103

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20151016

Start annual number: 10

End annual number: 10

PC1903 Unpaid annual fee