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KR20110136273A - 수직형 반도체 소자의 제조 방법 - Google Patents

수직형 반도체 소자의 제조 방법 Download PDF

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KR20110136273A
KR20110136273A KR1020100056152A KR20100056152A KR20110136273A KR 20110136273 A KR20110136273 A KR 20110136273A KR 1020100056152 A KR1020100056152 A KR 1020100056152A KR 20100056152 A KR20100056152 A KR 20100056152A KR 20110136273 A KR20110136273 A KR 20110136273A
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KR
South Korea
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film
interlayer insulating
sacrificial
pattern
patterns
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Withdrawn
Application number
KR1020100056152A
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English (en)
Inventor
김진균
이보영
황기현
홍은기
최종완
Original Assignee
삼성전자주식회사
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Publication date
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Priority to CN201110166792A priority patent/CN102280412A/zh
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Abstract

수직형 반도체 소자를 형성하기 위하여, 기판 상에 B 및 N을 포함하는 희생막과, 상기 희생막들과 식각 선택비를 갖는 층간 절연막을 교번하여 반복 적층한다. 상기 층간 절연막들 및 희생막들을 관통하여 기판과 접촉하는 반도체 패턴을 형성한다. 상기 희생막들 및 층간 절연막들의 일부를 식각하여, 상기 반도체 패턴의 표면과 접촉되는 희생막 패턴 및 층간 절연막 패턴을 형성한다. 상, 하부에 배치된 상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거한다. 또한, 상기 그루부 내부에 각각 게이트 구조물을 형성한다. 이로써, 고성능을 갖는 수직형 반도체 소자를 형성할 수 있다.

Description

수직형 반도체 소자의 제조 방법{Method of manufacturing a vertical type semiconductor device}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 기판에 대해 수직한 방향으로 채널이 형성되는 셀들을 포함하는 비휘발성 메모리 및 그 제조 방법에 관한 것이다.
최근에는 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 셀들이 적층된 구조를 형성하기 위하여, 희생막 및 절연막들을 다층으로 적층시키는 기술이 요구되고 있다. 그러나, 상기 희생막 및 절연막들을 다층으로 적층시키고 계속하여 후속 공정들을 진행하면, 상기 적층된 막들이 계속 스트레스를 받게되어 막들이 휘거나, 크랙 발생 또는 막이 리프팅되는 등의 문제가 생기게 된다. 이로인해, 다층으로 셀들이 적층된 수직형 반도체 소자는 높은 신뢰성을 갖기가 어렵다.
본 발명의 목적은 높은 신뢰성을 갖고, 안정된 구조의 수직형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 높은 신뢰성을 갖고 안정된 구조의 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 표면으로부터 돌출되는 반도체 패턴이 구비된다. 상기 반도체 패턴의 표면과 접촉되어 상기 반도체 패턴 측방으로 돌출되고, 제1 그루부가 생성되도록 복수의 층으로 배치되고, 기판으로부터 수직한 방향으로의 상기 제1 그루부의 최대 폭 및 최소 폭이 10％이내의 차이를 갖는 층간 절연막 패턴들이 구비된다. 상기 층간 절연막 패턴들 사이의 제1 그루부 내부에 각각 배치된 게이트 구조물들이 구비된다.
본 발명의 일 실시예에서, 상기 게이트 구조물은 금속을 포함하는 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 구조물은 상기 제1 그루부의 저면 및 상기 층간 절연막 표면을 따라 형성된 터널 절연막, 전하 저장막 및 블로킹 유전막을 포함한다. 또한, 상기 블로킹 유전막 상에 형성된, 상기 터널 절연막, 전하 저장막 및 블로킹 유전막들이 형성되어 상기 제1 그루부보다 좁은 폭을 갖는 제2 그루부의 내부를 채우는 게이트 전극을 포함한다.
본 발명의 일 실시예에서, 상기 게이트 전극이 채워지기 위한 제2 그루부에서 상기 기판과 수직한 방향으로 최대 폭 및 최소 폭은 50％이내의 차이를 가질 수 있다.
본 발명의 일 실시예에서, 상기 층간 절연막 패턴은 실리콘 산화물, SiOC 및 SiOF로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 B 및 N을 포함하는 희생막과, 상기 희생막들과 식각 선택비를 갖는 층간 절연막을 교번하여 반복 적층한다. 상기 층간 절연막들 및 희생막들을 관통하여 기판과 접촉하는 반도체 패턴을 형성한다. 상기 반도체 패턴 사이에 위치하는 희생막들 및 층간 절연막들의 일부를 식각하여, 상기 반도체 패턴의 표면과 접촉되는 희생막 패턴 및 층간 절연막 패턴을 형성한다. 상, 하부에 배치된 상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거한다. 또한, 상기 그루부 내부에 각각 게이트 구조물들을 형성한다.
본 발명의 일 실시예에서, 상기 희생막은 BN막, c-BN막, SiBN막, SiBCN, 산소가 포함된 BN, 산소가 포함된 SiBN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 희생막을 형성하는 공정에서 사용되는 소오스 가스는 BCl3 및 NH3를 포함하고, 분위기 가스는 Ar를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 희생막은 300 내지 800도의 온도에서 증착할 수 있다.
본 발명의 일 실시예에서, 상기 희생막은 PE-CVD, 열적 CVD 및 원자층 적층공정으로 이루어지는 군에서 선택된 어느 하나의 방법으로 증착할 수 있다.
본 발명의 일 실시예에서, 상기 층간 절연막은 실리콘 산화물, SiOC 및 SiOF로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 층간 절연막 패턴 사이의 상기 그루부의 최대 폭 및 최소 폭은 10％이내의 차이를 갖도록 하면서, 상기 희생막 패턴을 제거할 수 있다.
본 발명의 일 실시예에서, 상기 트랜지스터를 형성하기 위하여, 상기 그루부의 저면 및 상기 층간 절연막 표면을 따라 터널 절연막, 전하 저장막 및 블로킹 유전막을 형성한다. 상기 블로킹 유전막 상에 상기 그루부 내부를 채우도록 금속막을 형성한다. 또한, 상기 그루부 내부에만 금속이 남아있도록 상기 금속막의 일부를 제거하여 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 희생막 패턴은 인산 또는 황산을 이용하여 제거할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴을 형성하기 위하여, 상기 층간 절연막들 및 희생막들의 일부를 식각하여 기판 표면을 노출하는 개구부를 형성한다. 상기 개구부 내부를 채우는 반도체막을 형성한다. 또한, 상기 반도체막을 연마하여 상기 개구부 내부에 반도체 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 반도체 패턴을 형성하기 위하여, 상기 층간 절연막들 및 희생막들의 일부를 식각하여 기판 표면을 노출하는 개구부를 형성한다. 상기 개구부 내부 표면을 따라 반도체막을 형성한다. 상기 반도체막이 형성된 개구부 내부를 채우는 절연막을 형성한다. 상기 반도체막 및 절연막을 연마하여 상기 개구부 내부에 반도체 패턴 및 절연막 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 희생막을 형성하기 위한 소오스 가스에 포함되는 BCl3 의 유량을 조절하여 상기 희생막의 식각율을 조절할 수 있다.
본 발명의 일 실시예에서, 상기 희생막을 형성하는 공정에서 사용되는 소오스 가스는 실리콘 소오스 가스를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 희생막을 형성하는 공정에서 산소 또는 탄소 가스를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패턴과 인접하는 층간 절연막 패턴 부위는 상기 증착 상태의 층간 절연막의 95％ 이상의 두께를 갖도록 하면서, 상기 희생막 패턴을 제거할 수 있다.
설명한 것과 같이, 본 발명에 따른 수직형 반도체 소자는 열적 스트레스가 작을 뿐 아니라 열에 의한 막의 스트레스 변화가 작은 물질을 희생막 및 층간 절연막으로 사용하여 형성된다. 그러므로, 수직형 반도체 소자의 제조 시에 스트레스의 영향으로 발생되는 막의 리프팅이나 크랙 및 막의 휨과 같은 불량이 감소된다. 이에 더하여, 희생막 및 층간 절연막 간의 식각 선택비가 매우 높으므로, 각 층의 층간 절연막 패턴의 단부의 프로파일이 양호해지며, 이로인해 각 층 층간 절연막 패턴 사이의 그루부 내에 증착하여야 할 금속의 양이 감소되어 게이트를 저비용으로 용이하게 형성할 수 있다. 따라서, 수직형 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 3a는 도 2에 도시된 수직형 비휘발성 메모리 소자의 셀을 나타내는 사시도이다.
도 3b는 도 2에 도시된 수직형 비휘발성 메모리 소자의 셀의 A 부분을 나타내는 사시도이다.
도 4는 층간 절연막 패턴 부위를 확대 도시한 단면도이다.
도 5a 내지 도 5i는 도 1 내지 3에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 층간 절연막 패턴의 형상에 따른 제2 그루부의 폭을 비교하기 위하여, 층간 절연막 패턴 부위를 확대 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 8은 도 6에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 10a는 도 9에 도시된 수직형 비휘발성 메모리 소자의 셀을 나타내는 사시도이다.
도 10b는 도 9에 도시된 수직형 비휘발성 메모리 소자의 셀의 일부를 나타내는 사시도이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도 및 사시도들이다.
도 12는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 13a 내지 도 13e는 도 12에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도 및 사시도들이다.
도 14는 식각액들에 대한 막들의 식각율을 나타낸 그래프이다.
도 15는 SiBN막의 식각율을 나타낸 그래프이다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도 17은 또 다른 실시예를 도시한 것이다.
도 18은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 1을 참조하면, 수직형 비휘발성 메모리 소자(10)는 기판 표면에 대해 수직한 방향으로 메모리 셀들이 적층된 구조의 셀 스트링을 갖는다. 셀 스트링은 셀 트랜지스터들 및 선택 트랜지스터들을 포함하며, 이들이 직렬 연결된 구조를 갖는다.
각 셀 트랜지스터들은 터널 절연막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 포함한다. 상기 콘트롤 게이트 전극은 워드 라인(W/L0~W/L3)으로도 기능한다. 또한, 상기 각 셀 트랜지스터들은 기판 표면에 대해 수직한 방향으로 직렬 연결된 형상을 갖는다. 상기 각 셀 트랜지스터들의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트 전극은 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)으로 제공될 수 있다. 도시하지는 않았지만, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 각각 2개 이상을 직렬 연결하여 배치시킬 수도 있다. 또한, 그라운드 선택 트랜지스터와 연결되어 공통 소오스 라인이 구비된다.
동일한 층에 형성된 워드 라인들은 모두 전기적으로 연결되어 있을 수 있다.
도 1에 도시된 회로는 기판 상에 도 2, 도 3a 및 도 3b에 도시된 것과 같이 구현된다. 이하의 설명에서, 워드 라인의 연장 방향은 제1 방향(Y 방향)이라 하고, 비트 라인의 연장 방향은 제2 방향(X 방향)이라 한다. 또한, 기판 표면으로부터 수직한 방향을 제3 방향(Z 방향)이라 한다.
도 2는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다. 도 3a는 도 2에 도시된 수직형 비휘발성 메모리 소자의 셀을 나타내는 사시도이다. 도 3b는 도 2에 도시된 수직형 비휘발성 메모리 소자의 셀의 A 부분을 나타내는 사시도이다.
본 실시예에서는 하나의 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터와, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터 사이에 2개의 셀 트랜지스터가 구비되는 구조이다. 그러나, 이와는 달리, 상기 선택 트랜지스터 및 셀 트랜지스터는 더 많아질 수도 있다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 반도체 패턴(112)을 구비한다. 반도체 패턴(112)은 단결정 실리콘 또는 폴리실리콘으로 이루어질 수 있다. 본 실시예에서 반도체 패턴(112)은 폴리실리콘으로 이루어진다.
도시된 것과 같이, 반도체 패턴(112)은 속이 마커로니 형상 또는 실린더 형상을 가질 수 있다. 상기 반도체 패턴(112)이 마커로니 또는 실린더 형상을 갖는 경우, 채널 부위의 깊이가 감소되어, 트랜지스터들의 동작 속도가 빠르다. 상기 반도체 패턴(112)은 P형 불순물이 도핑되어 있을 수 있다. 상기 반도체 패턴(112)의 내부를 채우는 형상을 갖는 내부 절연막 패턴(114)이 구비된다.
기판(100) 표면으로부터 돌출된 하나의 반도체 패턴(112)에는 하나의 셀 스트링을 이루는 셀 트랜지스터들이 형성되며, 상기 각 셀 트랜지스터들은 기판 표면과 수직한 방향인 제3 방향으로 직렬 연결될 수 있다. 또한, 상기 셀 트랜지스터들의 상기 제3 방향으로의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 각각 구비된다. 일 예로, 최 하부의 트랜지스터가 그라운드 선택 트랜지스터(T1)로 제공되고, 최상부의 트랜지스터가 스트링 선택 트랜지스터(T2)로 제공될 수 있다. 본 실시예에서, 상기 그라운드 선택 트랜지스터(T1) 및 스트링 선택 트랜지스터(T2)는 상기 셀 트랜지스터와 동일한 구성을 가지므로 이에 대해 별도로 설명하지 않는다. 다만, 상기 그라운드 선택 트랜지스터(T1) 및 스트링 선택 트랜지스터(T2)는, 셀 트랜지스터의 터널 절연막(124), 전하 저장막(126) 및 블록킹 유전막(128)의 적층 구조가 게이트 절연막으로 제공되고, 콘트롤 게이트 전극(132a, 132d)이 게이트 전극으로 제공된다.
기판(100) 표면과 수직한 방향인 상기 제3 방향으로 적층되어 있는 셀 게이트 전극들 사이에는 각 셀 게이트들을 절연시키기 위한 층간 절연막 패턴들(105a~105d)이 구비된다. 상기 층간 절연막 패턴들(105a~105d)은 상기 반도체 패턴(112)들의 외측벽을 둘러싸면서 제1 방향으로 연장되는 형상을 갖는다.
즉, 상기 층간 절연막 패턴들(105a-105d)은 일 측면이 상기 반도체 패턴(112)의 외측벽 부위와 접촉되는 형상을 갖는다. 상기 층간 절연막 패턴들(105a-105d)은 상기 반도체 패턴(112)의 외측벽 부위로부터 측방으로 돌출된 형상을 가지면서 각 층별로 서로 평행하게 배치된다. 상기 층간 절연막 패턴들(105a-105d)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 층간 절연막 패턴들(105a-105d)은 상기 제3 방향으로 서로 이격된 형상을 갖는다. 따라서, 상, 하부의 층간 절연막 패턴들(105a~105d) 사이에는 반도체 패턴(112)을 노출하는 그루부가 생성되고, 상기 그루부 내에는 게이트 구조물이 구비된다.
본 실시예의 경우, 상기 층간 절연막 패턴들(105a~105d)의 외벽 모서리 부위가 거의 수직에 가깝다. 즉, 상기 층간 절연막 패턴(105a~105d)에서, 외벽 모서리의 라운드된 부위의 길이가 매우 짧다. 구체적으로, 상기 층간 절연막 패턴(105a~105d)의 상부면과 측벽이 만나는 부위에서의 경사면이 거의 생성되지 않거나 또는 경사면의 길이가 매우 짧다. 따라서, 상기 층간 절연막 패턴(105a~105d)의 상, 하부면의 평탄면의 길이와, 상기 층간 절연막 패턴(105a~105d)에서 반도체 패턴(112)과 접촉되지 않는 측벽의 평탄면의 길이가 더 증가된다.
도 4는 층간 절연막 패턴 부위를 확대 도시한 단면도이다.
도 4에 도시된 것과 같이, 상기 층간 절연막 패턴(105a~105d)의 모서리의 상기 라운드된 부위(B)에서 상기 제1 그루부(122)의 내부 폭(d1)은 상기 제1 그루부(122)의 다른 부위의 내부 폭(d2)에 비해 더 커지게 된다. 그러나, 본 실시예의 경우, 상기 층간 절연막 패턴(105a~105d)의 모서리 부위가 수직에 가까우므로, 상기 제1 그루부(122)의 내의 위치에 따라 상기 제1 그루부(122)의 내부 폭이 크게 차이가 나지 않는다. 구체적으로, 상기 제1 그루부(122)의 최대 폭(d1) 및 최소 폭(d2)은 10％이내의 차이를 갖는다.
이에 더하여, 상기 층간 절연막 패턴(105a~105d)은 증착 상태의 층간 절연막 두께의 95％ 이상의 두께를 갖는다. 이는, 상기 층간 절연막 패턴들(105a~105d)이 공정들을 진행하면서 손상되거나 제거되는 것을 억제함으로써, 상기 층간 절연막 패턴(105a~105d)의 두께가 증착 상태의 95％ 이상이 남아있게 되는 것이다.
다시, 도 2 내지 3b를 참조하면, 상기 제1 그루부(122)에 의해 노출된 반도체 패턴(112)들의 외부 측벽에는 터널 절연막(124)이 구비된다. 터널 절연막(124)은 상기 제1 그루부에 의해 노출되는 반도체 패턴(112)의 외부 측벽 및 상, 하부 층간 절연막 패턴(105a~105d)의 표면을 따라 증착된 형상을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 터널 절연막(124)은 각 층별로 서로 연결된 형상을 가질 수도 있다. 그러나, 이와는 다른 예로, 도시하지는 않았지만, 상기 터널 절연막(124)은 각 층별로 끊어진 형상을 가질 수 있다.
상기 터널 절연막(124) 상에는 전하 저장막(126)이 구비된다. 상기 전하 저장막(126)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 상기 전하 저장막(126)은 각 층별로 끊어진 형상을 갖거나 또는 각 층별로 서로 연결된 형상을 가질 수도 있다.
상기 전하 저장막(126) 상에는 블로킹 유전막(128)이 구비된다. 상기 블로킹 유전막(128)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다.
도 4를 참조하면, 상기 터널 절연막(124), 전하 저장막(126), 블로킹 유전막(128)이 구비된 상태의 제2 그루브(122a)는 상기 제1 그루부(122)보다 좁은 폭을 갖는다. 상기 제2 그루부(122a)의 최대 폭(d3) 및 최소 폭(d4)은 50％ 이내의 차이를 갖는다.
다시, 도 2 내지 3b를 참조하면, 상기 블로킹 유전막(128) 상에는 각 층별로 분리된 콘트롤 게이트 전극들(132a~132d)이 구비된다. 콘트롤 게이트 전극(132a~132d)은 워드 라인으로도 제공된다. 도시되지는 않았지만, 동일한 층의 콘트롤 게이트 전극들(132a~132d)은 플러그들과 접속되어 모두 전기적으로 연결될 수 있다.
상기 콘트롤 게이트 전극(132a~132d)은 상기 제2 그루부 내부를 채우면서, 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(132a~132d)은 상기 반도체 패턴(112)을 둘러싸면서 연장된다. 또한, 서로 다른 층에 위치하는 콘트롤 게이트 전극(132a~132d)은 서로 전기적으로 연결되지 않는다. 상기 콘트롤 게이트 전극(132a~132d)은 금속을 포함할 수 있다. 상기 콘트롤 게이트 전극(132a~132d)이 금속을 포함함으로써 저저항을 가질 수 있고, 상기 콘트롤 게이트 전극(132a~132d)의 두께를 낮출 수 있다. 이로인해, 반도체 소자의 전체 구조물의 높이를 감소시킬 수 있다.
상기 콘트롤 게이트 전극(132a~132d) 및 제1 층간 절연막 패턴들(105a~105d)의 적층 구조들 사이의 제2 방향으로의 갭 내에는 제1 절연막 패턴(140)이 구비된다. 본 실시예에서, 제1 절연막 패턴(140)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 절연막 패턴(140) 아래의 기판(100)에는 공통 소오스 라인으로 사용되는 불순물 영역(136)이 구비된다. 일 예로, 상기 불순물 영역(136)에는 N형 불순물이 도핑되어 있을 수 있다. 또한, 상기 불순물 영역(136)의 상부면에는 금속 실리사이드 패턴(138)이 구비될 수 있다.
상기 반도체 패턴들(112), 내부 절연막 패턴(114), 제1 절연막 패턴(140) 및 층간 절연막 패턴(105d) 상부면을 덮는 상부 층간 절연막(142)이 구비된다. 상기 상부 층간 절연막(142)을 관통하여 상기 반도체 패턴(112) 상부면과 전기적으로 연결되는 비트 라인 콘택(144)이 구비된다. 또한, 상기 비트 라인 콘택(144)과 접촉하는 비트 라인(146)이 구비된다. 상기 비트 라인(146)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
도 5a 내지 도 5i는 도 2에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102)은 기판을 열산화시켜 형성할 수 있다. 상기 패드 절연막(102)은 희생막(104)이 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있다. 상기 패드 절연막(102) 상에 희생막들(104) 및 층간 절연막들(106)을 기판 표면과 수직한 방향으로 반복하여 적층한다. 즉, 패드 절연막(102) 상에 제1 희생막(104a)을 형성한 다음 제1 층간 절연막(106a), 제2 희생막(104b) 순으로 막들을 반복 적층한다. 상기 희생막들(104) 및 층간 절연막들(106)은 화학 기상 증착 공정을 통해 형성될 수 있다.
상기 희생막들(104)이 제거된 부위에 각 층의 게이트 구조물들이 형성된다. 즉, 희생막들(104)이 제거된 부위의 내부 폭에 따라 각 층 트랜지스터의 게이트 패턴의 사이즈가 달라지게 된다. 그러므로, 상기 희생막들(104)은 각 층의 게이트 패턴 아래의 유효 채널 길이(effective channel length)와 같거나 더 두껍게 형성할 수 있다.
상기 희생막들(104)은 층간 절연막들(106)과 식각 선택비를 갖는 물질로 형성될 수 있다. 바람직하게는, 상기 층간 절연막(106)과 희생막(104)은 1 : 80이상의 식각 선택비를 갖는다. 또한, 희생막들(104)은 반도체 패턴을 이루는 물질과도 식각 선택비를 가져야 한다. 즉, 상기 희생막들(104)은 폴리실리콘과 식각 선택비를 갖는 물질로 형성될 수 있다. 바람직하게는, 상기 폴리실리콘과 희생막(104)은 1 : 80 이상의 식각 선택비를 갖는다.
상기 희생막들(104)은 습식 식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 상기 희생막들(104)이 습식 식각 공정에 의해 빠르게 제거되면, 상기 층간 절연막들(106)이 습식 식각액에 노출되는 시간을 단축시킬 수 있다. 그러므로, 상기 희생막들(104)이 습식 식각되는 동안, 상기 습식 식각액에 의해서 상기 층간 절연막들(106)이 손상되는 것을 감소시킬 수 있다.
본 실시예에서, 적합한 층간 절연막들(106)은 실리콘 산화물(SiO2)을 사용하여 형성할 수 있다. 이와는 다른 예로, 상기 층간 절연막(106)은 SiOC 또는 SiOF로 형성할 수도 있다. 이와같이, 상기 층간 절연막(106)에 탄소 또는 불소와 같은 물질을 도핑함으로써, 희생막(104)과의 선택비를 조절할 수 있다.
또한, 적합한 상기 희생막들(104)은 붕소 및 질소를 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 희생막들(104)로 사용될 수 있는 물질은 BN, SiBN, c-BN, c-SiBN, 산소가 포함된 BN, 산소가 포함된 SiBN 등을 들 수 있다. 즉, 상기 희생막들(104)은 상기 열거된 물질들 중에서 선택된 어느 하나의 막으로 형성될 수 있다. 특히, 상기 열거한 희생막들(104)은 실리콘 산화물과의 습식 식각 선택비가 상기 1 : 80이상으로 매우 높다.
한편, 일반적으로 반도체 공정에서 희생막으로 사용되고 있는 SiN 막의 경우, 증착 시에도 높은 스트레스를 가질 뿐 아니라 후속의 열처리에 의해 막 내의 스트레스가 크게 증가한다. 그러므로, 상기 SiN 막을 희생막으로 사용하는 경우, 희생막 및 층간 절연막들을 반복 증착시키면서 계속적으로 막 내에 계속 스트레스가 가해지면서, 상기 희생막 및 층간 절연막의 적층 구조물은 휘거나 크랙이 발생되거나 또는 막의 리프팅이 발생될 수 있다.
이러한 이유로, 본 실시예의 희생막(104)은 SiN 막보다 열처리에 의한 스트레스 변화 및 막 자체의 스트레스가 작은 막으로 사용한다. 즉, 본 실시예에서 사용되는 붕소 및 질소를 포함하는 물질의 경우, 실리콘 질화물에 비해 증착 시에 더 낮은 스트레스를 갖는다. 또한, 후속 열처리에 의해서도 스트레스의 변화가 거의 없다. 때문에, 상기 희생막(104) 및 층간 절연막(106)들을 반복 증착하여 높이가 높은 구조물을 형성하더라도 막 내의 스트레스에 의해 상기 구조물이 휘거나 크랙이 발생되거나 또는 막의 리프팅이 발생되는 것을 억제할 수 있다. 그리고, 후속에 열이 가해지는 공정들이 수행되더라도 희생막(104) 내에는 열적 스트레스가 거의 가해지지 않으며 히스테리시스 영향성도 거의 없다.
상기 희생막(104)들은 PE-CVD 공정, 열적 CVD공정, 원자층 적층 공정등의 방법으로 형성할 수 있다.
상기 BN 막을 형성하기 위하여, 소오스 가스는 BCl3 및 NH3를 사용할 수 있으며, 분위기 가스는 Ar을 사용할 수 있다.
상기 SiBN 막을 형성하기 위하여, 소스 가스는 실리콘 소오스 가스, BCl3 및 NH3를 사용할 수 있으며, 분위기 가스로 Ar을 사용할 수 있다. 상기 실리콘 소오스 가스는 SiH4, SiH2Cl2, SiCl6 등을 들 수 있다. 상기 실리콘 소오스 가스는 상기 열거된 것들 중 하나를 선택하여 사용하는 것이 바람직하며, 2 이상을 사용할 수도 있다.
상기 BCN 막은 상기 BN 막과 동일한 소오스 가스 및 분위기 가스를 사용하고, 이에 더하여 C2H4와 같은 탄소 소오스를 사용한다.
상기 Si-BCN 막은 상기 SiBN 박막과 동일한 소오스 가스 및 분위기 가스를 사용하고, 이에 더하여 C2H4와 같은 탄소 소오스를 사용한다.
상기 BN 막을 형성하는 공정에서 산소를 더 첨가할 수도 있다. 즉, 소오스 가스는 BCl3 및 NH3를 사용하고, 분위기 가스는 Ar을 사용하고, N2O를 더 첨가하여 막 내에 산소를 포함시킬 수 있다.
상기 BN 막을 형성하는 공정에서 산소를 더 첨가할 수도 있다. 즉, 소오스 가스는 실리콘 소오스 가스, BCl3 및 NH3를 사용하고, 분위기 가스는 Ar을 사용하고, N2O를 더 첨가하여 막 내에 산소를 포함시킬 수 있다.
상기 붕소 및 질소를 포함하는 물질에서, 상기 붕소의 함량을 변화시킴으로써 막의 투명도, 굴절률, 식각율, 기계적 성질 및 구조 등의 특성을 변화시킬 수 있다. 예를들어, 상기 붕소의 함량이 증가될수록 굴절율은 낮아지게 되며, 인산 또는 황산을 사용하였을 때의 식각율은 증가하게 된다. 따라서, 희생막(104)을 형성할 때, 붕소의 소오스 가스인 BCl3의 유입량을 조절하여 막의 식각율을 조절할 수 있다.
한편, 희생막들(104)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 희생막들(104) 및 층간 절연막들(106)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(104) 및 층간 절연막들(106)이 적층되어야 한다.
본 실시예에서는 상기 제3 방향으로 4개의 트랜지스터가 적층된 것으로 설명하지만, 상기 트랜지스터의 수는 더 많거나 작아질 수 있다.
도 5b를 참조하면, 최 상부에 위치하는 층간 절연막(106d) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(106), 희생막들(104) 및 패드 절연막(102)을 순차적으로 식각함으로써 제1 개구부들(110)을 갖는 몰드 구조물을 형성한다. 이 때, 각 제1 개구부들(110)의 저면에는 기판(100) 표면이 노출된다.
제1 개구부들(110) 내에는 후속 공정을 통해 각 셀 스트링들을 형성하기 위한 액티브 영역으로 제공되는 반도체 패턴이 형성된다. 그러므로, 제1 개구부들(110)들은 상기 제1 방향 및 제2 방향으로 각각 규칙적인 배열을 가질 수 있다. 또한, 제1 개구부(110)들은 홀의 형상을 가질 수 있다.
도 5c를 참조하면, 제1 개구부들(110)의 내 측벽에 반도체 패턴(112)들을 형성한다. 또한, 반도체 패턴(112) 상에는 상기 제1 개구부(110)내부를 채우는 내부 절연막 패턴(114)을 형성한다. 따라서, 상기 반도체 패턴들(112)은 각각 내부가 빈 원통 형상 즉, 마커로니 형상을 갖는다. 상기 반도체 패턴들(112)은 단결정 실리콘 또는 폴리실리콘으로 형성할 수 있다. 반도체 패턴들(112)은 상기 제3 방향으로 연장되는 셀 스트링들을 형성하기 위한 액티브 영역으로 제공될 수 있다.
상기 반도체 패턴(112)을 형성하기 위한 일 예로, 제1 개구부들(110)의 측벽 및 저면을 따라 폴리실리콘막을 형성한다. 또한, 상기 제1 개구부들(110) 내부에 절연막을 채워넣고 연마 공정을 수행함으로써 마커로니 형상의 반도체 패턴(112) 및 내부 절연막 패턴(114)을 형성할 수 있다.
상기 반도체 패턴(112)을 형성하기 위한 다른 예로, 제1 개구부들(110) 내부에 폴리실리콘 또는 비정질 실리콘을 채운 다음, 열처리 또는 레이저 빔 조사에 의하여 단결정 실리콘으로 상전이시킬 수 있다. 이 후, 제1 개구부들(110) 내부에만 단결정 실리콘이 남도록 연마 공정을 수행하여 단결정으로 이루어진 반도체 패턴(112)을 형성할 수도 있다.
도 5d를 참조하면, 반도체 패턴들(112) 사이에 위치하는 희생막들(104) 및 층간 절연막들(106)을 식각하여 제2 개구부들(120)을 형성한다. 예를들어, 층간 절연막들(106) 상에 식각 마스크 패턴(도시안함)을 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(106) 및 희생막들(104)을 순차적으로 식각하여 제2 개구부들(120)을 형성할 수 있다. 제2 개구부들(120)은 상기 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 제2 개구부들(120)이 형성됨에 따라, 상기 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(103) 및 층간 절연막 패턴들(105)이 형성된다. 상기 희생막 패턴들(103) 및 층간 절연막 패턴들(105)은 상기 반도체 패턴(112)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다.
도 5e를 참조하면, 제2 개구부들(120)의 측벽에 노출되어 있는 희생막 패턴들(103)을 선택적으로 제거한다. 희생막 패턴들(103)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 본 실시예에서와 같이, 희생막 패턴들(103)이 붕소 및 질소를 포함하는 물질로 이루어지는 경우에는 인산 또는 황산을 사용하여 제거할 수 있다.
상기 공정을 수행하면, 반도체 패턴들(112)의 외측면에는 일정 간격을 두고 이격된 층간 절연막 패턴들(105)이 남아있게 된다. 상기 희생막 패턴들(103)이 제거된 부위에는 반도체 패턴들(112)의 외측벽을 노출하는 제1 그루부들(122)이 형성된다.
본 실시예에서, 상기 희생막 패턴들(103)이 B 및 N을 포함하는 물질로 형성되었으므로, 상기 희생막 패턴들(103)은 인산에 대해 높은 식각율을 갖는다. 때문에, 상기 희생막 패턴들(103)에 매우 짧은 시간동안 노출시키더라도 상기 희생막 패턴들(103)을 빠르게 제거할 수 있다. 따라서, 상기 습식 식각 공정을 수행할 때 층간 절연막 패턴들(105)이 손상되거나 제거되는 것을 억제할 수 있다.
일반적으로, 상기 희생막 패턴(103)을 실리콘 질화물로 사용하였을 때에는 상기 습식 식각 공정을 수행한 후에 남아있는 층간 절연막 패턴(105)에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽의 모서리 부위가 제거되어 상기 모서리 부위가 라운드된 형상을 가지고, 라운드된 부위의 길이도 매우 길다. 이는, 상기 실리콘 질화물을 제거하기 위한 습식 식각 공정 시간이 상대적으로 길기 때문에 상기 층간 절연막 패턴(105)의 손상이 더 커지기 때문이다.
그러나, 본 실시예에서 상기 습식 식각 공정을 수행하면, 상기 희생막 패턴들이 빠르게 제거되므로, 남아있는 층간 절연막 패턴(105)에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽의 모서리 부위가 거의 제거되지 않는다. 따라서, 상기 희생막 패턴(103)을 실리콘 질화물로 사용하였을 경우와 비교할 때 상기 모서리 부위의 라운드된 부위의 길이가 더 짧아진다. 또한, 상기 층간 절연막 패턴(105)의 상부면과 측벽이 만나는 부위가 수직에 가까워진다.
이와같이, 층간 절연막 패턴(105)의 모서리 부위가 손상 및 제거되지 않으므로, 위치별로 상기 층간 절연막 패턴(105) 사이의 제1 그루부(122)의 상기 제3 방향으로의 폭의 차이가 크지 않다. 즉, 상기 층간 절연막 패턴(105) 사이의 상기 제1 그루부(122)의 최대 폭 및 최소 폭은 10％이내의 차이를 갖는다.
또한, 층간 절연막 패턴(105)의 손상 및 제거가 억제되기 때문에, 상기 습식 식각 공정을 수행한 이 후에도 층간 절연막 패턴(105)의 두께가 거의 감소되지 않는다. 구체적으로, 층간 절연막 패턴(105)은 상기 층간 절연막의 증착 시의 두께의 95％ 이상의 두께를 갖는다.
이에 더하여, 상기 희생막 패턴(103)을 제거하는 공정에서, 상기 제2 개구부(120) 저면에 노출되는 기판(100)이 손상되는 것을 억제할 수 있다. 즉, 상기 희생막 패턴(103)의 제거 공정이 수행되는 시간을 단축하여 상기 기판(100)과 습식 식각액의 접촉 시간을 감소시킴으로써 상기 기판(100)의 손상을 억제할 수 있다. 이에 더하여, 상기 희생막 패턴(103)을 제거함으로써 노출되는 반도체 패턴(112)의 손상도 억제할 수 있다.
도 5f를 참조하면, 반도체 패턴들(112)의 노출된 부분 및 상기 층간 절연막 패턴들(105)의 표면을 따라 터널 절연막(124)을 형성한다. 상기 터널 절연막(124)은 실리콘 산화물을 증착시켜 형성할 수 있다. 이와는 다른 방법으로, 상기 반도체 패턴들(112)의 노출된 부분에만 터널 절연막(124)을 형성할 수도 있다. 이 경우에는, 열산화 공정에 의해 상기 터널 절연막(124)을 형성한다.
상기 터널 절연막(124) 상에 전하 저장막(126)을 형성한다. 전하 저장막(126)은 화학기상증착법으로 형성될 수 있다. 전하 저장막(126)은 각 층별로 서로 연결된 형상을 가질 수 있다. 전하 저장막(126)은 실리콘 질화물 또는 금속 산화물을 포함하도록 형성할 수 있다. 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않을 수 있다.
상기 전하 저장막(126) 상에 블로킹 유전막(128)을 형성한다. 블로킹 유전막(128)은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다. 블로킹 유전막(128)은 전하 저장막(126)과 동일하게 서로 연결된 형상을 가질 수 있다.
이하에서, 상기 터널 절연막(124), 전하 저장막 및 블록킹 유전막이 형성된 상태의 그루부를 제2 그루부(122a)라고 하면서 설명한다.
도 5g를 참조하면, 블로킹 유전막(128) 상에, 상기 제2 그루부들(122a)을 완전히 채우는 도전막(130)을 형성한다. 이 때, 상기 도전막(130)은 후속 공정에 의해 일부가 제거되어야 한다. 그러므로, 상기 도전막(130)을 용이하게 제거할 수 있도록 상기 도전막(130)은 얇은 두께로 형성하는 것이 바람직하다. 즉, 도전막(130)은 상기 제2 개구부들(120) 내부의 일부만 채워지도록 하는 것이 바람직하다.
도전막(130)은 스텝 커버러지 특성이 양호한 도전 물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
상기 층간 절연막 패턴(105)에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽 모서리의 라운드된 부위의 길이가 매우 짧고, 상기 제3 방향으로의 제2 그루부(122a)의 폭이 증가되지 않으므로, 상기 제2 그루부(122a) 내부에 채워지는 도전 물질의 양을 감소시킬 수 있다.
도 6a 및 도 6b는 층간 절연막 패턴의 형상에 따른 제2 그루부의 폭을 비교하기 위하여, 층간 절연막 패턴 부위를 확대 도시한 것이다.
도 6a는 일반적으로 상기 층간 절연막 패턴(105)에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽의 모서리 부위의 라운드된 부위의 길이(D1)가 긴 경우를 보여준다. 도 6a에 도시된 것과 같이, 상기 제2 그루부 내에 증착되는 도전막(130)의 중심 부위에서 뾰족한 형상의 골(C)이 생기게 되고, 상기 골(C) 부위가 도전막으로 완전하게 메워넣기 위하여 많은 도전 물질을 증착하여야 한다. 그러므로, 도전막(130)의 증착 두께(D2)가 증가하게 된다.
도 6b는 본 발명의 일 실시예에서와 같이, 상기 층간 절연막 패턴(105)에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽의 모서리 부위가 의 라운드된 부위의 길이(D1)가 짧은 경우를 보여준다.
도 6b에 도시된 것과 같이, 상기 라운드된 부위의 길이(D3)가 짧고 수직에 가까운 경우에는 도전막을 증착할 때 중심 부위에서 뾰족한 골이 거의 생기지 않는다. 그러므로, 상기 층간 절연막의 상, 하부면에 증착되는 도전막이 서로 맞닿으면서 상기 제2 그루부가 완전하게 채워지므로, 증착되는 도전 물질의 양을 감소시킬 수 있다. 그러므로, 도전막(130)의 증착 두께(D4)가 감소된다.
상기 도전 물질이 증착되는 양이 증가되면, 공정을 수행하는데 소요되는 비용도 증가될 뿐 아니라, 후속 공정에서 상기 도전 물질을 제거하는데도 어려움이 있다. 그러므로, 본 실시예에서와 같이, 상기 층간 절연막 패턴에서 상기 반도체 패턴(112)과 접촉되지 않는 측벽의 모서리 부위의 라운드된 부위가 짧고 수직에 가까운 경우 공정 비용을 감소시킬 수 있을 뿐 아니라, 공정 불량도 감소시킬 수 있다.
도 5h를 참조하면, 제2 개구부들(120)에 형성된 도전막(130)을 식각한다. 즉, 상기 제2 그루부 내부의 도전막만을 남기도록 함으로써 콘트롤 게이트 전극들(232a, 232b, 232c, 232d)을 형성한다. 또한, 제2 개구부들(120) 저면에 위치하는 터널 절연막(124), 전하 저장막(126), 블로킹 유전막(128)을 식각함으로써 기판(100) 표면이 노출되는 제3 개구부(134)를 형성한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다.
이 전의 공정에서, 상기 도전막(130)의 증착 두께가 감소되므로, 상기 도전막(130)의 일부를 보다 용이하게 제거할 수 있다.
이와같이, 상기 제2 그루부 내부에는 콘트롤 게이트 전극들(132a~132d)이 형성될 수 있다. 상기 콘트롤 게이트 전극들(132a~132d)은 상기 제3 방향으로 서로 이격되면서 적층된다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 전극들(132a~132d)은 층간 절연막 패턴들(105a~105d)에 의해 절연된다. 각 층의 콘트롤 게이트 전극들(132a~132d)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 도전막(130)은 건식 식각 또는 습식 식각에 의해 식각될 수 있다.
도시된 것과 같이, 층간 절연막 패턴들(105a~105d) 상에 형성되어 있는 터널 절연막(124), 전하 저장막(126) 및/또는 블로킹 유전막(128)을 식각하지 않고 남겨둘 수도 있다. 이 경우, 상기 각 층의 전하 저장막(126)은 각 층별로 서로 연결된 형상을 갖는다.
도시되지는 않았지만, 상기 식각 공정을 수행할 때, 층간 절연막 패턴들(105a~105d) 상에 형성되어 있는 터널 절연막(124), 전하 저장막(126) 및/또는 블로킹 유전막(128)을 함께 제거하여 각 층의 터널 절연막(124), 전하 저장막(126) 및/또는 블로킹 유전막(128)을 서로 분리시킬 수 있다.
이 후, 제3 개구부(134) 저면에 노출된 기판(100)에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(136)을 형성한다. 구체적으로, 기판에 N형 불순물을 도핑함으로써 불순물 영역(136)을 형성할 수 있다. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 상기 불순물 영역(136) 상에 금속 실리사이드 패턴(138)을 형성할 수도 있다.
상기 공정을 통해 수직형 비휘발성 메모리 소자의 셀 트랜지스터들이 형성된다. 상기 형성된 셀 트랜지스터들 중 최 상부 및 최 하부 트랜지스터는 각각 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터로 기능할 수 있다.
도 5i를 참조하면, 제3 개구부(134)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 제3 개구부(134) 내부에 제1 절연막 패턴(140)을 형성한다. 반도체 패턴들(112), 내부 절연막 패턴(114), 제1 절연막 패턴(140) 및 층간 절연막 패턴(105d) 상부면을 덮는 상부 층간 절연막(142)을 형성한다. 상기 상부 층간 절연막(142)을 관통하여 상기 반도체 패턴(112) 상부면과 접촉하는 비트 라인 콘택(144)을 형성한다. 또한, 상기 비트 라인 콘택(144) 상부면과 접촉하는 비트 라인들(146)을 형성한다. 비트 라인들(146)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 반도체 패턴들(112)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예 의하면 수직형 비휘발성 메모리 소자의 제조에서 희생막 패턴들의 스트레스로 인한 공정 불량이 감소된다. 또한, 남아있는 층간 절연막 패턴들의 표면 프로파일이 개선되어 공정 비용이 감소되고 높은 신뢰성을 갖는 소자를 형성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다. 도 8은 도 6에 도시된 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 7 및 도 8의 수직형 비휘발성 메모리 소자는 반도체 패턴의 형상을 제외하고는 도 1 및 2에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 7 및 도 8에 도시된 것과 같이, 기판(100) 상에 형성되는 반도체 패턴들(113)은 내부가 완전하게 채워진 필러 형상을 갖는다. 상기 필러 형상의 반도체 패턴에 도 1 및 도 2에 도시된 것과 동일한 구조의 비휘발성 메모리 소자가 구비된다.
도 7에 도시된 메모리 소자는 다음의 공정을 통해 제조될 수 있다.
먼저, 도 5a 및 도 5b를 참조로 설명한 것과 동일하게, 희생막들(104) 및 층간 절연막들(106)을 형성하고, 제1 개구부들(110)을 형성한다. 도 5a 내지 도 5b에서 설명한 것과 같이, 상기 희생막들(104)은 붕소 및 질소를 포함하는 물질로 이루어진다.
도 8을 참조하면, 상기 제1 개구부(110) 내부를 완전하게 채우도록 폴리실리콘막을 형성한다. 또한, 상기 제1 개구부(110) 내부에만 폴리실리콘막이 남도록 상기 폴리실리콘막을 연마하여 반도체 패턴(113)을 형성한다. 상기 반도체 패턴(113)은 필러 형상을 갖게된다.
설명한 것과는 다른 예로, 제1 개구부들(110) 내부에 폴리실리콘 또는 비정질 실리콘을 채운 다음, 열처리 또는 레이저 빔 조사에 의하여 단결정 실리콘으로 상전이시킬 수 있다. 이 후, 제1 개구부들(110) 내부에만 단결정 실리콘이 남도록 연마 공정을 수행하여 단결정으로 이루어진 반도체 패턴(113)을 형성할 수도 있다.
계속하여, 도 5d 내지 도 5i를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 7에 도시된 메모리 소자를 완성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다. 도 10a는 도 9에 도시된 수직형 비휘발성 메모리 소자의 셀을 나타내는 사시도이다. 도 10b는 도 9에 도시된 수직형 비휘발성 메모리 소자의 셀의 일부를 나타내는 사시도이다.
도 9, 도 10a 및 도 10b에 도시된 것과 같이, 기판(100) 상에 형성되는 반도체 패턴들(150a)은 직육면체 형상을 갖는다. 기판(100) 상에는, 좁은 갭을 가지면서 상기 제2 방향으로 서로 대향하는 한 쌍의 반도체 패턴들(150a)이 규칙적으로 배열된다. 대향하는 한 쌍의 반도체 패턴(150a)의 갭 내에는 제1 절연막 패턴(152a)이 채워져있다. 상기 제2 방향으로 대향하는 한 쌍의 반도체 패턴(150a) 및 상기 갭에 채워진 제1 절연막 패턴(152a)을 합한 폭이 사진 공정에 의해 패터닝되는 선폭이 된다.
또한, 상기 제1 방향으로 배치된 반도체 패턴들(150a) 사이의 갭에는 제3 절연막 패턴(174)이 채워져 있다. 상기 제1 및 제3 절연막 패턴(152a, 174)은 실리콘 산화물을 포함할 수 있다.
상기 한 쌍의 반도체 패턴(150a)이 서로 마주하지 않는 외측벽면에 셀 스트링을 이루는 트랜지스터들이 구비된다. 하나의 반도체 패턴(150a)은 하나의 셀 스트링이 형성되기 위한 액티브 영역으로 제공되며, 셀 트랜지스터들은 기판(100) 표면과 수직한 방향으로 직렬 연결된다.
상기 반도체 패턴들(150a)의 외측벽과 접촉하고, 상기 제3 방향으로 서로 이격되면서 배치되는 층간 절연막 패턴들(107a~107d)이 구비된다. 상기 층간 절연막 패턴들(107a~107d)은 제3 방향으로 배치되는 콘트롤 게이트 전극들(164a~164d)을 절연시키는 역할을 한다. 상기 층간 절연막 패턴들(107a~107d)은 상기 반도체 패턴들(150a)의 외측벽 부위로부터 측방으로 돌출된 형상을 가지면서 각 층별로 서로 평행하게 배치된다. 상기 층간 절연막 패턴들(107a~107d)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상, 하부의 층간 절연막 패턴들(107a~107d) 사이에는 반도체 패턴들(150a)을 노출시키는 그루부가 생성되고, 상기 그루부 내에는 게이트 구조물이 구비된다.
상기 층간 절연막 패턴들(107a~107d)에서 상기 반도체 패턴(150a)과 접촉되지 않는 측벽의 모서리 부위의 라운드된 부위가 매우 짧아진다. 구체적으로, 상기 층간 절연막 패턴(107a~107d)의 상부면과, 상기 반도체 패턴(150a)과 접촉되지 않는 측벽이 만나는 모서리 부위에서의 경사면의 길이가 매우 짧아지므로 상기 모서리 부위가 수직에 가까워진다. 또한, 상기 층간 절연막 패턴(107a~107d)의 상, 하부면의 평탄면과, 측벽의 평탄면의 길이가 더 증가된다.
이에 더하여, 상기 층간 절연막 패턴(107a~107d)은 증착 상태의 층간 절연막 두께의 95％ 이상의 두께를 갖는다. 이는, 상기 층간 절연막 패턴(107a~107d)이 다른 공정들을 진행하면서 손상되거나 제거되는 것을 억제함으로써, 상기 층간 절연막 패턴(107a~107d)의 두께가 증착 상태의 95％ 이상이 남아있게 되는 것이다.
상기 그루부에 의해 노출된 반도체 패턴들(150a)의 외부 측벽에는 터널 절연막(158)이 구비된다. 터널 절연막(158)은 상기 그루부에 의해 노출되는 반도체 패턴(150a)의 외부 측면 및 상, 하부의 층간 절연막 패턴(107a~107d)의 표면을 따라 증착된 형상을 가질 수 있다.
터널 절연막(158) 상에는 전하 저장막(160)이 구비된다. 전하 저장막(160)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 전하 저장막(160)은 각 층별로 끊어진 형상을 갖거나 또는 각 층별로 서로 연결된 형상을 가질 수도 있다.
전하 저장막(160) 상에는 블로킹 유전막(162)이 구비된다. 블로킹 유전막(162)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물로 사용될 수 있는 물질의 예로는 알루미늄 산화물을 들 수 있다.
블로킹 유전막(162) 상에는 상기 그루부 내부를 채우면서 각 층별로 분리된 형상의 콘트롤 게이트 전극(164a~164d)이 구비된다. 콘트롤 게이트 전극(164a~164d)은 워드 라인으로도 제공된다.
상기 콘트롤 게이트 전극(164a~164d)은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 콘트롤 게이트 전극(164a~164d)은 상기 반도체 패턴의 일 측벽과 대향하도록 배치되면서 연장된다. 즉, 상기 콘트롤 게이트 전극(164a~164d)은, 도 1에 도시된 것과는 달리, 상기 반도체 패턴(150a)의 측벽 전체를 둘러싸는 형상을 갖지 않는다. 상기 콘트롤 게이트 전극(164a~164d)은 금속을 포함할 수 있다.
상기 제2 방향으로, 상기 콘트롤 게이트 전극들(164a~164d) 및 층간 절연막 패턴들(107a~107d)로 이루어지는 구조물들의 사이에는 제2 절연막 패턴(166)이 구비된다. 상기 본 실시예에서, 제2 절연막 패턴(166)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 절연막 패턴(166) 아래의 기판에는 공통 소오스 라인으로 사용되는 불순물 영역(168)이 구비된다. 일 예로, 상기 불순물 영역(168)에는 N형 불순물이 도핑되어 있을 수 있다. 또한, 상기 불순물 영역(168)의 상부면에는 금속 실리사이드 패턴(170)이 구비될 수 있다.
상기 반도체 패턴들(150a), 제1 및 제2 절연막 패턴들(152a, 166)을 덮는 상부 층간 절연막(176), 상부 층간 절연막(176)을 관통하여 반도체 패턴들(150a)과 접촉하는 비트 라인 콘택들(178)이 구비된다. 또한, 비트 라인 콘택들(178)과 접촉하는 비트 라인들(180)이 구비된다. 이와는 달리, 상기 상부 층간 절연막(176) 및 비트 라인 콘택(178)이 구비되지 않고, 상기 반도체 패턴들(150a)과 직접 접촉되는 비트 라인들(180)만이 구비될 수도 있다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도 및 사시도들이다.
이하에서는 트랜지스터들이 4층으로 적층되어 있는 메모리 소자를 예시하고자 한다.
먼저, 도 4a를 참조로 설명한 것과 동일한 공정을 수행하여, 패드 절연막(102), 희생막들(104) 및 층간 절연막들(106)을 형성한다. 상기 희생막들(104)은 붕소 및 질소를 포함하는 물질로 이루어진다.
도 11a를 참조하면, 최 상부에 위치하는 희생막(104d) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 희생막들(104), 층간 절연막들(106) 및 패드 절연막(102)을 순차적으로 식각함으로써 제1 트렌치(108)들을 갖는 몰드 구조물을 형성한다. 상기 제1 트렌치(108)는 상기 제1 방향으로 연장되는 형상을 갖는다. 후속 공정을 통해, 상기 제1 트렌치들(108) 내부에는 한 쌍의 예비 반도체 패턴 및 절연막이 구비되고, 상기 제1 트렌치들(108) 사이에는 워드 라인이 배치된다.
도 11b를 참조하면, 제1 트렌치들(108)의 양 측벽에 각각 예비 반도체 패턴들(150)을 형성한다. 또한, 상기 예비 반도체 패턴들(150)이 형성된 제1 트렌치(108) 내부를 채우는 예비 제1 절연막 패턴(152)을 형성한다. 따라서, 하나의 제1 트렌치(108)에는 제1 방향으로 연장되는 긴 라인 형상을 갖는 2개의 예비 반도체 패턴들(150)이 형성된다. 상기 예비 반도체 패턴(150)들은 단결정 실리콘 또는 폴리실리콘으로 형성할 수 있다.
일 예로, 제1 트렌치(108)의 측벽 및 저면을 따라 폴리실리콘막을 형성한다. 또한, 상기 제1 트렌치(108)의 저면에 형성된 폴리실리콘막을 제거하여 상기 제1 트렌치(108) 양 측벽에 폴리실리콘으로 이루어지는 예비 반도체 패턴을 형성한다. 또한, 상기 제1 트렌치(108) 내부에 절연막을 채워넣고 연마 공정을 수행함으로써 예비 제1 절연막 패턴(152)을 형성할 수 있다.
그러나, 설명한 것과는 다른 예로, 제1 트렌치들(108) 측벽 및 저면을 따라 폴리실리콘 또는 비정질 실리콘을 형성하고, 이방성 식각한 다음, 열처리 또는 레이저 빔 조사에 의하여 단결정 실리콘으로 상전이시킬 수 있다. 이 후, 상기 제1 트렌치들(108) 내부에 절연막을 채워넣고 연마 공정을 수행할 수 있다.
도 11c를 참조하면, 상기 제1 트렌치들(108) 사이에 위치하는 희생막들(104) 및 층간 절연막들(106)을 식각하여 제2 트렌치들(154)을 형성한다. 예를들어, 층간 절연막들(106) 상에 식각 마스크 패턴(도시안함)을 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(106) 및 희생막들(104)을 순차적으로 식각하여 제2 트렌치들(154)을 형성할 수 있다. 제2 트렌치들(154)이 형성됨에 따라, 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(109) 및 층간 절연막 패턴들(107)이 형성된다. 상기 희생막 패턴들(109) 및 층간 절연막 패턴들(107)은 제1 트렌치(108) 내의 한 쌍의 예비 반도체 패턴(150)의 외측벽과 각각 접촉하면서 연장되는 형상을 갖는다.
도 11d를 참조하면, 제2 트렌치들(154)의 측벽에 노출되어 있는 희생막 패턴들(109)을 선택적으로 제거하여 그루부들(156)을 생성시킨다. 희생막 패턴들(109)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 본 실시예에서와 같이, 희생막 패턴들(109)이 붕소 및 질소를 포함하는 물질로 이루어진 경우에는 인산 또는 황산을 사용하여 제거할 수 있다.
상기 제거 공정은 도 5e에서 설명한 것과 동일하다. 도 5e에서 설명한 것과 같이, 상기 제거 공정 시에 상기 층간 절연막 패턴(107)의 손상 및 제거가 억제되기 때문에, 상기 습식 식각 공정을 수행한 이 후에도 상기 층간 절연막 패턴(107)의 두께가 거의 감소되지 않는다. 구체적으로, 상기 층간 절연막 패턴(107)은 상기 층간 절연막(106)의 증착 시의 두께의 95％ 이상의 두께를 갖는다.
도 11e를 참조하면, 상기 예비 반도체 패턴들(150)의 노출된 부분 및 상기 층간 절연막 패턴들(107)의 표면을 따라 터널 절연막(158), 전하 저장막(160), 블로킹 유전막(162)을 형성한다. 블로킹 유전막(162) 상에, 상기 그루부(156)를 채우는 도전막을 형성한다. 상기 막들을 형성하는 공정은 도 5f 및 도 5g를 참조로 설명한 것과 동일하다.
계속하여, 제2 트렌치들(154)에 형성된 도전막을 식각한다. 또한, 제2 트렌치들(154) 저면에 위치하는 터널 절연막(158), 전하 저장막(160), 블로킹 유전막(162)을 식각함으로써 기판(100) 표면이 노출되는 제3 트렌치(도시안함)를 형성한다. 상기 식각 및 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 식각 및 제거 공정은 도 5h를 참조로 설명한 것과 동일하다.
상기 공정을 통해, 상기 층간 절연막 패턴들(107) 사이에는 콘트롤 게이트 전극들(164)이 형성된다. 각 층의 콘트롤 게이트 전극들(164)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 전극들(164)은 층간 절연막 패턴들(207)에 의해 절연될 수 있다.
이 후, 상기 제3 트렌치 저면에 노출된 기판(100)에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 공통 소오스 라인(CSL)으로 사용되는 불순물 영역(168)을 형성한다. 구체적으로, 기판에 N형 불순물을 도핑함으로써 불순물 영역(168)을 형성할 수 있다. 또한, 상기 공통 소오스 라인의 저항을 감소시키도록 상기 불순물 영역(168) 상에 금속 실리사이드 패턴(170)을 형성할 수도 있다.
상기 제3 트렌치를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 상기 제3 트렌치 내부에 제2 절연막 패턴(166)을 형성한다.
도 11f를 참조하면, 형성된 구조물 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시안함)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 반도체 패턴(150) 및 예비 제1 절연막 패턴(152)을 식각함으로써 개구부(172)를 생성한다. 또한, 상기 식각 공정 의해 좁은 선폭을 갖는 직사각형 형상의 반도체 패턴(150a) 및 제1 절연막 패턴(152a)이 형성된다.
도 11g를 참조하면, 상기 개구부(172) 내부를 채우도록 제3 절연막 패턴을 형성한다.
상기 반도체 패턴들(150a), 제1 내지 제3 절연막 패턴(152a, 166) 및 층간 절연막 패턴(107) 상에 상부 층간 절연막(176)을 형성하고, 상기 상부 층간 절연막(176)을 관통하는 비트 라인 콘택(178)을 형성한다. 상기 비트 라인 콘택(178)과 연결되는 비트 라인들(180)을 형성한다. 비트 라인들(180)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가지고, 반도체 패턴들(150a)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예 의하면 수직형 비휘발성 메모리 소자의 제조에서 희생막 패턴들의 스트레스로 인한 공정 불량이 감소된다. 또한, 남아있는 층간 절연막 패턴들의 표면 프로파일이 개선되어 공정 비용이 감소되고 높은 신뢰성을 갖는 소자를 형성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 12의 수직형 비휘발성 메모리 소자는 터널 절연막, 전하 저장막 및 블로킹 유전막의 형상을 제외하고는 도 1 및 2에 도시된 수직형 비휘발성 메모리 소자와 동일한 구조를 갖는다.
도 12에 도시된 것과 같이, 기판(100) 상에 내부가 완전하게 채워지는 필러 형상의 반도체 패턴(206)이 구비된다. 상기 반도체 패턴(206)의 상부면은 원형을 가질 수 있다.
상기 반도체 패턴(206)의 외측 표면을 완전히 둘러싸는 터널 절연막(204)이 구비된다. 또한, 상기 터널 절연막(204) 상에 상기 반도체 패턴(206)의 외측 표면을 둘러싸는 전하 저장막(202)이 구비된다.
상기 전하 저장막(202)의 표면으로부터 측방으로 돌출되는 층간 절연막 패턴들(107)이 구비된다. 상기 층간 절연막 패턴들(107)은 각 층별로 서로 연장되는 형상을 갖는다. 또한, 상기 층간 절연막 패턴들(107)은 상기 반도체 패턴(206)의 측벽에서 수직 방향으로 이격된 형상을 갖는다. 상기 층간 절연막 패턴들(107) 사이의 이격된 공간에 그루부가 생성되어 있다. 상기 층간 절연막 패턴들(107)에서 상기 전하 저장막(202)과 접촉되지 않은 외벽 모서리의 라운드된 부위가 매우 길어진다. 또한, 상기 층간 절연막 패턴(107)은 증착 상태의 층간 절연막 두께의 95％ 이상의 두께를 갖는다.
상기 층간 절연막 패턴(107)의 표면 및 상기 전하 저장막(202) 상부면을 따라 블로킹 유전막(214)이 구비된다.
상기 블로킹 유전막(214)이 형성되어 있는 그루부 내부에는 각 층별로 콘트롤 게이트 전극(216)이 구비된다. 상기 콘트롤 게이트 전극(216)은 상기 반도체 패턴(206)을 둘러싸면서 연장되는 라인 형상을 갖는다.
라인 형상의 콘트롤 게이트 전극들(216)의 제2 방향의 사이에는 제1 절연막 패턴(224)이 구비된다. 본 실시예에서, 제1 절연막 패턴(224)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 절연막 패턴(224) 아래의 기판(100)에는 공통 소오스 라인으로 사용되는 불순물 영역(220)이 구비된다. 일 예로, 상기 불순물 영역(220)에는 N형 불순물이 도핑되어 있을 수 있다. 또한, 상기 불순물 영역(220)의 상부면에는 금속 실리사이드 패턴(222)이 구비될 수 있다.
도 13a 내지 도 13e는 도 12에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도 및 사시도들이다.
먼저, 도 5a 및 도 5b를 참조로 설명한 것과 동일하게, 희생막들(104) 및 층간 절연막들(106)을 형성하고, 제1 개구부들(110)을 형성한다. 도 5a 내지 도 5b에서 설명한 것과 같이, 상기 희생막들(104)은 붕소 및 질소를 포함하는 물질로 이루어진다.
도 13a를 참조하면, 상기 제1 개구부(110)의 측벽 및 저면을 따라 예비 블로킹막, 예비 전하 저장막 및 예비 터널 절연막을 차례로 형성한다. 이 후, 상기 제1 개구부(110)의 저면에 형성된 블로킹막, 전하 저장막 및 터널 절연막을 선택적으로 제거한다. 이로써, 상기 제1 개구부(110)의 측벽에는 블로킹막(200), 전하 저장막(202) 및 터널 절연막(204)이 차례로 증착된다. 상기 제1 개구부(110)의 저면에는 상기 기판(100) 표면이 노출된다.
도 13b를 참조하면, 상기 제1 개구부(110) 내부를 채우도록 반도체 패턴(206)을 형성한다. 상기 반도체 패턴(206)은 상기 터널 절연막(204)과 직접 접촉된다.
일 실시예로, 상기 제1 개구부(110)를 완전하게 채우도록 폴리실리콘막을 형성하고, 연마 공정을 수행함으로써, 반도체 패턴(206)을 형성할 수 있다.
다른 실시예로, 상기 제1 개구부들(110) 내부에 폴리실리콘 또는 비정질 실리콘을 채운 다음, 열처리 또는 레이저 빔 조사에 의하여 단결정 실리콘으로 상전이시킬 수 있다. 이 후, 제1 개구부들(110) 내부에만 단결정 실리콘이 남도록 연마 공정을 수행하여 단결정으로 이루어진 반도체 패턴(206)을 형성할 수도 있다.
도 13c를 참조하면, 반도체 패턴들(206) 사이에 위치하는 희생막들 (104) 및 층간 절연막들(206)을 식각하여 제2 개구부들(210)을 형성한다. 제2 개구부들(210)은 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 이로써, 희생막 패턴들(109) 및 층간 절연막 패턴들(107)이 형성된다.
제2 개구부들(210)의 측벽에 노출되어 있는 희생막 패턴들(109)을 선택적으로 제거한다. 또한, 상기 희생막 패턴들(109)이 제거됨에 따라 노출되는 블로킹막(200)도 함께 제거한다. 상기 희생막 패턴(109) 및 블로킹막(200)의 일부가 제거됨으로써, 그루부(212)가 생성된다. 상기 블로킹막(200)은 증착 후 계속적으로 어택을 받았으므로, 결함이 생성되어 있을 수 있다. 그러므로, 상기 블로킹막(200)을 제거하고 난 후, 후속에 다시 블로킹 유전막을 형성하는 것이다.
상기 희생막 패턴들(109) 및 블로킹막(200)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 본 실시예에서와 같이, 희생막 패턴들(109) 및 블로킹막(200)은 인산 또는 황산을 사용하여 제거할 수 있다. 상기 공정을 수행하면, 반도체 패턴들(206)의 측면에는 일정 간격을 두고 이격된 층간 절연막 패턴들(107)이 남아있게 된다.
상기 습식 식각 공정을 수행하면, 상기 희생막 패턴들(109a~109d)을 실리콘 질화물로 사용하였을 경우와 비교할 때 상기 모서리 부위의 라운드된 부위의 길이가 더 짧아진다. 또한, 상기 층간 절연막 패턴(107a~107d)의 손상 및 제거가 억제되기 때문에, 상기 습식 식각 공정을 수행한 이 후에도 상기 층간 절연막 패턴(107a~107d)의 두께가 거의 감소되지 않는다. 구체적으로, 상기 층간 절연막 패턴(107a~107d)은 상기 층간 절연막의 증착 시의 두께의 95％ 이상의 두께를 갖는다.
도 13d를 참조하면, 상기 그루부에 노출되어 있는 전하 저장막(202) 표면, 층간 절연막 패턴(107a~107d)의 표면을 따라 블로킹 유전막(214)을 형성한다. 블로킹 유전막(214)은 실리콘 산화물, 알루미늄 산화물 또는 다른 금속 산화물을 증착시켜 형성할 수 있다.
이와같이, 본 실시예에서는 상기 터널 절연막(204) 및 전하 저장막(202)이 상기 반도체 패턴(206)의 외벽을 완전히 둘러싸는 형상을 갖는다. 또한, 상기 블로킹 유전막(214)은 상기 터널 절연막(204) 및 전하 저장막(202)과는 다른 형상을 갖는다.
즉, 이 전의 실시예들과는 달리, 상기 터널 절연막(204) 및 전하 저장막(202)은 상기 그루부(212) 내부 표면을 따라 형성되지 않는다. 그러므로, 상기 터널 절연막(204) 및 전하 저장막(202)의 증착에 따라 상기 그루부(212) 내부 공간이 감소되지 않는다. 그러므로, 후속 공정에서 상기 그루부(212) 내부에 충분한 두께의 콘트롤 게이트 전극(216)들을 형성할 수 있다. 이로인해, 콘트롤 게이트 전극(216)의 저항을 감소시킬 수 있으며, 전체 구조물의 높이도 감소시킬 수 있다.
계속하여, 상기 블로킹 유전막(214) 상에 상기 그루부 내부를 채우도록 도전막을 형성한다. 상기 도전막을 증착하는 공정은 도 5g를 참조로 설명한 것과 동일하다.
제2 개구부들(210)에 형성된 도전막을 식각한다. 또한, 제2 개구부들(210) 저면에 위치하는 블로킹 유전막(214)을 식각함으로써 기판(100) 표면이 노출되는 제3 개구부(218)를 형성한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다.
도 13e를 참조하면, 제3 개구부(218) 저면에 노출된 기판(100)에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 소오스 라인(S/L)으로 사용되는 불순물 영역(220)을 형성한다.
상기 제3 개구부(218)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 제3 개구부(218) 내부에 제1 절연막 패턴(224)을 형성한다. 반도체 패턴들(216), 제1 절연막 패턴(224) 및 층간 절연막 패턴(207d) 상에 상부 층간 절연막(226), 비트 라인 콘택(228) 및 비트 라인들(230)을 형성한다. 비트 라인들(230)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가지고, 반도체 패턴들(216)과 전기적으로 연결될 수 있다.
막의 습식 식각율 평가
Figure pat00001
상기 샘플 및 비교 샘플들에 형성된 막들에 대해 각 식각액들을 사용하여 식각하였다. 그리고, 각 식각액에 대한 막들의 식각율을 나타내었다.
도 14는 식각액들에 대한 막들의 식각율을 나타낸 그래프이다.
도 14를 참조하면, 인산을 사용하였을 때 BN막은 LP-CVD공정에 의해 형성된 SiN막에 비해 실리콘 산화막에 대해 높은 식각 선택비를 가짐을 알 수 있었다. 또한, 황산을 사용하였을 때 BN막은 실리콘 산화막에 대해 높은 식각 선택비를 가짐을 알 수 있었다. 반면에, 1 : 100으로 희석된 불산을 사용하였을 때에는 실리콘 질화막 및 BN막에 비하여 실리콘 산화막이 빠르게 제거됨을 알 수 있었다.
막의 스트레스 평가
상기 샘플 및 비교 샘플들에 형성된 막들에 대해 스트레스를 평가하였다.
<표 1>
Figure pat00002
표 1에서와 같이, SiBN막 및 BN막은 증착하였을 때 막의 스트레스가 SiN막에 비해 작음을 알 수 있있다. 또한, 열처리 후에도 스트레스의 변화가 거의 없음을 알 수 있었다.
도 15는 SiBN막의 식각율을 나타낸 그래프이다.
도 15를 참조하면, SiBN막의 경우 막 내에 포함되어 있는 붕소의 양이 증가할수록 막의 굴절율이 낮아진다. 그러므로, 도 15에서 낮은 굴절율을 갖는 SiBN막은 붕소가 더 많이 포함되었음을 의미한다. 즉, 붕소의 함량이 증가될수록 인산에 대해 습식 식각율이 높아짐을 알 수 있었다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 17은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 18은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 성능을 갖는 수직형 비휘발성 메모리 소자를 제공할 수 있다. 상기 수직형 비휘발성 메모리 소자는 고집적화된 반도체 소자의 제조에 적극적으로 응용할 수 있다.
100 : 기판 102 : 패드 절연막
104 : 희생막 106 : 층간 절연막
110 : 제1 개구부 112 : 반도체 패턴
114 : 내부 절연막 패턴 120 : 제2 개구부
122 : 제1 그루부 124 : 터널 절연막
126 : 전하 저장막 128 : 블로킹 유전막
130 : 도전막 132 : 콘트롤 게이트 전극
134 : 제3 개구부 136 : 불순물 영역
138 : 금속 실리사이드 패턴

Claims (10)

  1. 기판 상에 B 및 N을 포함하는 희생막과, 상기 희생막들과 식각 선택비를 갖는 층간 절연막을 교번하여 반복 적층하는 단계;
    상기 층간 절연막들 및 희생막들을 관통하여 기판과 접촉하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 사이에 위치하는 희생막들 및 층간 절연막들의 일부를 식각하여, 상기 반도체 패턴의 표면과 접촉되는 희생막 패턴 및 층간 절연막 패턴을 형성하는 단계;
    상, 하부에 배치된 상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거하는 단계; 및
    상기 그루부 내부에 각각 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 희생막은 BN막, c-BN막, SiBN막, SiBCN, 산소가 포함된 BN, 산소가 포함된 SiBN으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 희생막을 형성하는 공정에서 사용되는 소오스 가스는 BCl3 및 NH3를 포함하고, 분위기 가스는 Ar를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 희생막은 300 내지 800도의 온도에서 증착하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 희생막은 PE-CVD, 열적 CVD 및 원자층 적층공정으로 이루어지는 군에서 선택된 어느 하나의 방법으로 증착하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 층간 절연막은 실리콘 산화물, SiOC 및 SiOF로 이루어지는 군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 층간 절연막 패턴 사이의 상기 그루부의 최대 폭 및 최소 폭은 10％이내의 차이를 갖도록 하면서, 상기 희생막 패턴을 제거하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 그루부의 저면 및 상기 층간 절연막 표면을 따라 터널 절연막, 전하 저장막 및 블로킹 유전막을 형성하는 단계;
    상기 블로킹 유전막 상에 상기 그루부 내부를 채우도록 금속막을 형성하는 단계; 및
    상기 그루부 내부에만 금속이 남아있도록 상기 금속막의 일부를 제거하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  9. 제1항에 있어서, 상기 희생막 패턴은 인산 또는 황산을 이용하여 제거하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  10. 기판 표면으로부터 돌출되는 반도체 패턴;
    상기 반도체 패턴의 표면과 접촉되어 상기 반도체 패턴 측방으로 돌출되고, 제1 그루부가 생성되도록 복수의 층으로 배치되고, 기판으로부터 수직한 방향으로의 상기 제1 그루부의 최대 폭 및 최소 폭은 10％이내의 차이를 갖는 층간 절연막 패턴들; 및
    상기 층간 절연막 패턴들 사이의 제1 그루부 내부에 각각 배치된 게이트 구조물들을 포함하는 수직형 반도체 소자.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130101369A (ko) * 2012-03-05 2013-09-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8564046B2 (en) 2010-06-15 2013-10-22 Samsung Electronics Co., Ltd. Vertical semiconductor devices
KR20140011872A (ko) * 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN109524400A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 包括电容器结构的半导体器件及制造其的方法
US11239251B2 (en) 2019-11-14 2022-02-01 SK Hynix Inc. Method of forming thin layers and method of manufacturing a non-volatile memory device using the same

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
JP2013187421A (ja) * 2012-03-08 2013-09-19 Toshiba Corp 半導体記憶装置
KR101862547B1 (ko) * 2012-04-13 2018-05-31 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
KR102037847B1 (ko) 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102024710B1 (ko) 2013-01-11 2019-09-24 삼성전자주식회사 3차원 반도체 장치의 스트링 선택 구조
KR101421879B1 (ko) * 2013-01-15 2014-07-28 한양대학교 산학협력단 반도체 메모리 소자 및 그의 제조 방법
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102245649B1 (ko) 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105097706B (zh) * 2014-05-19 2018-03-20 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
KR102258369B1 (ko) * 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
CN105405849A (zh) * 2014-09-12 2016-03-16 旺宏电子股份有限公司 半导体元件
US20160086968A1 (en) * 2014-09-18 2016-03-24 Macronix International Co., Ltd. Semiconductor device
CN104201176B (zh) * 2014-09-23 2017-10-27 武汉新芯集成电路制造有限公司 3d nand闪存结构及其制作方法
US10170549B2 (en) * 2014-10-21 2019-01-01 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETs and/or quantum well stacked nanosheet
US9825051B2 (en) * 2014-10-22 2017-11-21 Sandisk Technologies Llc Three dimensional NAND device containing fluorine doped layer and method of making thereof
US10672785B2 (en) * 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9576966B1 (en) * 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9754888B2 (en) * 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102637643B1 (ko) 2016-05-12 2024-02-19 삼성전자주식회사 반도체 소자
KR20180068587A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 수직형 반도체 소자
KR102356741B1 (ko) * 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
KR102399462B1 (ko) * 2017-07-25 2022-05-18 삼성전자주식회사 수직형 메모리 장치
KR20190013347A (ko) * 2017-08-01 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN111627916B (zh) 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
US10998331B2 (en) * 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
JP2020047848A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
KR20200048233A (ko) * 2018-10-29 2020-05-08 삼성전자주식회사 수직형 메모리 장치의 제조 방법
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
CN118695578A (zh) * 2023-03-23 2024-09-24 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US20090286402A1 (en) * 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP2011233756A (ja) * 2010-04-28 2011-11-17 Toshiba Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564046B2 (en) 2010-06-15 2013-10-22 Samsung Electronics Co., Ltd. Vertical semiconductor devices
KR20130101369A (ko) * 2012-03-05 2013-09-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140011872A (ko) * 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN109524400A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 包括电容器结构的半导体器件及制造其的方法
US11239251B2 (en) 2019-11-14 2022-02-01 SK Hynix Inc. Method of forming thin layers and method of manufacturing a non-volatile memory device using the same

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