[go: up one dir, main page]

KR101603731B1 - 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 - Google Patents

버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 Download PDF

Info

Publication number
KR101603731B1
KR101603731B1 KR1020090092258A KR20090092258A KR101603731B1 KR 101603731 B1 KR101603731 B1 KR 101603731B1 KR 1020090092258 A KR1020090092258 A KR 1020090092258A KR 20090092258 A KR20090092258 A KR 20090092258A KR 101603731 B1 KR101603731 B1 KR 101603731B1
Authority
KR
South Korea
Prior art keywords
film
layer
forming
insulating film
charge trap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020090092258A
Other languages
English (en)
Other versions
KR20110034816A (ko
Inventor
김영후
이효산
배상원
윤보언
이근택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090092258A priority Critical patent/KR101603731B1/ko
Priority to US12/872,270 priority patent/US8344385B2/en
Priority to DE102010037434.2A priority patent/DE102010037434B8/de
Priority to JP2010207858A priority patent/JP5647840B2/ja
Priority to TW099131825A priority patent/TWI501384B/zh
Priority to CN201010299123.1A priority patent/CN102034829B/zh
Publication of KR20110034816A publication Critical patent/KR20110034816A/ko
Application granted granted Critical
Publication of KR101603731B1 publication Critical patent/KR101603731B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

GSL(Ground source line), SSL(String select line) 게이트에 전하 트랩 레이어가 없는 전하 트랩 플래시 반도체 소자는, 반도체 기판 상에 수직으로 구비되는 필러 형상의 단결정 반도체 채널과, 상기 단결정 반도체 채널의 측면에 일정 간격을 가지면서 적층되는 링 형상의 제1 내지 제n+1 층(n은 2이상의 자연수) 층간 절연막과, 상기 층간 절연막 상에 구비되는 전하 트랩막과, 상기 전하 트랩막 상에 구비되는 블록킹 절연막, 상기 블록킹 절연막 상에 구비되며 되는 제1 내지 제n 층 컨트롤 게이트 전극 패턴들을 포함하며, 최하위 및 최상위 층간 절연막 상에 전하 트랩 레이어가 없는 GSL(Ground source line) 및 SSL(String select line) 게이트를 포함한다. 상기 전하 트랩 메모리 소자는 수직 방향으로 셀이 적층됨으로써 높은 집적도를 갖는다.

Description

버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법{VERTICAL NAND CHARGE TRAP FLASH MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 수직형 전하 트랩 플래시 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, GSL(Ground source line), SSL(String select line) 게이트에 전하 트랩 레이어가 없는 전하 트랩 플래시 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 전자 및 통신 제품에 다양하게 이용된다. 반도체 소자는 집적 회로들을 포함하고 있으며, 기판 상에 박막을 증착하고 패터닝하는 공정을 수행함으로써 상기 집적회로가 형성될 수 있다.
반도체 소자의 한가지 유형으로는 메모리 소자가 있으며, 메모리 소자는 전형적으로 각 메모리 셀 내에 데이터가 로직 "0" 또는 "1"로서 저장된다. 메모리 소자는 전원 공급되지 않는 경우 데이터를 잃어버리게 되는 휘발성 메모리 소자와, 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 비휘발성 메모리 소자로 구분될 수 있다.
상기 비휘발성 메모리 소자의 한가지 유형으로 플래시 메모리 소자가 있다. 상기 플래시 메모리 소자는 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory : EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(memory stick)등에 공통으로 이용될 수 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어한다.
상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자로 구분할 수 있다.
상기 플래시 메모리 소자는 고용량의 데이터를 저장할 수 있도록 설계되어야 한다. 그러므로, 단위 칩 내에는 다수의 셀 트랜지스터가 형성되어야 한다. 그러나, 한정된 수평 면적 내에 셀 트랜지스터들을 고도로 집적시키는 것이 용이하지 않다.
최근, 플래시 메모리 소자의 집적도 향상을 위하여, 하나의 셀 내에 2 이상의 데이터를 저장할 수 있도록 하는 방법, 셀 트랜지스터의 구조 변경 등의 다양한 시도가 이루어지고 있다. 그러나, 이러한 시도에도 불구하고 상기 플래시 메모리 소자의 집적도를 높이는 데에는 한계가 있다.
또한 데이터의 저장과 보존에 중요한 역할을 하는 폴리 게이트간 절연막과 터널링 절연막의 두께 및 두개의 전극이 있어야 동작이 되는 특성상 두께는 스케일링되지 못하고 일정 두께를 유지해야 한다.
이러한 문제를 극복하기 위해서 종래의 플로팅 플래시 디바이스에서 전하 트랩 플래시 디바이스로 연구가 활발히 진행 되면서 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다.
특히, 전극을 하나만 사용하는 전하 트랩 플래시 메모리 소자의 경우 셀 트랜지스터들을 수직으로 적층시킴으로써 기존의 플로팅 플래시 소자보다 훨씬 쉽게 고도로 집적화시킬 수 있다.
그러나, 상기 전하 트랩 플래시 메모리 소자를 수직 방향으로 3차원 형상으로 만들 때 GSL(Ground source line), SSL(String select line) 전극은 동작 게이트로 트랩 레이어(trap layer)가 필요 없다.
상기 GSL(Ground source line), SSL(String select line) 게이트에 트랩 레이어가 존재하는 경우 동작 게이트 내부에 절연막이 존재하여 동작전압을 가해줄 경우, 트랩 레이어 및 동작 게이트 내부에 전압강하가 일어나 신뢰성에 영향을 미치고, 안정적인 동작을 위해서는 동작전압을 올려주어야 한다.
이러한 이유로, 수직 방향으로 트랩 플래시 셀 트랜지스터가 적층되려면 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없어야 한다.
본 발명의 일 목적은 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 고집적화된 수직형 전하 트랩 플래시 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 고성능을 가지면서 고집적화된 수직형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자는, 기판에 제 1 도전형 고농도 불순물층과, 상기 제 1 도전형 고농도 불순물층상에 형성된 절연막층과, 상기 절연막층상에 형성된 전하 트랩층이 없는 GSL(Ground source line) 전극과, 상기 기판의 제 1 도전형 고농도 불순물층과 접하고 수직으로 형성된 필러 형상의 단결정 반도체 체널 패턴과, 상기 단결정 반도체 체널 패턴면을 따라 형성된 터널링 산화막과, 상기 단결정 반도체 체널 패턴의 측면에 일정 간격을 가지면서 적층되는 링 형상의 제1 내지 제n+1 층(n은 2이상의 자연수) 층간 절연막과, 상기 제1 내지 제n 층 층간 절연막 상에 구비되는 전하 트랩막과, 상기 전하 트랩막 상에 구비되는 블록킹 절연막과, 상기 블록킹 절연막 상에 구비되는 제1 내지 제n 층 컨트롤 게이트 와, 상기 최상위 층간 절연막 상에 전하 트랩막이 없는 SSL(String select line) 전극과 비트라인을 포함한다.
상기 전하 저장막은 실리콘 질화물 또는 금속 산화물을 포함한다.
상기 단결정 반도체 채널은 단결정 실리콘으로 이루어질 수 있다.
상기 단결정 실리콘은 선택적 에피택시얼 성장 공정 또는 상전이 에피택시얼 공정을 통해 형성된 것일 수 있다.
상기 블록킹 절연막은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
상기 제1 내지 제n 층 컨트롤 게이트 패턴 사이에 위치하고 상기 단결정 반도체 패턴의 측벽과 접하는 층간 절연막 패턴이 구비될 수 있다.
상기 층간 절연막은 실리콘 질화물로 이루어질 수 있다.
이와는 달리, 상기 층간 절연막은 각 컨트롤 게이트 상부면으로부터 실리콘 질화물, 실리콘 산화물 및 실리콘 질화물이 적층된 형상을 가질 수 있다.
동일한 층에 위치하는 상기 콘트롤 게이트는 전기적으로 연결될 수 있다.
상기 단결정 반도체 채널들의 상부면과 접촉하고, 제1 방향으로 배치된 단결정 반도체 패턴들을 전기적으로 연결시키는 비트 라인들이 구비될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 제조 방법은, 기판에 제 1 도전형 고농도 불순물층을 형성하고, 상기 제 1 전도층 고농도 불순물층상에 절연막 층을 형성하고, 상기 절연막층상에 GSL(Ground source line) 전극을 형성하고, 일정 간격을 가지면서 적층되는 제1 내지 제n+1 층(n은 2이상의 자연수) 층간 절연막 패턴을 형성하고, 상기 제1 내지 제n 층 층간 절연막 패턴 상에 희생막을 형성하고, 상기 최상위 층간 절연막 패턴에 SSL(String select line) 전극층을 형성하고, 상기 SSL(String select line) 전극층 상에 최상 층간 절연막을 형성하고, 상기 다수의 층이 적층된 기판에 반도체 체널 형성용 홀을 형성하고, 상기 반도체 채널 형성용 홀안에 터널 산화막을 형성하고, 상기 터널 산화막상에 채널 형성용 실리콘 단결정막을 형성하고, 상기 채널 형성용 홀을 절연막으로 채우고, 상기 다수의 층이 적층된 기판에 희생막 제거용 홀을 형성하고, 상기 희생막을 제거하고, 상기 제거된 희생막 공간에 전하 트랩막 및 블로킹 절연막을 형성하고, 상기 희생막 홀에 제 2 희생막을 형성하고, 상기 희생막 홀을 수직으로 식각 측면 전하 트랩막 및 블로킹 절연막을 제거하고, 상기 제 2 희생막을 제거후 컨트롤 전극 패턴을 형성하고, 소자 분리용 절연막으로 수직 희생막 홀을 채운 후 비트라인을 형성한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자는, 기판 상에 구비되고, 코어 및 페리 회로를 이루는 하부 구조물들과, 상기 하부 구조물들을 덮는 하부 층간 절연막과, 상기 하부 층간 절연막 상에 구비되는 단결정 실리콘층과, 상기 단결정 실리콘층 상에 구비되는 필러 형상의 단결정 반도체 채널과, 상기 단결정 반도체 채널의 측면에 구비되고 수직 방향으로 배치되는 전하 트랩 셀 트랜지스터들 및 상기 하부 구조물들과 상기 셀 트랜지스터들을 서로 연결시키기 위한 배선들을 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 제조 방법으로, 기판 상에, 코어 및 페리 회로를 이루는 하부 구조물들을 형성하고, 상기 하부 구조물들을 덮는 하부 층간 절연막을 형성하고, 기판에 제 1 도전형 고농도 불순물층을 형성하고, 상기 제 1 전도층 고농도 불순물층상에 절연막 층을 형성하고, 상기 절연막층상에 GSL(Ground source line) 전극을 형성하고, 일정 간격을 가지면서 적층되는 제1 내지 제n+1 층(n은 2이상의 자연수) 층간 절연막을 형성하고, 상기 제1 내지 제n 층 층간 절연막 상에 희생막을 형성하고, 상기 최상위 층간 절연막 상에 SSL(String select line) 전극층을 형성하고, 상기 SSL(String select line) 전극층 상에 층간 절연막을 형성하고, 상기 다수의 층이 적층된 기판에 반도체 체널 형성용 홀을 형성하고, 상기 반도체 채널 형성용 홀안에 터널 산화막을 형성하고, 상기 터널 산화막상에 채널 형성용 실리콘 단결정막을 형성하고, 상기 채널 형성용 홀을 절연막으로 채우고, 상기 다수의 층이 적층된 기판에 희생막 제거용 홀을 형성하고, 상기 제 1 희생막을 제거하고, 상기 제거된 희생막 공간에 전하 트랩층 및 블로킹 절연막을 형성하고, 상기 희생막 홀에 제 2 희생막을 형성하고, 상기 희생막 홀을 수직으로 식각 측면 전하 트랩층 및 블로킹 절연막을 제거하고, 상기 제 2 희생막을 제거후 컨트롤 전극을 형성하고, 소자 분리용 절연막으로 수직 희생막 홀을 채운 후 비트라인을 형성한다.
상기 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자는 전하 트랩막이 있는 셀 트랜지스터들이 수직 방향으로 직렬 연결된 구조를 가지기 때문에 메모리 소자가 고도로 집적화 된다.
또한, 단결정 반도체 패턴 상에 상기 전하 트랩막이 있는 셀 트랜지스터들이 구비되어 있고, 셀 트랜지스터 내에 포함되는 터널 산화막이 열 산화 공정에 의해 형성된 열산화막으로 이루어진다. 때문에, 상기 셀 트랜지스터들의 전기적 특성이 매우 양호하고, 높은 신뢰성을 가지며, 고른 셀 산포를 갖는다.
한편, MOS트랜지스터를 포함하는 반도체 소자의 경우에도 각 트랜지스터들이 수직 방향으로 적층됨으로써 고도로 집적화될 수 있다.
또한 GSL(Ground source line), SSL(String select line)에는 전하 트랩막이 없어 동작 게이트 내부에 전압강하가 일어나지 않아서 신뢰성이 좋고, 동작전압을 낮게 컨트롤 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 소자의 절개 사시도이다.
도 2는 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자에서 메모리 셀 영역 셀 스트링 트랜지스터를 보여주는 단면도이다.
도 2를 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)은 예를 들어 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100)에 제 1 도전형 고농도 불순물층(105)가 형성되어 있다. 상기 제 1 도전형 고농도 불순물층(105)상에는 절연막(110)이 형성되어 있다.
상기 제 1 도전형 고농도 불순물층(105)층과 접하고 반도체 기판 (100)과 수직방향으로 형성된 필러 형상의 단결정 반도체 채널 (150)들이 구비된다. 상기 단결정 반도체 채널 (150)은 규칙적인 배열을 갖도록 배치된다. 즉, 상기 단결정 반도체 채널 (150)들은 반도체 기판 (100)과 수직한 방향으로 각각 일정 간격을 가지면서 규칙적으로 배치된다.
상기 단결정 반도체 채널 (150)들은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 상기 단결정 실리콘은 비정질실리콘을 열을 통해 상전이시켜 형성된 것일 수 있다. 또는, 상기 단결정 실리콘은 기판(100)을 시드로 하는 에피택시얼 성장 공정을 통해 형성된 것일 수도 있다.
하나의 단결정 반도체 채널 (150)에는 하나의 셀 스트링을 이루는 전하 트랩막이 있는 셀 트랜지스터(185a,185b, 185c, 185d)들이 형성되며, 상기 셀 트랜지스터들은 수직 방향으로 직렬 연결되어 있다.
상기 전하 트랩막이 있는 셀 스트링 트랜지스터 (185a,185b, 185c, 185d) 상하에는 GSL(Ground source line), SSL(String select line) 전극 게이트가 있고, 상기 GSL(Ground source line), SSL(String select line) 전극에는 전하 트랩막이 없는 것이 특징이다.
통상적으로, 기판(100) 상에 형성되는 하나의 셀 스트링 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들이 형성될 수 있다. 본 실시예의 전하 트랩 플래시 메모리 소자의 경우, 상기 셀 스트링 내에 포함되어 있는 셀 트랜지스 터(185a,185b, 185c, 185d)들의 수가 증가하면 셀 트랜지스터들이 적층되는 높이도 증가하게 된다. 때문에, 상기 셀 스트링 내에 포함되는 셀 트랜지스터들의 수를 증가시키는 경우 제조 공정이 용이하지 않다. 따라서, 하나의 셀 스트링에 4개 또는 8개의 셀 트랜지스터들이 직렬 연결될 수 있으며, 본 실시예에서는 4개의 셀 트랜지스터들이 직렬 연결된 것으로 설명한다.
또한, 상기 셀 트랜지스터(185a,185b, 185c, 185d)들을 이루는 셀 게이트 전극들의 수직 방향의 사이에는 층간 절연막 패턴들(120a, 120b, 120c, 120d, 120e)이 구비된다.
상기 단결정 반도체 채널 패턴(150)과 연결되는 비트라인(195)이 형성된다.
이하에서는, 상기 단결정 반도체 채널 패턴(150)에 구비되는 셀 스트링 트랜지스터들에 대해 보다 상세하게 설명한다.
상기 반도체 기판 절연막(110)상에 GSL(Ground source line) 전극 게이트가 있고, 상기 GSL(Ground source line) 전극에는 전하 트랩막이 없다.
상기 단결정 반도체 채널 패턴(150)들의 각 측면에는 일정 간격을 가지면서 적층되는 링 형상의 제1 내지 제n+1 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e)이 구비된다. 여기서, 상기 층간 절연막(120a, 120b, 120c, 120d, 120e) 패턴의 개수는 상기 셀 스트링 내에 포함되는 셀 트랜지스터의 개수보다 1개 많다. 즉, 상기 n은 2 이상의 자연수이며, 보다 바람직하게는, 상기 n은 2n(n은 1이상의 자연수)일 수 있다. 본 실시예에서는 5 층 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e)이 구비된다.
상기 층간 절연막 패턴들(120a, 120b, 120c, 120d, 120e)은 상기 각 층에 형성되는 셀 스트링 트랜지스터 전극(185a,185b, 185c, 185d)과 전하 트랩막(170) 및 블로킹 절연막(175)과 접하여 형성 되어 있다.
터널 산화막(145)은 단결정 반도체 채널 패턴(150)을 따라서 셀 스트링 트랜지스터 전극(185a,185b, 185c, 185d)과 전하 트랩막(170) 및 블로킹 절연막(175)과 접하여 형성 되어 있다.
상기 터널 산화막(145)은 열 산화 또는 화학 기상 증착법에 의해 형성될 수 있다.
상기 전하 트랩막(170)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 상기 전하 트랩막(170)에는 전하 트랩 방식으로 전하들이 저장된다. 상기 전하 트랩막(170)은 얇은 두께로 증착시키기에 용이한 실리콘 질화물로 이루어지는 것이 가장 적합하다.
상기 전하 트랩막(170) 상에는 블록킹 절연막(175)이 구비된다. 상기 블록킹 절연막(175)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다. 상기 블록킹 절연막(175)은 상기 전하 트랩막(170)과 동일한방향으로 서로 연결되어 있는 형상을 갖는다.
상기 블록킹 절연막(175) 상에는 상기 제1 내지 제n+1 층간 절연막(120a, 120b, 120c, 120d, 120e) 사이사이에 제1 내지 제n 층 컨트롤 게이트 패 턴(185a,185b, 185c, 185d)이 구비된다. 본 실시예에서는 제1 내지 4 층 컨트롤 게이트 패턴(185a,185b, 185c, 185d)이 구비된다.
상기 동일한 층의 콘트롤 게이트 패턴(185a,185b, 185c, 185d))은 모두 전기적으로 연결됨으로써, 각 층의 컨트롤 게이트 패턴(185a,185b, 185c, 185d)이 하나의 워드 라인으로써 기능하게 된다. 반면에, 서로 다른 층에 위치하는 컨트롤 게이트 패턴((185a,185b, 185c, 185d)은 서로 전기적으로 연결되지 않는다.
서로 다른 층의 컨트롤 게이트 패턴(185a,185b, 185c, 185d)들을 절연시키기 위하여, 상기에서도 설명한 것과 같이, 상기 적층된 셀 게이트 전극들의 수직 방향의 사이에는 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e)들이 구비된다.
즉, 상기 제1 내지 제n 층 컨트롤 게이트 패턴(185a,185b, 185c, 185d)들 사이에는 각각 제1 내지 제n+1 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e)이 구비된다. 상기 층간 절연막 패턴들(120a, 120b, 120c, 120d, 120e)은 상기 컨트롤 게이트 패턴들(185a,185b, 185c, 185d)의 상, 하부면을 지지하면서 상기 단결정 반도체 채널 패턴(150)의 측벽과 접하는 형상을 갖는다.
상기 층간 절연막 패턴들(120a, 120b, 120c, 120d, 120e)은 실리콘 산화물 및 단결정 반도체 패턴과 각각 식각 선택비를 갖는 절연 물질로 이루어질 수 있다. 구체적으로, 상기 층간 절연막 패턴들(120a, 120b, 120c, 120d, 120e)은 실리콘 질화물 또는 산화막으로 이루어질 수 있다.
상기 각 층의 컨트롤 게이트 패턴들 (185a,185b, 185c, 185d)의 수직 단면을 살펴보면, 상기 단결정 반도체 채널 패턴(150)을 감싸면서 상기 층간 절연막 패 턴(120a, 120b, 120c, 120d, 120e) 및 컨트롤 게이트 패턴들(185a,185b, 185c, 185d)이 수직 방향으로 반복 적층되어 있다.
이와는 달리, 상기 각 층의 컨트롤 게이트 패턴들(185a,185b, 185c, 185d)에서 관통 홀이 생성되어 있는 제1 부위의 수직 단면을 살펴보면, 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e), 컨트롤 게이트 패턴들(185a,185b, 185c, 185d)이 수직 방향으로 반복 적층되고, 상기 층간 절연막 패턴(120a, 120b, 120c, 120d, 120e), 컨트롤 게이트 패턴(185a,185b, 185c, 185d)이 적층된 구조물의 수평 방향 사이에는 분리용 절연막 패턴(190)이 개재되어 있다.
상기 단결정 반도체 채널 패턴(150)들의 상부면과 접촉하고, 제1 방향으로 배치된 단결정 반도체 채널 패턴(150)들을 전기적으로 연결시키는 비트 라인(195)들이 구비된다.
상기 단결정 반도체 채널 패턴(150)의 최 상부 및 최 하부의 각 측벽에는 산화막 패턴 및 게이트 전극이 구비된 GSL(Ground source line), SSL(String select line) 전극 게이트가 있다. 즉, 상기 상부 선택 트랜지스터 SSL(String select line)는 비트 라인(195)과 최 상부 셀 트랜지스터(185) 사이에 구비되고, 상기 하부 선택 트랜지스터 GSL(Ground source line)는 기판(100)과 최 하부 셀 트랜지스터(185) 사이에 구비된다.
상기 각각의 단결정 반도체 채널 패턴(150) 표면 아래에는 N형의 불순물이 도핑된 소오스/드레인 영역이 구비될 수 있다.
상기 기판(100) 표면 아래에는 공통 소오스 라인으로 제공되는 제 1 도전형 고농도 불순물 영역(105)이 구비되어 있다. 상기 불순물 영역은 N형 불순물로 이루어질 수 있다. 상기 불순물 영역이 구비됨으로써, 상기 단결정 반도체 채널 패턴(150)들에 형성되어 있는 각 스트링들의 하부가 서로 연결된다.
상기 설명한 수직 적층 구조를 갖는 전하 트랩 플래시 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 그러므로, 매우 좁은 면적에서 셀 스트링을 구현할 수 있어 소자의 집적도가 매우 높다. 그리고, 결정 결함이 거의 없는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 산화막이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하다.
또한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없어 동작 게이트 내부에 전압강하가 일어나지 않아서 신뢰성이 좋고, 동작전압을 낮게 컨트롤 할 수 있다.
도 3 내지 도 12는 도 2 에 도시된 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 메모리 셀 영역 셀 스트링 트랜지스터를 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 단결정 실리콘으로 이루진 기판(100)을 마련한다. 상기 기판(100)에 N형의 불순물을 도핑함으로써, 전하 트랩 플래시 메모리 소자의 소오스 라인(S/L)으로 사용되는 불순물 영역(105)을 형성한다. 구체적으로, 하나의 셀 블 록이 형성되는 부위의 기판에 N형 불순물을 도핑함으로써 상기 불순물 영역을 형성할 수 있다.
상기 불순물이 도핑되어 있는 기판(100) 상에 절연막(110)을 형성한다. 상기 절연막(110)은 CVD 방법으로 200Å-500Å 사이의 두께로 형성한다.
상기 절연막(110)상에 GSL(Ground source line) 전극층(115)을 형성 한다. 상기 GSL(Ground source line) 전극층 (115)은 도핑된 폴리 실리콘층 또는 금속층으로 형성할 수 있다.
상기 GSL(Ground source line) 전극층(115) 상에 층간 절연막 (120a)을 형성한다. 상기 절연막 (120a)은 CVD 공정으로 500Å- 1000Å 정도 형성 한다.
상기 층간 절연막(120a)상에 제 1 희생막(125a)을 형성 한다. 상기 제 1 희생막(125a)은 500Å- 1500Å 두께로 질화막으로 형성 한다. 상기 희생막(120a)은 추후 형성되는 컨트록 게이트막보다 크게 형성한다.
상기 층간 절연막(120a)와 같은 조건으로 제 1 희생막(125a)상에 제 2 층간 절연막(120b)을 형성한다. 또한 상기 제 1 희생막 (125a)과 같은 조건으로 제 2 희생막 (125b)을 형성한다. 이러한 조건을 반복하여 제 1 내지 제 n+1층(n은 자연수)까지 층간 절연막(120a - 120n+1)을 적층한다. 본 실시예에서는 n는 4로 하여 5층의 층간 절연막(120a,120b,120c,120d,120e)을 형성한다.
상기 층간 절연막 (120a, 120b,120c,120d,120e) 사이사이에 희생막을 제 1 내지 제 n층까지 적층 형성한다. 본 실시예에서는 n는 4로 하여 4층의 제 1 희생막 (125a, 125b, 125c, 125d)을 형성한다.
상기 최상위 층간 절연막(120e) 상에 SSL(String select line) 전극층 (130)을 형성 한다. 상기 SSL(String select line) 전극층(130)은 폴리 실리콘층 또는 금속층으로 형성한다.
상기 SSL(String select line) 전극층(130)상에 상부 절연막 (135)을 형성한다. 상부 절연막은 산화막으로 CVD, 또는 PVD 방법으로 형성한다.
도 4를 참조하면, 상기 수직적으로 다수의 층이 형성된 기판에 소정의 사진 식각 공정을 통하여 채널홀(140)을 형성한다. 상기 채널홀 (140)은 터널 산화막 및 채널이 형성될 공간으로 제 1 도전형 불순물층(105) 과 접하게 형성한다.
도 5를 참조하면, 상기 채널홀 (140) 측벽에 터널 산화막(145)을 형성한다. 상기 터널 산화막(145)은 열산화막으로 30Å - 100Å 정도 형성한다. 상기 터널 산화막(145)상에 채널용 단결정 실리콘막(150)을 형성한다. 상기 채널용 단결정 실리콘막(150)은 CVD, 또는 ALD 공정으로 폴리 실리콘막을 형성후 레이저 열처리를 하여 단결정 실리콘막(150)으로 상변화를 유도 형성한다.
상기 채널용 단결정 실리콘막(150)을 형성 후 보이드를 산화막(155)으로 채운다. 그러면 보이드 산화막(155)를 중심으로 필라 형태의 채널용 단결정 실리콘막(150)이 형성되고, 상기 채널용 단결정 실리콘막(150) 상부에 터널 산화막이 형성된다.
도 6을 참조하면, 통상의 사진 식각 공정을 통하여 제 1 희생막(125a, 125b, 125c, 125d)을 제거하기 위한 희생막 제거홀(160)을 희생막 중앙에 위치하도록 형 성한다. 상기 희생막 제거홀(160)은 제 1 도전형 고농도층(105)와 접하게 형성한다.
도 7을 참조하면, 상기 희생막 제거홀(160)을 통하여 희생막 (125a, 125b, 125c, 125d) 제거용 식각용액을 공급 희생막 (125a, 125b, 125c, 125d)을 제거 한다. 상기 희생막 (125a, 125b, 125c, 125d)이 질화막으로 형성되어 있기 때문에 인산이 함유된 습식 식각 용액에 상기 기판(100)을 처리하면 희생막 (125a, 125b, 125c, 125d)은 깨끗이 제거된다.
그러면 희생막 (125a, 125b, 125c, 125d)이 제거된 자리는 새로운 홀 (165) 형성되어 전하 트랩층, 블로킹 절연막 및 컨트록 게이트가 형성될 공간이 된다.
도 8을 참조하면, 상기 제1 내지 제5층 산화막 패턴(120a, 120b, 120c, 120d, 120e) 상에 전하 트랩막(170)을 형성 한다. 상기 전하 트랩막(170)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 상기 전하 트랩막(170)에는 전하 트랩 방식으로 전하들이 저장된다. 상기 전하 트랩막(170)은 얇은 두께로 증착시키기에 용이한 실리콘 질화물로 이루어지는 것이 가장 적합하다.
상기 전하 트랩막(170) 상에 블록킹 절연막(175)이 구비된다. 상기 블록킹 절연막(175)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다. 상기 블록킹 절연막(175)은 상기 전하 트랩막(170)과 동일하게 같은 방향으로 서로 연결되어 있는 형상을 갖는다.
도 9 및 도 10을 참조하면, 상기 블로킹 절연막(175)이 형성되어있는 공간에 제 2 희생막(180)을 채운다. 제 2 희생막(180)은 서로 다른 층간에 연결되어 있는 전하 트랩막(170) 및 블록킹 절연막(175)을 제거하기 위해서 제 2 희생막을 채우고 수직방향만 전하 트랩막(170) 및 블록킹 절연막(175)과 함께 제 2 희생막(180)을 제거 후 도 10에서 보는 바와 같이 수평방향으로 잔여 제 2 희생막 (180)을 제거 한다.
도 11을 참조하면, 상기 블록킹 절연막(175) 상에는 상기 제1 내지 제n 층 층간 절연막 (120a~120e)사이사이에 제1 내지 제n 층 컨트롤 게이트(185a~185n)가 구비된다. 본 실시예에서는 제1 내지 제4 층 컨트롤 게이트(185a, 185b, 185c, 185d)가 구비된다.
동일한 층에 위치하는 상기 컨트롤 게이트 (185a, 185b, 185c, 185d)는 전기적으로 연결된 구조를 갖는다. 그러나 상기 각 채널용 단결정 실리콘막(150)들 사이에 위치하는 상기 동일한 층의 컨트롤 게이트 (185a, 185b, 185c, 185d)는 중앙 부위에 홀을 형성 후 소자 분리 절연막 (190) 형상을 갖는다. 또한, 상기 컨트롤 게이트들(185a, 185b, 185c, 185d)에 생성되어 있는 소자 분리 절연막 (190)은 최 하부 제 1 도전형 고농도 불순물층(105) 상부면까지 관통하는 형상을 갖는다.
이와같이, 상기 동일한 층의 컨트롤 게이트 패턴(185a, 185b, 185c, 185d)은 모두 전기적으로 연결됨으로써, 각 층의 컨트롤 게이트 (185a, 185b, 185c, 185d)들이 하나의 워드 라인으로써 기능하게 된다. 반면에, 서로 다른 층에 위치하는 컨트롤 게이트(185a, 185b, 185c, 185d)들은 서로 전기적으로 연결되지 않는다.
도 12를 참조하면, 상기 채널용 단결정 실리콘막(150)들의 상부면과 접촉하고, 제1 방향으로 배치된 채널용 단결정 실리콘막(150)들을 전기적으로 연결시키는 비트 라인(195)을 형성 한다.
상기 기판(100) 표면 아래에 공통 소오스 라인으로 제공되는 제 1 도전형 고농도 불순물층(105)은 상기 채널용 단결정 실리콘막(150)들에 형성되어 있는 각 스트링들의 하부가 서로 연결된다.
상기 설명한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 그러므로, 매우 좁은 면적에서 셀 스트링을 구현할 수 있어 소자의 집적도가 매우 높다. 그리고, 결정 결함이 거의 없는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 산화막이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하다.
또한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없어 동작 게이트 내부에 전압강하가 일어나지 않아서 신뢰성이 좋고, 동작전압을 낮게 컨트롤 할 수 있다.
도 13 및 도 22는 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자의 전반적인 제조 방법을 설명하기 위한 제조공정 단면도들이다.
도 13을 참조하면, 단결정 실리콘으로 이루진 기판(200)을 마련한다. 상기 기판(200)에 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다.
상기 기판(200) 상에 게이트 산화막(205) 및 게이트 전극(210)을 형성하고, 상기 게이트 전극(210) 양측의 기판 아래로 불순물을 도핑함으로써 소오스/드레인 영역(도시되지 않음)을 형성한다. 상기 공정을 수행함으로써, 코어 및 페리 회로를 이루는 NMOS 트랜지스터 및 PMOS 트랜지스터(210)를 각각 형성한다.
이 후, 상기 NMOS 및 PMOS 트랜지스터(210)를 덮는 제1 하부 층간 절연막(215)을 형성한다. 상기 제1 하부 층간 절연막(215)은 실리콘 산화물을 화학기상 증착법으로 증착시켜 형성할 수 있다.
사진 및 식각 공정을 이용하여 상기 제1 하부 층간 절연막(215)에 콘택홀을 형성하고, 상기 콘택홀 내부를 채우도록 제1 도전막을 증착한 후 이를 패턴으로 형성한다.
또한, 제 1 도전막 상에 제2 도전막을 증착하고, 상기 제2 도전막을 패터닝함으로써, 전기적으로 접속하는 제1 하부 도전성 라인(220)을 형성한다. 상기 제1 하부 도전성 라인(220)은 금속 물질 또는 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 그러나, 동작 속도를 빠르게 하기 위하여 저저항을 갖는 금속 물질로써 상기 제1 하부 도전성 라인(220)을 형성하는 것이 바람직하다.
도 14를 참조하면, 상기 제1 하부 도전성 라인(220)이 형성되어 있는 제1 하부 층간 절연막(215) 상에 제2 하부 층간 절연막(225)을 형성한다.
도 15를 참조하면, 상기 제2 하부 층간 절연막(225)에 단결정 실리콘막(230)을 형성한다. 상기 단결정 실리콘막(230)은 기판 본딩 방법을 통해 형성할 수 있다.
구체적으로, 상기 제2 하부 층간 절연막(225)에 본딩되는 도너 단결정 실리콘 기판을 마련한다. 상기 도너 단결정 실리콘 기판에 수소 이온을 주입함으로써, 상기 도너 기판 내부에 이온주입 영역을 형성한다. 다음에, 상기 도너 기판과 상기 제2 하부 층간 절연막(225)이 형성되어 있는 억셉트 기판을 서로 포갠 후 고온에서 결합시켜 상기 억셉트 기판의 제2 하부 층간 절연막 상에 상기 도너 기판을 접합시킨다. 또한, 상기 도너 기판의 이온 주입 영역에서 절단되어 상기 도너 기판을 2개로 분리시킴으로써 상기 제2 하부 층간 절연막(225) 상에 예비 단결정 실리콘막을 형성한다. 이 후, 상기 예비 단결정 실리콘막을 화학기계적 연마 공정을 통해 평탄화함으로써 단결정 실리콘막(230)을 형성한다.
이 후, 상기 단결정 실리콘막(230)을 사진 및 식각 공정을 통해 패터닝함으로써 액티브 영역 부위에만 단결정 실리콘막(230)이 남아았도록 한다. 즉, 상기 단결정 실리콘막(230)은 셀 블록이 형성되는 부위에만 남아있도록 한다.
도 16을 참조하면, 상기 단결정 실리콘막(230) 상에 상기 실시예 1에서 설명한 것과 동일한 공정을 수행함으로써 셀 구조물들을 형성한다. 상기 단결정 실리콘 막(230)에 불순물을 도핑 제 1 도전형 고농도 불순물층을 만들고, 상기 단결정 실리콘막(230) 상에 제 3 하부 절연막(235)을 형성한다. 상기 제 3 하부 절연막(235)은 CVD 방법으로 500Å-1500Å 사이의 두께로 형성한다.
상기 제 3 하부 절연막(235)상에 GSL(Ground source line) 전극층(240)을 형성 한다. 상기 GSL(Ground source line) 전극층 (240)은 도핑된 폴리 실리콘층 또는 금속층으로 형성할 수 있다.
상기 GSL(Ground source line) 전극층(240) 상에 제 1 전극 층간 절연막 (245a)을 형성한다. 상기 제 1 전극 층간 절연막 (245a)은 CVD 공정으로 500Å- 1000Å 정도 형성 한다.
상기 제 1 전극 층간 절연막(245a)상에 제 1 희생막(250a)을 형성 한다. 상기 제 1 희생막(250a)은 500Å- 1500Å 두께로 질화막으로 형성 한다. 상기 희생막(250a)은 추후 형성되는 컨트록 게이트막보다 크게 형성한다.
상기 제 1 전극 층간 절연막(245a)와 같은 조건으로 제 1 희생막(250a)상에 제 2 전극 층간 절연막(245b)을 형성한다. 또한 상기 제 1 희생막 (250a)과 같은 조건으로 제 2 희생막 (250b)을 형성한다. 이러한 조건을 반복하여 제 1 내지 제 n+1층(n은 자연수)까지 전극 층간 절연막(245a - 245n+1)을 적층한다. 본 실시예에서는 n는 4로 하여 5층의 전극 층간 절연막(245a, 245b,245c,245d,245e)을 형성한다.
상기 전극 층간 절연막 (245a, 245b,245c,245d,245e) 사이사이에 희생막을 제 1 내지 제 n층까지 적층 형성한다. 본 실시예에서는 n는 4로 하여 4층의 희생막 (250a, 250b, 250c, 250d)을 형성한다.
상기 최상위 전극 층간 절연막(245e) 상에 SSL(String select line) 전극층 (255)을 형성 한다. 상기 SSL(String select line) 전극층(255)은 폴리 실리콘층 또는 금속층으로 형성한다.
상기 SSL(String select line) 전극층(255)상에 상부 절연막 (도시 안됨)을 형성한다. 상기 상부 절연막(도시 안됨)은 산화막으로 CVD, 또는 PVD 방법으로 형성한다.
도 17을 참조하면, 상기 수직적으로 다수의 층이 형성된 기판에 소정의 사진 식각 공정을 통하여 채널홀(260)을 형성한다. 상기 채널홀 (260)은 터널 산화막 및 채널이 형성될 공간으로 제 1 도전형 불순물층(230)과 접하게 형성한다.
도 18을 참조하면, 상기 채널홀 (260) 측벽에 터널 산화막(265)을 형성한다. 상기 터널 산화막(265)은 열산화막으로 30Å - 100Å 정도 형성한다. 상기 터널 산화막(265)상에 채널용 단결정 실리콘막(270)을 형성한다. 상기 채널용 단결정 실리콘막(270)은 CVD, 또는 ALD 공정으로 폴리 실리콘막을 형성후 레이저 열처리를 하여 단결정 실리콘막(270)으로 상변화를 유도 형성한다.
상기 채널용 단결정 실리콘막(270)을 형성 후 보이드를 산화막(275)으로 채운다. 그러면 보이드 산화막(275)을 중심으로 필라 형태의 채널용 단결정 실리콘막(270)이 형성되고, 상기 채널용 단결정 실리콘막(270) 상에 터널 산화막(265)이 형성된다.
상기 기판을 통상의 사진 식각 공정을 통하여 제 1 희생막(125a, 125b, 125c, 125d)을 제거하기 위한 희생막 제거홀(280)을 희생막 중앙에 위치하도록 형성한다. 상기 희생막 제거홀(280)은 제 1 도전형 고농도층(230)과 접하게 형성한 다. 동시에 주변회로가 형성될 공간도 같이 식각하여 추후 층간막을 채워 금속 배선 구조를 형성할 공간을 만든다.
도 19를 참조하면, 상기 희생막 제거홀(280) 및 주변회로 공간을 통하여 희생막 (250a, 250b, 250c, 250d) 제거용 식각용액을 공급 희생막 (250a, 250b, 250c, 250d)을 제거 한다. 상기 희생막 (250a, 250b, 250c, 250d)이 질화막으로 형성되어 있기 때문에 인산이 함유된 습식 식각 용액에 상기 기판(200)을 처리하면 희생막(250a, 250b, 250c, 250d)은 깨끗이 제거된다.
그러면 희생막(250a, 250b, 250c, 250d)이 제거된 자리는 새로운 홀이 형성되어 전하 트랩층, 블로킹 절연막 및 컨트록 게이트가 형성될 공간이 된다.
도 20을 참조하면, 상기 제1 내지 제5층 전극 층간 절연막 (245a, 245b,245c,245d,245e) 상에 전하 트랩막(285)을 형성 한다. 상기 전하 트랩막(285)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 상기 전하 트랩막(285)에는 전하 트랩 방식으로 전하들이 저장된다. 상기 전하 트랩막(285)은 얇은 두께로 증착시키기에 용이한 실리콘 질화물로 이루어지는 것이 가장 적합하다.
상기 전하 트랩막(285) 상에 블록킹 절연막(290)이 구비된다. 상기 블록킹 절연막(290)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다. 상기 블록킹 절연막(290)은 상기 전하 트랩막(285)과 동일하게 같은 방향으로 서로 연결되어 있는 형상을 갖는다.
상기 블로킹 절연막(290)이 형성되어있는 공간에 제 2 희생막(도시되지 않음)을 채운다. 제 2 희생막(도시되지 않음)은 서로 다른 층간에 연결되어 있는 전하 트랩막(285) 및 블록킹 절연막(290)을 제거하기 위해서 제 2 희생막을 채우고 수직방향만 전하 트랩막(285) 및 블록킹 절연막(290)과 함께 제 2 희생막(도시되지 않음)을 제거 후 수평방향으로 잔여 제 2 희생막 (도시되지 않음)을 제거 한다.
도 21을 참조하면, 상기 블록킹 절연막(290) 상에는 상기 제1 내지 제n+1 층 전극 층간 절연막(245a, 245b,245c,245d,245e)에 1 내지 제n 층 컨트롤 게이트 패턴(295a~295n)이 구비된다. 본 실시예에서는 제1 내지 제4 층 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)이 구비된다.
동일한 층에 위치하는 상기 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)은 전기적으로 연결된 구조를 갖는다. 그러나 상기 각 채널용 단결정 실리콘막(270)들 사이에 위치하는 상기 동일한 층의 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)은 중앙 부위에 홀을 형성 후 소자 분리 절연막 (300) 형상을 갖는다. 또한, 상기 컨트롤 게이트 패턴들(295a, 295b, 295c, 295d)에 생성되어 있는 소자 분리 절연막 (300)은 최 하부 제 1 도전형 고농도 불순물층(230) 상부면까지 관통하는 형상을 갖는다. 소자분리막(300)이 형성 될 때 주변회로 영역의 공간도 채워진다.
이와같이, 상기 동일한 층의 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)은 모두 전기적으로 연결됨으로써, 각 층의 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)이 하나의 워드 라인으로써 기능하게 된다. 반면에, 서로 다른 층에 위치하는 컨트롤 게이트 패턴(295a, 295b, 295c, 295d)은 서로 전기적으로 연결되지 않는다.
도 22를 참조하면, 주변회로 영역에 있는 소자분리 층간막(300)에 제1 하부 도전성 라인(220) 및 제 1 도전형 고농도 분술물층(230)과 연결되는 콘택홀을 형성하고 금속막(305)으로 채운다. 금속막(305) 상부에 금속배선(310)을 형성한다.
상기 채널용 단결정 실리콘막(270)들의 상부면과 접촉하고, 제1 방향으로 배치된 채널용 단결정 실리콘막(270)들을 전기적으로 연결시키는 비트 라인(315)을 형성하고 보호막(320)을 형성한다.
상기 설명한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 그러므로, 매우 좁은 면적에서 셀 스트링을 구현할 수 있어 소자의 집적도가 매우 높다.
도 23은 본발명의 사상을 이용하여 만들어진 메모리 소자를 이용하는 시스템을 도시한 블록다이어그램이다.
도 23를 참조하면, 시스템(400)은 메모리 컨트롤러 (420)와 메모리(410)가 연결되어 있다. 상기 메모리는 앞 실시예에서 설명한 GSL(Ground source line), SSL(String select line) 전극에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 장치이다. 상기 메모리 장치는 플래시뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다.
상기 메모리 컨트롤러 (420)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다.
시스템 (400)은 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리 와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다. 이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용되어 휴대용 디지털 카메라, 휴대폰 등 메모리가 필요한 모든 디지털 기기에 적용 된다.
도 24는 본발명의 사상을 이용하여 만들어진 메모리 소자를 이용하는 또 다른 시스템을 도시한 블록다이어그램이다.
도 24를 참조하면, CPU(510)와 메모리(420)가 연결되어 있다. 상기 메모리는 앞에서 설명한 GSL(Ground source line), SSL(String select line) 전극에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 장치이다. 상기 메모리 장치는 낸드 플래시뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다. 상기 CPU(510)는 상기 메모리의 데이터를 지원 받아서 동작 신호를 제공한다. 예를 들어 노우트북, 데스크탑, 간단한 디지털기기 등 메모리와 호스트의 명령을 전달하여 입출력 데이터를 표시하거나, 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 사용 한다. 이러한 구조는 간단한 휴대용 멀티 디지털기기 등이 될 수 있다.
도 25는 본발명의 사상을 이용하여 만들어진 메모리 소자를 이용하는 또 다른 시스템을 도시한 블록다이어그램이다.
도 25를 참조하면, 본 실시예는 휴대용 장치 (600)를 나타낸다. 앞서 말했듯이 메모리 (410)는 GSL(Ground source line), SSL(String select line) 전극에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 장치이다.
휴대장치 (600)은 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치 (600) 메모리 (410) 및 메모리 컨트롤러 (420), 인코더/디코더 (610), 표시부재(620) 및 인터페이스 (630)를 포함한다.
데이터는 인코더/디코더(610)에 의해 상기 메모리 컨트롤러 (420)를 경유하여 상기 메모리 (410)로부터 입출력 된다. 도 25에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(610)로부터 상기 메모리 (410)로 직접 입력될 수 있고, 상기 메모리 (410)로부터 EDC(610)까지 직접 출력도 될 수 있다.
상기 EDC(610)는 상기 메모리 (410) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(610)는 상기 메모리내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시키 수 있다. 이와는 달리,상기 EDC(610)는 상기 메모리 (410) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
상기 EDC(610)는 상기 메모리 (410)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리(410)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다. 이와는 달리, 상기 EDC(610)는 상기 메모리 (410)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더 를 포함할 수 있다.
상기 EDC(610)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(610)로 입력받고, 메모리 컨트롤러(420) 및 또는 상기 메모리 (410)로 전달 될 수 있다.
상기 EDC(610)는 상기 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(630)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(630)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(410)로부터 상기 인터페이스(630)를 경유하여 출력 될 수 있다.
상기 표시 장치 (620)는 상기 메모리(410)에서 출력 되거나, 또는 EDC(610)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 장치(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
그러므로 본 발명의 시스템은 현재 많은 인기를 얻고 있는 PMP 등 휴데용 멀티 미디어 기기가 될 수 있다.
상기 설명한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 그러므로, 매우 좁은 면적에서 셀 스트링을 구현할 수 있어 소자의 집적도가 매우 높다. 그리고, 결정 결함이 거의 없 는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 산화막이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하다.
또한 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없어 동작 게이트 내부에 전압강하가 일어나지 않아서 신뢰성이 좋고, 동작전압을 낮게 컨트롤 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 소자의 절개 사시도이다.
도 2는 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자에서 메모리 셀 영역 셀 스트링 트랜지스터를 보여주는 단면도이다.
도 3 내지 도 12는 도 2 에 도시된 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩막이 없는 수직형 전하 트랩 플래시 메모리 소자의 메모리 셀 영역 셀 스트링 트랜지스터를 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 22는 본 발명의 실시예에 따른 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자의 전반적인 제조 방법을 설명하기 위한 제조공정 단면도들이다.
도 23은 본 발명의 실시예에 따라 만든 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자를 사용하는 시스템 블록다이어그램이다.
도 24는 본 발명의 실시예에 따라 만든 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자를 사용하는 또 다른 시스템 블록다이어그램이다.
도 25는 본 발명의 실시예에 따라 만든 GSL(Ground source line), SSL(String select line) 게이트에는 전하 트랩층이 없는 수직형 전하 트랩 플래시 메모리 소자를 사용하는 또 다른 시스템 블록다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200: 반도체 기판 105: 제1도전형 고농도 불순물층
110, 215: 하부 절연막 115, 240: GSL 전극
120a-e, 245a-e: 층간 절연막 130, 255: SSL 전극
145,265: 터널 산화막 150, 270: 실리콘 단결정 채널막
155, 276: 필라 산화막 170, 285: 전하 트랩막
175, 290: 블로킹 유전막 185a-d, 295a-d: 콘트롤 게이트
195, 315: 비트라인 410: 메모리
420: 메모리 콘트롤러 510: CPU
610:EDC 620: 표시부재
630: 인터페이스

Claims (20)

  1. 반도체 기판 상에 수직으로 연장 형성된 반도체 채널;
    상기 반도체 채널 측면을 감싸며 상기 반도체 채널의 연장 방향을 따라 연장 형성된 터널 산화막;
    상기 반도체 기판 상에 형성되고 상기 터널 산화막 상에 직접 접촉 형성된 GSL(Ground source line) 전극 패턴;
    상기 GSL 전극 패턴 상에 구비되고, 상기 터널 산화막 상에 직접 접촉 형성되며 상기 터널 산화막의 연장 방향을 서로 이격 배치되는 다수개의 층간 절연막 패턴들;
    상기 층간 절연막 패턴들 사이에 구비되며, 상기 터널 산화막 상에 순차적으로 적층되는 전하 트랩막 및 블록킹 절연막;
    상기 층간 절연막 패턴들 사이에서 상기 블록킹 절연막 상에 구비되는 콘트롤 게이트 패턴들; 및
    최상위 층간 절연막 패턴 상에 형성되고 상기 터널 산화막 상에 직접 접촉 형성된 SSL(String select line) 전극 패턴을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 전하 트랩막은 실리콘 질화물 또는 금속 산화물을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 전하 저장막 및 상기 블록킹 절연막은 상기 터널 산화막의 일부 표면 및 상기 층간 절연막 패턴들의 상부면 및 하부면의 프로파일을 따라 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 GSL(Ground source line) 전극 패턴과 상기 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 반도체 채널은 단결정 실리콘으로 이루어진 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 제5항에 있어서, 상기 단결정 실리콘은 상전이 에피택시얼 공정을 통해 형성된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제1항에 있어서, 상기 블록킹 절연막은 실리콘 산화물 또는 금속 산화물을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제1항에 있어서, 상기 기판 표면 아래에 구비되며 상기 반도체 패턴과 전기적으로 연결되는 불순물 영역을 더 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 제1항에 있어서, 상기 층간 절연막 패턴은 실리콘 산화물로 이루어지는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 반도체 기판에 고농도 불순물 영역을 형성하는 단계;
    상기 고농도 불순물 영역이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 GSL(Ground source line) 전극층을 형성하는 단계;
    상기 GSL 전극층 상에 희생막 및 층간 절연막을 순차적으로 반복하여 적층하는 단계;
    최상위 층간 절연막 상에 SSL(String select line) 전극층을 형성하는 단계;
    상기 다수의 층들이 적층된 절연막 구조물에 상기 불순물 영역을 노출시키는 채널 형성용 홀을 형성하는 단계;
    상기 채널 형성용 홀의 측벽 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴들 사이에 위치하는 상기 절연막 구조물의 일부분을 제거하여 제1 개구부를 형성하는 단계;
    습식 식각 공정을 이용하여 상기 희생막을 제거하여 상기 터널 산화막을 노출시키는 제2 개구부를 형성하는 단계;
    상기 제2 개구부 내에서 노출된 터널 산화막 상에 전하 트랩막 및 블로킹 절연막을 형성하는 단계; 및
    상기 블록킹 절연막 표면 상에 컨트롤 게이트 패턴들을 형성하는 단계를 포함하는 수직형 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서, 상기 컨트롤 게이트 패턴들을 형성한 후에 상기 반도체 패턴과 접하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  12. 삭제
  13. 제10항에 있어서, 상기 컨트롤 게이트 패턴들을 형성하는 단계는
    상기 층간 절연막 패턴들 사이를 채우면서 상기 블로킹 절연막 표면 상에 도전막을 형성하는 단계; 및
    상기 제1 개구부 내부에 위치하는 상기 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  14. 제13항에 있어서, 상기 제1 개구부에 소자 분리 절연막을 형성하여 같은 층의 컨트롤 게이트 패턴들을 이격시키는 단계를 더 포함하는 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  15. 제10항에 있어서, 상기 희생막은 실리콘 질화물로 이루어지고, 상기 층간 절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  16. 제10항에 있어서, 상기 적층되는 각각의 상기 희생막은 각 층의 콘트롤 게이트 패턴의 유효 길이보다 더 두껍게 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  17. 제10항에 있어서, 상기 희생막은 상기 층간 절연막에 대해 습식 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  18. 제10항에 있어서, 상기 반도체 패턴을 형성하는 단계는 실리콘 박막을 형성한 후에 열처리를 하는 단계를 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  19. 제10항에 있어서, 상기 고농도 불순물 영역을 형성하는 단계는 상기 기판 표면에 불순물을 도핑시키는 단계를 포함하고, 상기 불순물 영역은 상기 반도체 패턴들을 서로 연결시키기 위한 소오스 라인으로 제공되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
  20. 제10항에 있어서, 상기 터널 산화막이 상기 채널 형성용 홀의 측벽을 통해 노출된 GSL 전극 패턴과 SSL 전극 패턴에 각각 직접 접촉하도록 형성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자 제조 방법.
KR1020090092258A 2009-09-29 2009-09-29 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 Active KR101603731B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020090092258A KR101603731B1 (ko) 2009-09-29 2009-09-29 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
US12/872,270 US8344385B2 (en) 2009-09-29 2010-08-31 Vertical-type semiconductor device
DE102010037434.2A DE102010037434B8 (de) 2009-09-29 2010-09-09 Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung vom vertikalen Typ
JP2010207858A JP5647840B2 (ja) 2009-09-29 2010-09-16 垂直形不揮発性メモリ装置の製造方法
TW099131825A TWI501384B (zh) 2009-09-29 2010-09-20 垂直式半導體裝置及其製造方法
CN201010299123.1A CN102034829B (zh) 2009-09-29 2010-09-29 垂直型非易失性存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090092258A KR101603731B1 (ko) 2009-09-29 2009-09-29 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법

Publications (2)

Publication Number Publication Date
KR20110034816A KR20110034816A (ko) 2011-04-06
KR101603731B1 true KR101603731B1 (ko) 2016-03-16

Family

ID=43662716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090092258A Active KR101603731B1 (ko) 2009-09-29 2009-09-29 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법

Country Status (6)

Country Link
US (1) US8344385B2 (ko)
JP (1) JP5647840B2 (ko)
KR (1) KR101603731B1 (ko)
CN (1) CN102034829B (ko)
DE (1) DE102010037434B8 (ko)
TW (1) TWI501384B (ko)

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8535993B2 (en) * 2010-09-17 2013-09-17 Infineon Technologies Ag Semiconductor device and method using a sacrificial layer
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR101137928B1 (ko) * 2010-10-22 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 제조 방법
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
KR101149619B1 (ko) * 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
KR101835114B1 (ko) * 2011-09-07 2018-03-06 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8637914B2 (en) * 2011-12-13 2014-01-28 Micron Technology, Inc. Memory cells having a plurality of control gates and memory cells having a control gate and a shield
KR101891959B1 (ko) 2012-03-05 2018-08-28 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101949375B1 (ko) * 2012-03-08 2019-04-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR20130117130A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
KR20130127791A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR20130139602A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
KR20140011872A (ko) 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102091713B1 (ko) 2012-09-27 2020-03-20 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9076824B2 (en) 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
KR102007274B1 (ko) 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
KR102098588B1 (ko) 2013-06-28 2020-04-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
KR102039708B1 (ko) 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102195112B1 (ko) 2013-11-19 2020-12-24 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9847340B2 (en) 2014-03-27 2017-12-19 Intel Corporation Methods of tunnel oxide layer formation in 3D NAND memory structures and associated devices
US9559113B2 (en) * 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9240416B2 (en) 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102258369B1 (ko) * 2014-06-23 2021-05-31 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR101603971B1 (ko) * 2014-07-30 2016-03-17 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법
TWI550764B (zh) * 2014-08-08 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102240769B1 (ko) * 2014-08-14 2021-04-16 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US10685972B2 (en) 2014-09-26 2020-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
EP3029736A1 (en) * 2014-12-05 2016-06-08 IMEC vzw Vertical, three-dimensional semiconductor device
US10354860B2 (en) 2015-01-29 2019-07-16 Versum Materials Us, Llc Method and precursors for manufacturing 3D devices
US9478561B2 (en) 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
CN105990281B (zh) * 2015-02-27 2018-06-22 旺宏电子股份有限公司 半导体结构及其制造方法
US9466610B1 (en) * 2015-03-24 2016-10-11 Macronix International Co., Ltd. Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof
CN104779154B (zh) * 2015-04-10 2017-11-14 武汉新芯集成电路制造有限公司 3d闪存沟道的制造方法
TWI550852B (zh) * 2015-04-28 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9754888B2 (en) 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9917099B2 (en) 2016-03-09 2018-03-13 Toshiba Memory Corporation Semiconductor device having vertical channel between stacked electrode layers and insulating layers
US9818754B2 (en) 2016-03-15 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10446571B2 (en) * 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
KR102636463B1 (ko) 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치
CN107919435B (zh) * 2016-10-09 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10361218B2 (en) * 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP6800057B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置
KR101970316B1 (ko) * 2017-07-20 2019-04-18 고려대학교 산학협력단 삼차원 낸드 플래시 메모리 및 그 제조방법
US10680006B2 (en) * 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. STABLE THREE-DIMENSIONAL MEMORY DEVICES AND THEIR TRAINING PROCESSES
CN107731828B (zh) * 2017-08-21 2019-01-01 长江存储科技有限责任公司 Nand存储器及其制备方法
JP2019041054A (ja) 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
JP6842386B2 (ja) 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
JP2019050271A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
JP2019054162A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 記憶装置の製造方法および記憶装置
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10147732B1 (en) 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
JP2019114698A (ja) 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019160871A (ja) 2018-03-08 2019-09-19 東芝メモリ株式会社 半導体装置の製造方法および半導体記憶装置
JP2019161012A (ja) 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置
JP7123585B2 (ja) 2018-03-15 2022-08-23 キオクシア株式会社 半導体記憶装置
JP2019161110A (ja) 2018-03-15 2019-09-19 東芝メモリ株式会社 記憶装置
CN109451765B (zh) * 2018-04-18 2020-05-22 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
JP7198595B2 (ja) 2018-05-31 2023-01-04 東京エレクトロン株式会社 基板液処理方法、基板液処理装置及び記憶媒体
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
US10937798B2 (en) 2018-11-02 2021-03-02 Micron Technology, Inc. Memory array and a method used in forming a memory array
US10748922B2 (en) * 2018-11-28 2020-08-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102762973B1 (ko) 2018-12-14 2025-02-07 삼성전자주식회사 반도체 소자
KR20200073702A (ko) 2018-12-14 2020-06-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN109887922B (zh) * 2019-03-15 2022-03-22 长江存储科技有限责任公司 三维存储器及其制造方法
TWI701811B (zh) * 2019-05-15 2020-08-11 力晶積成電子製造股份有限公司 非揮發性記憶體結構
KR102713747B1 (ko) * 2019-07-26 2024-10-08 에스케이하이닉스 주식회사 수직형 메모리 장치 및 수직형 메모리 장치 제조 방법
KR102720436B1 (ko) 2019-11-13 2024-10-23 에스케이하이닉스 주식회사 반도체 메모리 장치
US11521972B2 (en) * 2020-05-01 2022-12-06 Tokyo Electron Limited High performance multi-dimensional device and logic integration
WO2021246664A1 (ko) * 2020-06-05 2021-12-09 한양대학교 산학협력단 누설 전류를 개선하는 3차원 플래시 메모리
KR20210158174A (ko) 2020-06-23 2021-12-30 삼성전자주식회사 반도체 소자
TWI816165B (zh) * 2021-03-17 2023-09-21 日商鎧俠股份有限公司 半導體裝置及其製造方法
WO2022256949A1 (en) 2021-06-07 2022-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023073765A1 (ja) * 2021-10-25 2023-05-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651689B2 (ja) * 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR20080017244A (ko) 2006-08-21 2008-02-26 가부시키가이샤 고베 세이코쇼 고장력 후강판 및 그 제조 방법
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4445514B2 (ja) * 2007-04-11 2010-04-07 株式会社東芝 半導体記憶装置
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2009224468A (ja) * 2008-03-14 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101692389B1 (ko) * 2010-06-15 2017-01-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
KR20120006843A (ko) * 2010-07-13 2012-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101755635B1 (ko) * 2010-10-14 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20110034816A (ko) 2011-04-06
JP2011077521A (ja) 2011-04-14
TW201138070A (en) 2011-11-01
US20110073866A1 (en) 2011-03-31
CN102034829A (zh) 2011-04-27
US8344385B2 (en) 2013-01-01
DE102010037434B8 (de) 2020-04-30
CN102034829B (zh) 2015-11-25
DE102010037434A1 (de) 2011-03-31
DE102010037434B4 (de) 2020-03-05
TWI501384B (zh) 2015-09-21
JP5647840B2 (ja) 2015-01-07

Similar Documents

Publication Publication Date Title
KR101603731B1 (ko) 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
CN109037227B (zh) 3d存储器件及其制造方法
CN108183106B (zh) 半导体器件及制造其的方法
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
CN108807410B (zh) 3d存储器件及其制造方法
CN109346473B (zh) 3d存储器件及其制造方法
US8836020B2 (en) Vertical nonvolatile memory devices having reference features
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
KR102565716B1 (ko) 메모리 장치
CN109192735B (zh) 3d存储器件及其制造方法
US8564046B2 (en) Vertical semiconductor devices
CN109273453B (zh) 3d存储器件的制造方法及3d存储器件
CN109390349B (zh) 3d存储器件及其制造方法
US20130270621A1 (en) Nonvolatile semiconductor storage device and fabrication method thereof
KR20160049159A (ko) 반도체 장치 및 그 제조방법
CN109712980B (zh) 3d存储器件的制造方法及3d存储器件
CN109935596B (zh) 3d存储器件及其制造方法
CN109148459B (zh) 3d存储器件及其制造方法
TW200939405A (en) Semiconductor constructions, NAND unit cells, methods of forming semiconductor constructions, and methods of forming NAND unit cells
CN109585454B (zh) 3d存储器件及其制造方法
CN113224079B (zh) 3d存储器件及其制造方法
KR20130078459A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
CN109545793B (zh) 3d存储器件及其制造方法
CN109712986B (zh) 3d存储器件及其制造方法
US8957501B2 (en) Non-volatile semiconductor storage device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090929

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20140918

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20090929

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150930

Patent event code: PE09021S01D

AMND Amendment
PE0601 Decision on rejection of patent

Patent event date: 20160115

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20150930

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20160115

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20151126

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20160224

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20160215

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20160115

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20151126

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20160309

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20160310

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20190228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20200228

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20220223

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 10

End annual number: 10