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KR101891959B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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KR101891959B1
KR101891959B1 KR1020120022466A KR20120022466A KR101891959B1 KR 101891959 B1 KR101891959 B1 KR 101891959B1 KR 1020120022466 A KR1020120022466 A KR 1020120022466A KR 20120022466 A KR20120022466 A KR 20120022466A KR 101891959 B1 KR101891959 B1 KR 101891959B1
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South Korea
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interlayer insulating
layer
insulating film
diffusion suppressing
channel pattern
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김주형
강창석
이운경
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삼성전자 주식회사
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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 상기 비휘발성 메모리 장치는 서로 이격되고 순차적으로 적층된 제1 층간 절연막 및 제2 층간 절연막, 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 배치된 게이트 패턴, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하도록 형성된 채널 패턴, 상기 게이트 패턴과 상기 채널 패턴 사이에 배치된 트랩층, 및 상기 채널 패턴과 상기 제1 층간 절연막 사이와, 상기 채널 패턴과 상기 제2 층간 절연막 사이에 배치된 전하확산억제층을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{Nonvolatile memory device and fabricating method thereof}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법으로, 보다 자세하게는 3차원 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하려는 과제는, 집적도를 향상시키고 신뢰성이 개선된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 집적도를 향상시키고 신뢰성이 개선된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양(aspect)은 서로 이격되고 순차적으로 적층된 제1 층간 절연막 및 제2 층간 절연막, 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 배치된 게이트 패턴, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하도록 형성된 채널 패턴, 상기 게이트 패턴과 상기 채널 패턴 사이에 배치된 트랩층, 및 상기 채널 패턴과 상기 제1 층간 절연막 사이와, 상기 채널 패턴과 상기 제2 층간 절연막 사이에 배치된 전하확산억제층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 기판, 상기 기판 상에 형성되고, 서로 이격되고 순차적으로 적층된 다수의 층간 절연막, 상기 적층된 다수의 층간 절연막 사이에 각각 형성된 다수의 게이트 패턴, 상기 적층된 다수의 층간 절연막을 관통하도록 형성된 채널 패턴, 상기 채널 패턴을 따라서 상기 적층된 다수의 층간 절연막을 관통하도록 형성된 트랩층, 및 상기 채널 패턴을 따라서 상기 적층된 다수의 층간 절연막을 관통하도록 형성되고, 상기 게이트 패턴과 상기 채널 패턴이 교차되는 영역에 개구부가 형성된 전하확산억제층을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 태양은 다층의 희생막과 다층의 층간 절연막을 교대로 적층하고, 상기 다층의 희생막과 상기 다층의 층간 절연막을 관통하는 관통홀을 형성하고, 상기 관통홀의 측벽 상에, 전하확산억제층을 형성하고, 상기 전하확산억제층 상에, 트랩층을 형성하고, 상기 트랩층 상에, 채널 패턴을 형성하고, 상기 다층의 희생막을 제거하여, 상기 다층의 층간 절연막 사이에 공간을 형성하고, 상기 공간 내에 게이트 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 도 2의 I - I'를 따라 절단한 단면도이다.
도 4는 도 3의 TS1 영역을 자세히 도시한 확대도이다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작원리를 설명하기 위한 도면이다.
도 6는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 7는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 10는 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 11 내지 도 16는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 17는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19은 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다. 도 3은 도 2의 I - I'를 따라 절단한 단면도이다. 도 4는 도 3의 TS1 영역을 자세히 도시한 확대도이다. 도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작원리를 설명하기 위한 도면이다.
우선 도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)의 메모리 셀 어레이는, 다수의 메모리 블록(BLK1~BLKn 단, n은 자연수)를 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 4를 참조하면, 메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은 기판(111) 상에 형성된 다수의 층간 절연막(112), 다수의 게이트 패턴(211~291, 212~292, 213~293), 다수의 채널 패턴(115), 터널층(tunnel layer)(121), 트랩층(trap layer)(122), 블록층(block layer)(351, 352), 전하확산억제층(charge spreading inhibit layer)(150)을 포함할 수 있다.
다수의 층간 절연막(112)은 기판(111) 상에 제2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 2에 도시한 것과 같이, 다수의 층간 절연막(112) 각각은 제1 방향(D1)으로 길게 연장되도록 형성될 수 있다. 이러한 층간 절연막(112)은 산화물일 수 있으나, 이에 한정되는 것은 아니다.
다수의 채널 패턴(115)과 게이트 패턴(211~291, 212~292, 213~293)이 교차하는 영역에서, 비휘발성 메모리 셀(TS1)이 정의될 수 있다.
다수의 채널 패턴(115)은 제2 방향(D2)으로 길게 연장되어 형성되고, 다수의 게이트 패턴(211~291, 212~292, 213~293)은 제1 방향(D1)으로 길게 연장되어 형성된다. 구체적으로, 다수의 채널 패턴(115)은 기판(111) 상에 필러(pillar) 형태로 배치되어, 적층된 다수의 층간 절연막(112)을 관통하도록 형성된다. 다수의 게이트 패턴(211~291, 212~292, 213~293)은 적층된 다수의 층간 절연막(112) 사이에 각각 형성되고, 다수의 채널 패턴(115)과 이격되어 배치될 수 있다. 다수의 게이트 패턴(211~291, 212~292, 213~293)은 다수의 채널 패턴(115)과 교차되도록 형성될 수 있다. 다수의 게이트 패턴(211~291, 212~292, 213~293)은 서로 같은 두께를 같은 것으로 도시하였으나, 서로 다른 두께를 가질 수도 있다.
다수의 채널 패턴(115)은 예를 들어, 단결정 실리콘과 같은 반도체 물질일 수 있으나, 이에 한정되는 것은 아니다. 다수의 게이트 패턴(211~291, 212~292, 213~293)은 도전성 물질로 형성될 수 있는데, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질로 형성될 수 있는데 이에 한정되는 것은 아니다.
채널 패턴(115)의 측벽에 터널층(121), 트랩층(122)이 형성될 수 있다. 터널층(121), 트랩층(122)은 게이트 패턴(233)과 채널 패턴(115) 사이에 배치될 수 있다. 구체적으로 예를 들어, 터널층(121), 트랩층(122)은 채널 패턴(115)을 따라서, 다수의 층간 절연막(112)을 관통하도록 형성될 수 있다.
터널층(121)은 전하가 통과되는 부분으로, 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
트랩층(122)은 터널층(121)을 통과한 전하가 저장되는 부분이다. 예를 들어, 트랩층(122)은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 블록층(351, 352)은 다수의 채널 패턴(115)과 다수의 게이트 패턴(211~291, 212~292, 213~293) 사이에 각각 배치될 수 있다. 블록층(351, 352)은 제1 방향(D1)으로 길게 연장되어 형성될 수 있다. 또한, 블록층은 제2 방향(D2)으로 지그재그(zigzag) 형태로 형성될 수 있다.
도 4에서 도시된 것과 같이, 블록층(351, 352)은 위쪽에 배치된 층간 절연막(도 4의 112a)과 게이트 패턴(도 4의 233) 사이, 아래쪽에 배치된 층간 절연막(도 4의 112b)과 게이트 패턴(233) 사이, 채널 패턴(115)(또는 트랩층(122))과 게이트 패턴(233) 사이에 형성될 수 있다. 즉, 블록층(351, 352)은 층간 절연막(112a, 112b)과 채널 패턴(115)의 형상에 따라 컨포말하게(conformal) 형성될 수 있다.
이러한 블록층(351, 352)은 단층 또는 다층일 수 있다. 블록층(351, 352)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 도면에서는 블록층(351, 352)이 2개층인 경우를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 블록층(351, 352)는 예를 들어, 실리콘 산화물인 제1 블록층(351)과, 알루미늄 산화물인 제2 블록층(352)을 포함할 수 있다.
전하확산억제층(150)은 채널 패턴(115)과 층간 절연막(112a, 112b) 사이에 배치될 수 있다. 다르게 설명하면, 전하확산억제층(150)은 채널 패턴(115)을 따라서 다수의 층간 절연막(112)을 관통하도록 형성되고, 게이트 패턴(233)과 채널 패턴(115)이 교차되는 영역에 개구부(도 4의 O)가 형성될 수 있다. 이러한 개구부(O)를 통해서, 트랩층(122)과 블록층(351, 352)이 서로 접촉할 수 있다(도 4 참조). 또한, 이러한 개구부(O)를 통해서 트랩층(122)에 저장된 전하 주위를 전하확산억제층(150)이 둘러싸는 형상이 될 수 있다(도 5 참조). 또한, 도시된 것과 같이, 전하확산억제층(150)은 트랩층(122) 및 블록층(351, 352)과 접촉할 수 있다.
전하확산억제층(150)은 내부 또는 표면에 음의 고정전하(negative fixed charge)를 포함할 수 있다. 이러한 전하확산억제층(150)은 실리콘산화막 보다 큰 유전율을 갖는 금속산화막, 금속질화막, 금속산질화막 중 적어도 하나를 포함할 수 있다. 후술하겠으나, 금속산화막, 금속질화막, 금속산질화막 중 적어도 하나를 포함하는 물질층을 형성한 후, 물질층을 암모니아 어닐링하여 전하확산억제층(150)을 만들 수 있다. 예를 들어, 물질층은 알루미늄산화물을 포함할 수 있다.
이러한 전하확산억제층(150)은 어떤 비휘발성 메모리 셀의 트랩층(122)에 저장된 전하가 이웃하는 다른 비휘발성 메모리 셀의 트랩층(122)으로 확산하는 것을 방지한다. 구체적으로, 처음 프로그램된 상태에서, 트랩층(122) 중 게이트 바이어스가 인가되는 영역에만 전하가 트랩된다. 하지만 시간이 경과함에 따라, 게이트 바이어스가 인가되지 않았던 영역으로 전하가 확산(spreading)될 수 있다. 전하확산억제층(150)은 트랩층(122)에 저장된 전하의 누설을 전기적으로 막는 역할을 할 수 있다. 도 5를 이용하여 자세히 설명하면, 전하확산억제층(150)에는 전술한 제조방법에 의해서 음의 고정전하가 발생되어 있다. 트랩층(122)에는 프로그램을 통해서 음전하가 저장된다. 따라서, 전하확산억제층(150) 내의 음의 고정전하와, 트랩층(122) 내의 음전하 사이에 척력(A)이 발생된다. 따라서, 트랩층(122) 내의 음전하는 프로그램된 후 시간이 많이 지나더라도 확산되지 않는다. 이에 따라 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
한편, 도 2 및 도 3에 도시된 것과 같이, 다수의 채널 패턴(115)은 제1 방향(D1) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 다수의 채널 패턴(115)은 매트릭스 형태로 배열될 수 있다. 도면에서는, 다수의 채널 패턴(115)이 3 × 3으로 배열된 것으로 도시하였으나, 이에 한정되는 것은 아니다.
제3 방향(D3)으로 배열된 다수의 채널 패턴(115) 사이에, 다수의 층간 절연막(112) 내에 트렌치(T)가 형성될 수 있다. 제3 방향(D3)으로 배열된 다수의 채널 패턴(115)은 비트라인(331~333)에 의해서 서로 전기적으로 연결될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제1 블록층(351)은, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제1 블록층(도 4의 351 참조)과 형상이 다를 수 있다.
구체적으로, 제1 블록층(351)은 채널 패턴(115)을 따라서 다수의 층간 절연막(112a, 112b)을 관통하도록 형성된다. 즉, 제1 블록층(351)은 트랩층(122)에 접촉하여 형성될 수 있다. 또한, 제2 블록층(352)은 제1 블록층(351)과, 층간 절연막(112a)과 게이트 패턴(233) 사이, 제2 층간 절연막(112b)과 게이트 패턴(233) 사이, 제1 블록층(351)과 게이트 패턴(115) 사이에 형성될 수 있다. 따라서, 도 6에 도시된 것과 같이, 전하확산억제층(150)은 제1 블록층(351)과 제2 블록층(352)에 모두 접촉할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제1 블록층(351)과 제2 블록층(352)은, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 제1 블록층(도 4의 351 참조)과 제2 블록층(도 4의 352 참조)과 형상이 다를 수 있다.
구체적으로, 제1 블록층(351) 및 제2 블록층(352)은 채널 패턴(115)을 따라서 다수의 층간 절연막(112)을 관통하도록 형성된다. 이러한 구성에 따라, 게이트 패턴(233)의 일부는 전하확산억제층(150)과 접촉할 수 있다. 도시된 것과 같이, 게이트 패턴(233)의 상면의 일부, 하면의 일부는 전하확산억제층(150)과 접촉할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서, 전하확산억제층(150)은 개구부(도 4의 O)를 포함하지 않는다. 즉, 게이트 패턴(233)과 채널 패턴(115)이 교차되는 영역에 개구부(도 4의 O)가 없다.
이러한 전하확산억제층(150)은 HfO, ZrO2 중 적어도 하나를 포함할 수 있다. HfO, ZrO2를 산화물인 층간 절연막(112) 상에 형성하면, HfO, ZrO2는 내부 또는 표면에 음전하를 포함할 수 있다. 도시된 것과 같이, 전하확산억제층(150) 중에서 층간절연막(112a, 112b)과 접촉하는 부분에만 음전하가 형성될 수 있다.
전하확산억제층(150)과 트랩층(122) 사이에는 2층의 블록층(351, 352)이 개재될 수 있다.
도 9는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명한다.
도 9을 참조하면, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치에서, 전하확산억제층(150)과 트랩층(122) 사이에는 1층의 블록층(351)이 개재될 수 있다.
도 10은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치에서, 층간 절연막(112a, 112b)의 측벽에 형성된 전하확산억제층(150)은 불연속적인 다수의 패턴을 포함할 수 있다. 즉, 도 4에 도시된 전하확산억제층(150)은 연속적인 형상이지만, 도 10에 도시된 전하확산억제층(150)은 불연속적인 형상일 수 있다. 전하확산억제층(150)은 불연속적인 형상일지라도, 전하확산억제층(150)의 내부 또는 표면에 음의 고정전하를 포함할 수 있으면, 트랩층(122)에 저장된 전하가 확산되지 않도록 할 수 있다.
이하에서, 도 11 내지 도 16를 이용하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하도록 한다. 도 11 내지 도 16는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
우선, 도 11을 참조하면, 다층의 희생막(199)과 다층의 층간 절연막(112a, 112b)을 교대로 적층한다. 여기서, 희생막(199)과 층간 절연막(112a, 112b)은 식각율이 서로 다른 물질일 수 있다. 예를 들어, 희생막(199)은 질화막이고, 층간 절연막(112a, 112b)은 산화막일 수 있다.
이어서, 다층의 희생막(199)과 다층의 층간 절연막(112a, 112b)을 관통하는 관통홀(189)을 형성한다.
도 12를 참조하면, 관통홀(189)의 측벽 상에 전하확산억제층(150a)을 형성한다.
구체적으로, 실리콘산화물 보다 큰 유전율을 갖는 금속산화물, 금속질화물, 금속산질화물 중 적어도 하나를 포함하는 물질층을 형성한다. 여기서, 물질층은 예를 들어, 알루미늄산화물을 포함할 수 있다. 상기 물질층을 암모니아 어닐링하여 전하확산억제층(150a)을 형성할 수 있다.
이어서, 전하확산억제층(150a) 상에, 트랩층(122)을 형성한다. 이어서, 트랩층(122) 상에, 터널층(121)을 형성한다.
구체적으로, 트랩층(122), 터널층(121)을 형성하는 것은, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 등을 이용할 수 있다.
이어서, 터널층(121) 상에, 채널 패턴(115)을 형성한다. 채널 패턴(115)은 관통홀(189)을 채우도록 형성될 수 있다. 채널 패턴(115)은 단결정 실리콘으로 이루어질 수 있다. 채널 패턴(115)은 비정질 실리콘을 형성한 후, 이에 열을 가하여 비정질 실리콘을 단결정 실리콘으로 상전이시켜 형성된 것일 수 있다. 또는 채널 패턴(115)은 기판(111)을 시드(seed)로 하여 에피택시얼(epitaxial) 성장 공정을 통해 형성된 것일 수도 있다.
도 13을 참조하면, 다층의 희생막(199)과 다층의 층간 절연막(112a, 112b)의 일부를 제거하여, 채널 패턴(115)과 이격된 트렌치(T)를 형성한다. 트렌치(T)는 인접한 채널 패턴(115) 사이에 배치될 수 있다.
도 14를 참조하면, 다층의 희생막(199)을 제거하여, 다층의 층간 절연막(112) 사이에 공간(198)을 형성한다.
구체적으로, 다층의 희생막(199)을 제거하는 공정을 풀백(pull-back) 공정으로 부르기도 한다. 풀백 공정은 인산, 황산, 염산 또는 이 용액들의 혼합액을 이용할 수 있다.
여기서, 다층의 희생막(199)을 제거하면서 전하확산억제층(150)의 일부를 제거함으로써, 전하확산억제층(150)에 다수의 개구부(O)를 형성할 수 있다. 즉, 개구부(O)를 통해서 트랩층(122)이 노출될 수 있다.
도 15를 참조하면, 공간(도 14의 198) 내에 블록층(351, 352)을 형성한다. 구체적으로, 블록층(351, 352)은 다층의 층간 절연막(112a, 112b)의 상면 및 하면, 노출된 트랩층(122)의 측면 일부를 따라 형성될 수 있다.
이어서, 공간(198) 내에, 블록층(351, 352) 상에 도전물질(233a)을 형성한다.
도 16을 참조하면, 도전물질(233a)의 일부를 제거하여, 게이트 패턴(233)을 완성한다.
도 17는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 1 내지 도 10을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 10을 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.
도 18에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 19은 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 19을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111: 기판 112: 층간 절연막
115: 채널 패턴 121: 터널층
122: 트랩층 351, 352: 블록층
150: 전하확산억제층

Claims (10)

  1. 서로 이격되고 순차적으로 적층된 제1 층간 절연막 및 제2 층간 절연막;
    상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 배치된 게이트 패턴;
    상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하도록 형성된 채널 패턴;
    상기 게이트 패턴과 상기 채널 패턴 사이에 배치된 트랩층;
    상기 채널 패턴과 상기 제1 층간 절연막 사이와, 상기 채널 패턴과 상기 제2 층간 절연막 사이에 배치된 전하확산억제층;
    상기 채널 패턴을 따라서 상기 제1 층간 절연막과 상기 제2 층간 절연막을 관통하도록 형성된 제1 블록층; 및
    상기 제1 층간 절연막과 상기 게이트 패턴 사이, 상기 제2 층간 절연막과 상기 게이트 패턴 사이, 상기 제1 블록층과 상기 게이트 패턴 사이에 형성된 제2 블록층을 포함하고,
    상기 전하확산억제층은 상기 제1 블록층 상에 배치되고, 상기 제2 블록층과 접촉하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 트랩층은 상기 채널 패턴을 따라서 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하도록 형성된 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 전하확산억제층은 상기 트랩층과 접촉하는 비휘발성 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제 2항에 있어서,
    상기 게이트 패턴의 일부는 상기 전하확산억제층과 접촉하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 전하확산억제층은 상기 채널 패턴을 따라서 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하도록 형성되고, 상기 게이트 패턴과 상기 채널 패턴이 교차되는 영역에 개구부가 형성된 비휘발성 메모리 장치.
  8. 기판;
    상기 기판 상에 형성되고, 서로 이격되고 순차적으로 적층된 다수의 층간 절연막;
    상기 적층된 다수의 층간 절연막 사이에 각각 형성된 다수의 게이트 패턴;
    상기 적층된 다수의 층간 절연막을 관통하도록 형성된 채널 패턴;
    상기 채널 패턴을 따라서 상기 적층된 다수의 층간 절연막을 관통하도록 형성된 트랩층; 및
    상기 채널 패턴을 따라서 상기 적층된 다수의 층간 절연막을 관통하도록 형성되고, 상기 게이트 패턴과 상기 채널 패턴이 교차되는 영역에 개구부가 형성된 전하확산억제층을 포함하는 비휘발성 메모리 장치.
  9. 기판 상에 다층의 희생막과 다층의 층간 절연막을 교대로 적층하고,
    상기 다층의 희생막과 상기 다층의 층간 절연막을 관통하는 관통홀을 형성하고,
    상기 관통홀의 측벽 상에, 전하확산억제층을 형성하고,
    상기 전하확산억제층 상에, 트랩층을 형성하되, 상기 전하확산억제층은 상기 트랩층에 트랩된 전하가 상기 트랩층으로부터 확산되는 것을 방지하는 음의 고정전하를 포함하고,
    상기 트랩층 상에, 터널층을 형성하고,
    상기 터널층 상에 채널 패턴을 형성하고,
    상기 다층의 희생막을 제거하여, 상기 다층의 층간 절연막 사이에 공간을 형성하고,
    상기 공간에 의해 노출된 상기 전하확산억제층의 일부를 제거하여 상기 트랩층의 일부를 노출시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9항에 있어서, 상기 전하확산억제층을 형성하는 것은,
    실리콘산화물 보다 큰 유전율을 갖는 금속산화물, 금속질화물, 금속산질화물 중 적어도 하나를 포함하는 물질층을 형성하고,
    상기 물질층을 암모니아 어닐링하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449985B1 (en) * 2015-05-26 2016-09-20 Sandisk Technologies Llc Memory cell with high-k charge trapping layer
KR102483456B1 (ko) * 2015-10-08 2022-12-30 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9698151B2 (en) 2015-10-08 2017-07-04 Samsung Electronics Co., Ltd. Vertical memory devices
KR102571561B1 (ko) * 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
TWI701811B (zh) * 2019-05-15 2020-08-11 力晶積成電子製造股份有限公司 非揮發性記憶體結構
KR102708563B1 (ko) 2019-06-10 2024-09-24 삼성전자주식회사 수직형 메모리 장치
KR102822348B1 (ko) 2019-08-08 2025-06-18 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
KR20220050679A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272513A (ja) 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US20100178755A1 (en) 2009-01-14 2010-07-15 Samsung Electronics Co., Ltd. Method of fabricating nonvolatile memory device
US20100181610A1 (en) 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613289B1 (ko) 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 소노스 소자 및 제조 방법
US8686490B2 (en) 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
KR100786707B1 (ko) 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
KR101495803B1 (ko) * 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR20100054004A (ko) 2008-11-13 2010-05-24 삼성전자주식회사 비휘발성 메모리 소자
US20100117141A1 (en) 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR20100095900A (ko) * 2009-02-23 2010-09-01 삼성전자주식회사 수직형 비휘발성 메모리 소자의 제조 방법
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR20110020533A (ko) 2009-08-24 2011-03-03 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
KR20110064551A (ko) 2009-12-08 2011-06-15 서울대학교산학협력단 산화물 반도체 채널을 갖는 수직형 낸드 플래시 메모리 소자
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272513A (ja) 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US20100178755A1 (en) 2009-01-14 2010-07-15 Samsung Electronics Co., Ltd. Method of fabricating nonvolatile memory device
US20100181610A1 (en) 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device

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