[go: up one dir, main page]

KR102356741B1 - 절연층들을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

절연층들을 갖는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102356741B1
KR102356741B1 KR1020170067360A KR20170067360A KR102356741B1 KR 102356741 B1 KR102356741 B1 KR 102356741B1 KR 1020170067360 A KR1020170067360 A KR 1020170067360A KR 20170067360 A KR20170067360 A KR 20170067360A KR 102356741 B1 KR102356741 B1 KR 102356741B1
Authority
KR
South Korea
Prior art keywords
insulating layers
layers
width
region
hardness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170067360A
Other languages
English (en)
Other versions
KR20180130971A (ko
Inventor
임영대
정승재
방진영
김일우
정호길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170067360A priority Critical patent/KR102356741B1/ko
Priority to US15/816,638 priority patent/US10325922B2/en
Priority to CN201711418493.0A priority patent/CN108987272B/zh
Publication of KR20180130971A publication Critical patent/KR20180130971A/ko
Application granted granted Critical
Publication of KR102356741B1 publication Critical patent/KR102356741B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L27/11548—
    • H01L27/11556—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 소자는 기판 상에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 필라(pillar)가 형성된다. 상기 절연층들은 하부 절연층들, 상기 하부 절연층들 상의 중간 절연층들, 및 상기 중간 절연층들 상의 상부 절연층들을 포함한다. 상기 하부 절연층들의 경도(hardness)는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높다.

Description

절연층들을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING INSULATING LAYERS AND METHOD OF FORMING THE SAME}
다수의 절연층들이 적층된 구조체 및 상기 구조체를 관통하는 필라들(pillars)을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자장치의 경박단소화에 따라 반도체 소자의 집적도를 높이기 위하여 다수의 층들을 수직으로 적층하고 상기 다수의 층들을 관통하는 필라들(pillars)을 형성하는 기술이 시도되고 있다. 상기 필라들은 상기 다수의 층들을 수직으로 관통하는 홀들 내에 형성된다. 상기 홀들의 각각은 높은 종횡비(high aspect ratio)를 보인다. 상기 홀들을 형성하는 패터닝 공정의 난이도는 점점 증가하고 있다. 예를 들면, 높은 종횡비를 갖는 홀들은 원하는 깊이까지 완전히 에칭되지 않거나, 구부러짐(bending), 하부로 갈수록 구경의 축소, 및/또는 스트리에이션(striation) 열화와 같은 불량에 취약한 경향을 보인다.
본 개시의 실시예들에 따른 과제는 전기적 특성 산포를 최소화할 수 있는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 전기적 특성 산포를 최소화할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 필라(pillar)가 형성된다. 상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 중간 절연층들, 및 상기 중간 절연층들 상의 다수의 상부 절연층들을 포함한다. 상기 하부 절연층들의 경도(hardness)는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 셀 영역에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체가 제공된다. 상기 적층 구조체의 일 부분은 상기 기판 상의 상기 연결 영역에 연장된다. 상기 기판 상의 상기 연결 영역에 형성되고 상기 적층 구조체를 덮는 층간 절연층이 배치된다. 상기 기판 상의 상기 셀 영역에 형성되고 상기 적층 구조체를 관통하는 셀 필라(cell pillar)가 배치된다. 상기 기판 상의 상기 연결 영역에 형성되고 상기 층간 절연층 및 상기 적층 구조체를 관통하는 더미 필라(dummy pillar)가 배치된다. 상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 중간 절연층들, 및 상기 중간 절연층들 상의 다수의 상부 절연층들을 포함한다. 상기 하부 절연층들의 경도는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 필라가 배치된다. 상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 형상 제어 절연층들, 및 상기 형상 제어 절연층들 상의 다수의 상부 절연층들을 포함한다. 상기 형상 제어 절연층들의 경도는 상기 상부 절연층들보다 낮다. 상기 형상 제어 절연층들은 상기 적층 구조체 높이의 0.3배 내지 0.7배 사이에 형성된다.
본 개시의 실시예들에 따르면, 중간 절연층들보다 낮은 경도를 갖는 하부 절연층들 및 상기 중간 절연층들보다 높은 경도를 갖는 상부 절연층들이 제공될 수 있다. 상기 중간 절연층들의 사이, 상기 중간 절연층들 및 상기 하부 절연층들의 사이, 또는 상기 상부 절연층들 및 상기 중간 절연층들의 사이에 다수의 형상 제어 절연층들이 형성될 수 있다. 상기 형상 제어 절연층들의 경도는 상기 중간 절연층들보다 낮을 수 있다. 상기 상부 절연층들, 상기 중간 절연층들, 상기 형상 제어 절연층들, 및 상기 하부 절연층들을 관통하는 필라가 형성될 수 있다. 상기 필라의 수직 레벨에 따른 직경의 산포는 현저히 감소할 수 있다. 전기적 특성 산포를 최소화할 수 있는 반도체 소자를 구현할 수 있다.
도 1 내지 도 4는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 5는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 6은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도이다.
도 7 내지 도 9는 도 6의 일부분을 보여주는 부분 확대도들이다.
도 10 내지 도 12 및 도 16 내지 도 20은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 13 내지 도 15는 도 12의 일부분을 보여주는 부분 확대도들이다.
도 21 및 도 22는 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 23은 도 22의 일부분을 보여주는 부분 확대도이다.
도 24 및 도 25는 본 개시에 따른 실시예들로서, 반도체 소자를 포함하는 전자 시스템을 도시한 블록도들이다.
도 1 내지 도 4는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이고, 도 5는 상기 반도체 소자를 설명하기 위한 레이아웃(layout)이다. 도 6은 상기 반도체 소자를 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도이고, 도 7 내지 도 9는 도 6의 일부분을 보여주는 부분 확대도들이다. 본 개시의 실시예들에 따른 반도체 소자는 VNAND 또는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1을 참조하면, 본 개시에 따른 실시예들에 있어서 반도체 소자는 셀 영역(CR) 및 연결 영역(ER)을 갖는 기판(26) 상에 형성된 적층 구조체(12), 소자 분리층(27), 층간 절연층(43), 셀 필라(77), 더미 필라들(78A, 78B), 캐핑 층(89), 비트 플러그(91), 및 비트 라인(BL)을 포함할 수 있다. 상기 적층 구조체(12)는 번갈아 가며 반복적으로 적층된 절연층들(131, 141, 145, 147, 151) 및 게이트 전극들(G1 내지 G20)을 포함할 수 있다. 상기 절연층들(131, 141, 145, 147, 151)은 다수의 하부 절연층들(131), 다수의 제1 중간 절연층들(141), 다수의 스트리에이션(striation) 제어 절연층들(145), 다수의 제2 중간 절연층들(147), 및 다수의 상부 절연층들(151)을 포함할 수 있다. 도 1에 표시된 점선들은 구성 요소들의 상대적인 크기를 이해하기 쉽도록 상기 기판(26)의 표면에 대한 수직선(VL)을 의미한다. 일 실시예에서, 상기 다수의 스트리에이션(striation) 제어 절연층들(145)은 다수의 형상 제어 절연층들에 해당될 수 있다.
상기 적층 구조체(12)는 상기 기판(26) 상의 상기 셀 영역(CR)에 형성되고 상기 연결 영역(ER)에 연장될 수 있다. 상기 기판(26) 상의 상기 연결 영역(ER)에 있어서, 상기 절연층들(131, 141, 145, 147, 151) 및 상기 게이트 전극들(G1 내지 G20)은 계단형 구조를 보일 수 있다. 상기 층간 절연층(43)은 상기 적층 구조체(12)의 상기 연결 영역(ER)에 연장된 부분을 덮을 수 있다. 상기 연결 영역(ER)은 패드 영역으로 지칭될 수 있다.
상기 적층 구조체(12)의 하단에서 상단 사이에 제1 영역(R1), 상기 제1 영역(R1) 상의 제2 영역(R2), 상기 제2 영역(R2) 상의 제3 영역(R3), 상기 제3 영역(R3) 상의 제4 영역(4), 및 상기 제4 영역(R4) 상의 제5 영역(R5)이 정의될 수 있다. 상기 적층 구조체(12)는 제1 높이(HT)를 가질 수 있다. 상기 하부 절연층들(131)은 상기 제1 영역(R1) 내에 형성되고, 상기 제1 중간 절연층들(141)은 상기 제2 영역(R2) 내에 형성되고, 상기 스트리에이션 제어 절연층들(145)은 상기 제3 영역(R3) 내에 형성되고, 상기 제2 중간 절연층들(147)은 상기 제4 영역(R4) 내에 형성되고, 상기 상부 절연층들(151)은 상기 제5 영역(R5) 내에 형성될 수 있다. 상기 하부 절연층들(131)의 상단은 상기 제1 높이(HT)의 0.3배 내지 0.4배 레벨에 형성될 수 있다. 상기 상부 절연층들(151)의 하단은 상기 제1 높이(HT)의 0.5배 내지 0.9배 레벨에 형성될 수 있다. 상기 스트리에이션 제어 절연층들(145)은 상기 제1 높이(HT)의 0.3배 내지 0.7배 레벨에 형성될 수 있다.
상기 하부 절연층들(131)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 낮은 경도(hardness)를 갖는 물질을 포함할 수 있다. 상기 상부 절연층들(151)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 높은 경도를 갖는 물질을 포함할 수 있다. 상기 스트리에이션 제어 절연층들(145)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 스트리에이션 제어 절연층들(145)은 상기 하부 절연층들(131)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다.
일 실시예에서, 상기 하부 절연층들(131), 상기 제1 중간 절연층들(141), 상기 스트리에이션 제어 절연층들(145), 상기 제2 중간 절연층들(147), 및 상기 상부 절연층들(151)은 실리콘 산화물을 포함할 수 있다. 상기 하부 절연층들(131)의 경도는 상기 제1 및 제2 중간 절연층들(141, 147)에 비하여 1% 내지 15% 낮을 수 있고, 상기 스트리에이션 제어 절연층들(145)의 경도는 상기 제1 및 제2 중간 절연층들(141, 147)에 비하여 1% 내지 15% 낮을 수 있으며, 상기 상부 절연층들(151)의 경도는 상기 제1 및 제2 중간 절연층들(141, 147)에 비하여 1% 내지 15% 높을 수 있다.
일 실시예에서, 상기 스트리에이션 제어 절연층들(145)은 상기 하부 절연층들(131) 및 상기 제1 중간 절연층들(141) 사이에 형성될 수 있다. 상기 제1 중간 절연층들(141)은 생략될 수 있다.
일 실시예에서, 상기 스트리에이션 제어 절연층들(145)은 상기 제2 중간 절연층들(147) 및 상기 상부 절연층들(151) 사이에 형성될 수 있다. 상기 제2 중간 절연층들(147)은 생략될 수 있다.
상기 제5 영역(R5)에 있어서, 상기 셀 필라(77)는 상기 상부 절연층들(151)을 관통할 수 있다. 상기 셀 필라(77)는 상부로 갈수록 큰 폭을 가질 수 있다. 상기 셀 필라(77)의 상단은 제1 폭(W1)을 보일 수 있다. 상기 제5 영역(R5)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 필라들(78A, 78B)은 상기 층간 절연층(43)을 관통할 수 있다. 상기 더미 필라들(78A, 78B)의 각각은 상부로 갈수록 큰 폭을 가질 수 있다. 상기 더미 필라들(78A, 78B) 각각의 상단은 제2 폭(W2)을 보일 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 좁을 수 있다. 상기 셀 필라(77)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도는 상기 더미 필라들(78A, 78B)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도에 비하여 작을 수 있다.
일 실시예에서, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 다를 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 좁을 수 있다.
상기 제4 영역(R4)에 있어서, 상기 셀 필라(77)는 상기 제2 중간 절연층들(147)을 관통할 수 있다. 상기 셀 필라(77)는 제3 폭(W3)을 가질 수 있다. 상기 제4 영역(R4)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 필라들(78A, 78B)의 각각은 제4 폭(W4)을 가질 수 있다.
상기 제3 영역(R3)에 있어서, 상기 셀 필라(77)는 상기 스트리에이션 제어 절연층들(145)을 관통할 수 있다. 상기 셀 필라(77)는 제5 폭(W5)을 가질 수 있다. 상기 제3 영역(R3)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 필라들(78A, 78B)의 각각은 제6 폭(W6)을 가질 수 있다. 상기 제5 폭(W5)은 상기 제6 폭(W6)보다 넓을 수 있다. 일 실시예에서, 상기 제5 폭(W5)은 상기 제3 폭(W3)보다 넓을 수 있다.
상기 제1 영역(R1)에 있어서, 상기 셀 필라(77)는 상기 하부 절연층들(131)을 관통할 수 있다. 상기 셀 필라(77)는 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 셀 필라(77)의 하단은 제7 폭(W7)을 보일 수 있다. 상기 더미 필라들(78A, 78B)은 상기 적층 구조체(12)의 가장자리에 형성된 제1 더미 필라(78A), 및 상기 셀 필라(77)와 상기 제1 더미 필라(78A) 사이에 형성된 제2 더미 필라(78B)를 포함할 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 상기 제2 더미 필라(78B)는 상기 하부 절연층들(131)을 관통할 수 있다. 상기 제2 더미 필라(78B)는 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 제2 더미 필라(78B)의 하단은 제8 폭(W8)을 보일 수 있다. 상기 제8 폭(W8)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 상기 제1 더미 필라(78A)는 상기 층간 절연층(43) 및 상기 하부 절연층들(131)의 일부분을 관통할 수 있다. 상기 제1 더미 필라(78A)는 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 제1 더미 필라(78A)의 하단은 제9 폭(W9)을 보일 수 있다. 상기 제9 폭(W9)은 상기 제7 폭(W7)보다 좁을 수 있다. 상기 셀 필라(77)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도는 상기 제1 더미 필라(78A)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도에 비하여 작을 수 있다.
도 2를 참조하면, 셀 필라(77)의 제5 폭(W5)은 상기 셀 필라(77)의 제3 폭(W3)보다 좁거나 같을 수 있다.
도 3을 참조하면, 제1 영역(R1)에 있어서, 셀 필라(77)는 하부로 갈수록 넓은 폭을 가질 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 제2 더미 필라(78B)는 하부로 갈수록 넓은 폭을 가질 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 제1 더미 필라(78A)는 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 제1 더미 필라(78A)의 제9 폭(W9)은 상기 셀 필라(77)의 제7 폭(W7)보다 좁을 수 있다.
도 4를 참조하면, 반도체 소자는 셀 영역(CR) 및 연결 영역(ER)을 갖는 기판(26) 상에 형성된 적층 구조체(12), 소자 분리층(27), 층간 절연층들(43A, 43B, 43C, 43D, 43E), 셀 필라(77), 더미 필라들(78A, 78B), 캐핑 층(89), 비트 플러그(91), 및 비트 라인(BL)을 포함할 수 있다.
상기 층간 절연층(43A, 43B, 43C, 43D, 43E)은 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 형성되고 상기 하부 절연층들(131)과 실질적으로 동일한 경도를 갖는 제1 층간 절연층(43A), 상기 제2 영역(R2)과 실질적으로 동일한 수평 레벨에 형성되고 상기 제1 중간 절연층들(141)과 실질적으로 동일한 경도를 갖는 제2 층간 절연층(43B), 상기 제3 영역(R3)과 실질적으로 동일한 수평 레벨에 형성되고 상기 스트리에이션 제어 절연층들(145)과 실질적으로 동일한 경도를 갖는 제3 층간 절연층(43C), 상기 제4 영역(R4)과 실질적으로 동일한 수평 레벨에 형성되고 상기 제2 중간 절연층들(147)과 실질적으로 동일한 경도를 갖는 제4 층간 절연층(43D), 및 상기 제5 영역(R5)과 실질적으로 동일한 수평 레벨에 형성되고 상기 상부 절연층들(151)과 실질적으로 동일한 경도를 갖는 제5 층간 절연층(43E)을 포함할 수 있다. 상기 층간 절연층(43A, 43B, 43C, 43D, 43E)은 실리콘 산화물을 포함할 수 있다.
상기 셀 필라(77)의 제1 폭(W1)은 상기 더미 필라들(78A, 78B)의 제2 폭(W2)과 실질적으로 동일할 수 있다. 상기 셀 필라(77)의 제5 폭(W5)은 상기 더미 필라들(78A, 78B)의 제6 폭(W6)과 실질적으로 동일할 수 있다. 상기 셀 필라(77)의 제7 폭(W7)은 제2 더미 필라(78B)의 제8 폭(W8) 및 제1 더미 필라(78A)의 제9 폭(W9)과 실질적으로 동일할 수 있다.
도 5 및 도 6을 참조하면, 본 개시에 따른 실시예들에 있어서 반도체 소자는 셀 영역(CR) 및 연결 영역(ER)을 갖는 기판(26) 상에 형성된 적층 구조체들(12), 소자 분리층(27), 층간 절연층(43), 셀 필라들(77), 더미 필라들(78A, 78B, 78C), 불순물 영역(82), 게이트 절연층(85), 스페이서(87), 소스 라인(88), 캐핑 층(89), 비트 플러그(91), 비트 라인(BL), 배선 플러그(93), 및 메탈 라인(95)을 포함할 수 있다.
상기 적층 구조체들(12)의 각각은 번갈아 가며 반복적으로 적층된 절연층들(131, 141, 145, 147, 151) 및 게이트 전극들(G1 내지 G20)을 포함할 수 있다. 상기 절연층들(131, 141, 145, 147, 151)은 하부 절연층들(131), 제1 중간 절연층들(141), 스트리에이션(striation) 제어 절연층들(145), 제2 중간 절연층들(147), 및 상부 절연층들(151)을 포함할 수 있다. 일 실시예에서, 제1 게이트 전극(G1)은 그라운드 선택 라인(ground selection line) 또는 소스 선택 라인(source selection line)에 해당될 수 있으며, 제2 내지 제19 게이트 전극들(G2-G19)은 워드 라인들(word lines)에 해당될 수 있고, 제20 게이트 전극(G20)은 스트링 선택 라인(string selection line) 또는 드레인 선택 라인(drain selection line)에 해당될 수 있다. 상기 게이트 전극들(G1 내지 G20) 중 몇몇은 더미 워드 라인(dummy word lines)에 해당될 수 있다. 상기 절연층들(131, 141, 145, 147, 151) 및 상기 게이트 전극들(G1 내지 G20)의 적층은 간략한 설명을 위하여 예시적으로 도시된 것이며 상기 적층 구조체들(12)의 각각은 더 많은 수의 절연층들 및 게이트 전극들의 적층을 포함할 수 있다.
상기 셀 필라들(77)의 각각은 반도체 패턴(63), 채널 구조체(75) 및 도전성 패드(76)를 포함할 수 있다. 상기 더미 필라들(78A, 78B, 78C)의 각각은 상기 채널 구조체(75) 및 상기 도전성 패드(76)를 포함할 수 있다. 상기 채널 구조체(75)는 정보 저장 패턴(65), 채널 패턴(71), 및 코어 패턴(73)을 포함할 수 있다. 상기 셀 필라들(77) 및 상기 더미 필라들(78A, 78B, 78C)의 각각은 도 1 내지 도 4를 참조하여 설명된 것과 유사한 구성을 보일 수 있다.
도 7을 참조하면, 도 6의 제1 영역(E1)에 있어서 셀 필라(77)는 코어 패턴(73), 상기 코어 패턴(73)의 측면을 둘러싸는 채널 패턴(71), 및 상기 채널 패턴(71)의 외측을 둘러싸는 정보 저장 패턴(65)을 포함할 수 있다. 상기 정보 저장 패턴(65)은 터널 절연층(66), 전하 저장층(67), 및 제1 블로킹 층(68)을 포함할 수 있다. 제1 중간 절연층들(141) 사이에 제7 게이트 전극(G7)이 형성될 수 있다. 상기 셀 필라(77)는 상기 제1 중간 절연층들(141) 및 상기 제7 게이트 전극(G7)을 수직 관통할 수 있다. 상기 터널 절연층(66)은 상기 채널 패턴(71) 및 상기 전하 저장층(67) 사이에 형성될 수 있다. 상기 제1 블로킹 층(68)은 상기 제7 게이트 전극(G7) 및 상기 전하 저장층(67) 사이에 형성될 수 있다. 상기 전하 저장층(67)은 상기 터널 절연층(66) 및 상기 제1 블로킹 층(68) 사이에 형성될 수 있다. 상기 제7 게이트 전극(G7) 및 상기 제1 블로킹 층(68) 사이에 개재되고 상기 제7 게이트 전극(G7)의 상부 표면 및 하부 표면을 덮는 제2 블로킹 층(69)이 형성될 수 있다.
도 8을 참조하면, 도 6의 제2 영역(E2)에 있어서 제2 더미 필라(78B)는 코어 패턴(73), 채널 패턴(71), 및 정보 저장 패턴(65)을 포함할 수 있다. 상기 제2 더미 필라(78B)의 일 측면은 층간 절연층(43)에 접촉될 수 있다. 상기 제2 더미 필라(78B)의 일측에 제1 중간 절연층(141), 제7 게이트 전극(G7), 및 상기 층간 절연층(43)이 형성될 수 있다. 상기 제7 게이트 전극(G7) 및 상기 제2 더미 필라(78B) 사이에 개재되고 상기 제7 게이트 전극(G7)의 상부 표면 및 하부 표면을 덮는 제2 블로킹 층(69)이 형성될 수 있다.
일 실시 예에서, 상기 제2 블로킹 층(69)은 생략될 수 있다.
도 9를 참조하면, 도 6의 제1 영역(E1)에 있어서 셀 필라(77)는 코어 패턴(73), 채널 패턴(71), 및 정보 저장 패턴(65)을 포함할 수 있다. 상기 정보 저장 패턴(65)은 터널 절연층(66), 전하 저장층(67), 및 제1 블로킹 층(68)을 포함할 수 있다. 제1 중간 절연층들(141) 사이에 제7 게이트 전극(G7)이 형성될 수 있다. 상기 셀 필라(77)는 상기 제1 중간 절연층들(141) 및 상기 제7 게이트 전극(G7)을 수직 관통할 수 있다.
도 10 내지 도 12 및 도 16 내지 도 20은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이고, 도 13 내지 도 15는 도 12의 일부분을 보여주는 부분 확대도들이다.
도 5 및 도 10을 참조하면, 셀 영역(CR) 및 연결 영역(ER)을 갖는 기판(26) 상에 소자 분리층(27), 절연층들(131, 141, 145, 147, 151), 및 몰드 층들(132, 142, 146, 148, 152)이 형성될 수 있다. 상기 절연층들(131, 141, 145, 147, 151)은 다수의 하부 절연층들(131), 다수의 제1 중간 절연층들(141), 다수의 스트리에이션(striation) 제어 절연층들(145), 다수의 제2 중간 절연층들(147), 및 다수의 상부 절연층들(151)을 포함할 수 있다. 상기 몰드 층들(132, 142, 146, 148, 152)은 다수의 하부 몰드 층들(132), 다수의 제1 중간 몰드 층들(142), 다수의 스트리에이션 제어 몰드 층들(146), 다수의 제2 중간 몰드 층들(148), 및 다수의 상부 몰드 층들(152)을 포함할 수 있다. 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)은 번갈아 가며 반복적으로 적층될 수 있다. 일 실시예에서, 상기 다수의 스트리에이션(striation) 제어 절연층들(145)은 다수의 형상 제어 절연층들에 해당될 수 있다. 상기 다수의 스트리에이션 제어 몰드 층들(146)은 형상 제어 몰드 층들에 해당될 수 있다.
상기 기판(26)은 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를 들면, 상기 기판(26)은 붕소(B)와 같은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 소자 분리층(27)은 상기 연결 영역(ER)의 상기 기판(26) 내에 트렌치 분리(trench isolation) 기술을 이용하여 형성될 수 있다. 상기 소자 분리층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 일 실시예에서, 상기 소자 분리층(27)은 P형 불순물들을 포함하는 반도체 층을 포함할 수 있다.
상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)은 상기 기판(26) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 제1 중간 절연층들(141) 및 상기 제1 중간 몰드 층들(142)은 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146)은 상기 제1 중간 절연층들(141) 및 상기 제1 중간 몰드 층들(142) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 제2 중간 절연층들(147) 및 상기 제2 중간 몰드 층들(148)은 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 상부 절연층들(151) 및 상기 상부 몰드 층들(152)은 상기 제2 중간 절연층들(147) 및 상기 제2 중간 몰드 층들(148) 상에 번갈아 가며 반복적으로 적층될 수 있다.
상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)은 상기 셀 영역(CR)을 덮고 및 상기 연결 영역(ER)에 연장될 수 있다. 상기 연결 영역(ER)에 있어서, 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 가장자리들은 패터닝되어 계단형 구조를 이룰 수 있다. 상기 몰드 층들(132, 142, 146, 148, 152)은 상기 절연층들(131, 141, 145, 147, 151)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 하부 절연층들(131)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 낮은 경도(hardness)를 갖는 물질을 포함할 수 있다. 상기 상부 절연층들(151)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 높은 경도를 갖는 물질을 포함할 수 있다. 상기 스트리에이션 제어 절연층들(145)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 스트리에이션 제어 절연층들(145)은 상기 하부 절연층들(131)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다.
상기 하부 몰드 층들(132)은 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다. 상기 상부 몰드 층들(152)은 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 상대적으로 높은 경도를 갖는 물질을 포함할 수 있다. 상기 스트리에이션 제어 몰드 층들(146)은 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 스트리에이션 제어 몰드 층들(146)은 상기 하부 몰드 층들(132)에 비하여 상대적으로 낮은 경도를 갖는 물질을 포함할 수 있다.
일 실시예에서, 상기 절연층들(131, 141, 145, 147, 151)은 실리콘 산화물을 포함할 수 있다. 상기 하부 절연층들(131)의 경도는 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 1% 내지 15% 낮을 수 있고, 상기 스트리에이션 제어 절연층들(145)의 경도는 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 1% 내지 15% 낮을 수 있으며, 상기 상부 절연층들(151)의 경도는 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)에 비하여 1% 내지 15% 높을 수 있다.
일 실시예에서, 상기 몰드 층들(132, 142, 146, 148, 152)은 실리콘 질화물을 포함할 수 있다. 상기 하부 몰드 층들(132)의 경도는 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 1% 내지 15% 낮을 수 있고, 상기 스트리에이션 제어 몰드 층들(146)의 경도는 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 1% 내지 15% 낮을 수 있으며, 상기 상부 몰드 층들(152)의 경도는 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)에 비하여 1% 내지 15% 높을 수 있다.
일 실시예에서, 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)은 동일한 챔버 내에서 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)은 다양한 종류의 화학기상증착(chemical vapor deposition; CVD) 방법 또는 원자층 증착(atomic layer deposition; ALD) 방법을 사용하여 형성될 수 있다.
상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 경도는 증착 온도, 증착 속도, 바이어스 파워, 또는 이들의 조합과 같은 공정 조건을 제어하여 조절될 수 있다.
예를 들면, 상기 절연층들(131, 141, 145, 147, 151)은 실리콘 산화물을 포함할 수 있다. 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)은 제1 유량 sccm 의 SiH4, 제1 파워 W 의 RF power, 및 제1 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 하부 절연층들(131)은 상기 제1 유량 sccm 의 SiH4, 제2 파워 W 의 RF power, 및 제2 온도 ℃ 의 공정 온도와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제2 파워 W는 상기 제1 파워 W보다 0.1% 내지 30% 낮을 수 있다. 상기 제2 온도 ℃는 상기 제1 온도 ℃ 보다 0.1% 내지 30% 낮을 수 있다. 상기 스트리에이션 제어 절연층들(145)은 상기 제1 유량 sccm 의 SiH4, 제3 파워 W 의 RF power, 및 제3 온도 ℃ 의 공정 온도와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제3 파워 W는 상기 제1 파워 W보다 0.1% 내지 30% 낮을 수 있다. 상기 제3 온도 ℃는 상기 제1 온도 ℃ 보다 0.1% 내지 30% 낮을 수 있다. 상기 상부 절연층들(151)은 제2 유량 sccm 의 SiH4, 상기 제1 파워 W 의 RF power, 및 상기 제1 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제2 유량 sccm은 상기 제1 유량 sccm 보다 0.1% 내지 30% 높을 수 있다.
예를 들면, 상기 몰드 층들(132, 142, 146, 148, 152)은 실리콘 질화물을 포함할 수 있다. 상기 제1 중간 몰드 층들(142) 및 상기 제2 중간 몰드 층들(148)은 제1 값의 NH3/SiH4 유량비, 제1 압력 torr 의 챔버 압력, 및 제4 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 하부 몰드 층들(132)은 상기 제1 값의 NH3/SiH4 유량비, 상기 제1 압력 torr 의 챔버 압력, 및 제5 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제5 온도 ℃는 상기 제4 온도 ℃ 보다 0.1% 내지 30% 낮을 수 있다. 상기 스트리에이션 제어 몰드 층들(146)은 상기 제1 값의 NH3/SiH4 유량비, 상기 제1 압력 torr 의 챔버 압력, 및 제6 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제6 온도 ℃는 상기 제4 온도 ℃ 보다 0.1% 내지 30% 낮을 수 있다. 상기 상부 몰드 층들(152)은 제2 값의 NH3/SiH4 유량비, 제2 압력 torr 의 챔버 압력, 및 상기 제4 온도 ℃ 의 공정 온도 와 같은 공정 조건을 사용하여 형성될 수 있다. 상기 제2 값은 상기 제1 값보다 0.1% 내지 30% 높을 수 있다. 상기 제2 압력 torr 는 상기 제1 압력 torr 보다 0.1% 내지 30% 높을 수 있다.
도 5 및 도 11을 참조하면, 층간 절연층(43)이 형성될 수 있다. 상기 층간 절연층(43)은 상기 연결 영역(ER)의 상기 기판(26) 상을 덮을 수 있다. 상기 층간 절연층(43)은 계단형 구조를 이루는 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 가장자리들을 덮을 수 있다.
상기 층간 절연층(43)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 상기 층간 절연층(43)은 상기 절연층들(131, 141, 145, 147, 151) 중 선택된 하나와 실질적으로 동일한 공정 조건하에 형성되고 실질적으로 동일한 경도를 갖는 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 층간 절연층(43)은 상기 제1 중간 절연층들(141) 및 상기 제2 중간 절연층들(147)과 실질적으로 동일한 공정 조건하에 형성되고 실질적으로 동일한 경도를 갖는 실리콘 산화물을 포함할 수 있다.
도 5 및 도 12를 참조하면, 패터닝 공정을 이용하여 상기 셀 영역(CR) 내에 채널 홀들(61) 및 상기 연결 영역(ER) 내에 더미 홀들(62A, 62B, 62C)이 형성될 수 있다. 상기 더미 홀들(62A, 62B, 62C)은 상기 연결 영역(ER)의 가장자리에 가까운 제1 더미 홀(62A), 상기 제1 더미 홀(62A)과 상기 채널 홀들(61) 사이의 제2 더미 홀(62B), 및 상기 제2 더미 홀(62B)과 상기 채널 홀들(61) 사이의 제3 더미 홀(62C)을 포함할 수 있다.
상기 채널 홀들(61)은 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)을 관통할 수 있다. 상기 채널 홀들(61)의 바닥에 상기 기판(26)이 노출될 수 있다. 상기 더미 홀들(62A, 62B, 62C)은 상기 층간 절연층(43), 상기 절연층들(131, 141, 145, 147, 151), 및 상기 몰드 층들(132, 142, 146, 148, 152)을 관통할 수 있다. 상기 더미 홀들(62A, 62B, 62C)의 바닥에 상기 소자 분리층(27)이 노출될 수 있다. 상기 제1 더미 홀(62A)은 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 가장자리에 형성될 수 있다. 상기 제2 더미 홀(62B)은 상기 제1 더미 홀(62A) 및 상기 제3 더미 홀(62C) 사이에 형성될 수 있다. 상기 제3 더미 홀(62C)은 상기 채널 홀들(61)에 가깝게 형성될 수 있다.
일 실시예에서, 상기 채널 홀들(61) 및 상기 더미 홀들(62A, 62B, 62C)을 형성하기 위한 패터닝 공정은 이방성 식각 공정을 포함할 수 있다. 상기 채널 홀들(61) 및 상기 더미 홀들(62A, 62B, 62C)은 동시에 형성될 수 있다. 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152) 각각의 경도는 패터닝 공정의 식각 비율(etch rate)에 영향을 미칠 수 있다. 경도(hardness)가 낮은 경우 상대적으로 높은 식각 비율(etch rate)을 보일 수 있으며, 경도(hardness)가 높은 경우 상대적으로 낮은 식각 비율(etch rate)을 보일 수 있다. 상기 채널 홀들(61) 및 상기 더미 홀들(62A, 62B, 62C)의 프로파일은 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152) 각각의 경도에 의존하여 제어될 수 있다.
일 실시예에서, 상기 채널 홀들(61) 및 상기 더미 홀들(62A, 62B, 62C)의 적어도 일부는 도 13 내지 도 15와 실질적으로 동일하게 형성될 수 있다.
도 13을 참조하면, 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 하단에서 상단 사이에 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(4), 및 제5 영역(R5)이 정의될 수 있다. 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)은 제1 높이(HT)를 가질 수 있다. 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)은 상기 제1 영역(R1) 내에 형성되고, 상기 제1 중간 절연층들(141) 및 상기 제1 중간 몰드 층들(142)은 상기 제2 영역(R2) 내에 형성되고, 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146)은 상기 제3 영역(R3) 내에 형성되고, 상기 제2 중간 절연층들(147) 및 상기 제2 중간 몰드 층들(148)은 상기 제4 영역(R4) 내에 형성되고, 상기 상부 절연층들(151) 및 상기 상부 몰드 층들(152)은 상기 제5 영역(R5) 내에 형성될 수 있다. 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)의 상단은 상기 제1 높이(HT)의 0.3배 내지 0.4배 레벨에 형성될 수 있다. 상기 상부 절연층들(151) 및 상기 상부 몰드 층들(152)의 하단은 상기 제1 높이(HT)의 0.5배 내지 0.9배 레벨에 형성될 수 있다. 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146)은 상기 제1 높이(HT)의 0.3배 내지 0.7배 레벨에 형성될 수 있다.
상기 제5 영역(R5)에 있어서, 상기 채널 홀(61)은 상기 상부 절연층들(151) 및 상기 상부 몰드 층들(152)을 관통할 수 있다. 상기 채널 홀(61)은 상부로 갈수록 큰 폭을 가질 수 있다. 상기 채널 홀(61)의 상단은 제1 폭(W1)을 보일 수 있다. 상기 제5 영역(R5)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 홀들(62A, 62B)은 상기 층간 절연층(43)을 관통할 수 있다. 상기 더미 홀들(62A, 62B)의 각각은 상부로 갈수록 큰 폭을 가질 수 있다. 상기 더미 홀들(62A, 62B) 각각의 상단은 제2 폭(W2)을 보일 수 있다. 상기 상부 절연층들(151) 및 상기 상부 몰드 층들(152)은 상기 채널 홀(61)의 상부 영역이 과도하게 확장되는 것을 방지하는 역할을 할 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 좁을 수 있다. 상기 채널 홀(61)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도는 상기 더미 홀들(62A, 62B)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도에 비하여 작을 수 있다.
일 실시예에서, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 다를 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1) 보다 좁을 수 있다.
상기 제4 영역(R4)에 있어서, 상기 채널 홀(61)은 상기 제2 중간 절연층들(147) 및 상기 제2 중간 몰드 층들(148)을 관통할 수 있다. 상기 채널 홀(61)은 제3 폭(W3)을 가질 수 있다. 상기 제4 영역(R4)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 홀들(62A, 62B)의 각각은 제4 폭(W4)을 가질 수 있다.
상기 제3 영역(R3)에 있어서, 상기 채널 홀(61)은 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146)을 관통할 수 있다. 상기 채널 홀(61)은 제5 폭(W5)을 가질 수 있다. 상기 제3 영역(R3)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 홀들(62A, 62B)의 각각은 제6 폭(W6)을 가질 수 있다. 본 발명인들이 확인한 바에 따르면, 상기 제1 높이(HT)의 0.3배 내지 0.7배 레벨은 스트리에이션(striation) 불량이 발생하기 쉬운 지점으로 나타났다. 상기 스트리에이션 제어 절연층들(145) 및 상기 스트리에이션 제어 몰드 층들(146)은 상기 채널 홀(61) 내에 스트리에이션(striation) 발생을 억제하는 역할을 할 수 있다. 상기 제5 폭(W5)은 상기 제6 폭(W6)보다 넓을 수 있다. 일 실시예에서, 상기 제5 폭(W5)은 상기 제3 폭(W3)보다 넓을 수 있다.
상기 제1 영역(R1)에 있어서, 상기 채널 홀(61)은 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)을 관통할 수 있다. 상기 채널 홀(61)은 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)은 상기 채널 홀(61)의 하단이 과도하게 좁아지는 것을 방지하는 역할을 할 수 있다. 상기 채널 홀(61)의 하단은 제7 폭(W7)을 보일 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 상기 제2 더미 홀(62B)은 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)을 관통할 수 있다. 상기 제2 더미 홀(62B)은 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)은 상기 제2 더미 홀(62B)의 하단이 과도하게 좁아지는 것을 방지하는 역할을 할 수 있다. 상기 제2 더미 홀(62B)의 하단은 제8 폭(W8)을 보일 수 있다. 상기 제8 폭(W8)은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 상기 제1 더미 홀(62A)은 상기 층간 절연층(43), 상기 하부 절연층들(131) 및 상기 하부 몰드 층들(132)의 일부분을 관통할 수 있다. 상기 제1 더미 홀(62A)은 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 제1 더미 홀(62A)의 하단은 제9 폭(W9)을 보일 수 있다. 상기 제9 폭(W9)은 상기 제7 폭(W7)보다 좁을 수 있다. 상기 채널 홀(61)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도는 상기 제1 더미 홀(62A)의 측면과 상기 기판(26)의 표면에 대한 수직선(VL)이 이루는 각도에 비하여 작을 수 있다.
도 13에 도시되지는 않았지만 상기 제3 더미 홀(62C)은 상기 채널 홀(61) 및 상기 제2 더미 홀(62B)을 결합한 것과 유사한 프로파일을 보일 수 있다. 일 실시예에서, 상기 제3 더미 홀(62C)의 상부 영역은 상기 제2 더미 홀(62B)과 유사할 수 있으며, 상기 제3 더미 홀(62C)의 중간 영역 및 하부 영역은 상기 채널 홀(61)과 유사할 수 있다.
도 14를 참조하면, 제3 영역(R3)에 있어서, 스트리에이션 제어 절연층들(145) 및 스트리에이션 제어 몰드 층들(146)의 경도를 조절하여 채널 홀(61)의 모양을 제어할 수 있다. 일 실시예에서, 상기 채널 홀(61)의 제5 폭(W5)은 상기 채널 홀(61)의 제3 폭(W3)보다 좁거나 같을 수 있다.
도 15를 참조하면, 제1 영역(R1)에 있어서, 채널 홀(61)은 하부로 갈수록 넓은 폭을 가질 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 제2 더미 홀(62B)은 하부로 갈수록 넓은 폭을 가질 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 제1 더미 홀(62A)은 하부로 갈수록 좁은 폭을 가질 수 있다. 상기 제1 더미 홀(62A)의 제9 폭(W9)은 상기 채널 홀(61)의 제7 폭(W7)보다 좁을 수 있다.
도 5 및 도 16을 참조하면, 상기 채널 홀들(61) 내에 셀 필라들(77) 및 상기 더미 홀들(62A, 62B, 62C) 내에 더미 필라들(78A, 78B, 78C)이 형성될 수 있다. 상기 셀 필라들(77)의 각각은 반도체 패턴(63), 채널 구조체(75) 및 도전성 패드(76)를 포함할 수 있다. 상기 더미 필라들(78A, 78B, 78C)의 각각은 상기 채널 구조체(75) 및 상기 도전성 패드(76)를 포함할 수 있다. 상기 채널 구조체(75)는 정보 저장 패턴(65), 채널 패턴(71), 및 코어 패턴(73)을 포함할 수 있다. 상기 더미 필라들(78A, 78B, 78C)은 상기 제1 더미 홀(62A) 내의 제1 더미 필라(78A), 상기 제2 더미 홀(62B) 내의 제2 더미 필라(78B), 및 상기 제3 더미 홀(62C) 내의 제3 더미 필라(78C)를 포함할 수 있다.
상기 반도체 패턴(63)은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 채널 홀들(61)의 하부 영역에 형성될 수 있다. 일 실시예에서, 상기 반도체 패턴(63)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(63) 상의 상기 채널 홀들(61) 내의 상기 반도체 패턴(63) 상에 상기 채널 구조체(75)가 형성될 수 있다. 상기 채널 구조체(75)의 형성에는 다수의 박막 형성 공정 및 에치-백(etch-back) 공정이 적용될 수 있다.
상기 코어 패턴(73)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 일 실시예에서, 상기 코어 패턴(73)은 폴리실리콘을 포함할 수 있다. 상기 채널 패턴(71)은 상기 코어 패턴(73)의 측면 및 하부를 감쌀 수 있다. 상기 채널 패턴(71)은 폴리실리콘 층과 같은 반도체 층을 포함할 수 있다. 상기 채널 패턴(71)은 상기 반도체 패턴(63)에 직접적으로 접촉될 수 있다. 상기 정보 저장 패턴(65)은 상기 채널 패턴(71)의 외측을 둘러싸도록 형성될 수 있다. 상기 채널 홀들(61) 내에 상기 채널 구조체(75)를 형성하는 동안 상기 더미 홀들(62A, 62B, 62C) 내에 상기 채널 구조체(75)가 형성될 수 있다. 상기 더미 홀들(62A, 62B, 62C) 내에 있어서, 상기 채널 구조체(75)는 상기 소자 분리층(27)에 직접적으로 접촉될 수 있다.
상기 정보 저장 패턴(65)은 도 7 내지 도 9를 통하여 설명된 바와 같이 상기 채널 패턴(71)의 외측을 둘러싸는 터널 절연층(66), 상기 터널 절연층(66)의 외측을 둘러싸는 전하 저장층(67), 및 상기 전하 저장층(67)의 외측을 둘러싸는 제1 블로킹 층(68)을 포함할 수 있다. 상기 정보 저장 패턴(65)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 또는 이들의 조합과 같은 다수의 절연층들을 포함할 수 있다. 일 실시예에서, 상기 터널 절연층(66)은 실리콘 산화물을 포함할 수 있고, 상기 전하 저장층(67)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 블로킹 층(68)은 알루미늄 산화물(AlO)을 포함할 수 있다.
상기 채널 구조체(75) 상에 상기 도전성 패드(76)가 형성될 수 있다. 상기 도전성 패드(76)는 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 평탄화 공정은 화학기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 도전성 패드(76)는 상기 채널 패턴(71)에 접촉될 수 있다. 상기 도전성 패드(76)는 폴리실리콘, 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 5 및 도 17을 참조하면, 트렌치(81) 및 불순물 영역(82)이 형성될 수 있다. 상기 불순물 영역(82)은 공통 소스 영역(common source region)에 해당될 수 있다.
패터닝 공정을 이용하여 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)을 관통하는 상기 트렌치(81)가 형성될 수 있다. 상기 트렌치(81)의 바닥에 노출된 상기 기판(26) 내에 이온 주입 공정을 이용하여 상기 불순물 영역(82)이 형성될 수 있다. 일 실시예에서, 상기 불순물 영역(82)은 인(P) 또는 비소(As)와 같은 N형 불순물들을 포함할 수 있다. 상기 상기 트렌치(81)의 측벽들에 상기 절연층들(131, 141, 145, 147, 151) 및 상기 몰드 층들(132, 142, 146, 148, 152)의 측면들이 노출될 수 있다.
도 5 및 도 18을 참조하면, 상기 몰드 층들(132, 142, 146, 148, 152)을 제거하여 개구부들(83)이 형성될 수 있다. 상기 몰드 층들(132, 142, 146, 148, 152)의 제거에는 등방성 식각 공정이 사용될 수 있다.
도 5 및 도 19를 참조하면, 게이트 절연 층(85) 및 게이트 전극들(G1 내지 G20)이 형성될 수 있다.
상기 게이트 절연층(85)은 상기 개구부들(83) 내에 노출된 상기 반도체 패턴(63)의 측면에 형성될 수 있다. 일 실시예에서, 상기 게이트 절연층(85)은 열 산화층(thermal oxide layer)을 포함할 수 있다. 상기 게이트 전극들(G1 내지 G20)의 형성에는 박막 형성 공정 및 식각 공정이 적용될 수 있다. 상기 식각 공정은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극들(G1 내지 G20)은 상기 개구부들(83) 내에 형성될 수 있다. 상기 게이트 전극들(G1 내지 G20)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 게이트 전극들(G1 내지 G20)은 Ti, TiN, Ta, TaN, W, WN, Ru, Pt, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극들(G1 내지 G20)을 형성하기 전에, 도 7 및 도 8에 도시된 바와 같이, 제2 블로킹 층(69)이 형성될 수 있다. 상기 제2 블로킹 층(69)은 상기 게이트 전극들(G1 내지 G20)의 상부 표면들 및 하부 표면들을 덮고 상기 게이트 전극들(G1 내지 G20) 및 상기 제1 블로킹 층(68) 사이에 개재될 수 있다. 상기 제2 블로킹 층(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 5 및 도 20을 참조하면, 스페이서(87), 소스 라인(88) 및 캐핑 층(89)이 형성될 수 있다.
상기 스페이서(87)는 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 스페이서(87)는 상기 트렌치(81)의 측벽들을 덮을 수 있다. 상기 스페이서(87)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 트렌치(81) 내에 상기 소스 라인(88)이 형성될 수 있다. 상기 소스 라인(88)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 소스 라인(88)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 소스 라인(88)은 상기 불순물 영역(82)에 접촉될 수 있다. 상기 소스 라인(88) 및 상기 게이트 전극들(G1 내지 G20) 사이에 상기 스페이서(87)가 개재될 수 있다. 상기 캐핑 층(89)은 상기 기판(26) 상을 덮을 수 있다. 상기 캐핑 층(89)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
일 실시예에서, 상기 소스 라인(88)은 소스 플러그일 수 있다.
도 5 및 도 6을 다시 한번 참조하면, 비트 플러그(91), 비트 라인(BL), 배선 플러그(93), 및 메탈 라인(95)이 형성될 수 있다.
상기 비트 플러그(91)는 상기 캐핑 층(89)을 관통하여 상기 도전성 패드(76)에 접속될 수 있으며, 상기 배선 플러그(93)는 상기 캐핑 층(89) 및 상기 층간 절연층(43)을 관통하여 상기 게이트 전극들(G1 내지 G20) 중 선택된 하나와 접속될 수 있다. 상기 비트 라인(BL)은 상기 캐핑 층(89) 상에 형성되고 상기 비트 플러그(91)에 접속될 수 있다. 상기 메탈 라인(95)은 상기 캐핑 층(89) 상에 형성되고 상기 배선 플러그(93)에 접속될 수 있다. 상기 비트 플러그(91), 상기 비트 라인(BL), 상기 배선 플러그(93), 및 상기 메탈 라인(95)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 21 및 도 22는 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 5의 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이고, 도 23은 도 22의 일부분을 보여주는 부분 확대도이다. 이하에서는 도 1 내지 도 20을 참조하여 설명된 것과 차이점만 간략하게 설명하기로 한다.
도 5 및 도 21을 참조하면, 층간 절연층들(43A, 43B, 43C, 43D, 43E)이 형성될 수 있다. 상기 층간 절연층들(43A, 43B, 43C, 43D, 43E)은 제1 층간 절연층(43A), 제2 층간 절연층(43B), 제3 층간 절연층(43C), 제4 층간 절연층(43D), 및 제5 층간 절연층(43E)을 포함할 수 있다.
상기 제1 층간 절연층(43A)은 하부 절연층들(131)과 실질적으로 동일한 경도를 갖는 동일 물질을 포함할 수 있다. 상기 제2 층간 절연층(43B)은 제1 중간 절연층들(141)과 실질적으로 동일한 경도를 갖는 동일 물질을 포함할 수 있다. 상기 제3 층간 절연층(43C)은 스트리에이션 제어 절연층들(145)과 실질적으로 동일한 경도를 갖는 동일 물질을 포함할 수 있다. 상기 제4 층간 절연층(43D)은 제2 중간 절연층들(147)과 실질적으로 동일한 경도를 갖는 동일 물질을 포함할 수 있다. 상기 제5 층간 절연층(43E)은 상부 절연층들(151)과 실질적으로 동일한 경도를 갖는 동일 물질을 포함할 수 있다.
도 5 및 도 22를 참조하면, 채널 홀들(61) 및 더미 홀들(62A, 62B, 62C)이 형성될 수 있다. 도 23에 도시된 바와 같이, 상기 더미 홀들(62A, 62B, 62C)은 상기 채널 홀들(61)과 유사한 프로파일을 보일 수 있다.
도 23을 참조하면, 제5 영역(R5)에 있어서, 채널 홀(61)의 상단은 제1 폭(W1)을 보일 수 있다. 상기 제5 층간 절연층(43E)은 더미 홀들(62A, 62B)의 상부 영역들이 과도하게 확장되는 것을 방지하는 역할을 할 수 있다. 상기 제5 영역(R5)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 홀들(62A, 62B) 각각의 상단은 제2 폭(W2)을 보일 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)과 유사할 수 있다.
제3 영역(R3)에 있어서, 상기 채널 홀(61)은 제5 폭(W5)을 가질 수 있다. 상기 제3 영역(R3)과 실질적으로 동일한 수평 레벨에 있어서, 상기 더미 홀들(62A, 62B)의 각각은 제6 폭(W6)을 가질 수 있다. 상기 제6 폭(W6)은 상기 제5 폭(W5)과 유사할 수 있다.
제1 영역(R1)에 있어서, 상기 채널 홀(61)의 하단은 제7 폭(W7)을 보일 수 있다. 상기 제1 층간 절연층(43A)은 상기 더미 홀들(62A, 62B)의 하부 영역들이 과도하게 좁아지는 것을 방지하는 역할을 할 수 있다. 상기 제1 영역(R1)과 실질적으로 동일한 수평 레벨에 있어서, 상기 제2 더미 홀(62B)의 하단은 제8 폭(W8)을 보일 수 있으며, 상기 제1 더미 홀(62A)의 하단은 제9 폭(W9)을 보일 수 있다. 상기 제9 폭(W9), 상기 제8 폭(W8), 및 상기 제7 폭(W7)은 모두 유사한 크기를 보일 수 있다.
도 1 내지 도 23을 통하여 설명된 바와 같이, 상기 채널 홀들(61)의 수직 레벨에 따른 직경의 산포는 현저히 감소할 수 있다. 상기 셀 필라들(77)은 상기 채널 홀들(61)과 실질적으로 동일한 프로파일을 보일 수 있다. 상기 셀 필라들(77)의 수직 레벨에 따른 직경의 산포는 현저히 감소할 수 있다.
도 24는 본 개시에 따른 실시예들로서, 반도체 소자를 포함하는 전자 시스템(4300)을 도시한 블록도이다.
도 24를 참조하면, 전자 시스템(4300)은 바디(Body; 4310)를 포함할 수 있다. 상기 바디(4310)는 인쇄회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 바디(4310) 상에 마이크로프로세서 유닛(Microprocessor Unit; 4320), 파워 공급 유닛(Power Supply Unit; 4330), 기능 유닛(Function Unit; 4340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 4350)이 장착될 수 있다. 상기 바디(4310)의 상면 혹은 상기 바디(4310)의 외부에 디스플레이 유닛(Display Unit; 4360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4360)은 상기 바디(4310)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4350)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급 유닛(4330)은 상기 마이크로프로세서 유닛(4320), 상기 기능 유닛(4340), 및 상기 디스플레이 컨트롤러 유닛(4350)에 전원을 공급할 수 있다. 상기 마이크로프로세서 유닛(4320)은 상기 기능 유닛(4340)과 상기 디스플레이 유닛(4360)을 제어할 수 있다. 상기 기능 유닛(4340)은 상기 전자 시스템(4300)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4300)이 휴대폰과 같은 모바일 전자 제품인 경우, 상기 기능 유닛(4340)은 다이얼링 또는 외부 장치(External Apparatus; 4370)와의 교신으로, 상기 디스플레이 유닛(4360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 일 실시예에서, 상기 전자 시스템(4300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4340)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 4380)을 통해 상기 외부 장치(4370)와 신호를 주고 받을 수 있다. 또한, 상기 전자 시스템(4300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(4340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
본 개시에 따른 실시예들에 있어서, 도 1 내지 도 23을 통하여 설명된 반도체 소자는 상기 마이크로프로세서 유닛(4320) 및 상기 기능 유닛(4340) 중 적어도 어느 하나에 포함될 수 있다. 일 실시예에서, 도 1 내지 도 23을 통하여 설명된 반도체 소자는 양산성, 가격경쟁력 및 디바이스 특성이 개선되므로 상기 전자 시스템(4300)의 다양한 구성요소들에 폭넓게 사용되어 상기 전자 시스템(4300) 전체의 성능 향상에 기여할 수 있다.
도 25는 본 개시에 따른 실시예들로서, 반도체 소자를 포함하는 전자 시스템(4400)을 도시한 블록도이다.
도 25를 참조하면, 전자 시스템(4400)은 메모리 시스템(4412), 마이크로프로세서(4414), 램(4416), 유저 인터페이스(4418), 및 버스(4420)를 포함할 수 있다. 상기 마이크로프로세서(4414)는 상기 전자 시스템(4400)을 프로그램 및 컨트롤할 수 있다. 상기 램(4416)은 상기 마이크로프로세서(4414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(4414), 상기 램(4416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(4418)는 상기 전자 시스템(4400)으로/부터 데이터를 입력/출력하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 상기 마이크로프로세서(4414)의 동작용 코드들, 상기 마이크로프로세서(4414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 컨트롤러 및 메모리를 포함할 수 있다.
상기 전자 시스템(4400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 본 개시에 따른 실시예들에 있어서, 도 1 내지 도 23을 통하여 설명된 반도체 소자는 상기 메모리 시스템(4412) 및 상기 마이크로프로세서(4414) 중 적어도 어느 하나에 포함되어 상기 전자 시스템(4400)의 가격대비 성능 개선에 기여할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
12: 적층 구조체 G1-G20: 게이트 전극
26: 기판
CR: 셀 영역 ER: 연결 영역
27: 소자 분리층 43: 층간 절연층
61: 채널 홀 62A, 62B, 62C: 더미 홀
63: 반도체 패턴 65: 정보 저장 패턴
66: 터널 절연층 67: 전하 저장층
68: 제1 블로킹 층 69: 제2 블로킹 층
71: 채널 패턴 73: 코어 패턴
75: 채널 구조체 76: 도전성 패드
77: 셀 필라 78A, 78B, 78C: 더미 필라
81: 트렌치 82: 불순물 영역
83: 개구부 85: 게이트 절연층
87: 스페이서 88: 소스 라인
89: 캐핑 층 91: 비트 플러그
BL: 비트라인 93: 배선 플러그
95: 메탈 라인 131: 하부 절연층
132: 하부 몰드 층 141: 제1 중간 절연층
142: 제1 중간 몰드 층
145: 스트리에이션 제어 절연층 146: 스트리에이션 제어 몰드 층
147: 제2 중간 절연층 148: 제2 중간 몰드 층
151: 상부 절연층 152: 상부 몰드 층
4300: 전자 시스템 4310: 바디
4320: 마이크로프로세서 유닛 4330: 파워 공급 유닛
4340: 기능 유닛 4350: 디스플레이 컨트롤러 유닛
4360: 디스플레이 유닛 4370: 외부 장치
4380: 통신 유닛
4400: 전자 시스템 4412: 메모리 시스템
4414: 마이크로프로세서 4416: 램
4418: 유저 인터페이스 4420: 버스

Claims (10)

  1. 기판 상에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체; 및
    상기 적층 구조체를 관통하는 필라(pillar)를 포함하되,
    상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 중간 절연층들, 및 상기 중간 절연층들 상의 다수의 상부 절연층들을 포함하고,
    상기 중간 절연층들은 상기 하부 절연층들 및 상기 상부 절연층들 사이에 배치되고, 상기 하부 절연층들의 경도(hardness)는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높은 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 절연층들의 경도는 상기 중간 절연층들에 비하여 1% 내지 15% 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들에 비하여 1% 내지 15% 높은 반도체 소자.
  3. 제1 항에 있어서,
    상기 하부 절연층들, 상기 중간 절연층들, 및 상기 상부 절연층들은 실리콘 산화물을 포함하는 반도체 소자.
  4. 기판 상에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체; 및
    상기 적층 구조체를 관통하는 필라(pillar)를 포함하되,
    상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 중간 절연층들, 및 상기 중간 절연층들 상의 다수의 상부 절연층들을 포함하고,
    상기 하부 절연층들의 경도(hardness)는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높고,
    상기 중간 절연층들의 사이, 상기 중간 절연층들 및 상기 하부 절연층들의 사이, 또는 상기 상부 절연층들 및 상기 중간 절연층들의 사이에 형성된 다수의 형상 제어 절연층들을 더 포함하되,
    상기 형상 제어 절연층들의 경도는 상기 중간 절연층들보다 낮은 반도체 소자.
  5. 제4 항에 있어서,
    상기 형상 제어 절연층들의 경도는 상기 하부 절연층들보다 낮은 반도체 소자.
  6. 제4 항에 있어서,
    상기 형상 제어 절연층들의 경도는 상기 중간 절연층들에 비하여 1% 내지 15% 낮은 반도체 소자.
  7. 제4 항에 있어서,
    상기 필라는 상기 중간 절연층들을 관통하는 영역에 있어서 제1 폭을 갖고, 상기 필라는 상기 형상 제어 절연층들을 관통하는 영역에 있어서 상기 제1 폭보다 넓은 제2 폭을 가지는 반도체 소자.
  8. 제4 항에 있어서,
    상기 형상 제어 절연층들은 상기 적층 구조체 높이의 0.3배 내지 0.7배 사이에 형성된 반도체 소자.
  9. 셀 영역 및 연결 영역을 갖는 기판;
    상기 기판 상의 상기 셀 영역에 형성되고 절연층들 및 게이트 전극들이 번갈아 가며 반복적으로 적층된 적층 구조체;
    상기 적층 구조체의 일 부분은 상기 기판 상의 상기 연결 영역에 연장되며, 상기 기판 상의 상기 연결 영역에 형성되고 상기 적층 구조체를 덮는 층간 절연층;
    상기 기판 상의 상기 셀 영역에 형성되고 상기 적층 구조체를 관통하는 셀 필라(cell pillar); 및
    상기 기판 상의 상기 연결 영역에 형성되고 상기 층간 절연층 및 상기 적층 구조체를 관통하는 더미 필라(dummy pillar)를 포함하되,
    상기 절연층들은 다수의 하부 절연층들, 상기 하부 절연층들 상의 다수의 중간 절연층들, 및 상기 중간 절연층들 상의 다수의 상부 절연층들을 포함하고,
    상기 중간 절연층들은 상기 하부 절연층들 및 상기 상부 절연층들 사이에 배치되고, 상기 하부 절연층들의 경도(hardness)는 상기 중간 절연층들보다 낮고, 상기 상부 절연층들의 경도는 상기 중간 절연층들보다 높은 반도체 소자.
  10. 제9 항에 있어서,
    상기 셀 필라의 상단은 제1 폭을 가지고, 상기 셀 필라의 상단과 실질적으로 동일한 수평 레벨에 있어서 상기 더미 필라는 제2 폭을 가지되,
    상기 제1 폭은 상기 제2 폭보다 좁은 반도체 소자.
KR1020170067360A 2017-05-31 2017-05-31 절연층들을 갖는 반도체 소자 및 그 제조 방법 Active KR102356741B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170067360A KR102356741B1 (ko) 2017-05-31 2017-05-31 절연층들을 갖는 반도체 소자 및 그 제조 방법
US15/816,638 US10325922B2 (en) 2017-05-31 2017-11-17 Semiconductor device including insulating layers and method of forming the same
CN201711418493.0A CN108987272B (zh) 2017-05-31 2017-12-25 包括绝缘层的半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170067360A KR102356741B1 (ko) 2017-05-31 2017-05-31 절연층들을 갖는 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180130971A KR20180130971A (ko) 2018-12-10
KR102356741B1 true KR102356741B1 (ko) 2022-01-28

Family

ID=64460027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170067360A Active KR102356741B1 (ko) 2017-05-31 2017-05-31 절연층들을 갖는 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10325922B2 (ko)
KR (1) KR102356741B1 (ko)
CN (1) CN108987272B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018160298A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 記憶装置の制御方法
KR101985590B1 (ko) * 2017-07-28 2019-06-03 한양대학교 산학협력단 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법
KR102528754B1 (ko) * 2018-04-19 2023-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 형성 방법
JP2020092168A (ja) * 2018-12-05 2020-06-11 キオクシア株式会社 半導体記憶装置
CN109690776B (zh) 2018-12-07 2020-01-10 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR102723993B1 (ko) * 2019-02-27 2024-10-30 삼성전자주식회사 수직형 메모리 장치 및 이의 동작 방법
WO2020186423A1 (en) * 2019-03-18 2020-09-24 Yangtze Memory Technologies Co., Ltd. High-k dielectric layer in three-dimensional memory devices and methods for forming the same
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
WO2020220269A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having bent backside word lines
KR102812029B1 (ko) * 2019-06-20 2025-05-26 삼성전자주식회사 반도체 장치
KR102689647B1 (ko) * 2019-06-20 2024-07-30 삼성전자주식회사 확장부를 갖는 채널 구조체를 포함하는 3차원 플래시 메모리 소자
KR102733015B1 (ko) * 2019-06-28 2024-11-21 삼성전자주식회사 집적회로 소자
JP7422168B2 (ja) * 2019-06-28 2024-01-25 長江存儲科技有限責任公司 半導体デバイス
CN110620035B (zh) * 2019-09-06 2022-07-19 长江存储科技有限责任公司 半导体结构、三维存储器件及其制备方法
CN113764432B (zh) * 2020-01-02 2024-02-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111180446B (zh) * 2020-01-03 2021-09-28 长江存储科技有限责任公司 三维存储器及其制备方法
US11398498B2 (en) 2020-05-28 2022-07-26 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
KR102812468B1 (ko) * 2020-12-03 2025-05-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809330B1 (ko) 2006-09-04 2008-03-05 삼성전자주식회사 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100236970B1 (ko) 1997-08-13 2000-01-15 정선종 완만한 경사를 갖는 산화막 패턴 형성을 위한 반도체 소자제조 방법
KR100297733B1 (ko) 1999-06-24 2001-09-22 윤종용 하부막질 의존성을 제거한 오존-ｔｅｏｓ 산화막 증착방법 및 다중 온도로 증착이 가능한 증착장치
US7411211B1 (en) * 1999-07-22 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
KR100375221B1 (ko) 2000-07-10 2003-03-08 삼성전자주식회사 스토리지 노드 형성방법
JP4025542B2 (ja) 2001-12-11 2007-12-19 松下電器産業株式会社 絶縁膜形成方法、半導体装置及びその製造方法
KR20040055464A (ko) 2002-12-21 2004-06-26 주식회사 하이닉스반도체 반도체소자에 캐패시터 제조방법
WO2006029388A2 (en) * 2004-09-09 2006-03-16 Nanodynamics, Inc. Method and apparatus for fabricating low-k dielectrics, conducting films, and strain-controlling conformable silica-carbon materials
JP5175066B2 (ja) * 2006-09-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011249583A (ja) 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置及びその製造方法
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
JP2012174961A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
KR20130075158A (ko) 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR101929785B1 (ko) * 2012-01-04 2019-03-14 삼성전자주식회사 반도체 소자
JP5968130B2 (ja) 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
KR102170144B1 (ko) 2013-08-23 2020-10-27 삼성전자주식회사 휨 제어 막을 이용한 반도체 소자 형성 방법 및 관련된 소자
KR101622036B1 (ko) 2014-01-28 2016-05-19 한양대학교 산학협력단 서로 다른 특성을 갖는 전극층 및/또는 층간 절연층을 이용하는 3차원 플래시 메모리
JP6289996B2 (ja) 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102179168B1 (ko) * 2014-06-11 2020-11-16 삼성전자주식회사 수직 채널 셀을 갖는 비휘발성 메모리 소자
US9449821B2 (en) 2014-07-17 2016-09-20 Macronix International Co., Ltd. Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
KR102341716B1 (ko) * 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP6498022B2 (ja) 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US9865471B2 (en) 2015-04-30 2018-01-09 Tokyo Electron Limited Etching method and etching apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809330B1 (ko) 2006-09-04 2008-03-05 삼성전자주식회사 게이트 스페이서로 인한 응력이 배제된 반도체 소자 및 그제조 방법
US20080079089A1 (en) 2006-09-04 2008-04-03 Sung-Jung Lee Semiconductor Device Free of Gate Spacer Stress and Method of Manufacturing the Same

Also Published As

Publication number Publication date
KR20180130971A (ko) 2018-12-10
CN108987272A (zh) 2018-12-11
CN108987272B (zh) 2023-08-22
US20180350830A1 (en) 2018-12-06
US10325922B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
KR102356741B1 (ko) 절연층들을 갖는 반도체 소자 및 그 제조 방법
US11942515B2 (en) Semiconductor device having asymmetrical source/drain
US12022653B2 (en) Semiconductor devices and methods for forming the same
US11056506B2 (en) Semiconductor device including stack structure and trenches
US10164030B2 (en) Semiconductor device and method of fabricating the same
US10825810B2 (en) Semicondcutor device including a semiconductor extension layer between active regions
US9431522B2 (en) Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US9478561B2 (en) Semiconductor memory device and method of fabricating the same
US9177891B2 (en) Semiconductor device including contact pads
US9627514B1 (en) Semiconductor device and method of fabricating the same
CN107393960B (zh) 垂直场效应晶体管及其制造方法
KR102567509B1 (ko) 반도체 장치 및 이의 제조 방법
US9728643B2 (en) Semiconductor devices having a spacer on an isolation region
US10714397B2 (en) Semiconductor device including an active pattern having a lower pattern and a pair of channel patterns disposed thereon and method for manufacturing the same
US20240074155A1 (en) Semiconductor device
KR20140146874A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170531

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200519

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20170531

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210430

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20211124

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220125

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220126

End annual number: 3

Start annual number: 1

PG1601 Publication of registration