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KR20030075384A - 칩 패키지 및 그 제조방법 - Google Patents

칩 패키지 및 그 제조방법 Download PDF

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KR20030075384A
KR20030075384A KR1020020014570A KR20020014570A KR20030075384A KR 20030075384 A KR20030075384 A KR 20030075384A KR 1020020014570 A KR1020020014570 A KR 1020020014570A KR 20020014570 A KR20020014570 A KR 20020014570A KR 20030075384 A KR20030075384 A KR 20030075384A
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KR
South Korea
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chip
chip package
dicing
conductive layers
forming
Prior art date
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KR1020020014570A
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윤준호
최용칠
배석수
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삼성전기주식회사
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Publication date
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Priority to CNB031010091A priority patent/CN1282242C/zh
Priority to JP2003002166A priority patent/JP3660663B2/ja
Priority to DE10301510A priority patent/DE10301510B4/de
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Priority to US10/988,523 priority patent/US7176058B2/en
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Abstract

본 발명은 칩의 단자가 형성된 상하면에 소정의 두께를 갖는 도전층과, 상기 도전층의 측면 중 동일한 방향을 갖는 각 측면에 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 구비한 칩 패키지 및 이를 포함한 칩 패키지 어셈블리를 제공한다.
본 발명에 따른 칩 패키지에서는, 전체 패키지크기를 획기적으로 소형화시킬 수 있을 뿐만 아니라, 비아홀 형성공정이나, 와이어공정 등을 요구되지 않으므로 그 제조공정이 간소하면서도 칩의 신뢰성을 충분히 보장할 수 있는 새로운 구조의 패키지를 제조할 수 있다.

Description

칩 패키지 및 그 제조방법{CHIP SCALE PACKAGE AND THE METHOD OF FABRICATING THE SAME}
본 발명은 칩 패키지에 관한 것으로, 특히 단자가 형성된 칩 소자의 양면에 도전층을 형성하고, 그 도전층의 측면에 전극면을 형성함으로써 보다 소형화되고제조공정이 단순화된 칩 패키지와 그 제조방법에 관한 것이다.
일반적으로, 다이오드 등의 반도체 소자는 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 반도체 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 따라 점차 소형화되고 있다. 이와 같은 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지의 구조를 나타내는 개략단면도이다. 도1에 도시된 패키지구조는 세라믹 기판을 이용한 방식으로 두 개의 단자를 갖는 다이오드 패키지의 일 형태이다.
도1을 참조하면, 세라믹기판(1)에는 두 개의 비아홀(2a,2b)이 형성된다. 상기 비아홀(2a,2b)의 내부는 기판(1)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질이 충전되며, 상기 두 비아홀(2a,2b)의 상부에는 제1 및 제2 상부 도전성 랜드(3a,3b)가 형성되고, 그 하부에는 각각 제1 및 제2 하부 도전성 랜드(4a,4b)가 형성된다. 또한, 상기 제2 상부 도전성 랜드(4b)는 다이오드(5)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 상부 도전성 랜드(4a)는 칩의 상부단자와 일단이 연결된 와이어(7)에 연결된다. 이와 같이 다이오드(5)가 실장된 세라믹기판(1)는 그 상면에 외부의 영향으로부터 다이오드를 보호하기 위해 통상의수지로 몰딩부(9)를 형성한 패키지(10)로 완성된다.
이렇게 완성된 다이오드 패키지(10)는 도2와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 상기 다이오드 패키지(10)는 그 하면에 형성된 제1 및 제2 하부 도전성 랜드(4a,4b)를 신호패턴의 원하는 위치에 배치한 후에 각각에 솔더링(15)을 형성하는 방법으로 상기 인쇄회로기판(20)에 실장된다.
도1 및 도2에서 설명된 바와 같이, 일반적으로 다이오드는 대향하는 면에 단자가 각각 형성되어 있으므로, 와이어를 통한 연결이 요구된다. 그러나, 이러한 와이어는 칩 상부공간의 상당한 부분을 차지한다. 따라서, 전체 패키지 높이가 높아지는 문제가 있다. 또한, 세라믹기판에 칩단자의 연결를 위한 적어도 2개의 비아홀을 형성해야 하므로, 그 비아홀의 직경에 따른 기판 면적이 요구될 뿐만 아니라, 그 비아홀의 상하면에 형성되는 도전성랜드가 서로 단락되지 않도록 최소한의 간격을 유지하여야 한다. 이와 같은 조건을 만족하는 충분한 면적을 갖도록 기판을 제조해야 한다. 결국, 전체적인 패키지 크기를 소형화시키는데 큰 제약사항이 된다.
또한, 패키지에 사용되는 기판은 비교적 고가의 세라믹기판으로 제조비용이 크며, 종래의 패키지제조공정은 다이오드를 기판에 부착하는 다이본딩(die bonding)공정뿐만 아니라, 와이어본딩 및 몰딩공정이 요구되어 그 제조공정이 복잡하다는 문제도 있다.
따라서, 당 기술분야에서는, 이러한 제약사항을 해소하고 보다 소형화가 가능하면서도 제조공정이 용이한 새로운 패키지구조가 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 그 목적은 칩의 단자가 형성된 상하면에 도전층을 형성하고, 상기 도전층의 측면 중 동일한 방향을 갖는 각 측면에 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 형성함으로써 패키지를 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 새로운 구조의 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 새로운 칩 패키지의 구조에 따른 새로운 실장방식을 갖는 칩 패키지 어셈블리를 제공하는데 있다.
나아가, 본 발명의 또 다른 목적은 새로운 구조를 갖는 칩 패키지의 제조방법을 제공하는데도 있다.
도1은 종래의 칩 패키지의 단면도이다.
도2는 종래의 칩 패키지 실장의 단면도이다.
도3은 본 발명의 일실시형태에 따른 칩 패키지의 사시도이다.
도4는 본 발명의 일 실시형태에 따른 칩 패키지 실장의 사시도이다.
도5a 내지 도5f는 본 발명의 바람직한 실시예에 따른 칩 패키지 제조방법을 나타내는 공정별 단면도이다.
<도면의 주요부분에 대한 부호설명>
30: 칩 패키지31a,31b: 도전층
33a,33b: 전극면35: 칩 소자
51: 인쇄회로기판53a,53b: 연결패드
상기 과제를 달성하기 위해서, 본 발명은, 대향하는 제1 면과 제2 면에 각각 하나의 단자를 갖는 소자와, 상기 칩 소자의 제1 및 제2 면에 각각 형성된 제1 및 제2 도전층과, 상기 제1 및 제2 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함하는 칩 패키지를 제공한다.
또한, 본 발명의 다른 실시형태에서는 대향하는 제1 면과 제2 면에 각각 하나의 단자를 갖는 칩 소자와, 상기 칩 소자의 제1 및 제2 면에 각각 형성된 제1 및제2 도전층과, 상기 제1 및 제2 도전층이 형성된 칩 소자의 일 측면을 실장면으로 하여 그 실장면을 구성하는 상기 제1 및 제2 도전층의 측면 상에 각각에 형성된 전극면을 포함한 칩 패키지 및; 적어도 2개의 연결패드와 상기 연결패드에 각각 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함하고, 상기 전극면이 각각 상기 연결패드에 부착되어 상기 칩 패키지가 상기 인쇄회로기판에 실장된 구조물로 이루어진 칩 패키지 어셈블리를 제공한다.
나아가, 본 발명은, 상하면에 각각 하나의 단자가 형성된 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 제1 단계와, 상기 웨이퍼의 상하면 각각에 도전층을 형성하는 제2 단계와, 상기 웨이퍼를 하나의 칩 소자를 포함한 패키지단위로 다이싱하고, 상기 다이싱된 일측면을 구성하는 상기 두 도전층 측면에는 전극면을 형성하는 제3 단계를 포함하는 칩 패키지 제조방법을 제공한다.
이하, 도면을 참조하여 본 발명을 바람직한 실시형태를 통해 보다 상세히 설명하기로 한다.
도3은 본 발명의 바람직한 실시형태에 따른 칩 패키지의 개략사시도이다.
도3을 참조하면, 상기 칩 패키지(30)는 칩 소자(35)와 그 상하면에 형성된 도전층(31a,31b) 및 상기 두 도전층(31a,31b)의 동일한 측면 상에 각각 형성된 전극면(33a,33b)을 포함한다. 여기서 채용된 칩 소자(35)는 상하면에 각각 하나의 단자(미도시)를 구비한 소자이며, 그 대표적인 예로 다이오드 소자일 수 있다.
상기 칩 소자(35)의 상하면에는 도전층(31a,31b)이 형성되어 칩소자(35)의 상하면에 마련된 단자(미도시)에 각각 연결된다. 상기 도전층(31a,31b)은 이에 한정되지는 않으나, 구리로 이루어진 금속층으로 이루어질 수 있다. 또한, 상기 도전층(31a,31b)은 인쇄회로기판에 마련된 연결패드 사이 간격을 고려하여 소정의 두께로 형성해야 한다. 즉, 상기 칩 패키지를 인쇄회로기판 상에 실장할 때 도전층의 일면에 형성될 전극면이 각각 연결패드 상에 위치해야 하므로, 상기 도전층을 충분한 두께를 갖도록 형성할 필요가 있다.
따라서, 상기 도전층은 도금공정을 이용하여 도금층으로 필요한 두께로 제조하는 것이 가능하나, 제조시간 및 그 비용의 소모가 크므로, 우선, 전해도금법을 이용하여 도전층을 형성한 후에 적어도 하나의 동박을 적층함으로써 원하는 두께의 도전층을 용이하게 형성할 수 있다.
또한, 상기 각 도전층(31a,31b)은 동일한 방향에 위치한 일측면에 전극면(33a,33b)이 형성된다. 상기 전극면(33a,33b)은 인쇄회로기판 상의 연결패드에 전기적/기계적으로 연결하기 위해 마련된 것으로, 주로 원하는 솔더링공정을 위해 금을 함유한 금속층으로 형성하는 것이 바람직하다.
상기한 구조를 갖는 칩 패키지(30)는, 상기 칩 소자(35)의 상하면에 마련된 단자가 상기 도전층(31a,31b)을 통해 그 일측면에 형성된 전극면(33a,33b)에 연결된다. 따라서, 본 발명에 따른 칩 패키지(30)는 상기 전극면(33a,33b)이 형성된 측면이 실장면이 되며, 도3에 도시된 구조를 기준으로 볼 때에 90°로 회전된 상태로 인쇄회로기판 상면에 탑재된다.
한편, 본 발명의 칩 패키지는 외부에 노출되는 도전층(31a,31b)의 산화현상을 방지하기 위해, 도시된 바와 같이 상기 도전층(31a,31b)에는 전극면(33a,33b)이 형성된 면을 제외하고 보호층(37)을 형성할 수도 있다. 상기 보호층(37)은 절연성 수지를 도포하여 형성된 절연성 피막으로 형성하는 것이 바람직하다. 이러한 보호층(37)은 필요에 따라 외부로 노출된 칩 소자(35)의 측면에도 형성할 수도 있다.
도4는 본 발명에 따른 칩 패키지(40)가 인쇄회로기판(51)에 실장된 칩 패키지 어셈블리(70)의 일형태이다.
도4와 같이, 상기 칩 패키지 어셈블리(70)는 칩 패키지(40)와 그 칩 패키지가(40) 실장된 인쇄회로기판(51)으로 이루어진다. 상기 칩 패키지(40)는 칩 소자(45)의 단자가 형성된 양면에 도전층(41a,41b)을 구비하며, 그 도전층(41a,41b)의 일면에 전극면(43a,43b)이 각각 형성된다. 본 발명에 따른 칩 패키지 어셈블리(70)에서는 상기 전극면(43a,43b)이 형성된 면이 칩 패키지(40)의 실장면이 되는 구조적 특징이 있다. 상기 전극면(43a,43b)은 각각 도전층(41a,41b)을 통해 칩 소자(45)의 양 단자에 연결된다. 이러한 칩 패키지(40)는 인쇄회로기판(51)의 연결패드(53a,53b)상에 상기 칩 패키지의 전극면(43a,43b)을 각각 배치하고 솔더링시킴으로써 도4에 도시된 칩 패키지 어셈블리(70)를 완성할 수 있다.
본 실시형태의 칩 패키지 어셈블리(70)에서는, 인쇄회로기판(51)에 형성된 소정의 회로(미도시)는 연결패드(53a,53b)에 연결된 패키지(40)의 전극면(43a,43b)을 통해 칩소자(45)의 각 단자에 연결될 수 있다. 앞서 설명한 바와 같이, 상기 도전층(41a,41b)은 적어도 연결패드(53a,53b) 사이의 간격을 고려하여 그 두께를 설정하는 것이 바람직하다.
또한, 본 발명은 상기 칩 패키지의 제조방법을 제공한다. 도5a 내지 5f는 본 발명에 따른 칩 패키지 제조방법의 일예를 구성하는 각 공정단면도이다.
우선, 도5a와 같이, 상하면에 각각 단자가 형성된 복수개의 칩 소자가 형성된 웨이퍼(125)를 마련한다. 여기서, 각각의 칩 소자는 점선으로 구분된 영역으로 표시된다. 상기 웨이퍼(125)는 단면으로 도시되어 있으나, 당업자는 도5a에 도시된 웨이퍼가 행과 열을 따라 복수개의 칩 소자가 배열된 구조를 갖는 통상의 웨이퍼라는 것을 이해할 것이다.
상기 칩 소자는 상하면에 각각 하나의 단자(101a,101b)를 구비한다. 또한 본 실시예에서는, 통상의 다이오드소자와 같이, 상면에는 윈도우층(118)이 형성되고 그 개구부를 통해 단자영역을 형성된다.
이어, 도5b와 같이, 상기 웨이퍼(125)의 상하면 각각에 상부 및 하부 도전층(121a,121b)을 형성하고, 이어 상기 두 도전층(121a,121b) 상에 각각 보호층(127a,127b)을 형성한다.
상기 도전층(121a,121b)은 상하면의 단자(101a,101b)에 각각 연결되며, 앞서 설명한 바와 같이, 상기 도전층(121a,121b)은 도금공정만으로 형성할 수도 있다. 하지만, 인쇄회로기판에 마련된 연결패드의 간격에 상당한 두께를 갖도록 형성해야 하므로, 도금층(121a,121b)을 형성한 후에 적어도 하나의 동박을 적층하여 형성하는 것이 바람직하다.
또한, 보호층(127a,127b)은 상기 도전층(121a,121b)의 산화를 방지하여 패키지의 신뢰성을 보다 안정적으로 보장할 수 있다. 상기 도전층(121a,121b) 상에 절연성 수지를 도포하여 절연성 피막으로 형성하는 것이 바람직하다. 이러한 보호층(127a,127b)형성단계는 칩 패키지의 사용환경과 자연산화막으로 충분한 보호층 역할이 가능하다는 등의 조건이 되면, 생략할 수도 있다. 또한, 본 공정은 다양한 형태로 적용될 수 있다. 즉, 후술될 도5f와 같이, 다이싱공정을 완료한 후에, 도전층의 전체 상하면 및 측면에 대해 보호층을 일괄적으로 형성할 수도 있으나, 공정중에 산화현상이나, 다이싱공정 중에 웨이퍼의 일면을 테이프에 부착하는 것을 고려하여 본 단계에서 이루어지는 것이 바람직하다.
다음으로, 도5c와 같이, 상기 칩 패키지의 일측면이 형성되도록 상기 웨이퍼를 1차 다이싱한다. 각 칩 패키지의 일측면만으로 형성하는 다이싱방법의 바람직한 예로 각 칩 소자의 두 열 단위로 다이싱하는 방법이 있을 수 있다. 두 열 단위로 이루어진 결과물(130')은 하나의 칩 소자를 포함한 칩 패키지 단위로 볼 때, 그 일측면만이 노출된 구조를 갖는다.
이어, 도5d와 같이, 이러한 1차 다이싱으로 얻어진 일측면을 구성하는 상기 두 도전층(121a,121b)의 일측면 각각에 전극면(133a,133b)을 형성한다. 상기 전극면(133a,133b)은 각 칩 소자로 이루어진 패키지의 도전층(121a,121b)의 각 일측면에만 형성된다. 상기 전극면(133a,133b)은 인쇄회로기판의 연결패드에 솔더링되는 부분으로 도금층(121a,121b)을 통해 칩 소자의 각 단자에 연결된다. 이러한 전극면(123a,123b)은 금을 이용한 도금방법으로 사용함으로써, 실리콘재질의 칩 소자측면과 절연성수지로 이루어진 보호층에는 형성되지 않고, 금속인 도금층(121a,121b)의 측면에 한하여 선택적으로 형성될 수 있다.
상기 전극면(123a,123b)을 형성한 후에, 도5e와 같이, 상기 칩 패키지(130") 단위로 완전히 분리되도록 2차 다이싱하고 나서, 최종적으로, 도5f와 같이, 상기 2차 다이싱으로 얻어진 측면을 구성하는 두 도전층(121a,121b)의 측면 상에 각각 보호층(137)을 형성한다. 이로써, 도3에 도시된 형태와 동일한 칩 패키지(140)를 완성할 수 있다. 도5f에서 형성된 보호층(137)은 도5b에 도시된 보호층(127a,127b)의 형성방법과 동일하게 절연성 수지를 도포하는 방식으로 형성될 수 있다.
도5a 내지 도5f에 도시된 본 발명에 따른 칩 패키지의 제조공정은 바람직한 실시형태를 제공하는 것일 뿐, 본 발명의 범위 내에서 다양한 형태로 변경될 수 있다. 특히, 도5c 내지 도5f에 도시된 공정은 다양한 변경이 가능하다. 즉, 상기 칩 패키지의 일측면만을 제외한 다른 측면이 형성되도록 상기 웨이퍼를 1차 다이싱한후에, 얻어진 측면을 구성하는 상기 두 도전층의 측면에 보호층을 먼저 형성하고, 이어, 상기 칩 패키지 단위로 분리되도록 2차 다이싱한 후에, 그 2차 다이싱으로 얻어진 측면을 구성하는 상기 두 도전층의 측면 각각에 전극면을 형성할 수도 있다. 다만, 앞서 설명한 바와 같이, 웨이퍼를 다이싱하는 공정을 위해 테이프에 웨이퍼를 부착하여 고정시키는데, 이 경우에 2차 다이싱공정에서 분리된 웨이퍼가 넓은 면적으로 테이프에 부착될 때에 보다 안정적으로 공정이 수행될 수 있으므로, 가능한 1차 다이싱공정을 통해 절단된 결과물이 가능한 넓은 면적으로 고정될 수 있도록 하는 것이 유리하다. 이런 측면에서 도5c 내지 5f에 도시된 공정이 바람직하다고 볼 수 있다.
이와 같이, 본 발명에 따른 칩 패키지 제조방법의 특징은, 상기 얻어진 웨이퍼를 하나의 칩 소자를 포함한 패키지로 절단하면서, 상기 각 칩 패키지의 일측면을 구성하는 상기 두 도전층 측면에는 전극면을 형성하고, 상기 두 도전층의 다른 측면에는 보호층을 형성하는 것이다. 따라서, 칩 패키지의 측면을 형성하기 위한 각 다이싱공정은 보호층 또는 전극면을 형성하는 공정을 순서와 방식은 다양하게 변경될 수 있으나, 이러한 개량 또는 변경된 형태도 본 발명의 범위에 포함될 것이다.
상술한 바와 같이, 본 발명에 따른 칩 패키지는 각각 하나의 단자가 마련된 칩 소자의 상하면에 형성된 도전층과, 상기 도전층의 측면 중 동일한 방향을 갖는 각 측면에 인쇄회로기판의 연결패드에 연결하기 위한 전극면을 형성함으로써 칩 패키지를 획기적으로 소형화시키는 동시에 칩의 신뢰성을 보장할 수 있다. 또한, 그 제조방법은 복잡한 와이어공정이나 비아홀형성공정 등을 생략할 수 있으므로, 매우 간소화될 뿐만 아니라, 제조비용도 획기적으로 절감시키는 효과가 있다.

Claims (28)

  1. 대향하는 제1 면과 제2 면에 각각 하나의 단자가 형성된 칩 소자;
    상기 칩 소자의 제1 및 제2 면에 각각 형성된 제1 및 제2 도전층; 및
    상기 제1 및 제2 도전층의 측면 중 상기 칩 소자의 동일한 측면과 접하는 일측면 각각에 형성된 전극면을 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 칩 패키지는, 상기 전극면이 형성된 일측면을 제외한, 상기 제1 및 제2 도전층의 외곽면에 형성된 보호층을 더 포함하는 것을 특징으로 하는 칩 패키지.
  3. 제2항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지.
  4. 제1항에 있어서,
    상기 칩 소자의 측면과 상기 제1 및 제2 도전층의 측면은 하나의 평탄한 면을 구성하는 것을 특징으로 칩 패키지.
  5. 제1항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  6. 제1항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전층은 상기 칩 소자의 제1 및 제2 면 상에 각각 형성된 도금층과 그 도금층 상에 각각 적층된 적어도 하나의 동박으로 이루어진 것을 특징으로 하는 칩 패키지.
  8. 제1항에 있어서,
    상기 칩 소자는 다이오드 소자인 것을 특징으로 하는 칩 패키지.
  9. 대향하는 제1 면과 제2 면에 각각 하나의 단자가 형성된 칩 소자와, 상기 칩 소자의 제1 및 제2 면에 각각 형성된 제1 및 제2 도전층과, 상기 제1 및 제2 도전층이 형성된 칩 소자의 일 측면을 실장면으로 하여 그 실장면을 구성하는 상기 제1 및 제2 도전층의 측면 상에 각각에 형성된 전극면을 포함한 칩 패키지 및;
    상기 칩 패키지의 전극면와 각각 연결하기 위한 연결패드와 상기 연결패드와 연결된 소정의 회로패턴이 형성된 인쇄회로기판을 포함한 칩 패키지 어셈블리.
  10. 제9항에 있어서,
    상기 칩 패키지 어셈블리는, 칩 패키지의 실장면을 제외한, 상기 제1 및 제2 도전층의 외곽면에 형성된 보호층을 더 포함하는 것을 특징으로 하는 칩 패키지 어셈블리.
  11. 제10항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성된 피막으로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  12. 제9항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  13. 제9항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지 어셈블리.
  14. 제9항에 있어서,
    상기 도전층은 상기 칩 소자의 각 제1 및 제2면 상에 형성된 제1 및 제2 도금층과 상기 각 도금층 상에 적층된 적어도 하나의 동박으로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  15. 제9항에 있어서,
    상기 칩 소자는 다이오드 소자인 것을 특징으로 하는 칩 패키지 어셈블리.
  16. 상하면에 각각 단자가 형성된 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 제1 단계;
    상기 웨이퍼의 상하면 각각에 도전층을 형성하는 제2 단계; 및
    상기 웨이퍼를 하나의 칩 소자를 포함한 패키지단위로 다이싱하고, 상기 다이싱된 일측면을 구성하는 상기 두 도전층 측면에는 전극면을 형성하는 제3 단계를 포함하는 칩 패키지 제조방법.
  17. 제16항에 있어서,
    상기 전극면을 형성하는 제3 단계는,
    상기 다이싱한 후에 상기 전극면이 형성된 일측면을 제외한 상기 도전체층의 외곽면에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  18. 제17항에 있어서,
    상기 보호층은 절연성 수지를 도포하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  19. 제16항에 있어서,
    상기 도전층을 형성하는 제2 단계 후에, 상기 각 도전체층 상에 보호층을 형성하는 단계를 더 포함하고,
    상기 전극면을 형성하는 제3 단계는,
    상기 칩 패키지의 일측면이 형성되도록 상기 웨이퍼를 1차 다이싱하는 단계;
    상기 1차 다이싱으로 얻어진 일측면을 구성하는 상기 두 도전층의 일측면 각각에 전극면을 형성하는 단계;
    상기 칩 패키지 단위로 분리되도록 2차 다이싱하는 단계; 및
    상기 2차 다이싱으로 얻어진 측면을 구성하는 상기 두 도전층의 측면 상에 각각 보호층을 형성하는 단계를 포함하는 칩 패키지 제조방법.
  20. 제19항에 있어서,
    상기 1차 다이싱하는 단계는,
    상기 웨이퍼 상에 형성된 칩 소자가 배열된 라인이 두 개의 라인단위로 분리되도록 상기 웨이퍼를 다이싱하는 단계인 것을 특징으로 하는 칩 패키지 제조방법.
  21. 제16항에 있어서,
    상기 전극면을 형성하는 제3 단계는,
    상기 칩 패키지의 일측면을 제외한 다른 측면이 형성되도록 상기 웨이퍼를 1차 다이싱하는 단계;
    상기 1차 다이싱으로 얻어진 측면을 구성하는 상기 두 도전층의 측면에 보호층을 형성하는 단계;
    상기 칩 패키지 단위로 분리되도록 2차 다이싱하는 단계; 및
    상기 2차 다이싱으로 얻어진 측면을 구성하는 상기 두 도전층의 측면 각각에 층을 형성하는 단계를 포함하는 칩 패키지 제조방법.
  22. 제21항에 있어서,
    상기 1차 다이싱하는 단계는,
    두 개의 칩 소자 단위로 분리되도록 상기 웨이퍼를 다이싱하는 것을 특징으로 하는 칩 패키지 제조방법.
  23. 제16항에 있어서,
    상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  24. 제16항에 있어서,
    상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  25. 제16항에 있어서,
    상기 전극면은 금을 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  26. 제16항에 있어서,
    상기 도전층은 도금법을 이용하여 금속층을 형성한 후에 적어도 하나의 동박을 적층하여 형성된 것을 특징으로 하는 칩 패키지 제조방법.
  27. 제16항에 있어서,
    상기 전극면은 도금법을 이용하여 형성되는 것은 것을 특징으로 하는 칩 패키지 제조방법.
  28. 제16항에 있어서,
    상기 칩 소자는 다이오드 소자인 것을 특징을 하는 칩 패키지 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816762B1 (ko) * 2007-01-02 2008-03-25 삼성전자주식회사 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1735807A (zh) * 2003-12-19 2006-02-15 成都夸常医学工业有限公司 芯片检测方法及相关装置
JP2008252058A (ja) * 2007-03-08 2008-10-16 Toshiba Corp 半導体装置及びその製造方法
CN101685836B (zh) * 2008-09-26 2012-05-30 宏齐科技股份有限公司 晶片级直立式的二极管封装结构的制作方法
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
CN102117789B (zh) * 2010-01-04 2013-12-04 三星半导体(中国)研究开发有限公司 半导体芯片封装结构及封装方法
TWI501363B (zh) * 2014-01-10 2015-09-21 Sfi Electronics Technology Inc 一種小型化表面黏著型二極體封裝元件及其製法
CN103956250B (zh) * 2014-05-13 2017-01-25 华为技术有限公司 表贴型平面磁性元件及模块
US10679965B2 (en) * 2015-02-04 2020-06-09 Zowie Technology Corporation Semiconductor package structure with preferred heat dissipating efficacy without formation of short circuit
TWI651830B (zh) * 2015-02-17 2019-02-21 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
US9728935B2 (en) * 2015-06-05 2017-08-08 Lumentum Operations Llc Chip-scale package and semiconductor device assembly
KR20180094345A (ko) 2017-02-15 2018-08-23 주식회사 모다이노칩 칩 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021839A (en) * 1975-10-16 1977-05-03 Rca Corporation Diode package
JPS60198759A (ja) * 1984-03-22 1985-10-08 Toshiba Corp リ−ドレス半導体素子
US5403729A (en) 1992-05-27 1995-04-04 Micro Technology Partners Fabricating a semiconductor with an insulative coating
JPH0927591A (ja) * 1995-07-10 1997-01-28 Hitachi Ltd 半導体装置およびその製造方法ならびに実装方法
JP3405494B2 (ja) * 1995-08-28 2003-05-12 株式会社日立製作所 チップ型ダイオードモジュール
US5994167A (en) * 1997-05-21 1999-11-30 Zowie Technology Corporation Method of making a fiberglass reinforced resin plate
JPH11111742A (ja) * 1997-09-30 1999-04-23 Hitachi Ltd 半導体装置およびその製造方法
KR100269540B1 (ko) 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
JP3312121B2 (ja) * 1998-12-09 2002-08-05 シャープ株式会社 チップ部品型の発光ダイオードの製造方法
TW408411B (en) * 1999-03-31 2000-10-11 Huang Jr Gung Semiconductor chip scale package
US6271060B1 (en) * 1999-09-13 2001-08-07 Vishay Intertechnology, Inc. Process of fabricating a chip scale surface mount package for semiconductor device
DE19944256C2 (de) * 1999-09-15 2002-12-12 Ernst Markart Teststreifen und Meßgerät zu seiner Vermessung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816762B1 (ko) * 2007-01-02 2008-03-25 삼성전자주식회사 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판
US7675176B2 (en) 2007-01-02 2010-03-09 Samsung Electronics Co., Ltd. Semiconductor package and module printed circuit board for mounting the same

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