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KR20180094345A - 칩 패키지 - Google Patents

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KR20180094345A
KR20180094345A KR1020170020528A KR20170020528A KR20180094345A KR 20180094345 A KR20180094345 A KR 20180094345A KR 1020170020528 A KR1020170020528 A KR 1020170020528A KR 20170020528 A KR20170020528 A KR 20170020528A KR 20180094345 A KR20180094345 A KR 20180094345A
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KR
South Korea
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chip
layer
electrode
internal electrode
adhesive layer
Prior art date
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Ceased
Application number
KR1020170020528A
Other languages
English (en)
Inventor
김대겸
Original Assignee
주식회사 모다이노칩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 모다이노칩 filed Critical 주식회사 모다이노칩
Priority to KR1020170020528A priority Critical patent/KR20180094345A/ko
Priority to PCT/KR2017/015043 priority patent/WO2018151405A1/ko
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Abstract

본 발명은 본체; 상기 본체 내부에 마련된 칩; 상기 본체 내부에 마련되며 상기 칩과 전기적으로 연결되도록 마련된 내부 전극; 및 상기 본체 외부에 마련되며, 상기 내부 전극과 전기적으로 연결되도록 마련된 외부 전극을 포함하는 칩 패키지를 제시한다.

Description

칩 패키지{Chip package}
본 발명은 칩 패키지에 관한 것으로, 특히 표면 실장형(Surface mount technology) 칩 패키지에 관한 것이다.
일반적으로, 다이오드 등의 칩은 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 칩의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
칩 패키지를 제조하기 위한 공정은 에폭시 수지 등을 이용하여 칩을 패키징하며, 이때 칩과 전기적인 연결을 위한 리드 프레임을 형성한다. 즉, 리드 프레임 상에 칩이 안착된 후 패키징하며, 리드 프레임의 일부는 패키징 외측으로 노출된다. 따라서, 패키징 후의 리드 프레임은 칩의 내측 전극으로 작용하는 동시에 외측 전극으로 작용하게 된다. 이러한 칩은 패키지의 외측으로 노출된 리드 프레임을 통해 인쇄 회로 기판(PCB)에 연결될 수 있으며, 칩으로부터 PCB로, 또는 PCB로부터 칩으로 신호 등이 전달된다. 한편, 와이어 본딩을 이용하여 칩을 리드 프레임 상에 연결할 수도 있다.
이렇게 종래의 칩 패키지에서는 리드 프레임이 필수 요소이며, 칩의 기능, 용도, 칩 또는 패키지의 형상, 크기 등에 따라 다양한 리드 프레임이 설계될 수 있다.
그런데, 소형화된 표면 실장형 칩 패키지의 경우 칩 스케일의 크기를 가지므로, 소형 칩이 리드 프레임 상에 정확하고 정밀하게 설치되는 것이 어렵다. 소형 칩이 리드 프레임 상에 부정확하게 설치되어 패키징되면 왜곡이 되고 심지어는 칩이 정상적으로 동작하지 않는 등의 문제를 발생시킬 수 있다.
따라서, 칩을 위한 내측 전극 및 외측 전극으로 이용되는 리드 프레임을 이용하는 종래의 패키지는 소형화된 표면 실장형 칩 패키지를 생산하는데 적합하지 못하다.
한국등록특허 제10-0461718호
본 발명은 와이어 본딩 및 리드 프레임을 갖는 종래의 문제를 해결하기 위한 칩 패키지를 제공한다.
본 발명은 와이어 본딩 및 리드 프레임을 갖지 않는 표면 실장형 칩 패키지를 제공한다.
본 발명의 일 양태에 따른 칩 패키지는 본체; 상기 본체 내부에 마련된 칩; 상기 본체 내부에 마련되며 상기 칩과 전기적으로 연결되도록 마련된 내부 전극; 및 상기 본체 외부에 마련되며, 상기 내부 전극과 전기적으로 연결되도록 마련된 외부 전극을 포함한다.
상기 본체는, 상기 내부 전극의 적어도 일부를 지지하는 지지층과, 상기 지지층 상에 마련되며 상기 칩 및 상기 내부 전극을 충진하는 충진층을 포함한다.
상기 지지층은 히트 싱크 구조를 더 포함하고, 상기 충진층은 열 전도성 물질을 더 포함한다.
상기 칩은 적어도 하나의 기능을 수행한다.
상기 칩은 고전압 차단 또는 통과 기능, 정류 기능, 전압 역류 감지 및 방지 기능, 전류 제한 기능, 필터링 기능, 온도 감지 기능 중 적어도 하나의 기능을 수행한다.
상기 칩은 TVS 다이오드, 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드, 정류 다이오드, 배리스터, 서프레서, 캐패시터, 인덕터, 퓨즈, PTC 칩 서미스터 및 NTC 칩 서미스터로 이루어진 그룹에서 선택된 하나 이상이 단일 칩으로 구현된다.
상기 내부 전극은 적어도 일부 영역의 폭이 다른 영역보다 넓다.
상기 외부 전극은 상기 본체의 서로 대향되는 두 측면으로부터 인접한 적어도 두 면에 연장 형성된다.
상기 내부 전극은 상기 외부 전극과 세 영역에서 접촉된다.
상기 지지층과 내부 전극 사이에 마련된 제 1 접착층과, 상기 칩과 내부 전극 사이에 마련된 제 2 접착층을 더 포함한다.
상기 제 1 접착층은 비도전성 접착층이고, 상기 제 2 접착층은 도전성 접착층이다.
본 발명의 실시 예들에 따른 칩 패키지는 본체 내부에 칩이 마련되고 칩과 연결되도록 내부 전극이 마련되며, 본체 외부에 내부 전극과 연결되는 외부 전극이 형성된다. 또한, 칩은 내부 전극과 도전성 접착층을 이용하여 전기적으로 연결된다.
본 발명의 실시 예들에 따른 칩 패키지는 와이어 본딩 및 리드 프레임을 구비하지 않으므로 소형 칩의 전기적인 접촉을 용이하게 하고, 그에 따라 특성 불량 또는 동작 불량 등의 문제를 방지할 수 있다.
또한, 본체의 일부를 히트 싱크 구조로 형성하거나, 열 전도성 물질을 포함함으로써 내부로부터 발생된 열을 외부로 배출할 수 있고, 외부의 열에 의한 칩의 발열을 방지할 수 있다.
도 1 및 도 2는 본 발명의 제 1 실시 예에 따른 칩 패키지의 사시도 및 단면도.
도 3 및 도 4는 본 발명의 제 1 실시 예에 따른 칩 패키지의 투시도.
도 5는 본 발명의 칩 패키지에 이용되는 도전성 접착층의 단면도.
도 6 및 도 7은 도전성 접착층의 부직포 및 직포 형태의 베이스의 사진.
도 8 및 도 9는 부직포 및 직포 형태의 베이스를 이용한 도전성 접착층의 표면 사진.
도 10은 본 발명의 제 1 실시 예에 따른 칩 패키지 제조 방법을 설명하기 위한 개략도.
도 11 및 도 12는 본 발명의 제 2 및 제 3 실시 예에 따른 칩 패키지의 단면도.
도 13은 본 발명의 제 2 또는 제 3 실시 예에 따른 칩 패키지의 제조 방법을 설명하기 위한 개략도.
이하, 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 칩 패키지의 사시도이고, 도 2는 단면도이다. 또한, 도 3 및 도 4는 본 발명의 제 1 실시 예에 따른 칩 패키지의 투시도이다. 그리고, 도 5는 칩 패키지에 이용되는 도전성 접착층의 단면도이고, 도 6 및 도 7은 도전성 접착층의 부직포 및 직포 형태의 베이스의 사진이며, 도 8 및 도 9는 부직포 및 직포 형태의 베이스를 이용한 도전성 접착층의 표면 사진들이다. 또한, 도 10은 제 1 실시 예의 제조 방법을 설명하기 위한 개략도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 칩 패키지는 지지층(110) 및 충진층(120)을 포함하는 본체(100)와, 본체(100) 내부에 마련된 칩(200)과, 본체(100)의 내부에 칩(200)과 연결되도록 마련된 내부 전극(300)과, 본체(100)의 외부에 마련되어 내부 전극(300)과 연결되는 외부 전극(400)을 포함할 수 있다. 또한, 본체(100)와 내부 전극(300) 사이, 그리고 칩(200)과 내부 전극(300) 사이에 마련된 접착층(500)을 더 포함할 수 있다.
1. 본체
본체(100)는 대략 육면체 형상으로 마련될 수 있다. 즉, 본체(100)는 수평 방향으로 서로 직교하는 일 방향(예를 들어 X 방향) 및 타 방향(예를 들어 Y 방향)으로 각각 소정의 길이 및 폭을 갖고, 수직 방향(예를 들어 Z 방향)으로 소정의 높이를 갖는 대략 육면체 형상으로 마련될 수 있다. 즉, 외부 전극(400)의 형성 방향을 X 방향으로 할 때, 이와 수평 방향으로 직교하는 방향을 Y 방향으로 하고 수직 방향을 Z 방향으로 할 수 있다. 여기서, X 방향으로의 길이는 Y 방향으로의 폭 및 Z 방향으로의 높이보다 크고, Y 방향으로의 폭은 Z 방향으로의 높이와 같거나 다를 수 있다. 폭(Y 방향)과 높이(Z 방향)가 다를 경우 폭은 높이보다 크거나 작을 수 있다. 예를 들어, 길이, 폭 및 높이의 비는 2∼5:1:0.3∼1일 수 있다. 즉, 폭을 기준으로 길이가 폭보다 2배 내지 5배 정도 클 수 있고, 높이는 폭보다 0.3배 내지 1배일 수 있다. 그러나, 이러한 X, Y 및 Z 방향의 크기는 하나의 예로서 복합 보호 소자가 연결되는 전자기기의 내부 구조, 복합 보호 소자의 형상 등에 따라 다양하게 변형 가능하다.
본체(100)는 지지층(110)과, 지지층(110) 상에 마련된 충진층(120)을 포함할 수 있다. 지지층(110)는 본체(100) 내부에 마련되는 구조들을 지지한다. 또한, 지지층(110) 상에는 제 1 내부 전극(310)이 접촉되어 지지된다. 이러한 지지층(110)은 PI(polyimide), PET(Polyethylene phthalate), PC(Polycarbonate) 등의 절연 재료로 형성될 수 있다. 또한, 지지층(110)은 적어도 일부 영역의 표면을 굴곡지게 형성하여 표면적을 넓힐 수 있고, 그에 따라 열 방출 효율을 더욱 향상시킬 수 있다. 한편, 지지층(110)은 적어도 둘 이상의 적층 구조로 형성될 수도 있다. 예를 들어, 절연 재료로 이루어진 하부층 및 상부층 사이에 구리 시트, 그라파이트 시트를 더 추가할 수 있다. 즉, 지지층(110)은 PI, PET, PC 등의 절연 재료로 이루어진 하부층 및 상부층 사이에 구리 시트 및 그라파이트 시트가 형성될 수 있다. 이렇게 구리 시트, 그라파이트 시트 등이 더 형성됨으로써 열 방출 효율을 더욱 향상시킬 수 있다. 지지층(110)이 다층 구조로 형성되는 경우에도 지지층(110)의 적어도 일부 영역은 표면이 굴곡지게 형성될 수 있다. 예를 들어, 구리 시트, 그라파이트 시트 등의 중간층을 제외한 상부층 및 하부층의 적어도 하나의 표면이 굴곡지게 형성될 수 있다.
충진층(120)은 지지층(110) 상에 마련되며, 본체(100) 내부에 마련되는 부품을 보호하기 위해 마련될 수 있다. 또한, 충진층(120)은 지지층(110) 상에 마련되는 부품들의 위치를 고정하고, 절연시키기 위해 마련될 수 있다. 이러한 충진층(120)은 실리카, 페놀, 에폭시(epoxy), 폴리이미드(polyimide) 및 액정 결정성 폴리머(Liquid Crystalline Polymer, LCP)로 구성된 군으로부터 선택된 하나 이상의 폴리머를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 충진층(120)은 본체(100) 내부의 부품에 절연성을 제공하는 것으로 열경화성 수지로 이루어질 수 있다. 열경화성 수지로는 예를 들어 노볼락 에폭시 수지(Novolac Epoxy Resin), 페녹시형 에폭시 수지(Phenoxy Type Epoxy Resin), 비피에이형 에폭시 수지(BPA Type Epoxy Resin), 비피에프형 에폭시 수지(BPF Type Epoxy Resin), 하이드로네이트 비피에이 에폭시 수지(Hydrogenated BPA Epoxy Resin), 다이머산 개질 에폭시 수지(Dimer Acid Modified Epoxy Resin), 우레탄 개질 에폭시 수지(Urethane Modified Epoxy Resin), 고무 개질 에폭시 수지(Rubber Modified Epoxy Resin) 및 디씨피디형 에폭시 수지(DCPD Type Epoxy Resin)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다. 또한, 충진층(120)에는 본체(100)가 가열되는 문제를 해결하기 위해 열 전도성 물질이 더 포함될 수 있다. 즉, 충진층(120)에 열 전도성 물질이 포함됨으로써 외부의 열에 의해 본체(100)가 가열되거나, 내부의 부품들에 의한 내부의 열에 의해 본체(100)가 가열되는 것을 방지할 수 있다. 이러한 열 전도성 물질은 Cu, Al, Fe, Ni, Cr, MgO, AlN, 카본 계열의 물질, Ni계 페라이트, Mn계 페라이트 등으로 구성된 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 여기서, 카본 계열의 물질은 탄소를 포함하며 다양한 형상을 가질 수 있는데, 예를 들어 흑연, 카본 블랙, 그래핀, 그라파이트 등이 포함될 수 있다. 또한, Ni계 페라이트로는 NiO·ZnO·CuO-Fe2O3가 있을 수 있고, Mn계 페라이트로는 MnO·ZnO·CuO-Fe2O3가 있을 수 있다. 이러한 열 전도성 물질은 분말 형태로 충진층(120)에 분산되어 함유될 수 있다. 또한, 열 전도성 물질은 충진층 물질 100wt%에 대해 0.01wt% 내지 50wt%의 함량으로 포함될 수 있다. 열 전도성 물질이 0.01wt% 미만으로 포함될 경우 본체(100)의 열 전달 효과를 얻을 수 없으며, 50wt%를 초과하여 포함될 경우 본체(100)의 절연 특성이 저하되는 등의 문제가 발생될 수 있다. 즉, 금속 물질을 열 전도성 물질로 이용하고 50wt%를 초과하는 경우 금속 물질이 쇼트되거나 본체(100)의 내부 부품에 접촉되어 전기적인 특성을 저하시킬 수 있다. 한편, 열 전도성 물질은 절연 물질에 의해 코팅될 수 있다. 특히, 금속 물질을 열 전도성 물질로 이용하는 경우 실리카, 레진, 세라믹 등에 의해 코팅될 수 있다.
2. 칩
칩(200)는 본체(100)의 내부에 마련되며, 예를 들어 본체(100)의 중앙부에 마련될 수 있다. 이러한 칩(200)은 적어도 하나 이상의 기능을 수행할 수 있다. 예를 들어, 칩(200)은 정전기 등의 고전압 차단 또는 통과 기능, 정류 기능, 전압 역류 감지 및 방지 기능, 전류 제한 기능, 필터링 기능, 온도 감지 기능 등의 적어도 하나를 수행할 수 있다. 이를 위해 칩(200)은 TVS 다이오드, 쇼트키 다이오드(Schottky diode), 스위치 다이오드, 제너 다이오드(Zener diode), 정류 다이오드, 배리스터, 캐패시터, 인덕터, 퓨즈, PTC 칩 서미스터 및 NTC 칩 서미스터로 이루어진 그룹에서 선택된 하나 이상일 수 있다. 즉, 칩(200)는 하나의 기능을 갖는 부품이거나 둘 이상의 기능을 갖는 부품일 수 있다. 예를 들어, 칩(200)은 배리스터와 캐패시터의 적층 구조, 배리스터, 캐패시터 및 인덕터의 적층 구조 등으로 이루어질 수 있다. 한편, 칩(200)은 내부에 별도의 회로(와이어 본딩)을 구현하지 않을 수 있는 반도체 칩을 포함할 수 있다.
이들 기능을 위해 칩(200)은 소정의 두께를 갖는 복수의 시트가 적층되어 형성될 수 있고, 칩(200) 내부에는 적어도 하나의 도전층이 형성될 수 있다. 예를 들어, 기판 또는 시트 상에 소정 형상의 도전층이 각각 형성되고 이러한 기판 또는 시트가 복수 적층되어 소정 기능을 갖는 칩(200)이 구현될 수 있다. 또한, 도전층은 다양한 형상으로 형성될 수 있는데, 스파이럴, 정사각, 직사각, 다각형 등의 형상으로 형성될 수 있다. 여기서, 칩(200)의 기능에 따라 도전층의 형상이 결정될 수 있는데, 예를 들어 인덕터의 경우 스파이럴 형상으로 도전층이 형성될 수 있다. 한편, 칩(200) 내부에는 적어도 하나의 공극(viod) 또는 기공(pore) 등이 형성될 수 있다. 즉, 칩(200)을 구성하는 복수의 시트 중 적어도 하나의 시트를 관통하도록 공극이 형성될 수 있고, 공극의 적어도 일부에는 시트와는 다른 재질의 물질이 형성될 수 있다. 예를 들어, 공극 내의 적어도 일 측벽에 ESD 등의 과전압 인가 시 도전성을 갖는 과전압 보호 물질이 형성될 수 있고, 과전압 보호 물질은 공극을 매립하도록 형성될 수도 있다. 또한, 공극 내에 형성된 과전압 보호 물질에 적어도 하나의 기공이 형성될 수 있고, 시트에 적어도 하나의 기공이 형성될 수도 있으며, 도전층에 적어도 하나의 기공이 형성될 수 있다. 즉, 기공은 칩(200) 내의 시트, 도전층, 과전압 보호 물질 중 적어도 어느 하나에 적어도 하나 형성될 수 있다.
한편, 칩(200)의 상부 및 하부에는 전극 패드(211, 212; 210)가 형성될 수 있다. 전극 패드(210)는 칩(200)과 내부 전극(300)을 전기적으로 연결하기 위해 형성하며, 칩(200) 상에 형성될 수 있다. 즉, 칩(200)의 서로 대향되는 두면에 칩(200) 내부의 도전층과 연결되도록 전극 패드(210)가 형성되고, 전극 패드(210)는 내부 전극(300)과 연결될 수 있다. 따라서, 칩(200) 내부의 도전층은 전극 패드(210)를 통해 내부 전극(300)과 연결될 수 있다. 이러한 전극 패드(210)는 도전성 물질, 예를 들어 Sn, Ni, 쳐 Ag, Cr 등의 금속 물질로 형성될 수 있다. 또한, 전극 패드(210)는 증착, 인쇄, 도금 중 적어도 어느 하나의 방법으로 형성될 수 있다. 예를 들어, 칩(200)의 표면과 접촉되는 제 1 층은 인쇄 공정으로 형성하고, 제 1 층 상에 도금 공정으로 제 2 층을 형성할 수 있다. 즉, 전극 패드(210)는 일층 또는 다층 구조로 형성될 수 있다.
3. 내부 전극
내부 전극(300)은 본체(100) 내부에 칩(200)을 사이에 두고 소정 간격 이격되어 마련될 수 있다. 예를 들어, 내부 전극(300)은 칩(200)의 하측에 마련된 제 1 내부 전극(310)과, 칩(200)의 상측에 마련된 제 2 내부 전극(320)을 포함할 수 있다. 또한, 내부 전극(300)은 칩(200)과 전기적으로 연결되며, 외부 전극(400)과 전기적으로 연결될 수 있다. 따라서, 칩(200)은 내부 전극(300) 및 외부 전극(400)을 통해 본체(100) 외부와 전기적으로 연결될 수 있다. 이러한 내부 전극(300)은 외부 전극(400)과 각각 연결될 수 있다. 예를 들어, 제 1 내부 전극(310)은 제 1 외부 전극(410)과 연결되고 제 2 외부 전극(420)와 이격될 수 있고, 제 2 내부 전극(320)은 제 2 외부 전극(420)과 연결되고 제 1 외부 전극(410)과 이격될 수 있다.
이러한 내부 전극(300)은 일단이 외부 전극(400)과 연결되고 타단이 칩(200)과 중첩되도록 형성될 수 있다. 즉, 제 1 내부 전극(310)은 본체(100)의 측면에 노출되어 제 1 외부 전극(410)과 연결되고, 제 2 외부 전극(420) 방향으로 연장되어 칩(200)의 일면 상에 마련될 수 있다. 또한, 제 2 내부 전극(320)은 본체(100)의 측면에 노출되어 제 2 외부 전극(420)과 연결되고 제 1 외부 전극(410) 방향으로 연장되어 칩(200)의 타면 상에 마련될 수 있다. 이때, 제 1 및 제 2 내부 전극(310, 320)은 칩(200)과 적어도 일부 중첩되도록 형성될 수도 있고, 칩(200)과 완전히 중첩되고 칩(200)을 지나쳐 형성될 수도 있다. 또한, 내부 전극(300)의 두께는 칩(200)의 두께보다 얇거나 같을 수 있다. 예를 들어, 내부 전극(300)은 1㎛∼500㎛의 두께로 형성할 수 있다.
한편, 내부 전극(300)은 도 3에 도시된 바와 같이 적어도 일 영역의 폭이 다른 영역보다 넓게 형성될 수 있다. 예를 들어, 외부 전극(400)과 연결되는 부분의 폭이 다른 폭보다 넓게 형성될 수 있다. 따라서, 내부 전극(300)은 예컨데 "T"자 형태로 형성될 수 있다. 즉, 외부 전극(400)은 X 방향으로 서로 대향되는 두 면에 형성되고 Y 방향으로 대향되는 두면 및 Z 방향으로 대향되는 두면에 연장 형성될 수 있는데, 내부 전극(300)이 T자 형태로 형성됨으로써 내부 전극(300)이 X 방향의 측면에 형성된 외부 전극(400) 뿐만 아니라 외부 전극(400)의 Y 방향으로 연장 형성된 부분에도 접촉될 수 있다. 이렇게 내부 전극(300)이 T자 형태로 형성됨으로써 외부 전극(400)과 내부 전극(300)의 접촉 면적을 증가시킬 수 있고, 그에 따라 내부 전극(300)과 외부 전극(400)의 접촉 저항을 낮출 수 있다. 물론, 내부 전극(300)은 도 4에 도시된 바와 같이 모든 영역의 폭이 동일한 직사각형 형태로 형성되어 X 방향의 두 측면에 형성된 외부 전극(400)과 접촉될 수 있다.
이러한 내부 전극(300)은 도전성 물질로 형성될 수 있는데, 예를 들어 Al, Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 합금의 경우 예를 들어 Ag와 Pd 합금을 이용할 수 있다. 한편, 내부 전극(300)은 표면에 다공성의 절연층이 형성될 수 있다. 즉, 금속층의 표면에 다공성의 절연층이 형성된 구조로 내부 전극(300)이 형성될 수 있다. 이때, 금속층 표면의 다공성 절연층은 금속층이 산소 또는 공기와의 접촉에 의해 산화되어 형성될 수 있다.
4. 외부 전극
외부 전극(410, 420; 400)는 본체(100) 외부의 서로 대향되는 두 면에 마련될 수 있다. 예를 들어, 외부 전극(400)은 X 방향, 즉 길이 방향으로 본체(100)의 대향되는 두 측면에 각각 형성될 수 있다. 또한, 외부 전극(400)은 본체(100) 내부의 내부 전극(300)과 각각 연결될 수 있다. 이때, 외부 전극(400)의 어느 하나는 전자기기 내부의 인쇄회로기판 등의 내부 회로와 접속될 수 있다.
이러한 외부 전극(400)은 다양한 방법으로 형성될 수 있다. 즉, 외부 전극(400)은 도전성 페이스트를 이용하여 침지 또는 인쇄 방법으로 형성하거나, 증착, 스퍼터링, 도금 등의 다양한 방법으로 형성될 수도 있다. 한편, 외부 전극(400)은 본체(100)의 측면 전체에 형성될 수 있고, 측면을 제외한 나머지 면의 적어도 일부에 형성될 수 있다. 즉, 외부 전극(400)의 두 측면으로부터 연장되어 상부면 및 하부면, 그리고 전면 및 후면에 각각 형성될 수 있다. 다시 말하면, 외부 전극(400)은 X 방향의 두 측면에 형성되고, Y 방향의 두 면 및 Z 방향의 두 면의 적어도 일부에 형성될 수 있다. 이때, X 방향의 두 측면 이외의 면에 연장 형성된 부분은 제 1 및 제 2 외부 전극(410, 420)이 이격되도록 형성되어야 한다. 이러한 외부 전극(400)은 예를 들어 금, 은, 백금, 구리, 니켈, 팔라듐 및 이들의 합금으로부터 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다. 이때, 내부 전극(300)과 연결되는 외부 전극(400)의 적어도 일부는 내부 전극(300)과 동일 물질로 형성될 수 있다. 예를 들어, 내부 전극(300)이 구리를 이용하여 형성되는 경우 외부 전극(400)의 내부 전극(300)과 접촉되는 영역으로부터 적어도 일부는 구리를 이용하여 형성할 수 있다.
또한, 외부 전극(400)은 적어도 하나의 도금층을 더 포함할 수 있다. 외부 전극(400)은 Cu, Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(400)은 구리층, Ni 도금층 및 Sn 또는 Sn/Ag 도금층이 적층 형성될 수도 있다. 물론, 도금층은 Cu 도금층 및 Sn 도금층이 적층될 수도 있으며, Cu 도금층, Ni 도금층 및 Sn 도금층이 적층될 수도 있다. 또한, 외부 전극(400)은 예를 들어 0.5%∼20%의 Bi2O3 또는 SiO2를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 본체(100)의 두면에 도포될 수 있다. 이렇게 외부 전극(400)에 글래스 프릿이 포함됨으로써 외부 전극(400)과 본체(100)의 밀착력을 향상시킬 수 있고, 내부 전극(300)과 외부 전극(400)의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(400)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(400)이 형성될 수 있다. 예를 들어, 외부 전극(400)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 물론, 외부 전극(400)은 적어도 하나의 도금층만으로 형성될 수도 있다. 즉, 페이스트를 도포하지 않고 적어도 1회의 도금 공정을 이용하여 적어도 일층의 도금층을 형성하여 외부 전극(400)을 형성할 수도 있다. 한편, 외부 전극(400)은 2㎛∼100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛∼10㎛의 두께로 형성되고, Sn 또는 Sn/Ag 도금층은 2㎛∼10㎛의 두께로 형성될 수 있다.
5. 접착층
접착층(500)은 본체(100)와 내부 전극(300) 사이에 마련된 제 1 접착층(510)과, 칩(200)과 내부 전극(300) 사이에 마련된 제 2 접착층(520)을 포함할 수 있다. 즉, 제 1 접착층(510)은 본체(100)의 지지층(110)과 제 1 내부 전극(310) 사이에 마련되고, 제 2 접착층(520)은 제 1 내부 전극(310)과 칩(200) 사이 및 제 2 내부 전극(320)과 칩(200) 사이에 마련될 수 있다. 여기서, 제 1 접착층(510)은 지지층(110) 전체 상부에 형성될 수도 있고, 지지층(110)과 제 1 내부 전극(310) 사이에만 형성될 수도 있다. 제 1 접착층(510)은 비도전성 접착 물질로 형성될 수 있다.
제 2 접착층(520)은 제 1 및 제 2 내부 전극(310, 320)과 칩(200) 사이에 마련될 수 있다. 즉, 제 2 접착층(520)은 제 1 및 제 2 전극 패드(211, 212)와 제 1 및 제 2 내부 전극(310, 320) 사이에 마련될 수 있다. 이러한 제 2 접착층(520)은 도전성 접착 물질로 형성될 수 있다. 즉, 제 2 접착층(520)는 도전성을 갖는 동시에 접착 특성을 갖는다. 예를 들어, 제 2 접착층(520)은 도전성 에폭시를 이용할 수 있다. 즉, 제 2 접착층(520)은 도전성 물질을 함유한 에폭시 수지 등의 접착성 물질을 이용할 수 있다. 물론, 제 2 접착층(520)은 에폭시 수지 이외에 실리콘 등 다양한 도전성 물질을 함유한 접착성 물질을 이용할 수 있다. 또한, 제 2 접착층(520)의 다른 예로는 도 5에 도시된 바와 같이 도전성을 갖는 다공성 구조의 베이스(521)와, 베이스(521)의 기공을 충진하며 접착 특성을 갖는 충진재(522)와, 충진재(522)에 함유된 도전성 입자(523)를 포함할 수 있다. 즉, 제 2 접착층(520)는 도전성 입자(523)가 함유된 충진재(522)가 베이스(521)의 기공을 충진하여 마련될 수 있다.
베이스(521)는 예를 들어 메쉬 구조로 형성되어 복수의 기공을 갖는 다공성 구조로 마련될 수 있다. 또한, 베이스(521)는 도전성 물질로 이루어질 수 있다. 여기서, 도전성을 갖는 메쉬 구조의 베이스(521)는 도전성 실이 불규칙적으로 배열된 부직포(non woven) 구조일 수 있고, 도전성 실이 규칙적으로 배열된 직포(woven) 구조일 수도 있다. 부직포 구조는 도 6에 도시된 바와 같이 도전성 실이 불규칙적으로 엉긴 구조일 수 있고, 직포 구조는 도 7에 도시된 바와 같이 도전성의 경사(날실) 및 위사(씨실)가 규칙적으로 교차하여 짜여진 구조일 수 있다. 여기서, 도 6은 부직포 구조의 베이스(521)의 사진이고, 도 7은 직포 구조의 베이스(521)의 사진이다. 또한, 도 6 및 도 7의 (b)는 (a)의 사진을 보다 확대한 사진이고, (c)는 (b)의 사진을 보다 확대한 사진이다. 한편, 베이스(521)를 이루는 도전성 실은 예를 들어 니켈, 구리, 알루미늄 등의 전기 전도도가 높은 금속 물질을 이용할 수 있으며, 예를 들어 1㎛∼1000㎛의 굵기를 가질 수 있다. 또한, 베이스(521)는 0.1% 내지 80%의 기공율을 가질 수 있다. 여기서, 베이스(521)의 기공율은 도전성 실의 밀도에 따라 조절될 수 있는데, 도전성 실이 조밀하게 이루어져 베이스(521)의 기공율이 낮아질 수 있으며, 도전성 실이 조대하게 이루어져 베이스(521)의 기공율이 높아질 수 있다. 한편, 기공율이 0.1% 미만일 경우 충진재(522)의 함침량이 적어 접착성이 저하될 수 있고, 기공율이 80% 초과일 경우 베이스(521)가 차지하는 비율이 줄어 전기 전도도가 저하되고 그에 따라 저항이 증가할 수 있다. 또한, 마이크로 사이즈의 도전성 실로 이루어진 베이스(521)에 형성된 기공은 베이스(521)의 두께, 기공율 등에 따라 마이크로 사이즈 또는 그 이상의 사이즈를 가질 수 있다.
충진재(522)는 도전성 입자(523)를 함유하며, 베이스(521)의 기공을 충진하도록 형성된다. 충진재(522)는 칩(200)을 내부 전극(300)에 접착시키기 위해 접착성 물질로 이루어질 수 있다. 접착성 물질로는 예를 들어 고무계, 아크릴계, 실리콘계 등의 접착 물질을 이용할 수 있다. 또한, 충진재 물질과 도전성 입자의 혼합물 100wt%에 대하여 도전성 입자(523)가 0.1wt% 내지 50wt%로 함유될 수 있고, 바람직하게는 5wt% 내지 50wt%, 더욱 바람직하게는 7wt% 내지 40wt%로 함유될 수 있다. 도전성 입자(523)가 0.1wt% 미만으로 함유될 경우 반복적인 과전압 인가 시 제 2 접착층(520)의 저항이 높아질 수 있으며, 50wt%를 초과할 경우 접착성이 저하될 수 있다.
도전성 입자(523)는 전기 전도성 물질을 이용할 수 있는데, 전기 전도성 물질로는 예를 들어, 니켈, 구리, 알루미늄, 크롬, 카본 등을 포함할 수 있다. 이러한 도전성 입자(523)는 베이스(521) 내의 기공보다 작은 사이즈를 가질 수 있다. 물론, 도전성 입자(523)의 적어도 일부는 기공보다 큰 사이즈를 가질 수 있다. 그러나, 도전성 입자(523)가 베이스(521) 내의 기공에 마련될 수 있도록 도전성 입자(523)의 사이즈는 기공보다 작은 사이즈를 갖는 것이 바람직하다. 한편, 도전성 입자(523)의 평균 크기, 즉 평균 입경은 예를 들어 1㎛ 내지 1000㎛일 수 있고, 바람직하게는 1㎛ 내지 500㎛일 수 있으며, 더욱 바람직하게는 1㎛ 내지 100㎛일 수 있다. 또한, 도전성 입자(523)는 동일 크기의 단일 입자 또는 2종 이상의 입자를 이용할 수도 있고, 복수의 크기를 갖는 단일 입자 또는 2종 이상의 입자를 이용할 수도 있다. 도전성 입자(523)가 복수의 크기를 가질 경우 예를 들어 20㎛∼100㎛의 평균 입경을 갖는 제 1 도전성 입자와, 2㎛∼20㎛의 평균 입경을 갖는 제 2 도전성 입자와, 1∼10㎛의 평균 입경을 갖는 제 3 도전성 입자를 이용할 수 있다. 여기서, 제 1 도전성 입자는 제 2 도전성 입자보다 크거나 같고, 제 2 도전성 입자는 제 3 도전성 입자보다 크거나 같을 수 있다. 즉, 제 1 도전성 입자의 평균 입경을 A, 제 2 도전성 입자의 평균 입경을 B, 그리고 제 3 도전성 입자의 평균 입경을 C라 할 때, A:B:C는 20∼100:2∼20:1∼10일 수 있다. 예를 들어, A:B:C는 20:1.5:1일 수 있고, 10:1.5:1일 수 있다. 이렇게 도전성 입자(523)를 함유하는 충진재(522)로 베이스(521) 내의 복수의 기공을 충진하면 베이스(521)에 충진재(522) 만을 이용하는 경우에 비해 전기 전도성을 더욱 향상시킬 수 있다. 즉, 충진재(522) 내에 도전성 입자(523)를 함유시킴으로써 충진재(522) 만을 이용하는 경우에 비해 저항을 줄일 수 있다. 또한, 반복적인 ESD 등의 과전압이 인가된 후에도 저항이 증가하지 않아 컨택터의 신뢰성 저하를 방지할 수 있다. 한편, 도전성 입자(523)를 함유한 충진재(522)가 베이스(521)의 기공 내에 형성된 후의 제 2 접착층(520)의 표면 사진이 도 8 및 도 9에 도시되어 있다. 도 8은 부직포 구조의 베이스(521)에 충진재(522)가 형성된 사진이고, 도 9는 직포 구조의 베이스(521)에 충진재(522)가 형성된 사진이다. 또한, 도 8 및 도 9의 (a) 내지 (e)는 도전성 입자(523)로서, 니켈이 각각 12wt%, 14wt%, 16wt%, 20wt% 및 24wt% 함유된 사진이다. 여기서, 흰점으로 보이는 것이 도전성 입자(523)이고, 검은색으로 보이는 것이 충진재(522)이다. 사진에 보이는 바와 같이 도전성 입자(523)는 적어도 일부 영역에서 다른 영역과 다른 밀도로 분산될 수 있고, 적어도 일 영역에서 적어도 둘 이상의 도전성 입자(523)가 접촉되어 분산될 수 있다. 한편, 제 2 접착층(520)은 적어도 일 영역의 두께가 다른 영역과 다르게 형성될 수 있다. 또한, 사진에서 볼 수 있는 바와 같이 도전성 입자(523)를 함유한 충진재(522)가 충진된 후 제 2 접착층(520)에 적어도 하나의 기공이 형성될 수 있다. 기공은 베이스(521)의 적어도 일부를 노출시킬 수도 있다,
한편, 도전성 입자(523)를 충진재(522)에 포함시키기 위해 예를 들어 고무계 또는 아크릴계 수지를 유기 용제에 용해한 후 도전성 입자를 혼합시킬 수 있다. 또한, 이렇게 도전성 입자(523)가 혼합된 혼합물에 베이스(521)를 침지시켜 충진재(522)를 베이스(521) 내의 기공에 충진시킬 수 있다. 예를 들어, 충진재(522)로서 아크릴 수지와 도전성 입자(3200)를 소정의 용매에 혼합하여 혼합물을 제조한 후 다공성의 베이스(521)를 혼합 용매에 침지하고 용매를 건조시켜 베이스(521) 내에 도전성 입자(523)를 함유한 충진재(522)를 분포시킬 수 있다. 여기서, 용매는 에틸아세테이트, 메틸에틸케톤, 메틸렌클로라이드, 테트라히드로퓨란 또는 클로로포름 등을 포함할 수 있으며, 이들은 각각 단독으로 또는 2 이상이 조합되어 이용될 수 있다. 이렇게 충진재 물질, 도전성 입자 및 용매의 혼합물이 베이스(521)에 침지된 후 충진재(522) 및 도전성 입자(523)의 혼합물 100wt%에 대해 도전성 입자(523)가 1wt% 내지 50wt%일 수 있다.
한편, 제 2 접착층(520)는 베이스(521)가 1Ω 이하의 저항을 가질 수 있고, 바람직하게는 0.5Ω 이하의 저항을 가질 수 있다. 제 2 접착층(520)가 형성된 후 컨택터는 5Ω 이하의 저항, 바람직하게는 0.15Ω 이하의 저항을 가질 수 있다. 한편, 베이스(521)의 형태, 충진재(522)의 도전성 입자(523) 함량 등에 따라 제 2 접착층(520)의 저항이 달라지고 그에 따라 컨택터의 저항이 달라질 수 있지만, 컨택터가 0.15Ω 이하의 저항을 가지고, 과전압 등이 인가된 후에도 10Ω 이하의 저항을 갖는 것이 바람직하다.
도 10은 본 발명의 제 1 실시 예에 따른 칩 패키징 방법을 설명하기 위한 개략도이다.
도 10을 참조하면, 소정 두께를 갖는 판 형상의 지지층(110) 상에 제 1 접착층(미도시)을 형성한 후 제 1 접착층 상에 복수의 제 1 내부 전극(310)을 형성한다. 제 1 내부 전극(310)은 예를 들어 직사각형 형상으로 형성되며, 일 방향 및 타 방향으로 소정 간격 이격되어 복수 마련될 수 있다. 즉, 직사각형 형태의 제 1 내부 전극(310)이 일 방향 및 타 방향으로 소정 간격 이격되어 제 1 접착층 상에 접착된다. 그리고, 복수의 칩(200)의 일면 및 타면에 제 2 접착층(미도시)을 각각 형성한 후 복수의 칩(200)을 제 1 내부 전극(310) 상의 소정 영역에 안착시킨다. 이때, 복수의 칩(200)은 제 1 내부 전극(310) 상의 소정 영역에 정확하게 안착되어야 하며, 이를 위해 예를 들어 CCD 영상 정합을 이용할 수 있다. 따라서, 복수의 칩(200)은 제 1 내부 전극(310)의 단부 상에 본딩될 수 있다. 그리고, 소정의 형상으로 패턴화된 제 2 내부 전극 어레이를 복수의 칩(200) 상에 본딩시킬 수 있다. 이때, 제 2 내부 전극 어레이는 예를 들어 적어도 일 방향으로 서로 연결된 형상으로 마련될 수 있다, 즉, 직사각형 형태의 제 2 내부 전극과 이를 연결하는 연결부를 갖도록 일 방향으로 배열된 형태로 제 2 내부 전극 어레이가 마련될 수 있다. 이때, 연결부는 제 2 내부 전극의 폭보다 좁은 폭을 가질 수 있다. 이후 연결부는 충진부 형성 후 절단될 수 있는데, 연결부가 절단되어 잔류하더라도 연결부는 외부 전극(400)과 연결될수 있다. 이렇게 칩(200)을 사이에 두고 제 1 내부 전극(310)과 제 2 내부 전극 어레이가 형성된 후 이들을 덮도록 충진층이 형성될 수 있다. 즉, 제 2 내부 전극 상부에 소정 두께로 덮히도록 충진층이 형성될 수 있다. 이후 칩(200)이 중앙부에 위치하도록 소정의 폭 및 간격으로 절단하여 본체를 형성한다. 그리고 제 1 및 제 2 내부 전극과 연결되도록 본체의 외부에 외부 전극을 형성할 수 있다.
도 11 및 도 12는 본 발명의 제 2 및 제 3 실시 예에 따른 칩 패키지의 단면도이다.
도 11에 도시된 바와 같이, 지지층(110) 상의 제 1 내부 전극(310)은 소정 간격 이격되어 두개 마련될 수 있다. 즉, 제 1 외부 전극(410)과 연결되는 제 1a 내부 전극(310a)와, 제 1a 내부 전극(310a)와 소정 간격 이격되고 제 2 외부 전극(420)과 연결되는 제 1b 내부 전극(310b)이 마련될 수 있다. 또한, 제 2 내부 전극(320)은 제 2 외부 전극(420)과 연결되어 하나 마련될 수 있다. 이때, 칩(200)은 소정 간격 이격된 제 1a 및 제1b 내부 전극(310a, 310b) 상에 본딩될 수 있다. 즉, 제 1a 및 제 1b 내부 전극(310a, 310b)과 그 이격 공간 상에 칩(200)이 마련되고 칩(200) 상에 제 2 내부 전극(320)이 마련된다. 이때, 제 1a 및 제 1b 내부 전극(310a, 310b)와 칩(200) 사이에 도전성의 제 2 접착층(520)이 마련될 수 있다.
도 12에 도시된 바와 같이, 제 1 내부 전극(310) 뿐만 아니라 제 2 내부 전극(320) 또는 소정 간격 이격되어 둘 마련될 수 있다. 즉, 제 1 내부 전극(310)은 도 5를 이용하여 설명한 바와 같이 제 1a 및 제 1b 내부 전극(310a, 310b)로 이루어지고, 제 2 내부 전극(320) 또한 제 2a 및 제 2b 내부 전극(320a, 320b)이 소정 간격 이격되어 마련될 수 있다. 이때, 제 2a 내부 전극(320a)는 제 1 외부 전극(410)과 접촉되고 제 2b 내부 전극(320b)은 제 2a 내부 전극(320a)와 소정 간격 이격되어 제 2 외부 전극(420)와 접촉된다. 이때, 제 2a 및 제 2b 내부 전극(320a, 320b)와 칩(200) 사이에 도전성의 제 2 접착층(520)이 마련될 수 있다.
도 13은 본 발명의 제 2 또는 제 3 실시 예에 따른 칩 패키지를 제조하기 위한 어레이 구조를 도시한 도면이다. 도 13에 도시된 바와 같이 지지층(110) 상에 형성되며 서로 이격된 제 1a 및 제 1b 내부 전극(310a, 310b) 사이에 칩(200)을 안착시킨다. 이때, 제 1a 내부 전극(310a) 또는 제 1b 내부 전극(310b)은 인접한 두개의 칩(200)이 공유하도록 형성된다. 즉, 제 1a 내부 전극(310a)의 두 말단에 두개의 칩(200)이 서로 이격되도록 마련되며, 이때 두개의 칩(200)은 인접한 제 1b 내부 전극(310b) 상에 마련된다. 그리고, 제 2 내부 전극(320)이 칩(200) 상에 안착된 후 수지 등이 함입되어 본체가 형성된다. 이어서, 두개의 칩(200) 사이의 제 1a 및 제 1b 내부 전극(310a, 310b)가 절단되도록 본체(100)를 절단하여 개별 본체를 분리한다. 그리고, 본체(100) 외부에 외부 전극(400)을 형성한다.
본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 본체 200 : 칩
300 : 내부 전극 400 : 외부 전극
500 : 접착층

Claims (11)

  1. 본체;
    상기 본체 내부에 마련된 칩;
    상기 본체 내부에 마련되며 상기 칩과 전기적으로 연결되도록 마련된 내부 전극; 및
    상기 본체 외부에 마련되며, 상기 내부 전극과 전기적으로 연결되도록 마련된 외부 전극을 포함하는 칩 패키지.
  2. 청구항 1에 있어서, 상기 본체는, 상기 내부 전극의 적어도 일부를 지지하는 지지층과,
    상기 지지층 상에 마련되며 상기 칩 및 상기 내부 전극을 충진하는 충진층을 포함하는 칩 패키지.
  3. 청구항 2에 있어서, 상기 지지층은 히트 싱크 구조를 더 포함하고, 상기 충진층은 열 전도성 물질을 더 포함하는 칩 패키지.
  4. 청구항 1에 있어서, 상기 칩은 적어도 하나의 기능을 수행하는 칩 패키지.
  5. 청구항 1에 있어서, 상기 칩은 고전압 차단 또는 통과 기능, 정류 기능, 전압 역류 감지 및 방지 기능, 전류 제한 기능, 필터링 기능, 온도 감지 기능 중 적어도 하나의 기능을 수행하는 칩 패키지.
  6. 청구항 1에 있어서, 상기 칩은 TVS 다이오드, 쇼트키 다이오드, 스위치 다이오드, 제너 다이오드, 정류 다이오드, 배리스터, 서프레서, 캐패시터, 인덕터, 퓨즈, PTC 칩 서미스터 및 NTC 칩 서미스터로 이루어진 그룹에서 선택된 하나 이상이 단일 칩으로 구현된 칩 패키지.
  7. 청구항 1에 있어서, 상기 내부 전극은 적어도 일부 영역의 폭이 다른 영역보다 넓은 칩 패키지.
  8. 청구항 1에 있어서, 상기 외부 전극은 상기 본체의 서로 대향되는 두 측면으로부터 인접한 적어도 두 면에 연장 형성된 칩 패키지.
  9. 청구항 8에 있어서, 상기 내부 전극은 상기 외부 전극과 세 영역에서 접촉되는 칩 패키지.
  10. 청구항 2에 있어서, 상기 지지층과 내부 전극 사이에 마련된 제 1 접착층과, 상기 칩과 내부 전극 사이에 마련된 제 2 접착층을 더 포함하는 칩 패키지.
  11. 청구항 10에 있어서, 상기 제 1 접착층은 비도전성 접착층이고, 상기 제 2 접착층은 도전성 접착층인 칩 패키지.
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