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KR100611291B1 - 회로 장치, 회로 모듈 및 회로 장치의 제조 방법 - Google Patents

회로 장치, 회로 모듈 및 회로 장치의 제조 방법 Download PDF

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KR100611291B1
KR100611291B1 KR1020030076179A KR20030076179A KR100611291B1 KR 100611291 B1 KR100611291 B1 KR 100611291B1 KR 1020030076179 A KR1020030076179 A KR 1020030076179A KR 20030076179 A KR20030076179 A KR 20030076179A KR 100611291 B1 KR100611291 B1 KR 100611291B1
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South Korea
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insulating resin
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circuit
circuit element
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나까무라다께시
이가라시유스께
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

본 발명은 회로 장치(10)의 상면에 제2 도전 패턴(14)을 형성하여, 3차원 실장을 행하는 것을 과제로 한다. 이를 위해, 내장되는 제1 회로 소자(12) 등을 밀봉하는 절연성 수지(13)의 상면에 제2 도전 패턴(14)을 형성하여, 제1 도전 패턴(11)과 제2 도전 패턴(14)을 직접 수단(15)에 의해 전기적으로 접속한다. 제2 도전 패턴(14) 상에 제2 회로 소자(22)를 실장한다. 이것에 의해 회로를 구성하는 소자를 3차원으로 실장할 수 있다. 또한, 회로 장치(10)는 실장 기판을 불요로 하고 있기 때문에, 박형의 회로 장치로 되어 있다.
절연성 수지, 솔더 레지스트, 관통공, 도전박, 유리 에폭시 기판

Description

회로 장치, 회로 모듈 및 회로 장치의 제조 방법{CIRCUIT DEVICE, CIRCUIT MODULE, AND MANUFACTURING METHOD OF THE CIRCUIT DEVICE}
도 1의 본 발명의 회로 장치를 설명하는 도면으로, 도 1의 (a), (b), 및 (c)는 단면도, 평면도, 및 평면도.
도 2는 본 발명의 회로 장치를 설명하는 평면도.
도 3은 본 발명의 회로 모듈을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 18은 종래의 회로 장치를 설명하는 단면도.
도 19는 종래의 회로 장치를 설명하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명>
13 : 절연성 수지
19 : 솔더 레지스트
20 : 관통공
30 : 도전박
32 : 분리홈
61 : 패키지형 반도체 장치
65 : 유리 에폭시 기판
66 : CSP
73 : 수지층
본 발명은, 수지층의 상면에 도전 패턴을 형성함으로써, 제1 회로 소자를 3차원으로 실장하는 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다. 예를 들면, 회로 장치로서 반도체 장치를 예로 하여 설명하면, 일반적인 반도체 장치로서 종래의 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 18과 같이 프린트 기판 PS에 실장된다(예를 들면, 특허 문헌 1 참조)
또한, 이 패키지형 반도체 장치(61)는 반도체 칩(62) 주위를 수지층(63)으로 피복하고, 이 수지층(63)의 측부로부터 외부 접속용 리드 단자(64)가 도출된 것이다. 그러나, 이 패키지형 반도체 장치(61)는, 리드 단자(64)가 수지층(63)으로부터 밖으로 나와 있어서, 전체 사이즈가 커서, 소형화, 박형화 및 경량화를 만족시키지는 못했다. 그 때문에, 각 회사가 경쟁하여 소형화, 박형화 및 경량화를 실현하고자 여러가지 구조를 개발하여, 최근에는 CSP(칩 사이즈 패키지)라 부르는, 칩 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다.
도 19는 지지 기판으로서 유리 에폭시 기판(65)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 나타낸 것이다. 여기서는, 유리 에폭시 기판(65)에 트랜지스터 칩 T가 실장된 것으로서 설명해 간다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이 패드(69)가 형성되며, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고, 관통공 TH를 통해 상기 제1 전극(67)과 제1 이면 전극(70)이 전기적으로 접속되어 있으며, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속 되어 있다. 또한, 다이 패드(69)에는 상기 베어의 트랜지스터 칩 T가 고착되며, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 통해 접속되며, 트랜지스터의 베이스 전극과 제2 전극(68)이 금속 세선(72)을 통해 접속되어 있다. 또한, 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(65)에 수지층(73)이 형성되어 있다.
상기 CSP(66)는 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용 이면 전극(70, 71)까지의 연장 구조가 간단하며, 저렴하게 제조할 수 있는 이점을 갖는다. 또한, 상기 CSP(66)는 도 18과 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는 전기 회로를 구성하는 전극, 배선이 형성되며, 상기 CSP(66), 패키지형 반도체 장치(61), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다. 그리고, 이 프린트 기판으로 구성된 회로는 여러가지 세트 내에 장착되어 있었다.
[특허문헌 1]
일본 특허 공개 제2001-339151호 공보(제1 페이지, 도 1)
그러나, 상술한 CSP 등의 반도체 장치는, 트랜지스터 칩 T는 수지층(73)의 표면에 패턴이 형성되어 있지 않기 때문에, 반도체 장치의 3차원 실장은 곤란하였다. 따라서, 다수개의 반도체 장치를 프린트 기판 PS에 실장하기 위해서는, 평면적으로 반도체 장치를 실장하지 않으면 안되어서, 이것이 프린트 기판 PS의 대형화를 초래하고 있었다.
본 발명은 이러한 문제를 감안하여 이루어진 것이며, 본 발명의 주된 목적은 내장되는 제1 회로 소자의 밀봉을 행하는 수지의 표면에 도전 패턴을 형성함으로써 입체적인 실장 구조를 갖는 회로 장치, 회로 모듈 및 회로 장치의 제조 방법을 제공하는 것에 있다.
본 발명은, 제1 회로 소자가 실장되는 제1 도전 패턴과, 적어도 상기 제1 회로 소자 및 상기 제1 도전 패턴을 피복하는 절연성 수지와, 상기 절연성 수지의 상면에 형성된 제2 도전 패턴과, 상기 제1 도전 패턴의 표면이 부분적으로 노출되도록 형성한 관통공의 저면 및 측면에 형성되며 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 접속하는 접속 수단과, 상기 제2 도전 패턴에 실장된 제2 회로 소자를 갖는 것을 특징으로 한다.
이와 같이, 제1 회로 소자의 밀봉을 행하는 절연성 수지의 상면에 제2 도전 패턴을 형성하여 제2 회로 소자를 실장함으로써, 3차원으로 소자의 배치를 행할 수 있기 때문에, 실장 밀도를 향상시킬 수 있다.
또한, 본 발명은, 제1 회로 소자가 실장되는 제1 도전 패턴과, 적어도 상기 제1 회로 소자를 피복하는 절연성 수지와, 상기 절연성 수지의 상면에 형성된 제2 도전 패턴과, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 접속하는 접속 수단과, 상기 제1 도전 패턴의 이면에 형성된 외부 전극을 갖는 제1 회로 장치와, 상기 제1 회로 장치와 마찬가지의 구성을 갖는 제2 회로 장치를 구비하며, 상기 제1 회로 장치가 갖는 외부 전극을 개재하여, 상기 제2 회로 장치의 상부에 상 기 제1 회로 장치를 스택 구조로 고착하는 것을 특징으로 한다.
상기한 바와 같이, 절연성 수지의 상면에 형성된 제2 도전 패턴을 개재하여, 제1 회로 장치와 제2 회로 장치를 스택 구조로 함으로써, LSI 등의 반도체 소자가 내장된 회로 장치를 3차원으로 배치할 수 있다.
또한, 본 발명은 제1 도전 패턴을 형성하는 공정과, 상기 제1 도전 패턴에 제1 회로 소자를 고착하는 공정과, 적어도 상기 제1 회로 소자를 피복하도록 절연성 수지로 몰딩하는 공정과, 상기 제1 도전 패턴이 노출하도록 상기 절연성 수지에 관통공을 형성하는 공정과, 상기 절연성 수지의 표면에 제2 도전 패턴을 형성하며, 또한 상기 관통공의 측면 및 저면에 접속 수단을 형성하는 공정과, 상기 제2 도전 패턴에 제2 회로 소자를 실장하는 공정과, 상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정을 갖는 것을 특징으로 한다.
상기한 바와 같이, 절연성 수지의 상면에 형성하는 제2 도전 패턴과 접속 수단을 동시에 형성함으로써, 가능한 한 공정 수를 감소시켜서 3차원 배치를 행하는 도전 패턴을 형성할 수 있다.
<발명의 실시예>
(회로 장치(10)의 구성을 설명하는 제1 실시예)
도 1을 참조하여, 본 발명의 회로 장치(10)의 구성 등를 설명한다. 도 1의 (a)는 회로 장치(10)의 단면도이며, 도 1의 (b)는 상면도이고, 도 1의 (c)는 도 1의 (a)의 X-X선에서의 평면도이다.
도 1의 (a) 내지 도 1의 (c)를 참조할 때, 회로 장치(10)는 다음과 같은 구 성을 갖는다. 즉, 회로 장치(10)는, 제1 회로 소자(12)가 실장되는 제1 도전 패턴(11)과, 적어도 제1 회로 소자(12) 및 제1 도전 패턴을 피복하는 절연성 수지(13)와, 절연성 수지(13)의 상면에 형성된 제2 도전 패턴(14)과, 제1 도전 패턴(11)과 제2 도전 패턴(14)을 전기적으로 접속하는 접속 수단(15)과, 제2 도전 패턴(14)에 실장된 제2 회로 소자(22)로 구성되어 있다. 이러한 각 구성 요소를 이하에서 설명한다. 또, 상기한 제1 도전 패턴은 단층 또는 다층의 배선 구조를 형성하는 것이 가능하지만, 여기서는 단층의 배선 구조를 설명한다.
제1 도전 패턴(11)은 동박 등의 금속으로 이루어지며, 이면을 노출시켜서 절연성 수지(13)로 매립되어 있다. 여기서는, 제1 도전 패턴(11)은 반도체 소자 등인 제1 회로 소자(12)가 실장되는 다이 패드를 형성하는 제1 도전 패턴(11A)과, 본딩 패드로 되는 제1 도전 패턴(11B)을 형성하고 있다. 제1 도전 패턴(11A)은 중앙부에 배치되어 있으며, 그 상부에는 납재를 개재하여 제1 회로 소자(12)가 고착되어 있다. 절연성 수지(13)로부터 노출되는 제1 도전 패턴(11A)의 이면은 솔더 레지스트(19)에 의해 보호되어 있다. 제1 도전 패턴(11B)은 제1 도전 패턴(11A)을 둘러싸도록 복수개가 회로 장치의 주변부에 배치되어 있으며, 금속 세선(16)을 통해 제1 회로 소자(12)의 전극과 전기적으로 접속되어 있다. 또한, 제1 도전 패턴(11B)의 이면에는, 땜납 등의 납재로 이루어지는 외부 전극(18)이 형성되어 있다. 또한, 제1 도전 패턴(11B)의 표면에는 노출부(21)가 형성되어 있으며, 절연성 수지(13)에 형성된 관통공에 제1 도전 패턴(11B)의 표면의 일부가 노출되어 있다.
여기서, 제1 도전 패턴의 측면은 모식적으로 직선적으로 그려져 있지만, 실 제로는 만곡 형성되며, 만곡 형성된 제1 도전 패턴(11)의 측면과 절연성 수지(13)와의 사이에는 앵커 효과가 발생하여 양자는 강고하게 접합된다.
절연성 수지(13)는 제1 도전 패턴(11)의 이면을 노출시켜서, 전체를 밀봉하고 있다. 여기서는, 반도체 소자(13), 금속 세선(16) 및 제1 도전 패턴(11)을 밀봉하고 있으며, 또한 전체를 지지하는 기능도 갖는다. 따라서, 본 발명의 회로 장치는 지지 기판을 불요로 하여 구성되어 있다. 또한, 절연성 수지(13)의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열경화성 수지나, 인젝션 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다.
제1 회로 소자(12)는 예를 들면, 반도체 소자이며, 여기서는, IC 칩이 페이스 업으로 제1 도전 패턴(11A) 상에 고착되어 있다. 그리고, 제1 회로 소자의 전극과 제1 도전 패턴(11B)과는 금속 세선(16)을 통해 전기적으로 접속되어 있다. 반도체 소자인 제1 회로 소자(12)는 페이스 업으로 고착되어 있지만, 페이스 다운으로 고착되어도 무방하다. 또한, 제1 회로 소자(12)로서는 IC 칩 등 이외에도, 트랜지스터 칩, 다이오드 등의 능동 소자나, 칩저항, 칩 컨덴서 등의 수동 소자를 채용할 수 있다. 또한, 이들 능동 소자 및 수동 소자의 복수개를 제1 도전 패턴(11) 상에 배치하는 것도 가능하다.
관통공(20)은 절연성 수지(13)의 일부를 뚫어 절삭함으로써 형성되며, 바닥부에는 제1 도전 패턴(11B)의 표면의 일부인 노출부(21)가 노출되어 있다. 이 관통공(20)의 측면부 및 노출부(21)에는, 금속막으로 이루어지는 접속 수단(15)이 형성되며, 절연성 수지(13)의 표면에 형성된 제2 도전 패턴(14)과, 노출부(21)가 형 성된 제1 도전 패턴(11B)을 전기적으로 접속하는 기능을 갖는다. 또한, 관통공(20)의 형상은 평면 방향의 단면이 거의 원형으로 형성되며, 절연성 수지(13)의 표면 부근의 단면이 노출부(21) 부근의 단면보다도 크게 형성되어 있다.
제2 도전 패턴(14)은 구리 등의 금속으로 형성되어 있으며, 전계 도금법 또는 무전계 도금법에 의해 절연성 수지(13)의 상면에 형성되어 있다. 그리고, 접속 수단(15)에 의해 제2 도전 패턴(14)과 제1 도전 패턴(11)은 전기적으로 접속되어 있다. 또한, 도 1의 (b)를 참조할 때, 제2 도전 패턴(14)은 4개의 제2 회로 소자(22)가 실장되도록 한 패턴을 형성하고 있다.
제2 회로 소자(22)는 절연성 수지(13)의 표면에 형성된 제2 도전 패턴(14)에 납재를 개재하여 고착되어 있다. 제2 회로 소자(22)로서는, 칩 저항이나 칩 컨덴서 등의 수동 소자를 채용할 수 있다. 또한, LSI 칩이나 트랜지스터 등을 제2 회로 소자(22)로서, 제2 도전 패턴(14) 상에 실장하는 것도 가능하다.
접속 수단(15)은, 절연성 수지(13)를 뚫어 절삭함으로써 형성된 관통공(20)의 측면 및 저면에 형성된 금속층이며, 제1 도전 패턴(11)과 제2 도전 패턴(14)을 전기적으로 접속하는 기능을 갖는다. 또한, 도 1의 (a)를 참조할 때, 관통공(20)에 충전되도록 접속 수단(15)을 형성하는 것도 가능하다.
상기한 제2 도전 패턴(14)과 접속 수단(15)은 도금법에 의해 일체로 형성되어 있다. 도금법에 의해 절연성 수지(13)의 표면, 관통공(20)의 측면 및 제1 도전 패턴(11B)의 노출부(21)에 균등한 두께의 금속층을 형성할 수 있다. 따라서, 실드 층(14)과 일체화되어 형성된 접속 수단(15)에 의해 제1 도전 패턴(11)과 제2 도전 패턴(14)은 전기적으로 확실하게 접속된다.
도 2를 참조할 때, 절연성 수지(13)의 상면에 실드층(14A)을 형성한 경우의 회로 장치(10)의 구조를 설명한다. 여기서는, 절연성 수지(13)의 상면에는 제2 도전 패턴(14)이 형성되어 있으며, 다른 부분의 절연성 수지(13)의 상면에는 실드층(14A)이 형성되어 있다. 실드층(14A)은 제2 도전 패턴(14)과는 전기적으로 분리되어 형성되며, 외부로부터의 전자파의 진입을 억제하는 기능을 갖는다. 또한, 실드층(14A)은 접속 수단(15)을 통해 제1 도전 패턴(11)과 전기적으로 접속되며, 접지 전위로 함으로써 이 실드의 효과를 더욱 향상시킬 수 있다.
도 3을 참조하여, 도 1에 도시한 바와 같은 회로 장치가 스택 구조로 된 회로 모듈(5)의 구성을 설명한다.
회로 모듈(5)은 제1 회로 소자(12)가 실장되는 제1 도전 패턴(11)과, 적어도 제1 회로 소자(12)를 피복하는 절연성 수지(13)와, 절연성 수지(13)의 상면에 형성한 제2 도전 패턴(14)과, 제1 도전 패턴(11)과 제2 도전 패턴(14)을 전기적으로 접속하는 접속 수단(15)과, 제1 도전 패턴(11)의 이면에 형성된 외부 전극(18)을 갖는 제1 회로 장치(10A)와, 제1 회로 장치와 마찬가지의 구성을 갖는 제2 회로 장치(10B)를 포함하며, 제1 회로 장치(10A)가 갖는 외부 전극(18)을 개재하여 제2 회로 장치(10B)의 상부에 제1 회로 장치(10A)를 스택 구조로 고착하는 구성으로 되어 있다.
상기한 바와 같이, 여기서는, 제1 및 제2 회로 장치(10A, 10B)가 외부 전극(18)을 개재하여 스택 구조로 고착되어 있다. 따라서, 제2 회로 장치(10B)의 절연성 수지(13)의 상면에 형성되는 제2 도전 패턴(14)은 제1 회로 장치(10A)가 갖는 외부 전극(18)의 위치에 대응하고 있다.
여기서는, 두개의 회로 장치(10)가 스택 구조로 고착되어 있지만, 또한 다수개의 회로 장치(10)를 적층시키는 것도 가능하며, 이것에 의해 실장 밀도를 더욱 향상시킬 수 있다.
도 4를 참조하여, 제1 도전 패턴(11)이 다층으로 형성된 회로 장치(10C)의 구성을 설명한다. 여기서 설명하는 회로 장치(10C)는 도 1을 참조하여 설명한 회로 장치(10)와 유사한 구성을 갖고, 제1 도전 패턴(11)은 다층으로 형성되어 있다.
제1 도전 패턴(11)은 층간 절연막(23)을 개재하여 다층으로 적층되며, 상층의 제1 도전 패턴(11)이 금속 세선(16)을 통해 제1 회로 소자(12)와 전기적으로 접속되며, 하층의 제1 도전 패턴(11)의 원하는 부분에 외부 전극(18)이 형성되어 있다. 그리고, 상부의 제1 도전 패턴(11)이 접속 수단(15)을 통해 제2 도전 패턴(14)과 전기적으로 접속되어 있다. 여기서는, 제1 도전 패턴은 2층의 배선 구조를 갖지만, 또한 다층의 배선 구조를 형성하는 것도 가능하다.
본 발명의 특징은 제1 회로 소자(12)를 피복하는 절연성 수지(13)의 상면에 제2 도전 패턴을 형성하는 것에 있다. 이것에 의해, 도 1에 도시한 바와 같이, 제2 도전 패턴(14) 상에 제2 회로 소자(22)를 고착하여 3차원의 실장 구조를 실현하는 것이 가능해진다. 또한, 도 3에 도시한 바와 같이, 제2 도전 패턴(14)을 개재하여 복수개의 회로 장치(10)를 스택 구조로 실장하는 것이 가능해진다. 따라 서, 실장 밀도를 향상시킬 수 있다.
또한, 본 발명의 특징은, 절연성 수지(13)의 일부를 뚫어 절삭함으로써 형성된 관통공(20)을 통해 제2 도전 패턴(14)과 제1 도전 패턴(11)을 전기적으로 접속하는 것에 있다. 구체적으로는, 관통공(20)의 측면 및 그 저면으로부터 노출되는 노출부(21)에는, 금속막으로 이루어지는 접속 수단(15)이 형성된다. 그리고, 접속 수단(15)과 제2 도전 패턴(14)과는 도금법 등에 의해 일체로 형성되기 때문에, 제1 도전 패턴(11)과 제2 도전 패턴(14)과는 전기적으로 접속되어 있다. 이것에 의해, 양자를 전기적으로 접속하기 위한 다른 구성 요소를 추가할 필요가 없다.
또한, 본 발명의 특징은 실장 기판을 불요로 하여 회로 장치(10)를 구성하는 것에 있다. 구체적으로는, 회로 장치(10)는 제1 도전 패턴(11) 및 제1 회로 소자(12) 등을 밀봉하는 절연성 수지(13)에 의해 전체가 지지되어 있으며, 종래예에서의 실장 기판을 불요로 한 구성으로 되어 있다. 따라서, 회로 장치(10)는 매우 얇은 형상로 구성되어 있으며, 장치의 두께의 증가를 억제하여 3차원의 실장을 가능하게 할 수 있다.
(회로 장치(10)의 제조 방법을 설명하는 제2 실시예)
본 실시예에서는, 회로 장치(10)는 다음과 같은 공정으로 제조된다. 즉, 제1 도전 패턴(11)을 형성하는 공정과, 제1 도전 패턴(11)에 제1 회로 소자(12)를 고착하는 공정과, 적어도 제1 회로 소자를 피복하도록 절연성 수지(13)로 몰딩하는 공정과, 제1 도전 패턴(11)이 노출되도록 절연성 수지(13)에 관통공을 형성하는 공정과, 절연성 수지(13)의 표면에 제2 도전 패턴(14)을 형성하며, 또한 관통공(20) 의 측면 및 저면에 접속 수단(15)을 형성하는 공정과, 제2 도전 패턴(14)에 제2 회로 소자(22)를 실장하는 공정과, 절연성 수지(13)를 다이싱함으로써 각 회로 장치(10)로 분리하는 공정으로 구성되어 있다. 이하에, 본 발명의 각 공정을 도 5∼도 17을 참조하여 설명한다. 또, 여기서는 제1 도전 패턴(11)이 단층의 배선 구조인 경우의 회로 장치의 제조 방법을 설명한다. 제1 도전 패턴(11)이 다층의 배선 구조인 경우에도, 제1 도전 패턴(11)을 형성하는 공정 이외의 공정은 마찬가지이다.
제1 공정: 도 5 내지 도 7 참조
본 공정은 제1 도전 패턴(11)을 형성하는 공정이다. 여기서, 단층 배선 구조를 갖는 제1 도전 패턴(11)을 형성하는 방법을 설명한다. 따라서, 구체적으로는, 도전박(30)을 준비하고, 도전박(30)에 그 두께보다도 얕은 분리홈(32)을 형성하여 복수개의 제1 도전 패턴(11)을 형성하는 것에 있다.
본 공정에서는, 먼저 도 5와 같이, 시트형의 도전박(30)을 준비한다. 이 도전박(30)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 이후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하지만, 300㎛ 이상이거도 10㎛ 이하이어도 기본적으로는 무방하다. 후술하는 바와 같이, 도전박(30)의 두께보다도 얕은 분리홈(32)이 형성될 수 있으면 된다. 또한, 시트형의 도전박(30)은 소정의 폭, 예를 들면, 45㎜로 롤 형상으로 감겨져서 준비 되며, 이것이 후술하는 각 공정에 반송되어도 되고, 소정의 크기로 컷트된 단책(短冊) 형상의 도전박(30)이 준비되고, 후술하는 각 공정에 반송되어도 된다. 계속해서, 도전 패턴을 형성한다.
먼저, 도 6에 도시한 바와 같이, 도전박(30)의 위에, 포토레지스트(내에칭 마스크)(31)를 형성하고, 제1 도전 패턴(11)으로 되는 영역을 제외한 도전박(30)이 노출되도록 포토레지스트 PR을 패터닝한다.
그리고, 도 7을 참조하여, 도전박(30)을 선택적으로 에칭한다. 여기서는, 제1 도전 패턴(11)은 다이 패드를 형성하는 제1 도전 패턴(11A)과, 본딩 패드를 형성하는 제1 도전 패턴(11B)을 구성한다.
제2 공정: 도 8 참조
본 공정은 제1 도전 패턴(11)에 제1 회로 소자(12)를 고착하는 것에 있다.
도 8을 참조하여, 제1 도전 패턴(11A)에 납재를 개재하여 제1 회로 소자(12)를 실장한다. 여기서, 납재로서는, 땜납 또는 Ag 페이스트 등의 도전성 페이스트가 사용된다. 또한, 제1 회로 소자(12)의 전극과 원하는 제1 도전 패턴(11B)과의 와이어 본딩을 행한다. 구체적으로는, 제1 도전 패턴(11A)에 실장된 제1 회로 소자(12)의 전극과 원하는 제1 도전 패턴(11B)을 열 압착에 의한 볼 본딩 및 초음파에 의한 웨트 에칭에 의해 일괄하여 와이어 본딩을 행한다.
여기서는, 제1 회로 소자(12)로서, 1개의 IC 칩이 제1 도전 패턴(11A)에 고착되어 있지만, 제1 회로 소자(12)로서는, IC 칩 이외의 소자를 채용할 수도 있다. 구체적으로는, 제1 회로 소자(12)로서, IC 칩 등 이외에도, 트랜지스터 칩, 다이오 드 등의 능동 소자나, 칩 저항, 칩 컨덴서 등의 수동 소자를 채용할 수 있다. 또한, 이들 능동 소자 및 수동 소자의 복수개를 제1 도전 패턴(11) 상에 배치하는 것도 가능하다.
제3 공정: 도 9 참조
본 공정은 적어도 제1 회로 소자(12)를 피복하도록 절연성 수지(13)로 몰딩하는 것에 있다. 구체적으로는, 제1 회로 소자(12)를 피복하여, 분리홈(32)에 충전되도록 절연성 수지(13)로 몰딩하는 것에 있다.
본 공정에서, 도 9에 도시한 바와 같이, 절연성 수지(13)는 제1 회로 소자(12) 및 복수의 제1 도전 패턴(11)을 완전히 피복하며, 분리홈(32)에는 절연성 수지(13)가 충전되어, 분리홈(32)과 감합하여 강고하게 결합한다. 그리고, 절연성 수지(13)에 의해 제1 도전 패턴(11)이 지지되어 있다. 또한, 본 공정에서는 트랜스퍼 몰드, 인젝션 몰드, 또는 포팅(potting)에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열경화성 수지가 트랜스퍼 몰드에 의해 실현될 수 있으며, 폴리이미드 수지, 폴리페닐렌 설파이드 등의 열가소성 수지는 인젝션 몰드에 의해 실현될 수 있다.
본 공정의 특징은 절연성 수지(13)를 피복할 때까지는, 제1 도전 패턴(11)으로 되는 도전박(30)이 지지 기판으로 되는 것이다. 종래에서는, 본래 필요로 하지 않는 지지 기판을 채용하여 도전 패턴을 형성하고 있지만, 본 발명에서는 지지 기판으로 되는 도전박(30)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점을 가지므로 비용의 절감도 실현할 수 있다. 또한, 분리홈(32)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(30)이 제1 도전 패턴(11)으로서 각각 분리되어 있지 않다. 따라서, 시트형의 도전박(30)으로서 일체로 취급하여 절연성 수지(13)를 몰드할 때, 금형으로의 반송, 금형에의 실장 작업이 매우 용이해지는 특징을 갖는다.
제4 공정: 도 10 참조
본 공정은 제1 도전 패턴(11)이 노출되도록 절연성 수지(13)에 관통공(20)을 형성하는 것에 있다.
본 공정에서는 절연성 수지(13)의 일부를 뚫어 절삭하여 관통공(20)을 형성함으로써, 제1 도전 패턴(11B)의 표면을 노출시킨다. 구체적으로는, 레이저에 의해 절연성 수지(13)의 일부를 제거함으로써 관통공(20)을 형성하여, 노출부(21)를 노출시킨다. 여기서, 레이저로서는 탄산 가스 레이저가 바람직하다. 또한, 레이저에 의해 절연성 수지(13)를 증발시킨 후, 노출부(21)에 잔사가 있는 경우에는, 과망간산 소다 또는 과황산 암모늄 등으로 웨트 에칭하여 이 잔사를 제거한다.
레이저에 의해 형성된 관통공(20)의 평면적인 형상은 원형으로 형성된다. 또한, 관통공(20)의 평면적인 단면의 크기는 관통공(20)의 바닥부에 가까운 쪽이 작게 형성된다.
제5 공정: 도 11 내지 도 14 참조
본 공정은 절연성 수지(13)의 표면에 제2 도전 패턴(14)을 형성하며, 또한 관통공(20)의 측면 및 저면에 접속 수단(15)을 형성하는 것에 있다.
도 11을 참조하여, 본 공정에서는 전계 도금법 또는 무전계 도금법에 의해 절연성 수지(13)의 상면, 관통공(20)의 측면부 및 노출부(21)에 구리 등의 금속으로 이루어지는 도금막을 형성하여, 제2 도전 패턴(14) 및 접속 수단(15)을 구성한다. 전계 도금법에 의해 도금막을 형성하는 경우에는 도전박(30)의 이면을 전극으로서 사용한다. 도 11에서는 관통공(20)의 측면부 및 노출부(21)에도 도전막(24)과 동등한 두께를 갖는 도금막이 형성되어 있지만, 관통공(20)을 도금재로 매립하는 것도 가능하다. 관통공(20)을 금속으로 매립하는 경우에는 첨가제가 부가된 도금액을 사용하며, 이러한 도금은 일반적으로 필링 도금이라 부르고 있다.
다음으로, 도 12를 참조하면, 절연성 수지(13)의 상면에 형성된 도전막(24)의 상부에 원하는 제2 도전 패턴(14)이 형성되도록 레지스트(35)를 형성한다.
다음으로, 도 13을 참조하여, 레지스트(35)를 마스크로 하여 도전막(24)을 선택적으로 에칭함으로써, 제2 도전 패턴(14)을 형성한다. 또한, 여기서는 매트릭스 형상으로 다수개가 형성된 각 회로 장치의 경계선에 대응하는 부분의 도전막(24)도 제거된다. 또한, 에칭이 종료된 후에 레지스트(35)는 박리된다. 또한, 이 공정에서는 에칭에 의해 도전막(24)을 형성함과 동시에 실드층을 형성하여도 된다. 이 경우에는, 절연성 수지(13)의 상면에서 제2 도전 패턴(14)이 형성되지 않은 잔여부에 실드층을 형성한다. 또한, 실드층을 접속 수단에 의해 제1 도전 패턴(11B)과 전기적으로 접속하여도 된다.
또한, 도전박(30) 이면을 마스크 없이 전면적으로 제거함으로써 각각의 제1 도전 패턴(11)을 전기적으로 분리하고 있다. 구체적으로는, 도전박(30)의 이면을 화학적 및/또는 물리적으로 제거하여, 제1 도전 패턴(11)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다. 실험에서는 도전박(30)을 전면 웨트 에칭하여, 분리홈(32)으로부터 절연성 수지(13)를 노출시키고 있다. 그 결과, 제1 도전 패턴(11A) 및 제1 도전 패턴(11B)으로 되어 분리되어, 절연성 수지(13)에 제1 도전 패턴(11)의 이면이 노출되는 구조로 된다.
다음으로, 도 14를 참조하여, 외부 전극(18)이 형성되는 부분에 개구부를 형성하며, 절연성 수지(13)의 이면은 솔더 레지스트(19)가 도포된다. 이 개구부(33)는 노광 및 현상을 행함으로써 형성된다.
제6 공정: 도 15 및 도 16 참조
본 공정은 제2 도전 패턴(14)에 제2 회로 소자(22)를 실장하는 것에 있다. 도 15를 참조하면, 절연성 수지(13)의 상면에 형성된 제2 도전 패턴(14) 상에 땜납 등의 납재를 개재하여 제2 회로 소자(22)를 고착한다. 제2 회로 소자(22)로서는, 칩 저항이나 칩 컨덴서 등의 수동 부품을 채용할 수 있다. 또한, ISI 등의 반도체 소자를 채용하는 것도 가능하다.
다음으로, 도 16을 참조하면, 솔더 레지스트(19)의 개구부로부터 노출되는 제1 도전 패턴(11B)의 이면에 외부 전극(18)을 형성한다. 구체적으로는, 스크린 인쇄 등에 의해 개구부(33)에 땜납 등의 납재를 도포하여 융해시킴으로써 외부 전극(18)이 형성된다.
제7 공정: 도 17 참조
본 공정은 절연성 수지(13)를 다이싱함으로써 각 회로 장치로 분리하는 것에 있다.
본 공정에서는 각 회로 장치(10)의 경계선에 대응하는 부분의 절연성 수지(13)을 다이싱함으로써, 개별 회로 장치로 분리한다. 다이싱 라인(34)에 대응하는 부분의 도전박(30)은 이면으로부터의 도전박을 에칭하는 공정으로 제거되어 있다. 또한, 다이싱 라인(34)에 대응하는 부분의 제2 도전 패턴(14)도, 에칭에 의해 제거되어 있다. 따라서, 본 공정에서는, 다이싱을 행하는 블레이드는 절연성 수지(13)만을 절제하기 때문에, 블레이드의 마모를 최소한으로 억제할 수 있다.
이상의 공정으로 회로 장치(10)는 제조되며, 도 1 또는 도 2에 도시한 바와 같은 최종 형상을 얻을 수 있다.
본 발명의 특징은 절연성 수지(13)의 상면에 형성된 제2 도전 패턴(14)과 접속 수단(15)를 일괄해서 형성하는 것에 있다. 구체적으로는, 제2 도전 패턴(14) 및 접속 수단(15)은 일체화된 도금막이며, 전계 도금법 또는 무전계 도금법에 의해 형성된다. 따라서, 실드층(14)을 형성함에 따른 공정 수의 증가를 극력 억제할 수 있다.
또한, 본 발명의 특징은 레이저를 이용하여 절연성 수지(13)에 관통공(20)을 형성하는 것에 있다. 구체적으로는, 레이저의 출력을 조절함으로써, 절연성 수지(13)만을 제거하는 것이 가능하기 때문에, 레이저에 의한 제거를 절연성 수지(13)와 제1 도전 패턴(11)과의 계면에서 스톱시킬 수 있다.
또, 상기한 설명에서는 레이저를 이용함으로써 관통공(20)을 형성하였지만, 레이저 이외의 방법으로도 관통공(20)을 형성하는 것은 가능하다. 구체적으로는, 절연성 수지(13)를 몰딩하는 공정에서, 절연성 수지(13)의 상면에 접촉하는 금형에 관통공(20)의 형상으로 대응한 볼록부를 형성한다. 그리고, 볼록부의 선단부를 도전 패턴의 표면에 접촉시키면서 절연성 수지(13)에 의한 밀봉을 행함으로써, 이 볼록부의 형상에 대응한 형상의 관통공(20)을 형성할 수 있다.
또한, 상기한 설명에서는, 접속 수단(15)은 제2 도전 패턴(14)과 함께 도금법에 의해 형성되어 있었지만, 접속 수단(14)을 Ag 페이스트 등의 도전성 페이스트로 형성하는 것도 가능하다. 또한, 접속 수단(14) 및 제2 도전 패턴(14)을 양자 모두 도전성 페이스트로 형성하는 것도 가능하다.
본 발명에서는, 이하에 나타낸 바와 같은 효과를 발휘할 수 있다.
첫째, 전체를 밀봉하는 절연성 수지(13)의 상면에 제2 도전 패턴(14)을 형성하여, 제2 도전 패턴(14) 상에 제2 회로 소자(22)를 실장함으로써, 소자를 3차원으로 실장하는 것이 가능해진다. 또한, 회로 장치(10)는 절연성 수지(13)의 상면에서 전체가 지지되어 있으며, 실장 기판을 불요로 하여 형성되어 있으므로 박형·경량인 것으로 되어 있다.
둘째, 절연성 수지(13)의 상면에서, 제2 도전 패턴(14)이 형성되지 않은 부분에 실드층(14A)을 형성함으로써, 외부로부터의 노이즈가 장치 내부에 진입하는 것을 방지할 수 있다.
셋째, 제2 도전 패턴과 접속 수단(15)과는 일체된 도금막으로 형성되어 있기 때문에, 제2 도전 패턴 및 접속 수단을 일괄하여 형성하는 것이 가능해져서, 공정 수를 적게 할 수 있다.

Claims (14)

  1. 제1 회로 소자가 실장되는 제1 도전 패턴과,
    적어도 상기 제1 회로 소자 및 상기 제1 도전 패턴을 피복하는 절연성 수지와,
    상기 절연성 수지의 상면에 형성된 제2 도전 패턴과,
    상기 제1 도전 패턴의 표면이 부분적으로 노출되도록 형성한 관통공의 저면 및 측면에 형성되며 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 접속하는 접속 수단과,
    상기 제2 도전 패턴에 실장된 제2 회로 소자
    를 갖는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 제1 도전 패턴은 단층의 배선 구조를 가지며, 상기 제1 도전 패턴의 이면은 상기 절연성 수지로부터 노출되는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴은 구리 등의 금속으로 형성되는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 제2 도전 패턴과 상기 접속 수단은 일체로 동일한 재료로 형성되는 것을 특징으로 하는 회로 장치.
  5. 제1항에 있어서,
    상기 제2 도전 패턴과 상기 접속 수단은 도금막에 의해 형성되는 것을 특징으로 하는 회로 장치.
  6. 제1항에 있어서,
    상기 제2 회로 소자는 칩 저항 또는 칩 컨덴서인 것을 특징으로 하는 회로 장치
  7. 제1항에 있어서,
    상기 제2 도전 패턴을 형성하고 있지 않은 영역의 상기 절연성 수지의 상면에 실드층을 형성하는 것을 특징으로 하는 회로 장치.
  8. 제7항에 있어서,
    상기 실드층과 상기 제1 도전 패턴을 상기 접속 수단에 의해 전기적으로 접속하는 것을 특징으로 하는 회로 장치.
  9. 제1 회로 소자가 실장되는 제1 도전 패턴과, 적어도 상기 제1 회로 소자를 피복하는 절연성 수지와, 상기 절연성 수지의 상면에 형성된 제2 도전 패턴과, 상기 제1 도전 패턴과 상기 제2 도전 패턴을 전기적으로 접속하는 접속 수단과, 상기 제1 도전 패턴의 이면에 형성된 외부 전극을 갖는 제1 회로 장치와,
    상기 제1 회로 장치와 마찬가지의 구성을 갖는 제2 회로 장치를 포함하고,
    상기 제1 회로 장치가 갖는 외부 전극을 개재하여 상기 제2 회로 장치의 상부에 상기 제1 회로 장치를 스택 구조로 고착하는 것을 특징으로 하는 회로 모듈.
  10. 제9항에 있어서,
    상기 제1 회로 장치가 갖는 제2 도전 패턴에는 제2 회로 소자를 고착하는 것을 특징으로 하는 회로 모듈.
  11. 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴에 제1 회로 소자를 고착하는 공정과,
    적어도 상기 제1 회로 소자를 피복하도록 절연성 수지로 몰딩하는 공정과,
    상기 제1 도전 패턴이 노출되도록 상기 절연성 수지에 관통공을 형성하는 공정과,
    상기 절연성 수지의 표면에 제2 도전 패턴을 형성하며, 또한 상기 관통공의 측면 및 저면에 접속 수단을 형성하는 공정과,
    상기 제2 도전 패턴에 제2 회로 소자를 실장하는 공정과,
    상기 절연성 수지를 다이싱함으로써 각 회로 장치로 분리하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 관통공은 레이저를 이용하여 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 도전 패턴 및 상기 접속층은 도금법에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제11항에 있어서,
    도전박에 분리홈를 형성함으로써 단층의 상기 제1 도전 패턴을 형성하며, 상기 분리홈에도 충전되도록 상기 절연성 수지의 충전을 행하고, 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거함으로써 제1 도전 패턴을 각각 전기적으로 분리하는 것을 특징으로 하는 회로 장치의 제조 방법.
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