KR20000040531A - 아이 트리플 이 1394 직렬 버스 인터페이스를 위한 고속 피지컬칩 시스템 및 그의 데이타 송/수신 방법 - Google Patents

Abstract

아이 트리플 이(IEEE) 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템 및 그의 데이타 송/수신 방법이 개시된다. 이 시스템은, 링크 제어부와 X비트의 데이타를 인터페이스하는 인터페이스부와, 인터페이스부로부터 병렬로 입력되는 X비트의 데이타를 X/4비트씩 직렬로 변환하는 병/직렬 변환부와, 병/직렬 변환부로부터 직렬로 출력되는 데이타를 X/4비트씩 인코딩하는 인코딩부와, 인코딩부에서 인코딩된 데이타들을 서로 90°씩 위상차를 갖는 4개의 클럭 신호들에 응답하여 4개의 차동 신호로 변환하고, 변환된 차동 신호들을 합성하거나, 외부의 다른 피지컬 칩 시스템으로부터 직렬로 입력된 하나의 합성 차동 신호를 4개의 차동 신호들로 변환하고, 변환된 차동 신호들을 정상적인 데이타들로 변환하는 송/수신부와, 송/수신부에서 변환된 정상적인 4개의 데이타를 X/4비트씩 디코딩하는 디코딩부 및 디코딩부에서 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하여 인터페이스부로 출력하는 직/병렬 변환부를 구비하는 것을 특징으로 한다.

Description

아이 트리플 이 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템 및 그의 데이타 송/수신 방법

본 발명은 아이 트리플 이(IEEE) 1394 직렬 버스 인터페이스에 관한 것으로서, 특히 IEEE 1394 직렬 버스 인터페이스에서 고속으로 데이타를 송/수신할 수 있는 고속 피지컬(physical) 칩(chip) 시스템 및 그 시스템의 데이타 송/수신 방법에 관한 것이다.

IEEE 1394-1995 고 성능 직렬 버스 인터페이스(serial bus interface)는 애플(APPLE)社의 엔지니어들에 의해 개발되기 시작하여 국제 규격화되었으며, 그 효율성이 높아 최근 USB(Universal Serial Bus)와 함께 각광을 받기 시작한 새로운 직렬 버스이다. 왜냐하면, IEEE 1394 직렬 버스 인터페이스는 종래의 ISA(Industry Standard Application) 버스나 PCI(Personal Computer Interface) 버스, SCSI 버스등과 같은 병렬 데이타 전송 버스 시스템의 가장 큰 문제점인 위상차 데이타 오류를 극복할 수 있으며, 데이타 전송 능력이 종래의 병렬 버스 시스템을 능가하거나 더 커서 고속의 데이타 전송 능력을 갖고 있기 때문이다. 따라서, IEEE 1394 직렬 버스 인터페이스는 오디오 및 비디오 디바이스간의 인터페이스 뿐만 아니라 하드 디스크 드라이버(HDD), 모니터(monitor) 또는 프린터 인터페이스등 그 적용 범위가 더욱 다양해지고 있다. 이러한 IEEE 1394 직렬 버스 인터페이스는 후술되는 바와 같이, 링크 제어부(link controller)와 피지컬 칩 시스템으로 구성된다.

종래의 IEEE 1394 직렬 버스 인터페이스는 최대 전송 속도가 400Mbps이고 IEEE 1394의 업 그래이드된 P1394a는 최대 전송 속도가 3.2Gbps이지만, 현실적으로 물리적 소자의 환경에 따라 그 전송 속도는 약 800Mbps∼1Gbps 정도로 제한을 갖는다. 예를 들어, 400Mbps의 속도는 8비트 병렬 버스의 경우 약 50MHz 동작에 해당되어 이 보다 큰 데이타 용량을 갖는 경우에 적용이 불가능해지는 문제점이 있다. 특히, 개인용 컴퓨터에 사용되기 위해서는 전송 속도가 적어도 800Mbps 이상이 되어야 하지만 CMOS구조하에서는 기술적으로 안정된 피지컬 칩 시스템을 얻기 어렵다.

최근에 이와 같은 문제점을 극복하기 위해 광 섬유(optical fiber)를 이용하는 IEEE 1394b가 연구되고 있다. 그러나, IEEE 1394b는, 원거리 통신에는 적합할지라도, 개인용 컴퓨터와 같은 시스템에 적용되기에는 너무 번거롭다. 게다가, 일반적인 CMOS 실리콘 소자를 이용하여 1.6 ∼ 3.2Gbps의 동작 속도를 얻는 것이 불가능하기 때문에 갈륨 아세나이드(galum ashinaide)와 같은 고가의 고속 동작 소자를 요구하므로 비용이 상승되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, IEEE 1394 직렬 버스 인터페이스에서, 고속으로 데이타를 송/수신할 수 있는 고속 피지컬 칩 시스템을 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 고속 피지컬 칩 시스템에서 수행되는 데이타 송/수신 방법을 제공하는 데 있다.

도 1은 본 발명에 의한 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템의 블럭도이다.

도 2는 도 1에 도시된 시스템에서 수행되는 본 발명에 의한 데이타 송/수신 방법을 설명하기 위한 플로우차트이다.

도 3은 도 1에 도시된 시스템의 동작을 설명하기 위한 도면이다.

도 4는 도 3에 도시된 제1 또는 제2 클럭 복원부의 동작을 설명하기 위한 파형도들이다.

상기 과제를 이루기 위해, 포맷 변환하는 링크 제어부를 갖는 IEEE 1394 직렬 버스 인터페이스에서, 고속으로 데이타를 송/수신할 수 있는 본 발명에 의한 고속 피지컬 칩 시스템은, 상기 링크 제어부와 X비트의 데이타를 인터페이스하는 인터페이스부와, 상기 인터페이스부로부터 병렬로 입력되는 X비트의 데이타를 X/4비트씩 직렬로 변환하는 병/직렬 변환부와, 상기 병/직렬 변환부로부터 직렬로 출력되는 데이타를 X/4비트씩 인코딩하는 인코딩부와, 상기 인코딩부에서 인코딩된 데이타들을 서로 90°씩 위상차를 갖는 4개의 클럭 신호들에 응답하여 4개의 차동 신호로 변환하고, 변환된 차동 신호들을 합성하거나, 외부의 다른 피지컬 칩 시스템으로부터 직렬로 입력된 하나의 합성 차동 신호를 4개의 차동 신호들로 변환하고, 변환된 차동 신호들을 정상적인 데이타들로 변환하는 송/수신부와, 상기 송/수신부에서 변환된 정상적인 4개의 데이타를 X/4비트씩 디코딩하는 디코딩부 및 상기 디코딩부에서 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하여 상기 인터페이스부로 출력하는 직/병렬 변환부로 구성되는 것이 바람직하다.

상기 다른 과제를 이루기 위해, 포맷 변환하는 링크 제어부를 갖는 IEEE 1394 직렬 버스 인터페이스에 포함되는 고속 피지컬 칩 시스템에서 고속으로 데이타를 송/수신하는 본 발명에 의한 데이타 송/수신 방법은, 데이타를 송신할 것인가 수신할 것인가를 판단하는 단계와, 데이타를 송신할 것이면, 상기 링크 제어부로부터 병렬로 들어오는 X비트의 데이타를 X/4비트씩 직렬로 변환하는 단계와, 직렬로 변환된 데이타를 X/4비트씩 인코딩하는 단계와, 상기 인코딩된 데이타들을 90°씩 위상차를 갖는 서로 다른 제1 클럭 신호들을 이용하여 차동 신호들로 변환하고, 변환된 차동 신호들을 합성하여 송신하는 단계와, 데이타를 수신할 것이면, 수신된 데이타 즉, 합성된 차동 신호를 90°씩 위상차를 갖는 서로 다른 제2 클럭 신호들을 이용하여 차동 신호들로 분리하고, 분리된 차동 신호들을 정상적인 데이타들로 변환하는 단계와, 상기 정상적인 데이타들 각각을 X/4비트씩 디코딩하는 단계 및 상기 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하여 상기 링크 제어부로 보내는 단계로 이루어지는 것이 바람직하다.

이하, 본 발명에 의한 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템의 구성 및 동작과 그의 데이타 송/수신 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템의 블럭도로서, 인터페이스부(10), 병/직렬 변환부(12), 인코딩부(14), 송/수신부(16), 디코딩부(18), 직/병렬 변환부(20), 중개부(arbiter)(22) 및 클럭 발생부(24)로 구성된다.

도 2는 도 1에 도시된 시스템에서 수행되는 본 발명에 의한 데이타 송/수신 방법을 설명하기 위한 플로우차트로서, 데이타를 송신할 것인가 수신할 것인가를 판단하는 단계(제40 단계), 데이타를 송신하는 단계(제42 ∼ 제46 단계) 및 데이타를 수신하는 단계(제50 ∼ 제54 단계)로 이루어진다.

일반적으로, IEEE 1394 직렬 버스 인터페이스는 어플리케이션(application) 디바이스(device)들로부터 데이타를 입력하여 IEEE 1394-1995 직렬 버스 인터페이스 포맷에 맞도록 데이타의 포맷을 변경하는 링크 제어부 및 링크 제어부로부터 출력되는 데이타를 입력하여 필요한 신호 처리를 수행한 후, 차동 아날로그 신호로 IEEE 1394-1995 직렬 버스 인터페이스용 케이블에 신호를 실어주거나 수신하는 피지컬 칩 시스템으로 구성된다.

도 1에 도시된 피지컬 칩 시스템의 인터페이스부(10)는 링크 제어부(미도시)와 X비트의 데이타를 인터페이스하는 역할을 한다. 즉, 링크 제어부(미도시)로부터 버스를 통해 입력단자 IN1으로 입력된 X비트의 병렬 데이타를 병/직렬 변환부(12)로 인터페이스시키거나, 직/병렬 변환부(20)로부터 출력되는 X비트의 병렬 데이타를 출력단자 OUT1을 거쳐 버스를 통해 링크 제어부(미도시)로 인터페이싱하는 역할을 한다. 이 때, 인터페이스부(10)는 IEEE 1394-1995 직렬 버스 인터페이스에서 권고하는 Annex-J(피지컬 칩 시스템에 링크 제어부를 연결시키는 권장안) 권장안을 만족시키도록 구현되며, 피지컬 칩 시스템에 필요한 제어 신호들과 특정 레지스터 데이타를 저장하는 레지스터를 포함한다.

도 2를 참조하면, 데이타를 송신할 것인가 수신할 것인가를 판단한다(제40 단계). 만일, 데이타를 송신하고자 한다면, 병/직렬 변환부(12)는 인터페이스부(10)로부터 병렬로 입력되는 X비트의 데이타를 X/4비트씩 직렬로 변환하고, 변환된 데이타를 인코딩부(14)로 출력한다(제42 단계). 예를 들어, X=32인 경우, 병/직렬 변환부(12)는 32비트의 병렬 데이타를 8비트 단위씩 직렬 데이타로 변환하는 역할을 한다.

제42 단계후에, 인코딩부(14)는 병/직렬 변환부(12)로부터 직렬로 출력되는 데이타를 X/4비트씩 인코딩하고, 인코딩된 결과를 송/수신부(16)로 출력한다(제44 단계). 예를 들어, 인코딩부(14)는 직렬 데이타를 후술되는 바와 같이 IEEE 1394의 독특한 데이타 스트로브 코딩 방법에 의해 400㎒로 인코딩한다.

제44 단계후에, 송/수신부(16)는 인코딩부(14)에서 인코딩된 데이타들을 서로 90°씩 위상차를 갖고 클럭 발생부(24)로부터 발생되는 4개의 클럭 신호들에 응답하여 4개의 차동 신호들로 변환하고, 변환된 차동 신호들을 합성하여 출력단자 OUT2를 통해 다른 피지컬 칩 시스템의 수신부(미도시)로 송신한다(제46 단계). 이를 위해, 송/수신부(16)는 소정수개의 포트(port)들로 구성될 수 있으며, 송신 포트들에 존재하는 차동 증폭기에서 정확히 90°씩 위상이 서로 다른 클럭 신호들을 이용하여 4개의 위상차 0°, 90°, 180° 및 270°를 갖는 차동 신호들이 만들어지고, 4개의 차동 신호들이 합성된 하나의 차동 신호가 송신된다. 이 때, 합성된 하나의 신호는 360°의 단위 주기 사이클내에 4개의 정보들을 갖고 있으므로 위상차에 따른 데이타의 복원이 가능해진다.

이 때, 데이타가 다중화될 경우, 스트로브를 다중화하여야 하는가에 대해 살펴보면 다음과 같다. 4개의 스트로브를 갖는 경우, 4배나 많은 스트로브 회로를 장착하여야 하며, 4개의 차동 신호 성분 사이의 위상차를 정확히 일치시키는 것은 어렵다. 따라서, 0°의 위상을 갖는 데이타를 기준으로, 3개의 서로 다른 위상을 갖는 클럭 신호들을 복원해야 한다. 이에 대해 도면을 첨부하여 자세히 살펴본다.

도 3은 도 1에 도시된 시스템의 동작을 설명하기 위한 도면으로서, 제1 ∼ 제4 인코더들(60, 62, 64 및 66), 제1 및 제2 포트들(68 및 74), 제1 및 제2 클럭 복원부들(70 및 84), 제1 및 제2 위상 동기 루프(PLL:Phase Locked Loop)들(72 및 86), 제1 ∼ 제4 디코더들(76, 78, 80 및 82)로 구성된다.

만일, 도 3에 도시된 제1 ∼ 제4 인코더들(60, 62, 64 및 66) 및 제1 포트(port)(68)가 도 1에 도시된 인코딩부(14) 및 송/수신부(16)에 각각 해당하고, 제1 PLL(72) 및 제1 클럭 복원부(70)는 클럭 발생부(24)에 해당하고, 제2 포트(74) 및 제1 ∼ 제4 디코더들(76, 78, 80 및 82)은 다른 피지컬 칩 시스템(미도시)의 송/수신부(미도시) 및 디코딩부(미도시)에 각각 해당하고, 제2 클럭 복원부(84) 및 제2 PLL(86)은 다른 피지컬 칩 시스템의 클럭 발생부(미도시)에 해당한다고 가정하자. 이 때, X=32인 경우, 각 인코더(60, 62, 64 또는 66)는 입력단자 IN3, IN4, IN5 또는 IN6을 통해 8비트의 데이타를 병/직렬 변환부(12)로부터 입력하여 인코딩하고, 제1 포트(68)는 4개의 차동 증폭기들을 마련하며, 인코딩된 결과를 4개의 위상 클럭 신호들에 응답하여 차동 신호로 변환하고, 변환된 신호를 합성하여 제2 포트(74)로 전송한다. 즉, 합성된 신호(Data)와 0°의 위상을 갖는 스트로브(Strobe) 신호가 케이블을 통해 제2 포트(74)로 전송된다. 이 때, 제1 PLL(72)은 4개의 클럭 신호들을 생성하여 제1 포트(68)로 출력하기 위해, 자체적으로 수정 발진기(미도시)를 포함할 수 있다. 제1 포트(68)로부터 제2 포트(74)로 데이타를 송신할 때, 제1 PLL(72)은 동기시키지 않아야 한다. 왜냐하면, 위상차에 따른 문제점을 해소하기 위해, 에를 들어 125㎲마다 전체 네트워크를 동기시키기 때문이다.

한편, 데이타를 수신할 경우, 도 1에 도시된 송/수신부(16)는 입력단자 IN2를 통해 예를 들면 다른 피지컬 칩 시스템의 송/수신부(미도시)로부터 전송되는 신호를 수신하고, 수신된 신호를 디코딩부(18)로 전송한다(제50 단계). 예를 들어, 도 3에 도시된 제1 ∼ 제4 인코더들(60, 62, 64 및 66) 및 제1 포트(port)(68)가 다른 피지컬 칩 시스템의 인코딩부(미도시) 및 송/수신부(미도시)에 각각 해당하고, 제1 PLL(72) 및 제1 클럭 복원부(70)가 다른 피지컬 칩 시스템의 클럭 발생부(미도시)에 해당하고, 제2 포트(74) 및 제1 ∼ 제4 디코더들(76, 78, 80 및 82)이 송/수신부(16) 및 디코딩부(18)에 각각 해당하고, 제2 클럭 복원부(84) 및 제2 PLL(86)이 클럭 발생부(24)에 해당한다고 가정하자. 이 때, 제2 클럭 복원부(84)는 케이블을 통해 제2 포트(74)에 전달된 두 신호들(Data 및 Strobe)을 이용하여 클럭 신호를 복원하고, 복원된 클럭 신호를 제2 PLL(86)로 출력한다. 즉, 제2 클럭 복원부(84)는 도 4에 도시된 바와 같이 신호(Data)와 신호(Strobe)를 배타적 논리합하고, 배타적 논리합한 결과(Clock)를 제2 PLL(86)로 출력한다. 제2 PLL(86)은 배타적 논리합한 결과(Clock)를 입력하여 위상이 동기된 0°, 90°, 180° 및 270°의 위상차를 갖는 4개의 클럭 신호들을 만들어, 수신측의 클럭이 로킹되도록 한다. 이 때, 제2 포트(74)는 하나의 합성된 차동 신호를 제2 PLL(86)로부터 출력되는 4개의 클럭 신호들을 이용하여 4개의 차동 신호들로 분리하고, 분리된 차동 신호들을 4개의 정상 데이타들로 변환한 후에, 제1 ∼ 제4 디코더들(76, 78, 80 및 82)로 각각 출력한다.

제50 단계후에, 디코딩부(18)의 제1 ∼ 제4 디코더들(76, 78, 80 및 82) 각각은 송/수신부(16)인 제2 포트(74)를 통해 직렬로 수신한 데이타를 X/4비트씩 디코딩하고, 디코딩된 결과를 출력단자 OUT3, OUT4, OUT5 및 OUT6을 통해 직/병렬 변환부(20)로 출력한다(제52 단계). 제52 단계후에, 직/병렬 변환부(20)는 디코딩부(18)에서 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하고, 변환된 데이타를 인터페이스부(10)로 출력한다(제54 단계). 따라서, 인터페이스부(10)는 직/병렬 변환부(20)에서 변환된 병렬 데이타를 출력단자 OUT1을 통해 링크 제어부(미도시)로 인터페이싱한다.

여기서, 도 3에 도시된 장치는 데이타(Data)가 클럭 신호에 대하여 변하지 않을 때만 스트로브(Strobe) 신호가 변하도록 하여, 데이타의 클럭 신호에 따른 전송에서 자주 발생되는 위상차로 인한 데이타 재 검출시의 오류가 방지될 수 있도록 한다. 이 때, 중재부(22)는 버스의 점유권을 결정하고, 버스 리셋 트리(tree) ID(identification) 및 자기(self) ID를 수행하는 역할을 한다.

결국, 전술한 본 발명에 의한 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템 및 그 시스템의 데이타 송/수신 방법은 종래의 200㎒ 병렬 버스 동작과 같은 1.6Gbps의 동작 속도를 얻을 수 있다. 즉, 종래의 IEEE 1394 버젼의 최대 전달 속도인 400Mbps의 케이블간 송/수신 대역을 그대로 이용하여 종래의 전송 속도의 4배인 1.6Gbps로 데이타를 송/수신하기 위해, 본 발명에 의한 피지컬 칩 시스템은 데이타의 인코딩 및 디코딩 방법을 수정된 쿼드러쳐 진폭 변조(QAM) 방식으로 변경하고, 링크 제어부와 피지컬 칩 시스템간의 데이타를 32비트로 처리할 수 있기 때문에, 오디오/비디오 기기 인터페이스등 뿐만 아니라 개인용 컴퓨터와 같이 고속의 동작이 필요한 시스템들에서 데이타 전송 용도로 적용될 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템 및 그의 데이타 송/수신 방법은 종래의 하드웨어를 크게 변경시키지 않으면서 종래보다 전송 능력을 4배 정도 향상시킬 수 있는 효과가 있다.

Claims (2)

1. 포맷 변환하는 링크 제어부를 갖는 아이 트리플 이(IEEE) 1394 직렬 버스 인터페이스에서, 고속으로 데이타를 송/수신할 수 있는 고속 피지컬 칩 시스템에 있어서,

   상기 링크 제어부와 X비트의 데이타를 인터페이스하는 인터페이스부;

   상기 인터페이스부로부터 병렬로 입력되는 X비트의 데이타를 X/4비트씩 직렬로 변환하는 병/직렬 변환부;

   상기 병/직렬 변환부로부터 직렬로 출력되는 데이타를 X/4비트씩 인코딩하는 인코딩부;

   상기 인코딩부에서 인코딩된 데이타들을 서로 90°씩 위상차를 갖는 4개의 클럭 신호들에 응답하여 4개의 차동 신호로 변환하고, 변환된 차동 신호들을 합성하거나, 외부의 다른 피지컬 칩 시스템으로부터 직렬로 입력된 하나의 합성 차동 신호를 4개의 차동 신호들로 변환하고, 변환된 차동 신호들을 정상적인 데이타들로 변환하는 송/수신부;

   상기 송/수신부에서 변환된 정상적인 4개의 데이타를 X/4비트씩 디코딩하는 디코딩부; 및

   상기 디코딩부에서 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하여 상기 인터페이스부로 출력하는 직/병렬 변환부를 구비하는 것을 특징으로 하는 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템.
2. 포맷 변환하는 링크 제어부를 갖는 아이 트리플 이(IEEE) 1394 직렬 버스 인터페이스에 포함되는 고속 피지컬 칩 시스템에서 고속으로 데이타를 송/수신하는 방법에 있어서,

   데이타를 송신할 것인가 수신할 것인가를 판단하는 단계:

   데이타를 송신할 것이면, 상기 링크 제어부로부터 병렬로 들어오는 X비트의 데이타를 X/4비트씩 직렬로 변환하는 단계;

   직렬로 변환된 데이타를 X/4비트씩 인코딩하는 단계;

   상기 인코딩된 데이타들을 90°씩 위상차를 갖는 서로 다른 제1 클럭 신호들을 이용하여 차동 신호들로 변환하고, 변환된 차동 신호들을 합성하여 송신하는 단계;

   데이타를 수신할 것이면, 수신된 데이타 즉, 합성된 차동 신호를 90°씩 위상차를 갖는 서로 다른 제2 클럭 신호들을 이용하여 차동 신호들로 분리하고, 분리된 차동 신호들을 정상적인 데이타들로 변환하는 단계;

   상기 정상적인 데이타들 각각을 X/4비트씩 디코딩하는 단계; 및

   상기 디코딩되어 직렬로 입력되는 데이타를 X/4비트씩 병렬로 변환하여 상기 링크 제어부로 보내는 단계를 구비하는 것을 특징으로 하는 IEEE 1394 직렬 버스 인터페이스를 위한 고속 피지컬 칩 시스템의 데이타 송/수신 방법.