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JP2001024712A - 並列システムをデータ・ストローブ型の送受信器とインタフェース接続するための伝送システム、送信器、受信器、及びインタフェース装置 - Google Patents

並列システムをデータ・ストローブ型の送受信器とインタフェース接続するための伝送システム、送信器、受信器、及びインタフェース装置

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Publication number
JP2001024712A
JP2001024712A JP2000177208A JP2000177208A JP2001024712A JP 2001024712 A JP2001024712 A JP 2001024712A JP 2000177208 A JP2000177208 A JP 2000177208A JP 2000177208 A JP2000177208 A JP 2000177208A JP 2001024712 A JP2001024712 A JP 2001024712A
Authority
JP
Japan
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signal
bits
clock
data
internal clock
Prior art date
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Pending
Application number
JP2000177208A
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English (en)
Inventor
Vries Maarten De
デ フリース マールテン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2001024712A publication Critical patent/JP2001024712A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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Abstract

(57)【要約】 【課題】 インタフェース回路を構成する構成要素のク
ロック速度及び電力消費の低減を可能とするデータバス
とデータ・ストローブ型の送受信器との間のインタフェ
ースアーキテクチャを提供することを目的とする。 【解決手段】 本発明は、ＩＥＥＥ１３９４タイプのバ
スを、直列に又は並列ビットのパケットの形式でデータ
を発生又は受信するシステムへ接続するためのインタフ
ェースに関する。本発明は、入力データをデータ及びス
トローブ信号対へ変換する第１の回路と逆の変換を実現
するための第２の回路とを提供する。入力データストリ
ームは、偶数ビット及び奇数ビットを直列に別々に伝送
するために、内部クロックに対して半サイクルの位相差
を有する２つのシリアルストリームへ分割される。各シ
リアルストリームのレートは、受信された入力データの
２進レートの半分に対応する。従って、内部クロック速
度は、入力データを同期させるクロックに対して５０％
低減される。本発明は高速ディジタル通信、ディジタル
テレビジョン等に適用される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力データを、上
記入力データをビットの形式で直列に伝送するための第
１の（データ）信号と、２つの連続するビットに亘って
第１の信号が同じ値を維持する場合に変化する第２の
（ストローブ）信号とを含む信号対へ変換するインタフ
ェースを有する伝送システム、受信器、及び送信器に関
する。
【０００２】本発明はまた、データ・ストローブ型の一
対の入力信号に基づいて参照クロックが供給されるレー
トでデータを送信するための伝送システム及び送信器、
並びに、一対のデータ信号及びストローブ信号を受信す
るための受信器に関する。
【０００３】本発明は更に、入力データを一対のデータ
信号及びストローブ信号へ変換するためのインタフェー
ス装置、並びに、一対のデータ信号及びストローブ信号
を２ｎビットのパケットにフォーマットされた出力デー
タへ変換するためのインタフェース装置に関する。
【０００４】本発明は、高速ディジタル通信システム、
特に、ＩＥＥＥ１３９４タイプの通信プロトコルを用い
て電子機器を接続するために宅内ディジタルネットワー
ク（ＩＨＤＮ）において多数の用途がある。
【０００５】
【従来の技術】勧告ＩＥＥＥ１３９４は、直列の２進入
力データを「データ」信号及び「ストローブ」信号と称
される２つの別個のワイヤを通じて伝送される出力信号
へ変換する通信プロトコルを記載しており、この変換
は、各ワイヤにおける最大周波数が伝送されるべき２進
データの入力周波数の半分を超過しないよう、また、プ
ロトコルが伝送される２進データの参照クロック周波数
を回復する有効な手段を提供するよう行なわれる。
【０００６】勧告ＩＥＥＥ１３９４、バージョン１９９
５は、段落３．７．１及び図３乃至１８において、デー
タ伝送源を勧告に記載される通信プロトコル用の物理符
号化レイヤとして作用するデータ・ストローブ信号対と
直列にインタフェース接続する符号化回路と、データ・
ストローブ信号対に基づいて逆の動作、即ち直列にデー
タストリームを抽出することを実現するための復号化回
路とを記載している。
【０００７】
【発明が解決しようとする課題】本発明は、インタフェ
ース回路を構成する構成要素のクロック速度の低減、そ
れによりその電力消費の低減を可能とする（データ・ス
トローブ信号対を送信及び／又は受信するための）デー
タバスとデータ・ストローブ型の送受信器との間のイン
タフェースアーキテクチャを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このため、冒頭の段落に
記載されるような伝送システム、受信器、及び送信器に
おいて、上記インタフェースが、上記入力データの偶数
ビット及び奇数ビットを内部クロックの２つの所定の明
確な縁でアクティブである２つのシリアルストリームに
よって別々に伝送するためのシフト手段と、上記シリア
ルストリームによって伝送される上記偶数及び奇数の連
続するビットを比較し、その結果から上記第２の信号を
導出する比較手段と、入力データを回復し、その結果か
ら上記第１の信号を導出する上記比較手段と協働する時
間的リセット手段とを有することを特徴とする伝送シス
テム、受信器、及び送信器が提供される。
【０００９】入力データのストリームを半サイクルの位
相差を有する２つの別個の２進ストリームへ分割するこ
とにより、各２進ストリームのレートは伝送されるデー
タの全体のレートに対して５０％減少され、各ストリー
ム中で使用される様々な構成要素のクロック速度もまた
５０％減少され、構成要素の電力消費を減少させる。
【００１０】本発明の特に有利な実施例は、並列の入力
ストリーム、即ちデータパケットを含むストリーム、を
データ出力信号及びストローブ出力信号へ変換するよう
提供される。本発明は、クロックが供給されるレートで
受信される２ｎビットのパケットにフォーマットされる
パケットクロックと称されるデータを供給するデータプ
ロセッサタイプの処理装置によって入力データが供給さ
れる場合に特に興味深い。本実施例によれば、インタフ
ェースは、パケットクロックのｎ倍の周波数を有する内
部クロックでパケットクロックをリセットするクロック
同期回路を含む。インタフェースを構成する様々な構成
要素の動作速度を決定する内部クロック周波数は、この
ように新しいデータのパケットの到着を示すパケットク
ロック周波数よりもｎ倍だけ高い。勧告ＩＥＥＥ１３９
４の図３乃至１８を適用することによって並列データス
トリームをデータ及びストローブ信号対へ変換するため
に、並列ストリームを直列ストリームへ変換するための
補足的な変換段階が必要である。この段階は、新しいビ
ットの到着を示す内部クロック周波数が、パケットクロ
ック周波数よりも２×ｎ倍高いことを意味する。本発明
はこのように、データ・ストローブ型の送受信器と並列
データバスとの間のインタフェース回路全体で内部クロ
ック周波数が２の倍数で減少されることを可能とする。
【００１１】
【発明の実施の形態】本発明の上述及び他の面は、非制
限的な例により、以下説明される実施例を参照すること
により明らかとなろう。
【００１２】図１は、入力データＤ＿ＩＮを勧告ＩＥＥ
Ｅ１３９４に準拠するデータ及びストローブ型の信号対
ＤＡＴＡ＿ＴＸ及びＳＴＲＯＢＥ＿ＴＸの形式で供給さ
れる出力データへ変換するインタフェース１１を示す概
略図である。信号ＤＡＴＡ＿ＴＸは入力データをビット
の形式で直列に伝送することが意図され、信号ＳＴＲＯ
ＢＥ＿ＴＸはデータ信号が２つの連続するビットに亘っ
て同じ値を維持する場合に変化を生じさせるよう定義さ
れている。インタフェース１１は、入力データの偶数ビ
ット及び奇数ビットを内部クロックに対して半サイクル
の位相差で２つのシリアルストリーム１３及び１４中で
別々に伝送するためのシフト手段１２と、シリアルスト
リーム１３及び１４によって伝送される偶数及び奇数の
連続するビットを対毎に比較し、その結果から信号ＳＴ
ＲＯＢＥ＿ＴＸを導出する手段１５と、入力データを回
復し、その結果から信号ＤＡＴＡ＿ＴＸを導出するため
に比較手段１５の出力に配置される時間的リセット手段
１６を含む。
【００１３】入力データストリームは、入力データの偶
数ビット及び奇数ビットを直列に別個に伝送するために
半サイクルの位相差で２つのストリームへ分割され、各
シリアルストリームのレートは受信される入力データの
２進レートの半分に対応する。従って、手段１２，１５
及び１６へ供給する内部クロックの速度は入力データＤ
＿ＩＮを同期させるクロックに対して５０％減少され
る。
【００１４】図２を参照して、図１に示されるインタフ
ェース１１の１つの実施例を詳述し、この実施例では、
２ｎビットのパケットの形式で受信された入力データを
データ及びストローブ信号対へ変換する。この実施例
は、特に以下並列システムと称されるマイクロプロセッ
サタイプのデータ処理システムでＩＥＥＥ１３９４プロ
トコルに準拠し、２ｎの並列ビット、但し２ｎは一般的
には８の倍数、のパケットの形式でデータを受信し発生
するよう機能する通信装置をインタフェース接続する場
合に特に興味深い。本実施例は、比較的低いクロック周
波数で供給され、電力消費に関して経済的であり同等の
パフォーマンスに対する費用を低減させる構成要素の使
用を可能とする。本実施例は、ＦＰＧＡ（Field Progra
mmed GateArray）型のプログラマブル回路において特に
有利に使用されうる。
【００１５】本実施例によれば、並列システムからの８
ビットのパケットはパケットクロックと称されるクロッ
クＢ＿ＣＫが供給されるレートで受信され、シフト手段
２３に接続された出力Ｄ０乃至Ｄ７を有する８ビットレ
ジスタ２２の中に格納される。クロック同期回路２４
は、パケットクロックＢ＿ＣＫを、パケットクロックＢ
＿ＣＫのｎ倍（図２の実施例ではｎ＝４）の周波数を有
する内部クロックＣＫでリセットすることを可能とす
る。シフト手段２３は、直列に配置され、パケットクロ
ックＢ＿ＣＫの新しい周期毎に入力データのｎの偶数ビ
ット及びｎの奇数ビットが供給されるｎのシフトレジス
タの２つのカスケード回路によって構成される。
【００１６】図２の実施例では、各カスケード回路は、
４つの直列に配置された（所定のクロックの縁において
入力値を出力において再び複製する）Ｄフリップフロッ
プによって構成される。パケットクロックＢ＿ＣＫの各
新しい周期において、上方のカスケードのフリップフロ
ップにはＤ０、Ｄ２、Ｄ４、Ｄ６において得られる４つ
の偶数ビットが供給され、下方のカスケードのフリップ
フロップにはＤ１、Ｄ３、Ｄ５、Ｄ７において得られる
４つの奇数ビットが供給される。レジスタの各カスケー
ドは、偶数ビット及び奇数ビットを位相差のある２つの
ストリームで別個に伝送するために内部クロックＣＫの
所定の明確な縁においてアクティブである。
【００１７】比較手段２５は、フリップフロップの各カ
スケードによって伝送される連続する偶数ビット及び奇
数ビットを比較し、信号ＳＴＲＯＢＥ＿ＴＸを導出する
ためにシフト手段２３と協働する。比較手段２５は、排
他的論理和型の一対の比較器ＸＯＲ１及びＸＯＲ２と、
一対のインバータ２６及び２７と、Ｔフリップフロップ
として（即ち入力Ｊ及びＫが接続されて）構成されるＪ
Ｋ型の一対のフリップフロップとを含む。ＸＯＲ１は上
方カスケードの最後のレジスタＤＦＦ１の出力及び下方
カスケードの最後のレジスタＤＦＦ２の入力において得
られる偶数及び奇数の連続するビットを比較し、対称的
に、ＸＯＲ２は上方カスケードの最後のレジスタＤＦＦ
１の入力及び下方カスケードの最後のレジスタＤＦＦ２
の出力において得られる偶数及び奇数の連続するビット
を比較する。一対のインバータは２６及び２７は、比較
器ＸＯＲ１及びＸＯＲ２の出力における信号を反転させ
る。ＪＫ型の一対のフリップフロップのうち、一方のフ
リップフロップ（ＪＫＦ２）はインバータ２６を介して
比較器ＸＯＲ１の出力に接続され、内部クロックの立下
り縁において切り替わり、他方のフリップフロップ（Ｊ
ＫＲ２）はインバータ２７を介して比較器ＸＯＲ２の出
力に接続され、立上り縁において切り替わる。
【００１８】時間的リセット手段２８はまた、入力デー
タを回復し、そこから信号ＤＡＴＡ＿ＴＸを導出する。
時間的リセット手段２８は、比較器ＸＯＲ１及びＸＯＲ
２の出力に接続され、排他的論理和型の比較器ＸＯＲ４
の入力に接続される一対のＴフリップフロップＪＫＦ１
を含み、結果ＤＡＴＡ＿ＴＸを供給する。
【００１９】パケットクロックＢ＿ＣＫの各立上り縁に
おいて、レジスタ内に格納された８ビットは、クロック
同期回路２４の信号（ＳＥＬ）が生じたときに８Ｄフリ
ップフロップの入力へ渡されるよう出力Ｄ０乃至Ｄ７に
おいて使用可能である。上方カスケードのフリップフロ
ップは、偶数ビットを受信し、パケットクロックＢ＿Ｃ
Ｋの周波数の４倍の周波数を有する内部クロックの立上
り縁においてアクティブとされ、一方、下方カスケード
は、奇数ビットを受信し、立下り縁においてアクティブ
である。内部クロックＣＫの次の立下り縁の前に、比較
器ＸＯＲ１は奇数ビット列の最後のレジスタ（ＤＦＦ
２）の入力におけるビットＮと偶数ビット列の最後のレ
ジスタ（ＤＦＦ１）の出力におけるビットＮ−１とを比
較する。
【００２０】ビットＮとＮ−１が異なれば、入力信号が
変化されたことを意味する。比較器ＸＯＲ１の出力信号
は１となり、これはＪＫＦ１をトリガし、従って比較器
ＸＯＲ４の出力の変化によってトリガされる出力信号Ｄ
ＡＴＡ＿ＴＸの変化をトリガする。フリップフロップＪ
ＫＦ２は、その入力に配置されたインバータ２６によっ
てその出力において同じ値を維持し、これにより信号Ｓ
ＴＲＯＢＥ＿ＴＸは変化されないままとなる。一方、ビ
ットＮとＮ−１が全く同じであれば、フリップフロップ
ＪＫＦは、ＪＫＦ２の出力が切り替わるときに信号ＤＡ
ＴＡ＿ＴＸの値が変化されないままであるようその出力
値を維持し、これにより信号ＳＴＲＯＢＥ＿ＴＸに対し
て変化を生じさせる。内部クロックＣＫの立下り縁の
後、レジスタＤＦＦ２の出力においてビットＮが使用可
能であり、ここでは、次の立上り縁中に比較器ＸＯＲ４
及びＸＯＲ３の出力において信号ＤＡＴＡ＿ＴＸ及びＳ
ＴＲＯＢＥ＿ＴＸの値を更新するよう、比較器ＸＯＲ２
がビットＮとビットＮ＋１（常にＤＦＦ１の入力にあ
る）を比較することを可能とする。
【００２１】図２の装置で使用される様々な信号は、図
３のタイミング図に表わされる。図中、レジスタ２２の
入力における８ビットバスのデータを表わす信号Ｄ＿Ｉ
Ｎ（０．．．７）と、パケットクロックの信号を表わす
信号Ｂ＿ＣＫと、Ｄフリップフロップの入力におけるビ
ットの選択信号を表わす信号ＳＥＬと、レジスタ２２の
出力におけるデータＤ０乃至Ｄ７を表わす信号Ｑ＿ＩＮ
（０．．．７）と、内部クロック信号を表わす信号ＣＫ
と、信号ＤＡＴＡ＿ＴＸと、信号ＳＴＲＯＢＥ＿ＴＸ
と、が示されている。
【００２２】図３中、８ビットレジスタ２２の入力にお
いて並列バスによって供給される８ビットの２つの最初
のグループ（０ｘ８０，０ｘ７Ｆ）が示されている。勧
告ＩＥＥＥ１３９４に準拠して、信号ＤＡＴＡ＿ＴＸ及
びＳＴＲＯＢＥ＿ＴＸは同じ時点で変化することはな
く、内部クロック信号ＣＫは信号ＤＡＴＡ＿ＴＸとＳＴ
ＲＯＢＥ＿ＴＸとの排他的論理和演算によって獲得され
る。
【００２３】図４は、データ・ストローブ型の入力信号
対ＤＡＴＡ＿ＲＸ及びＳＴＲＯＢＥ＿ＲＸを、２ｎビッ
トのパケットにフォーマットされた出力データＤ０乃至
Ｄ２ｎへ変換するための本発明によるインタフェース装
置を示す概略ブロック図である。図示される実施例で
は、２ｎ＝８である。インタフェースは、比較器４２
と、クロック発生回路４３と、シフト手段４４とを含
む。比較器４２は、信号ＤＡＴＡ＿ＲＸと信号ＳＴＲＯ
ＢＥ＿ＲＸとを比較し、出力において内部クロック信号
ＣＫを獲得し、信号ＤＡＴＡ＿ＲＸの２進周波数を導出
することを可能とする。クロック発生回路４３は、内部
クロックの１／ｎ＝０．２５倍である周波数で参照クロ
ックＢ＿ＣＫ即ちパケットクロックを発生するため内部
クロックＣＫが供給される。
【００２４】シフト手段４４は、内部クロックＣＫの各
新しい周期に、信号ＤＡＴＡ＿ＲＸの新しい偶数ビット
及び新しい奇数ビットを受信するために、４つの直列配
置されたシフトレジスタの２つのカスケードを含み、各
カスケードは、内部クロックＣＫに対して半サイクルの
位相差を有する２つの直列ストリームで偶数ビット及び
奇数ビットを別個に伝送し（即ち明確な縁においてアク
ティブであり）、出力において、パケットクロックＢ＿
ＣＫによって決められる出力周波数で８ビットレジスタ
４６に対して８ビットのパケットを供給するために、内
部クロックＣＫの明確な所定の縁においてアクティブで
ある。
【００２５】図５は、本発明の用途の第１の例を示す図
である。これは、通信規格ＩＥＥＥ１３９４を用いるケ
ーブルを光ファイバ伝送装置へ接続するための長距離中
継器を実現するために用いられる。ＩＥＥＥ１３９４ケ
ーブルを通じて伝送されるデータ信号及びストローブ信
号は、ＩＥＥＥ１３９４規格に準拠する対線ＴＰＡ及び
ＴＰＢを介してポート５１によって受信される。信号Ｄ
ＡＴＡ＿ＲＸ及びＳＴＲＯＢＥ＿ＲＸは続いて、例えば
図４に示されるタイプのインタフェース装置５２を用い
て８ビットのストリームへ変換される。８ビットのスト
リームは、装置５２から受信される８の並列ビットのパ
ケットを、システムクロックを回復するために光ファイ
バの他端に配置される受信器を有効とする１０ビットの
パケットによって置換するための符号化器５３（例えば
タイプ８Ｂ／１０Ｂ又は４Ｂ／５Ｂ）によって符号化さ
れる。１０ビットのパケットは続いて適当な送受信器５
６によって光ファイバ５５を通じて送信されるよう直列
とされる（５４）。逆の方向では、光ファイバからのデ
ータトラフィックは復号化８Ｂ／１０Ｂ（５８）される
前に直列でなくされ（５７）、例えば図２に示されるタ
イプのインタフェース装置５９を用いてＩＥＥＥ１３９
４ケーブルを通じて送信される信号対ＤＡＴＡ＿ＴＸ及
びＳＴＲＯＢＥ＿ＴＸへ変換される。
【００２６】図６は、ＩＥＥＥ１３９４バスの物理レイ
ヤと中央データ処理装置ＣＰＵとの間にインタフェース
を形成するために本発明を用いる第２の例を示す図であ
る。インタフェースは、各構成要素のクロック周波数が
Ｎ／２（但しＮはＩＥＥＥ１３９４バスを通じて伝送さ
れるデータの２進レートであり、概して１００、２０
０、又は４００メガビット／秒である）を超過しないプ
ログラマブル回路内に低コストで形成されうる。データ
及びストローブ信号は、勧告ＩＥＥＥ１３９４に準拠す
る特定のポート６１を介して受信される。図６の例で
は、回路は一つのポートのみを含むが、用途による要件
に応じて複数のポートを有しうる。インタフェース回路
は、信号対ＤＡＴＡ＿ＲＸ及びＳＴＲＯＢＥ＿ＲＸを、
特に信号ＤＡＴＡ＿ＲＸ及びＳＴＲＯＢＥ＿ＲＸを受信
する制御手段６５によって制御されるデータ処理装置Ｃ
ＰＵのインタフェース６４へ並列バス６３を介して伝送
される８ビットのパケットにフォーマットされたデータ
ストリームへ変換するための、図４に示されるタイプの
装置６２を含む。インタフェース回路はまた、８ビット
のパケットへフォーマットされた並列データストリーム
をＩＥＥＥ１３９４ポート６１への信号対ＤＡＴＡ＿Ｔ
Ｘ及びＳＴＲＯＢＥ＿ＴＸへ変換するための図２に示さ
れるタイプのインタフェース装置６７を含む。
【００２７】図７は、本発明による伝送システムを示す
概略図である。伝送システムは、送信器７１と、受信器
７２と、例えば光ファイバ接続、より対線接続又は他の
ケーブル媒体を用いた伝送路７３とを含む。送信器又は
受信器は、例えばマイクロプロセッサタイプの処理シス
テムといった並列システムとＩＥＥＥ１３９４バスとを
インタフェース接続するための図２及び４に示されるタ
イプ又は図６に示されるタイプのインタフェース装置を
含みうる。送信器と受信器との間が光接続である場合、
システムはＩＥＥＥ１３９４ケーブルによって接続され
る送信器及び受信器によって構成されうる。この場合、
伝送路７３は２つのＩＥＥＥ１３９４ケーブルによって
構成され、１つのケーブルは送信器７１に接続され、他
のケーブルは受信器７２に接続され、図５に示されるタ
イプの２つの中継器によって各ＩＥＥＥ１３９４ケーブ
ルへ光接続を介して相互接続されている。
【図面の簡単な説明】
【図１】入力データを一対のデータ及びストローブ信号
へ変換するための本発明によるインタフェース装置の一
例を示す図である。
【図２】図１に示されるインタフェース装置の一実施例
を示す図である。
【図３】図２の装置において用いられる様々な信号を示
す図である。
【図４】一対のデータ及びストローブ信号を２ｎビット
のパケットにフォーマットされたデータへ変換するため
の本発明によるインタフェース装置の一例を表わすブロ
ック図である。
【図５】本発明の用途の第１の例を示す図である。
【図６】本発明の用途の第２の例を示す図である。
【図７】送信器及び受信器を含む本発明によるシステム
の一実施例を示す図である。
【符号の説明】 １１ インタフェース １２ シフト手段 １３，１４ シリアルストリーム １５ 比較手段 １６ 時間的リセット手段 ２２ ８ビットレジスタ ２３ シフト手段 ２４ クロック同期回路 ２５ 比較手段 ２６，２７ インバータ ２８ 時間的リセット手段 ４２ 比較器 ４３ クロック発生回路 ４４ シフト手段 ５１ ポート ５２ インタフェース装置 ５３ 符号化器 ５５ 光ファイバ ５６ 送受信器 ５８ 復号化器 ５９ インタフェース装置 ６１ ポート ６２ インタフェース装置 ６３ 並列バス ６４ インタフェース ６５ 制御手段 ６７ インタフェース装置 ７１ 送信器 ７２ 受信器 ７３ 伝送路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 入力データを、 上記入力データをビットの形式で直列に伝送するための
    第１の（データ）信号と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対へ変換するインタフェースを有する受信器であ
    って、 上記インタフェースは、 上記入力データの偶数ビット及び奇数ビットを内部クロ
    ックの２つの所定の明確な縁でアクティブである２つの
    シリアルストリームによって別々に伝送するためのシフ
    ト手段と、 上記シリアルストリームによって伝送される上記偶数及
    び奇数の連続するビットを比較し、その結果から上記第
    ２の信号を導出する比較手段と、 入力データを回復し、その結果から上記第１の信号を導
    出する上記比較手段と協働する時間的リセット手段とを
    有することを特徴とする受信器。
  2. 【請求項２】 上記入力データは、クロックによって供
    給されるレートで受信される２ｎビットのパケットクロ
    ックと称されるパケットにフォーマットされ、 上記インタフェースは、上記パケットクロックを、パケ
    ットクロックのｎ倍の周波数を有する内部クロックでリ
    セットするクロック同期回路を有することを特徴とす
    る、請求項１記載の受信器。
  3. 【請求項３】 ２進データを直列に伝送するための第１
    の（データ）信号と、２つの連続するビットに亘って第
    １の信号が同じ値を維持する場合に変化する第２の（ス
    トローブ）信号とを含む信号対を受信するための受信器
    であって、 上記第１の信号及び第２の信号を２ｎビットのパケット
    にフォーマットされた出力データへ変換するためのイン
    タフェースを含み、上記インタフェースは、 上記第１の信号及び第２の信号を比較し、出力において
    内部クロック信号を獲得する比較器と、 内部クロックの１／ｎ倍である周波数でパケットクロッ
    クと称される参照クロックを発生するために上記内部ク
    ロックによって供給されるクロック発生回路と、 内部クロックの２つの明確な縁でアクティブである２つ
    のシリアルストリーム内で偶数ビット及び奇数ビットを
    別々に伝送し、パケットクロックの新しい周期毎に２ｎ
    ビットの上記パケットを供給するために上記第１の信号
    を受信するためのシフト手段とを有する含むことを特徴
    とする受信器。
  4. 【請求項４】 入力データを、 上記入力データをビットの形式で直列に伝送するための
    第１の（データ）信号と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対へ変換するインタフェースを有する送信器であ
    って、 上記インタフェースは、 上記入力データの偶数ビット及び奇数ビットを内部クロ
    ックの２つの所定の明確な縁でアクティブである２つの
    シリアルストリームによって別々に伝送するためのシフ
    ト手段と、 上記シリアルストリームによって伝送される上記偶数及
    び奇数の連続するビットを比較し、その結果から上記第
    ２の信号を導出する比較手段と、 入力データを回復し、その結果から上記第１の信号を導
    出する上記比較手段と協働する時間的リセット手段とを
    有することを特徴とする送信器。
  5. 【請求項５】 ビットを直列に内部クロックによって供
    給されるレートで伝送するための第１の（データ）信号
    と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対に基づいて参照クロックによって供給されるレ
    ートでデータを送信するための送信器であって、 上記第１の信号及び第２の信号を２ｎビットのパケット
    にフォーマットされた出力データへ変換するためのイン
    タフェースを含み、上記インタフェースは、 上記第１の信号と第２の信号とを比較し、出力において
    内部クロック信号を獲得する比較器と、 内部クロックの１／ｎ倍である周波数で参照クロックを
    発生するために上記内部クロックによって供給されるク
    ロック発生回路と、 内部クロックの２つの明確な縁でアクティブである２つ
    のシリアルストリーム内で偶数ビット及び奇数ビットを
    別々に伝送し、参照クロックの新しい周期毎に２ｎビッ
    トの上記パケットを供給するために上記第１の信号を受
    信するためのシフト手段とを有することを特徴とする送
    信器。
  6. 【請求項６】 入力データを、 上記入力データをビットの形式で直列に伝送するための
    第１の（データ）信号と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対へ変換するインタフェース装置であって、 上記入力データの偶数ビット及び奇数ビットを内部クロ
    ックの２つの所定の明確な縁でアクティブである２つの
    シリアルストリームによって別々に伝送するためのシフ
    ト手段と、 上記シリアルストリームによって伝送される上記偶数及
    び奇数の連続するビットを比較し、その結果から上記第
    ２の信号を導出する比較手段と、 入力データを回復し、その結果から上記第１の信号を導
    出する上記比較手段と協働する時間的リセット手段とを
    有することを特徴とするインタフェース装置。
  7. 【請求項７】 ビットを直列に内部クロックによって供
    給されるレートで伝送するための第１の（データ）信号
    と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対を２ｎビットのパケットにフォーマットされる
    出力データへ変換するインタフェース装置であって、 上記第１の信号及び第２の信号を比較し、出力において
    内部クロック信号を獲得する比較器と、 内部クロックの１／ｎ倍である周波数で参照クロックを
    発生するために上記内部クロックによって供給されるク
    ロック発生回路と、 内部クロックの２つの明確な縁でアクティブである２つ
    のシリアルストリーム内で偶数ビット及び奇数ビットを
    別々に伝送し、参照クロックの新しい周期毎に２ｎビッ
    トの上記パケットを供給するために上記第１の信号を受
    信するためのシフト手段とを有することを特徴とするイ
    ンタフェース装置。
  8. 【請求項８】 入力データを、 上記入力データをビットの形式で直列に伝送するための
    第１の（データ）信号と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対へ変換するインタフェースを有する伝送システ
    ムであって、 上記インタフェースは、 上記入力データの偶数ビット及び奇数ビットを内部クロ
    ックの２つの所定の明確な縁でアクティブである２つの
    シリアルストリームによって別々に伝送するためのシフ
    ト手段と、 上記シリアルストリームによって伝送される上記偶数及
    び奇数の連続するビットを比較し、その結果から上記第
    ２の信号を導出する比較手段と、 入力データを回復し、その結果から上記第１の信号を導
    出する上記比較手段と協働する時間的リセット手段とを
    有することを特徴とする伝送システム。
  9. 【請求項９】 ビットを直列に内部クロックによって供
    給されるレートで伝送するための第１の（データ）信号
    と、 ２つの連続するビットに亘って第１の信号が同じ値を維
    持する場合に変化する第２の（ストローブ）信号とを含
    む信号対に基づいて参照クロックによって供給されるレ
    ートでデータを送信するための伝送システムであって、 上記第１の信号及び第２の信号を２ｎビットのパケット
    にフォーマットされた出力データへ変換するためのイン
    タフェースを含み、上記インタフェースは、 上記第１の信号及び第２の信号を比較し、出力において
    内部クロック信号を獲得する比較器と、 内部クロックの１／ｎ倍である周波数で参照クロックを
    発生するために上記内部クロックによって供給されるク
    ロック発生回路と、 内部クロックの２つの明確な縁でアクティブである２つ
    のシリアルストリーム内で偶数ビット及び奇数ビットを
    別々に伝送し、参照クロックの新しい周期毎に２ｎビッ
    トの上記パケットを供給するために上記第１の信号を受
    信するためのシフト手段とを有することを特徴とする伝
    送システム。
JP2000177208A 1999-06-15 2000-06-13 並列システムをデータ・ストローブ型の送受信器とインタフェース接続するための伝送システム、送信器、受信器、及びインタフェース装置 Pending JP2001024712A (ja)

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