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KR19990088351A - 반도체장치 - Google Patents

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KR19990088351A
KR19990088351A KR1019990017726A KR19990017726A KR19990088351A KR 19990088351 A KR19990088351 A KR 19990088351A KR 1019990017726 A KR1019990017726 A KR 1019990017726A KR 19990017726 A KR19990017726 A KR 19990017726A KR 19990088351 A KR19990088351 A KR 19990088351A
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KR
South Korea
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diffusion layer
concentration diffusion
high concentration
type
type high
Prior art date
Application number
KR1019990017726A
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English (en)
Inventor
우치코바도시타카
사카가미마사히코
야마모토아키히로
Original Assignee
모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
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Publication date
Application filed by 모리 가즈히로, 마츠시다 덴시 고교 가부시키가이샤 filed Critical 모리 가즈히로
Publication of KR19990088351A publication Critical patent/KR19990088351A/ko

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

본 발명은 입력 패드와 전기적으로 접속되는 고농도 확산층의 면적을 크게 하는 일 없이 서지 전류를 흡수하는 능력을 향상시키는 반도체 장치에 관한 것으로, 기준전압 Vss에 접속된 p형 반도체 기판(10)에는 소정의 간격을 두고 제 1의 n형 고농도 확산층(21) 및 제 2의 n형 고농도 확산층(22)이 형성되고, 제 1의 n형 고농도 확산층(21)의 바로 아래 영역에는 제 1의 n형 저농도 확산층(31)이 형성되어 있는 것과 아울러, 제 2의 n형 고농도 확산층(22)의 바로 아래 영역에는 제 2의 n형 저농도 확산층(32)이 형성되어 있다. 제 1의 금속층(51) 및 고저항 도전층(60)은 입력 패드(INP)와 제 1의 n형 고농도 확산층(21)을 접속하고, 제 2의 금속층 (52)은 기준전압 Vss를 공급하는 기준전압 패드(VSP)와 제 2의 n형 고농도 확산층 (52)을 접속하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 내부회로를 서지 전압으로부터 보호하는 보호회로로서 사용되는 반도체 장치에 관한 것이다.
종래부터 내부회로를 구성하는, 예를 들면 MOS 트랜지스터의 게이트를 보호하기 위해 내부회로에 접속되는 입력회로 또는 입출력회로에는 저항, 다이오드 또는 트랜지스터 등으로 이루어지는 보호회로가 설치되어 있다.
이하 종래의 보호회로의 일례에 대하여 도 7을 참조하여 설명하기로 한다.
도 7에 도시된 바와 같이 p형 반도체 기판(1)에는 서로 간격을 두고 지면에 대하여 수직방향으로 연장되는 제 1의 n형 고농도 확산층(2) 및 제 2의 n형 고농도 확산층(3)이 형성되어 있다. 제 1 및 제 2의 n형 고농도 확산층(2, 3)은 필드 산화막(4)에 의해 분리되어 있는 것과 아울러, 제 1 및 제 2의 n형 고농도 확산층(2, 3) 상에는 층간 절연막(5)이 형성되어 있고, 이 층간 절연막(5) 상에는 제 1의 n형 고농도 확산층(2)과 평행으로 연장되는 제 1 금속층(6) 및 제 2의 n형 고농도 확산층(3)과 평행하게 연장되는 제 2 금속층(7)이 형성되어 있다. 제 1 금속층(6)은 입력회로 또는 입출력회로로 신호를 입력하는 입력 패드(INP)에 접속되어 있는 것과 아울러, 컨택트를 통하여 제 1의 n형 고농도 확산층(2)과 접속되어 있다. 또 제 2 금속층(7)의 양단부는 기준전압 Vss를 공급하는 기준전압 패드(VSP)에 접속되어 있는 것과 아울러, 제 2 금속층(7)의 중앙부는 제 2의 n형 고농도 확산층(3)과 접속되어 있다.
이하 종래의 보호회로의 동작에 대하여 설명하기로 한다.
양(+)의 서지 전압이 입력 패드(INP)로부터 보호회로에 인가된 경우에는 제 1 금속층(6)을 통하여 입력 패드(INP)에 접속되어 있는 제 1의 n형 고농도 확산층 (2)과 반도체 기판(1)의 PN 접합이 브레이크 다운되므로 정공이 p형 반도체 기판 (1)에 유입된다. p형 반도체 기판(1)에 정공이 유입되면 p형 반도체 기판(1)에서의 제 1의 n형 고농도 확산층(2) 근방 영역의 전위가 국소적으로 상승되기 때문에 기생 바이폴러 트랜지스터(QP)가 작동하여 바이폴러 전류가 입력 패드(INP)와 기준전압 패드(VSP) 사이에 흐르므로 서지 전류를 기준전압 패드(VSP)로 흘릴 수 있다.
한편 음(-)의 서지 전압이 입력 패드(INP)로부터 보호회로에 인가된 경우에는 p형 반도체 기판(1)과 제 1의 n형 고농도 확산층(2)이 순(順)바이어스가 되기 때문에, 다이오드의 순방향 전류가 기준전압 패드(VSP)와 입력 패드(INP) 사이에 흐르므로 서지 전류를 입력 패드(INP)로 흘릴 수 있다.
이상의 동작 원리에 의해 보호회로는 서지 전압을 신속하게 흡수하여 내부회로에 고전압이 인가되는 사태를 회피하므로 반도체 장치의 내부 소자가 파괴되는 것을 방지할 수 있다.
그런데 제 1의 n형 고농도 확산층(2)에서의 제 1 금속층(6)과의 접속부의 바로 아래 영역은 저임피던스이기 때문에 입력 패드(INP)에 양의 서지 전압이 인가된 경우에는 브레이크 다운 전류가 제 1의 n형 고농도 확산층(2)에서의 제 1 금속층 (6)과의 접속부의 바로 아래 영역에 집중된다. 이로 인하여 제 1의 n형 고농도 확산층(2)과 p형 반도체 기판(1) 사이의 PN 접합이 파괴되거나 제 1의 n형 고농도 확산층(2) 자체가 파괴될 우려가 있다.
또 제 1의 n형 고농도 확산층(2)과 제 1 금속층(6)의 접속부로부터 p형 반도체 기판(1)까지의 전류 경로를 고려하면, 제 1 금속층(6)과 제 1의 n형 고농도 확산층(2)의 접속면에 대하여 수직인 방향(상하방향)의 전류 경로의 거리는 접속면에 대하여 평행한 방향(좌우방향)의 전류 경로의 거리에 비하여 작으므로 브레이크 다운 전류는 제 1 금속층(6)과 제 1의 n형 고농도 확산층(2)의 접속면에 수직인 방향으로 많이 흐르는 한편, 접속면에 평행한 방향으로는 흐르기 어렵다. 이런 이유로 기생 바이폴러 트랜지스터(QP)는 서지 전류를 확실하게 흡수할 수 없다.
따라서 보호회로가 서지 전류를 흡수하는 능력을 향상시키기 위해서는 제 1의 n형 고농도 확산층(2)의 면적을 크게 할 필요가 있지만, 제 1의 n형 고농도 확산층(2)의 면적이 커지면 입력용량 또는 입출력용량이 증대되므로 입력신호 또는 출력신호의 지연시간이 길어져서 회로의 동작 속도가 늦어진다는 문제점이 있다.
상기 사항을 감안하여 본 발명은 입력 패드와 전기적으로 접속되는 고농도 확산층의 면적을 크게 하는 일 없이 서지 전류를 흡수하는 능력을 향상시키는 것을 목적으로 한다.
도 1은 제 1 실시예에 관한 반도체 장치의 단면도
도 2는 제 1 실시예에 관한 반도체 장치에 의해 실현되는 보호회로의 등가회로도
도 3은 제 2 실시예에 관한 반도체 장치의 단면도로서, 도 4의 Ⅲ-Ⅲ선의 단면도
도 4는 제 2 실시예에 관한 반도체 장치의 평면도
도 5는 제 3 실시예에 관한 반도체 장치의 단면도로서, 도 6의 Ⅴ-Ⅴ선의 단면도
도 6은 제 3 실시예에 관한 반도체 장치의 평면도
도 7은 종래의 반도체 장치의 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10 : P형 반도체 기판 21 : 제 1의 n형 고농도 확산층
21a : 비대향부 22 : 제 2의 n형 고농도 확산층
23 : 제 3의 n형 고농도 확산층 24 : 제 4의 n형 고농도 확산층
31 : 제 1의 n형 저농도 확산층 32 : 제 2의 n형 저농도 확산층
33 : 제 3의 n형 저농도 확산층 34 : 제 4의 n형 저농도 확산층
40 : 필드 산화막 41 : 제 1 층간 절연막
42 : 제 2 층간 절연막 51 : 제 1 금속층
52 : 제 2 금속층 53 : 제 3 금속층
54 : 제 4 금속층 55 : 제 5 금속층
60 : 고저항 도전층 71 : 제 1 컨택트
71a : 비대향부 컨택트 72 : 제 2 컨택트
73 : 제 3 컨택트 81 : 제 1 금속배선
82 : 제 2 금속배선 91 : p형 고농도 확산층
INP : 입력 패드 VSP : 기준 패드
QP : 기생 바이폴러 트랜지스터 QP1 : 제 1의 기생 바이폴러 트랜지스터
QP2 : 제 2의 기생 바이폴러 트랜지스터
상기 목적을 달성하기 위해 본 발명에 관한 반도체 장치는 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1의 고농도 확산층과, 반도체 기판에 제 1의 고농도 확산층과 간격을 두어 형성되고, 기준 전압이 인가되는 제 2 도전형의 제 2의 고농도 확산층과, 입력회로 또는 입출력회로에 입력신호를 입력하기 위한 입력 패드와 제 1의 고농도 확산층을 전기적으로 접속하는 도전층과, 반도체 기판에서의 제 1의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 1의 저농도 확산층을 구비한다. 여기에서 말하는 입력 패드란 입력신호를 입력하거나 출력신호를 출력하기 위한 입출력 패드도 포함된다.
본 발명의 반도체 장치에 의하면, 반도체 기판에서의 제 1의 고농도 확산층의 바로 아래 영역에 제 2 도전형의 제 1의 저농도 확산층이 형성되어 있기 때문에, 반도체 기판의 주면(主面)에 대하여 수직인 방향(상하방향)의 전류 경로의 임피던스가 증대된다.
본 발명의 반도체 장치는 반도체 기판에서의 제 2의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 2의 저농도 확산층을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체 장치는 반도체 기판에서의 제 1의 고농도 확산층에 대하여 제 2의 고농도 확산층의 반대측 영역에 형성되고, 기준 전압이 인가되는 제 2 도전형의 제 3의 고농도 확산층과, 반도체 기판에서의 제 3의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 3의 저농도 확산층을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체 장치는 입력 패드와 상기 제 1의 고농도 확산층 사이에서 도전층과 직렬로 접속되도록 형성되고, 도전층보다도 높은 저항값을 갖는 고저항 도전층을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체 장치에서, 제 1의 고농도 확산층은 제 2의 고농도 확산층과 대향하는 영역으로부터 바깥쪽으로 연장되는 비대향부를 갖고, 도전층과 비대향부는 전기적으로 접속되어 있는 것이 바람직하다.
본 발명의 반도체 장치는 반도체 기판에서의 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준 전압이 인가되는 제 1 도전형의 고농도 확산층을 추가로 구비하는 것이 바람직하다.
본 발명의 반도체 장치는 반도체 기판에서의 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준 전압보다도 높은 전압이 인가되는 제 2 도전형의 불순물 확산층을 추가로 구비하는 것이 바람직하다.
상술한 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 실시예 )
( 제 1 실시예 )
이하 본 발명의 제 1 실시예에 관한 반도체 장치에 대하여 도 1을 참조하여 설명하기로 한다.
도 1은 제 1 실시예에 관한 반도체 장치의 단면구조를 도시하고 있고, 도 1에 도시된 바와 같이 기준 전압 Vss에 접속된 p형 반도체 기판(10)에는 소정의 간격을 두고 지면에 대하여 수직방향으로 연장되는 제 1의 n형 고농도 확산층(21) 및 제 2의 n형 고농도 확산층(22)이 형성되어 있다. p형 반도체 기판(10), 제 1의 n형 고농도 확산층(21) 및 제 2의 n형 고농도 확산층(22)에 의해 기생 바이폴러 트랜지스터(QP)가 구성되어 있고, p형 반도체 기판(10)이 베이스:B에 상당하고, 제 1의 n형 고농도 확산층(21)은 컬렉터:C에 상당하며, 제 2의 n형 고농도 확산층(22)은 이미터:E에 상당한다. 또 제 1 및 제 2의 n형 고농도 확산층(21, 22)은 예를 들면 주입 에너지:20keV, 도즈량:5×1015㎠의 주입 조건으로 형성할 수 있다.
제 1 실시예의 특징으로서, 제 1의 n형 고농도 확산층(21)의 바로 아래 영역에는 제 1의 n형 고농도 확산층(21)과 평행하게 연장되고 또 제 1의 n형 고농도 확산층(21)보다도 폭이 약간 좁은 제 1의 n형 저농도 확산층(31)이 형성되어 있는 것과 아울러, 제 2의 n형 고농도 확산층(22)의 바로 아래 영역에는 제 2의 n형 고농도 확산층(22)과 평행하게 연장되고 또 제 2의 n형 고농도 확산층(22)보다도 폭이 약간 좁은 제 2의 n형 저농도 확산층(32)이 형성되어 있다. 제 1 및 제 2의 n형 저농도 확산층(31, 32)의 깊이는, 예를 들면 1.5∼1.75㎛이고, 제 1의 n형 저농도 확산층(31)과 제 2의 n형 저농도 확산층(32)의 간격은, 예를 들면 0.5∼1.0㎛이다. 또 제 1 및 제 2의 n형 저농도 확산층(31, 32)은, 예를 들면 주입 에너지:700keV, 도즈량:1×1013㎠의 주입 조건으로 형성할 수 있다.
제 1 및 제 2의 n형 고농도 확산층(21, 22)은 필드 산화막(40)에 의해 서로 분리되어 있으면서 다른 소자로부터도 분리되어 있다. 또 제 1 및 제 2의 n형 고농도 확산층(21, 22) 상에는 제 1 층간 절연막(41) 및 제 2 층간 절연막(42)이 차례로 형성되어 있다.
제 2 층간 절연막(42) 상에는 제 1의 n형 고농도 확산층(21)과 평행하게 연장되는 제 1 금속층(51) 및 제 2의 n형 고농도 확산층(22)과 평행하게 연장되는 제 2 금속층(52)이 형성되어 있다. 제 1 금속층(51)의 양단부는 입력회로 또는 입출력회로에 입력신호를 출력하는 입력 패드(INP)에 접속되어 있는 것과 아울러, 제 1 금속층(51)의 중앙부는 제 1 층간 절연막(41) 상에 제 1 금속층(51)과 평행하게 연장되도록 형성된 고저항 도전층(60)을 통하여 제 1의 n형 고농도 확산층(21)과 접속되어 있다. 제 2 금속층(52)의 양단부는 기준전압 Vss를 공급하는 기준전압 패드 (VSP)에 접속되어 있는 것과 아울러, 제 2 금속층(52)의 중앙부는 제 2의 n형 고농도 확산층(22)과 접속되어 있다. 이 경우, 고저항 도전층(60)의 저항값은 제 1 및 제 2 금속층(51, 52)의 저항값보다도 약간 높게 설정되어 있다.
제 1 실시예에 의하면 p형 반도체 기판(10)에서의 고저항 도전층(60)과 제 1의 n형 고농도 확산층(21)의 접속부의 바로 아래 영역에 제 1의 n형 저농도 확산층 (31)이 형성되어 있기 때문에, 고저항 도전층(60)과 제 1의 n형 고농도 확산층(21)의 접속면에 대하여 수직인 방향(상하방향)의 전류 경로의 임피던스가 증대된다.
이런 이유로 입력 패드(INP)에 양의 서지 전압이 인가된 경우에 발생되는 브레이크 다운 전류가 제 1의 n형 고농도 확산층(21)에서의 고저항 도전층(60)과의 접속부의 바로 아래 영역에 국소적으로 집중되지 않게 되므로, 즉 제 1의 n형 고농도 확산층(21)을 흐르는 브레이크 다운 전류의 전류 밀도가 작아 지게 되므로 제 1의 n형 고농도 확산층(21) 바로 아래의 영역과 p형 반도체 기판(10) 사이의 PN 접합의 파괴 및 제 1의 n형 고농도 확산층(21) 자체의 파괴를 방지할 수 있다.
또 브레이크 다운 전류는 제 1의 n형 고농도 확산층(21)의 내부에서의 고저항 도전층(60)과 제 1의 n형 고농도 확산층(21)의 접속면에 대하여 평행한 방향(좌우방향)의 전류 경로에, 종래에 비하여 많이 흐르게 되기 때문에 기생 바이폴러 트랜지스터(QP)를 흐르는 바이폴러 전류가 증가되므로 보호회로의 서지 전류를 흡수하는 능력이 향상되어 반도체 장치의 서지 내압이 향상된다.
제 1 실시예에 의하면 p형 반도체 기판(10)에서의 제 2 금속층(52)과 제 2의 n형 고농도 확산층(22)의 접속부의 바로 아래 영역에 제 1의 n형 저농도 확산층 (31)과 대향하도록 제 2의 n형 저농도 확산층(32)이 형성되어 있기 때문에, 제 1의 n형 고농도 확산층(21) 및 제 1의 n형 저농도 확산층(31)과 제 2의 n형 고농도 확산층(22) 및 제 2의 n형 저농도 확산층(32)의 대향 면적이 커져서 기생 바이폴러 트랜지스터(QP)의 전류 능력이 커지므로 이 보호회로의 서지 전류를 흡수하는 능력이 더욱 더 향상된다.
제 1 실시예에 의하면 제 1 금속층(51)과 제 1의 n형 고농도 확산층(21) 사이에 고저항 도전층(60)이 설치되어 있기 때문에 도 2에 도시된 등가회로에서 알 수 있는 바와 같이, 입력 패드(INP)와 기생 바이폴러 트랜지스터(QP)의 컬렉터 (C) 사이에 고저항 도전층(60)의 저항성분이 직렬로 삽입된 것이 되므로 보호회로에 유입되는 서지 전류를 억제할 수 있다. 이런 이유로 제 1의 n형 고농도 확산층 (21)의 바로 아래 영역과 p형 반도체 기판(10) 사이의 PN 접합의 파괴 및 제 1의 n형 고농도 확산층(21) 자체의 파괴를 더욱 확실하게 방지할 수 있다.
( 제 2 실시예 )
이하 본 발명의 제 2 실시예에 관한 보호회로에 대하여 도 3 및 도 4를 참조하여 설명하겠지만, 제 2 실시예에서는 제 1 실시예와 동일한 부재에 대해서는 동일한 부호를 붙임으로써 설명을 생략하기로 한다.
도 3은 제 2 실시예에 관한 반도체 장치의 단면구조를 도시하고, 도 4는 제 2 실시예에 관한 반도체 장치의 평면구조를 도시하며, 도 3은 도 4에서의 Ⅲ-Ⅲ선의 단면도이다.
도 3에 도시된 바와 같이 기준전압 Vss에 접속된 p형 반도체 기판(10)에는 제 1의 n형 고농도 확산층(21)이 형성되어 있는 것과 아울러, 제 1의 n형 고농도 확산층(21)의 양측에 제 2의 n형 고농도 확산층(22) 및 제 3의 n형 고농도 확산층 (23)이 형성되어 있다. 제 2 층간 절연막(42) 상에는 제 1 금속층(51), 제 2 금속층 (52) 및 제 3 금속층(53)이 형성되어 있다. 제 1 금속층(51)의 양단부는 입력회로 또는 입출력회로에 입력신호를 출력하는 입력 패드(INP)에 접속되어 있는 것과 아울러, 중앙부는 고저항 도전층(60)을 통하여 제 1의 n형 고농도 확산층(21)과 접속되어 있고, 제 2 금속층(52)의 양단부는 기준전압 Vss를 공급하는 기준전압 패드 (VSP)에 접속되어 있는 것과 아울러, 중앙부는 제 2의 n형 고농도 확산층(22)과 접속되어 있고, 제 3 금속층(53)의 양단부는 기준전압 Vss를 공급하는 기준전압 패드 (VSP)에 접속되어 있는 것과 아울러, 중앙부는 제 3의 n형 고농도 확산층(23)과 접속되어 있다.
제 2 실시예에 의하면 p형 반도체 기판(10)과 제 1의 n형 고농도 확산층(21) 및 제 1의 n형 저농도 확산층(31)으로 이루어지는 제 1 다이오드의 양측에, p형 반도체 기판(10)과, 제 2의 n형 고농도 확산층(22) 및 제 2의 n형 저농도 확산층(32)으로 이루어지는 제 2 다이오드 및 p형 반도체 기판(10)과, 제 3의 n형 고농도 확산층(23) 및 제 3의 n형 저농도 확산층(33)으로 이루어지는 제 3 다이오드가 형성된다. 이런 이유로 p형 반도체 기판(10)과, 제 1의 n형 고농도 확산층(21) 및 제 1의 n형 저농도 확산층(31)과, 제 2의 n형 고농도 확산층(22) 및 제 2의 n형 저농도 확산층(32)에 의해 제 1의 기생 바이폴러 트랜지스터(QP1)가 구성되는 것과 아울러, p형 반도체 기판(10)과, 제 1의 n형 고농도 확산층(21) 및 제 1의 n형 저농도 확산층(31)과, 제 3의 n형 고농도 확산층(23) 및 제 3의 n형 저농도 확산층(33)에 의해 제 2의 기생 바이폴러 트랜지스터(QP2)가 구성되므로, 입력 패드(INP)에 양의 서지 전압이 인가된 경우에 제 1 및 제 2의 기생 바이폴러 트랜지스터(QP1, QP2)가 작동하여 바이폴러 전류가 입력 패드(INP)와 그 양측의 기준전압 패드(VSP) 사이에 흐르기 때문에 서지 전류를 양측의 기준전압 패드(VSP)로 흘릴 수 있다. 이런 이유로 보호회로의 서지 전류를 흡수하는 능력이 배증되므로 반도체 장치의 서지 내압이 크게 향상된다.
그런데 보호회로의 입력 용량은 입력 패드(INP)에 접속되는 다이오드, 즉 p형 반도체 기판(10)과, 제 1의 n형 고농도 확산층(21) 및 제 1의 n형 저농도 확산층(31)으로 이루어지는 제 1 다이오드의 PN 접합의 접합 용량에 따라 결정된다. 이런 이유로 제 1 다이오드의 양측에 상기 제 2 다이오드 및 제 3 다이오드를 설치해도 입력 용량이 증가되지 않으므로 회로의 동작 속도가 저하될 우려는 없다.
도 4에 도시된 바와 같이 제 1의 n형 고농도 확산층(21)은 제 2의 n형 고농도 확산층(22) 및 제 3의 n형 고농도 확산층(23)보다도 양단측으로 연장되어 제 2 및 제 3의 n형 고농도 확산층(22, 23)과 대향하지 않는 비대향부(21a)를 갖는 것과 아울러, 제 1의 n형 저농도 확산층(31)은 제 2의 n형 저농도 확산층(32) 및 제 3의 n형 저농도 확산층(23)보다도 양단측으로 연장되어 제 2 및 제 3의 n형 저농도 확산층(32, 33)과 대향하지 않는 비대향부(31a)를 갖는다. 또 제 1의 n형 고농도 확산층(21)과 고저항 도전층(60)(제 1 금속층(51))을 접속하는 제 1 컨택트(71)는 제 1의 n형 고농도 확산층(21)의 비대향부(21a)에도 형성된다.
또 도 4에서 71a는 제 1의 n형 고농도 확산층(21)의 비대향부(21a)에 형성되어 있는 비대향부 컨택트를 나타내고, 72는 제 2의 n형 고농도 확산층(22)과 제 2의 금속층(52)을 접속하는 제 2 컨택트를 나타내며, 73은 제 3의 n형 고농도 확산층(23)과 제 3 금속층(53)을 접속하는 제 3 컨택트를 나타낸다.
이상 설명한 바와 같이 비대향부 컨택트(71a)의 측방에는 제 2의 n형 고농도 확산층(22) 및 제 3의 n형 고농도 확산층(23)이 존재하지 않는다. 이런 이유로 비대향부 컨택트(71a)와 제 1의 n형 고농도 확산층(21)의 접속부로부터 제 2 또는 제 3의 n형 고농도 확산층(22, 23)까지의 거리(제 1 및 제 2 기생 바이폴러 트랜지스터(QP1, QP2)의 베이스의 길이에 상당함)는 제 1의 n형 고농도 확산층(21)의 중앙부에 위치하는 제 1 컨택트(71)와 제 1의 n형 고농도 확산층(21)의 접속부로부터 제 2 또는 제 3의 n형 고농도 확산층(22, 23)까지의 거리보다도 길어진다. 따라서 비대향부 컨택트(71a)를 경유하는 전류 경로의 임피던스는 중앙부에 위치하는 제 1 컨택트(71)를 경유하는 전류 경로의 임피던스보다도 커지므로 비대향부 컨택트 (71a)를 경유하는 전류 경로를 흐르는 전류량은 억제된다.
그런데 제 1의 n형 고농도 확산층(21)의 단부에 형성되어 있는 제 1 컨택트 (71)로부터 제 2 또는 제 3의 n형 고농도 확산층(22, 23)의 단부에 흐르는 전류의 경로는 제 1, 제 2 및 제 3의 n형 고농도 확산층(21, 22, 23)의 바깥쪽 영역에까지 확산된다. 이런 이유로 제 1의 n형 고농도 확산층(21)의 길이가 제 2 및 제 3의 n형 고농도 확산층(22, 23)의 길이와 같은 경우에는 제 1의 n형 고농도 확산층(21)의 단부에 형성되어 있는 제 1 컨택트(71)로부터 제 2 또는 제 3의 n형 고농도 확산층(22, 23)의 단부에 흐르는 전류량은 제 1의 n형 고농도 확산층(21)의 중앙부에 형성되어 있는 제 1 컨택트(71)로부터 제 2 또는 제 3의 n형 고농도 확산층(22, 23)의 중앙부에 흐르는 전류량에 비하여 전류 경로가 제 1, 제 2 및 제 3의 n형 고농도 확산층(21, 22, 23)의 바깥쪽 영역에까지 확산되어 있는 분량만큼 많아지므로, 제 1의 n형 고농도 확산층(21)의 단부에 형성되어 있는 제 1 컨택트(71)를 경유하는 전류 경로에 전류 집중이 발생된다.
그런데 앞에서 설명한 바와 같이 제 2 실시예에 의하면 비대향부 컨택트 (71a)를 경유하는 전류 경로의 임피던스가 중앙부에 위치하는 제 1 컨택트(71)를 경유하는 전류 경로의 임피던스보다도 크게 되어 비대향부 컨택트(71a)를 경유하는 전류 경로를 흐르는 전류량이 억제되므로 비대향부 컨택트(71a)를 경유하는 전류 경로에서의 전류 집중이 완화된다. 이런 이유로 국소적인 전류 집중이 회피되므로 제 1 컨택트(71) 및 제 1의 n형 고농도 확산층(21)의 파괴가 방지되어 보호회로의 서지 내압이 향상된다.
또 제 2 실시예에서는 제 1의 n형 고농도 확산층(21)의 양측에 제 2 및 제 3의 n형 고농도 확산층(22, 23)을 설치하여 제 1 다이오드의 양측에 제 2 및 제 3 다이오드가 형성되도록 하였지만, 입력신호 패드(INP)에 접속되는 n형 고농도 확산층과 기준전압 패드(VSP)에 접속되는 n형 고농도 확산층을 번갈아 배치해도 된다. 이와 같이 하면 입력신호 패드(INP)에 접속되는 n형 고농도 확산층의 양측에 기생 바이폴러 트랜지스터가 형성되므로 서지 전류를 흡수하는 능력을 확실하게 향상시킬 수 있다.
( 제 3 실시예 )
이하 본 발명의 제 3 실시예에 관한 보호회로에 대하여 도 5 및 도 6을 참조하여 설명하겠지만, 제 3 실시예에서는 제 1 또는 제 2 실시예와 동일한 부재에 대해서는 동일한 부호를 붙임으로써 설명을 생략하기로 한다.
도 5는 제 3 실시예에 관한 반도체 장치의 단면구조를 도시하고, 도 6은 제 2 실시예에 관한 반도체 장치의 평면구조를 도시하며, 도 5는 도 6에서의 Ⅴ-Ⅴ선의 단면도이다.
도 5에 도시된 바와 같이 제 2 실시예와 마찬가지로 기준전압 Vss에 접속된 p형 반도체 기판(10)에는 제 1의 n형 고농도 확산층(21)이 형성되어 있는 것과 아울러, 제 1의 n형 고농도 확산층(21)의 양측에는 제 2의 n형 고농도 확산층(22) 및 제 3의 n형 고농도 확산층(23)이 형성되어 있다. 또 제 1 금속층(51)의 양단부는 입력 패드(INP)에 접속되어 있는 것과 아울러, 중앙부는 고저항 도전층(60)을 통하여 제 1의 n형 고농도 확산층(21)과 접속되어 있고, 제 2 금속층(52)의 양단부는 기준전압 패드(VSP)에 접속되어 있는 것과 아울러, 중앙부는 제 2의 n형 고농도 확산층(22)과 접속되어 있고, 제 3 금속층(53)의 양단부는 기준전압 패드(VSP)에 접속되어 있는 것과 아울러, 중앙부는 제 3의 n형 고농도 확산층(23)과 접속되어 있다. 또 제 1 금속층(51)과 입력 패드(INP)는 제 1 금속배선(81)에 의해 접속되어 있는 것과 아울러, 제 3 금속층(53)과 기준전압 패드(VSP)는 제 2 금속배선(82)에 의해 접속되어 있다. 또 제 2 금속층(52)과 기준전압 패드(VSP)는 제 2 금속배선(82)에 의해 접속되어 있지만 도시는 생략되어 있다.
제 3 실시예의 특징으로서 p형 반도체 기판(10)에는 제 1, 제 2 및 제 3의 n형 고농도 확산층(21, 22, 23)을 둘러싸도록 사각형틀형상의 p형 고농도 확산층 (91)이 형성되어 있는 것과 아울러, 이 p형 고농도 확산층(91)의 상측에는 제 4 금속층(54)이 형성되어 있고, 이 제 4 금속층(54)은 제 2 금속배선(82)을 통하여 기준전압 패드(VSP)에 접속되어 있다.
또 p형 고농도 확산층(91)의 바깥쪽에는 사각형틀형상의 제 4의 n형 고농도 확산층(24)이 형성되어 있는 것과 아울러, 이 제 4의 n형 고농도 확산층(24)의 상측에는 제 5 금속층(55)이 형성되어 있고, 이 제 5 금속층(55)은 제 4의 n형 고농도 확산층(24)과, 기준전압 Vss보다도 높은 전압, 예를 들면 전원전압 Vdd가 인가되는 고전위 패드(VDP)를 전기적으로 접속하고 있다.
그런데 입력회로 또는 입출력회로로부터 입력 패드(INP)에 기준전압 Vss보다도 낮은 전압이 인가된 경우에는 제 1의 n형 고농도 확산층(21) 또는 제 1의 n형 저농도 확산층(31)으로부터 p형 반도체 기판(10)으로 전자가 유입된다. p형 반도체 기판(10)에 전자가 유입되면 p형 반도체 기판(10)의 전위가 변동될 우려가 있는 것과 아울러, p형 반도체 기판(10)에 유입된 전자가 p형 반도체 기판(10)에 형성되어 있는 다른 반도체 소자에까지 확산되어 이 다른 반도체 소자의 오동작을 일으킬 우려가 있다.
그러나 제 3 실시예에서는 제 1, 제 2 및 제 3의 n형 고농도 확산층(21, 22, 23)을 둘러싸도록 형성되어 기준전압 패드(VSP)에 접속된 p형 고농도 확산층(91)이 설치되어 있기 때문에, p형 반도체 기판(10)에 유입된 전자는 p형 고농도 확산층 (91)을 통하여 기준전압 패드(VSP)에 유출되므로 입력 패드(INP)에 기준전압 Vss보다도 낮은 전압이 인가된 경우에도 p형 반도체 기판(10)의 전위 변동을 방지할 수 있다.
또 제 3 실시예에서는 p형 고농도 확산층(91)의 바깥쪽에 기준전압 Vss보다도 높은 전압이 인가되는 고전위 패드(VDP)에 접속된 제 4의 n형 고농도 확산층 (24) 및 제 4의 n형 저농도 확산층(34)이 설치되어 있기 때문에, p형 반도체 기판 (10)에 유입된 전자는 제 4의 n형 고농도 확산층(24) 또는 제 4의 n형 저농도 확산층(34) 근방에 형성되는 공핍층을 통과하여 제 4의 n형 고농도 확산층(24) 또는 제 4의 n형 저농도 확산층(34)으로 끌어들인 후, 고전위 패드(VDP)에 유출되므로 입력 패드(INP)에 기준전압 Vss보다도 낮은 전압이 인가된 경우에도 다른 반도체 소자가 오동작을 일으키는 사태를 방지할 수 있다. 이 경우, 제 1의 n형 저농도 확산층 (31)으로부터 p형 반도체 기판(10)에 유입된 전자를 제 4의 n형 저농도 확산층(34)에 확실하게 끌어들이기 위해서는 제 4의 n형 저농도 확산층(34)은 제 1의 n형 저농도 확산층(31)과 같은 정도 이상의 깊이를 갖는 것이 바람직하다.
또 제 3 실시예에서는 p형 고농도 확산층(91)의 바깥쪽에 제 4의 n형 고농도 확산층(24) 및 제 4의 n형 저농도 확산층(34)을 설치하였지만, 그 대신 제 4의 n형 고농도 확산층(24) 또는 제 4의 n형 저농도 확산층(34)만을 설치해도 된다. 이 경우에도 제 4의 n형 고농도 확산층(24) 또는 제 4의 n형 저농도 확산층(34)은 제 1의 n형 저농도 확산층(31)과 같은 정도 이상의 깊이를 갖는 것이 바람직하다.
또 p형 고농도 확산층(91)과, 제 4의 n형 고농도 확산층(24) 및 제 4의 n형 저농도 확산층(34)은 각각 서로 독립되어 각 기능을 발휘할 수 있으므로 어느 한쪽만이 설치되어 있어도 된다.
또 제 1 실시예∼제 3 실시예에서는 제 1의 n형 고농도 확산층(21)과 제 1 금속층(51) 사이에 고저항 도전층(60)을 설치하였지만, 고저항 도전층(60)을 설치하는 위치는 특별히 한정되지 않고, 입력 패드(INP)와 제 1의 n형 고농도 확산층 (21) 사이에서 제 1 금속층(51)과 직렬로 접속되어 있으면 된다. 또 이 고저항 도전층(60)을 설치하는 일 없이 제 1의 n형 고농도 확산층(21)과 제 1 금속층(51)을 직접 접속해도 된다.
또 제 1 실시예∼제 3 실시예에서는 p형 반도체 기판(10)에 제 1의 n형 고농도 확산층(21) 및 제 2의 n형 고농도 확산층(22)(또는 제 3의 n형 고농도 확산층 (23)) 및 제 1의 n형 저농도 확산층(31) 및 제 2의 n형 저농도 확산층(32)(또는 제 3의 n형 저농도 확산층(23))을 설치하였지만, 그 대신에 n형 반도체 기판에 제 1의 p형 고농도 확산층 및 제 2의 p형 고농도 확산층(또는 제 3의 p형 고농도 확산층) 및 제 1의 p형 저농도 확산층 및 제 2의 p형 저농도 확산층(또는 제 3의 p형 저농도 확산층)을 설치해도 된다.
본 발명의 반도체 장치에 의하면 반도체 기판의 주면에 대하여 수직인 방향의 전류 경로의 임피던스가 증대되기 때문에 입력 패드에 양의 서지 전압이 인가된 경우에 발생하는 브레이크 다운 전류는 제 1의 고농도 확산층의 바로 아래 영역에 국소적으로 집중되지 않게 되므로, 즉 제 1의 고농도 확산층을 바로 아래 방향으로 흐르는 브레이크 다운 전류의 전류 밀도가 작아지므로 제 1의 고농도 확산층과 반도체 기판 사이의 PN 접합의 파괴 및 제 1의 고농도 확산층 자체의 파괴를 방지할 수 있다.
또 브레이크 다운 전류는 제 1의 고농도 확산층의 내부에서의 반도체 기판의 주면과 평행한 방향의 전류 경로에 종래에 비하여 많이 흐르기 때문에, 반도체 기판, 제 1의 고농도 확산층 및 제 2의 고농도 확산층에 의해 형성되는 기생 바이폴러 트랜지스터를 흐르는 바이폴러 전류가 증가되므로 서지 전류를 흡수하는 능력이 향상되어 반도체 장치의 서지 내압이 향상된다.
본 발명의 반도체 장치가 제 2의 고농도 확산층의 바로 아래 영역에 제 2 도전형의 제 2의 저농도 확산층을 구비하면, 제 1의 고농도 확산층 및 제 1의 저농도 확산층과, 제 2의 고농도 확산층 및 제 2의 저농도 확산층의 대향면적이 커지기 때문에 기생 바이폴러 트랜지스터의 형성이 용이하게 되므로 바이폴러 전류가 증가되고, 이에 따라 서지 전류를 흡수하는 능력이 더욱 향상된다.
본 발명의 반도체 장치가 제 1의 고농도 확산층에 대하여 제 2의 고농도 확산층의 반대측 영역에 형성되고, 기준 전압이 인가되는 제 2 도전형의 제 3의 고농도 확산층과, 제 3의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 3의 저농도 확산층을 구비하면 반도체 기판과, 제 1의 고농도 확산층 및 제 1의 저농도 확산층과, 제 2의 고농도 확산층 및 제 2의 저농도 확산층에 의해 제 1의 기생 바이폴러 트랜지스터가 구성되는 것과 아울러, 반도체 기판과, 제 1의 고농도 확산층 및 제 1의 저농도 확산층과, 제 3의 고농도 확산층 및 제 3의 저농도 확산층에 의해 제 2의 기생 바이폴러 트랜지스터가 구성되기 때문에 입력 패드에 양의 서지 전압이 인가된 경우, 제 1 및 제 2의 기생 바이폴러 트랜지스터가 작동하여 바이폴러 전류가 제 1의 고농도 확산층 및 제 1의 저농도 확산층으로부터 양측으로 흐른다. 이런 이유로 서지 전류를 흡수하는 능력이 배증되므로 반도체 장치의 서지 내압이 크게 향상된다.
본 발명의 반도체 장치가 입력 패드와 제 1의 고농도 확산층 사이에서 도전층과 직렬로 접속되어 도전층보다도 높은 저항값을 갖는 고저항 도전층을 구비하면, 입력 패드와 기생 바이폴러 트랜지스터의 컬렉터 사이에 저항성분이 직렬로 삽입된 것이 되기 때문에 보호회로에 유입되는 서지 전류를 억제할 수 있으므로, 제 1의 고농도 확산층과 반도체 기판 사이의 PN 접합의 파괴 및 제 1의 고농도 확산층 자체의 파괴를 더욱 더 확실하게 방지할 수 있다.
본 발명의 반도체 장치에 있어서, 제 1의 고농도 확산층이 제 2의 고농도 확산층과 대향하는 영역으로부터 바깥쪽으로 연장되는 비대향부를 갖고, 도전층과 비대향부가 전기적으로 접속되어 있으면, 도전층과 제 1의 고농도 확산층의 비대향부의 접속부를 경유하는 전류 경로의 임피던스가 도전층과 제 1의 고농도 확산층의 대향부의 접속부를 경유하는 전류 경로의 임피던스보다도 커지기 때문에, 도전층과 제 1의 고농도 확산층의 비대향부의 접속부를 경유하는 전류 경로를 흐르는 전류량이 억제되어 이 전류 경로에서의 전류 집중이 완화된다. 이런 이유로 국소적인 전류 집중이 회피되므로 도전층과 제 1의 고농도 확산층의 접속부 및 제 1의 고농도 확산층의 파괴가 방지되고, 이에 따라 반도체 장치의 서지 내압이 향상된다.
본 발명의 반도체 장치가 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준전압이 인가되는 제 1 도전형의 고농도 확산층을 구비하면 입력 패드에 기준전압보다도 낮은 전압이 인가되고, 반도체 기판에 전자가 유입되어도 유입된 전자는 제 1 도전형의 고농도 확산층을 통하여 기준전압측으로 유출되므로 반도체 기판의 전위 변동을 방지할 수 있다.
본 발명의 반도체 장치가 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준전압보다도 높은 전압이 인가되는 제 2 도전형의 불순물 확산층을 구비하면 입력 패드에 기준전압보다도 낮은 전압이 인가되어 반도체 기판에 전자가 유입되어도 유입된 전자는 제 2 도전형의 불순물 확산층에 끌어들여진 후, 고전압측으로 유출되기 때문에 다른 반도체 소자가 오동작을 일으키는 사태를 방지할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (7)

  1. 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1의 고농도 확산층과,
    상기 반도체 기판에 상기 제 1의 고농도 확산층과 간격을 두어 형성되고, 기준 전압이 인가되는 제 2 도전형의 제 2의 고농도 확산층과,
    입력회로 또는 입출력회로에 입력신호를 입력하기 위한 입력 패드와 상기 제 1의 고농도 확산층을 전기적으로 접속하는 도전층과,
    상기 반도체 기판에서의 상기 제 1의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 1의 저농도 확산층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 기판에서의 상기 제 2의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 2의 저농도 확산층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판에서의 상기 제 1의 고농도 확산층에 대하여 상기 제 2의 고농도 확산층의 반대측 영역에 형성되고, 기준 전압이 인가되는 제 2 도전형의 제 3의 고농도 확산층과,
    상기 반도체 기판에서의 상기 제 3의 고농도 확산층의 바로 아래 영역에 형성된 제 2 도전형의 제 3의 저농도 확산층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 입력 패드와 상기 제 1의 고농도 확산층 사이에서 상기 도전층과 직렬로 접속되도록 형성되고, 상기 도전층보다도 높은 저항값을 갖는 고저항 도전층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 1의 고농도 확산층은 상기 제 2의 고농도 확산층과 대향하는 영역으로부터 바깥쪽으로 연장되는 비대향부를 갖고, 상기 도전층과 상기 비대향부는 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 기판에서의 상기 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준 전압이 인가되는 제 1 도전형의 고농도 확산층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 반도체 기판에서의 상기 제 1의 고농도 확산층 및 제 2의 고농도 확산층을 둘러싸는 영역에 형성되고, 기준 전압보다도 높은 전압이 인가되는 제 2 도전형의 불순물 확산층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
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