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KR19980042497A - 반도체 집적 회로 - Google Patents

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KR19980042497A
KR19980042497A KR1019970060395A KR19970060395A KR19980042497A KR 19980042497 A KR19980042497 A KR 19980042497A KR 1019970060395 A KR1019970060395 A KR 1019970060395A KR 19970060395 A KR19970060395 A KR 19970060395A KR 19980042497 A KR19980042497 A KR 19980042497A
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South Korea
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option
alignment
circuit
connection
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가주히사 다지마
Original Assignee
가네코 히사시
닛폰 덴키 (주)
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Publication date
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Abstract

제조 기간의 단축, 집적도의 향상, 소형화, 및 적응 범위의 확대를 도모한다.
다수 종류의 커스텀 회로에 대하여 범용성이 있는 기본기능, 공통 기능을 구비한 공통 기본 회로(11) 및 다수의 범프 전극(14)으로 구성된 옵션 접속부(15)가 형성된 머더 칩(1)에, 공통 기본 회로(11)에 대한 각종 변경을 담아 넣은 옵션 회로 및 다수의 범프 전극(21)으로 이루어지는 접속부가 형성된 옵션 칩(2)을, 다수의 범프 전극(14) 및 다수의 범프 전극(21)을 서로 대응 접속하여 탑재한다. 머더칩(1) 및 옵션 칩(2)은 별도로 제작할 수 있고, 또한, 옵션 탑재부(15)의 영역에도 공통 기본 회로(11)가 형성될 수 있다.

Description

반도체 집적 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 사용자의 요구를 담은 커스텀 회로 부분을 포함하는 반도체 집적 회로에 관한 것이다.
사용자의 요구를 담은 커스텀 회로 부분을 포함하는 반도체 집적 회로는 1매의 칩상에, 많은 커스텀 회로 부분에 대하여 공통인 기본적인 회로 부분과, 개개의 사용자를 향한 커스텀회로 부분을 형성하는 경우가 많다.
이러한 반도체 직접 회로의 종래의 제1예의 칩이 레이아웃도를 도 5에 도시한다.
상기 반도체 집적 회로는 1매의 반도체 기판의 소정의 영역에, 다수 종류의 커스텀 회로에 대하여 범용성이 있는 소정의 기본 기능, 공통 기능을 구비한 공통 기본 회로(11a)와, 이 공통 기본 회로(11a)의 영역외 PD 소정의 영역에 공통 기본회로(11a)의 소정의 부분에 대한 규정 변경 기능 변경, 기능 추가 등을 포함하는 각종 변경을 담아 넣은 커스텀 회로(20)와, 반도체 기판의 주변부에, 공통 기본 회로(11a) 및 커스텀 회로(20)와 외부 회로를 접속하는 다수의 전극 패드(12)가 형성된 집적 회로 칩(10)을 갖는 구성으로 되어 있다.
이러한 반도체 집적 회로를 제조하는 경우, 제조 기간(TAT)을 단축하기 위해서, 커스텀 회로(20)를 제외한 부분은 미리 제작해 두고, 커스텀 회로(20) 부분은 수주에 따라서, 사용자의 요구를 담아 후속 공정에서 제조해 넣는 방법을 취하고 있다. 이렇게 함에 따라, 후속 공정으로 제조해 넣는 커스텀 회로(20) 부분은 집적 회로 칩(10) 전체와 비교하면 작기 때문에, 수주로부터 납품까지의 제조 기간, 집적 회로 칩(10) 전체의 제조기간을 단축할 수 있다.
또한, 개발 기간이 짧고, 또한 다품종 소량 생산에 대응할 수 있는 커스텀형반도체 집적 회로로서, 일본특허공개평4-199742호 공보 기재의 예가 있다. 이 공보를 참조하여 작성한 종래의 반도체 집적 회로의 제2예의 레이아웃도 및 부분 확대측면도를 도 6(a),(b)에 도시한다.
이 반도체 집적 회로는 기판의 주변 부분 및 그 안쪽의 소정의 위치에 설치된 다수의 전극 패드(31) 및 이들 다수의 전극 패드와 접속하여 사용자의 요구에 따라서 배선 경로나 배선. 전극 패드 간의 접속 등이 결정되는 커스텀화된 배선을 구비한 모듈 기판(30)과, 이 모듈 기판의 안쪽의 전극 패드(81)와 접속하여 모듈기판(30)에 탑재되어 집적 회로 전체를 구성하는 다수의 칩(40)을 갖는 구성으로 되어 있다.
이 반도체 집적 회로의 모듈 기판(30)은 다수의 배선이 평행하게 달리는 배선층을 복치층, 각 층간의 배선이 상호 교차하도록 형성하여, 이들 각 층간의 배선 및 배선·전극 패드간의 접속을, 기록 회로에 의해 사용자의 요구에 따라서 완성하도록 되어 있고, 탑재되는 칩(40)의 내용에 따라서, 배선 경로, 배선과 주변의 전극 패드(31) 사이의 접속, 배선과 안쪽(칩(40)을 탑재 접속한다)의 전극 패드(31)의 접속을 결정할 수 있다. 또한, 다수의 칩(40) 각각은 평행하게 설계, 제작할 수 있다. 따라서, 다품종 소량 생산이라도, 개발 시간, 제조 기간을 짧게 할 수 있다.
상술한 종래의 반도체 집적 회로는 제1예에서는 커스텀 회로(20) 부분 이외를 미리 제작해 두고, 커스텀 회로(20) 부분은 수주 후, 후속 공정으로 제조해 넣는 구조로 되어 있기 때문에, 후속 공정에서 제조해 넣은 부분이 적고, 수주로부터 납품까지의 제조 시간, 집적 회로 칩(10) 전체의 제조 기간을 단축할 수 있지만, 커스텀 회로(20) 부분 이외의 부분의 제작과, 커스텀 회로(20) 부분의 제작이 시간적으로 완전히 시리얼로 되기 때문에, 제조 기간의 단축에는 한계가 있고, 또한, 제조 기간의 단축이 곤란한 문제점과, 커스텀 회로(20)의 형성 영역이 한정되기 때문에, 커스텀화에 대한 적응 범위가 좁은 문제점이 있다.
또한, 제2예에서는 모듈 기판(30)은 그 제조 후에도 배선 및 전극 패드(81)를 칩(40)의 내용에 맞추어 결정할 수 있기 때문에, 개발기간이 짧고, 또한 다품종 소량 생산에 대응할 수 있지만, 모듈 기판(30)은 범용성을 높이기 위해서 실제로 사용하지 않는 배선이 많아 그 면적이 커진다고 하는 문제점과, 모듈 기판(30)에는 배선 및 전극 패드(31) 및 이들의 접속제어를 위한, 기록회로만이 설치되어 있어 집적 회로 본래의 회로는 칩(40)에만 형성되어 있는 배선과 집적 회로가 별개의 기판으로 되기 때문에, 전체가 대형화하여, 집적도가 낮다고 하는 결점과, 미세화가 진행하여 인접하는 전극 패드(31)간의 간격이 좁게 되면, 모듈 기판(30)의 전극 패드(31)와 칩(40)의 전극 패드(41)의 위치를 정확히 맞추어 접속할 필요가 있지만, 그 위치 맞춤(얼라인먼트)을 위한 수단이 없기 때문에, 전극 패드(31,41)사이의 오류 접속이나 인접하는 전극 패드 끼리가 단락하는 좋지 않은 상황이 발생하기 쉽다고 하는 문제점과, 칩(40)이 전극 패드(31,41)의 접속만으로 모듈기판(30)에 탑재되어 있기 때문에, 칩(40)에 힘(스트레스)이 가해졌을 때 파손되기 쉬운 문제점이 있다.
본 발명의 목적은, 첫째, 집적도의 향상 및 소형화를 꾀함과 동시에 제조 기간을 단축하고 또한 커스텀화에 대응하는 적응 범위를 확대할 수 있고, 제2에, 미세화 진전시의 오류접속이나 단락 사고의 발생을 방지함과 동시에 칩에 대한 스트레스 인가시의 파손을 방지할 수 있는 반도체 집적 회로를 제공하는데 있다.
본 발명의 반도체 집적 회로는 다수 종류의 커스텀 회로에 대하여 범용성이 있는 소정의 기본 기능, 공통 기능을 구비한 공통 기본 회로 및 이 공통 기본 회로와 접속하여 소정의 위치에 설치된 다수의 제1접속 단자를 포함한 옵션 접속부가 형성된 머더 칩부에, 상기 공통 기본 회로의 소정의 부분에 대응하는 규정 변경, 기능 변경, 기능 부가를 포함하는 각종 변경을 담은 커스텀 회로 부분의 옵션 회로 및 상기 옵션 접속부의 다수의 제1접속 단자 각각과 대응하는 다수의 제2접속단자를 포함한 접속부가 형성된 옵션 칩을, 상기 다수의 제1접속 단자 및 다수의 제2접속 단자를 대응 접속하여 탑재하여 이루어진 구성을 갖고 있다. 또, 다수의 제1 및 제2접속 단자를 범프 전극으로서 구성한다.
또한, 머더 칩과 옵션 사이에, 다수의 제1 및 제2접속 단자의 인접하는 접속 단자 사이의 간극 확보용 및 머더 칩 머더 칩 및 옵션 칩에 가해지는 충격에 대한 강도 강화용 보호·완충층을 설치하여 구성되고, 또한, 머더 칩 및 옵션의 제1, 제2 접속 단자 사이의 위치에 대응하는 얼라인먼트 수단을 설치하여 구성된다.
또한, 얼라인먼트 수단을 옵션 칩의 소정의 위치에 소정 간격으로 일렬로 배치된 소정 굵기의 다수의 제1얼라인먼트용 단자와, 이들 다수의 제1얼라인먼트용 단자 각각과 대응하는 머더 칩의 위치에 상기 다수의 제1얼라인먼트용 단자는 다른 굵기, 다른 간격으로 일렬로 배치된 다수의 제2얼라인먼트용 단자를 구비하여, 상기 다수의 제1 및 제2얼라인먼트용 단자 각각의 대응하는 것 끼리의 통전상태를 확인하여 얼라인먼트를 행하는 쇼트노기스 얼라인먼트 시스템으로 구성되고, 또한, 얼라인먼트 수단을, 머더 칩 및 옵션 칩 중의 한쪽에 설치된 선단이 끝이 가늘게 되도록 경사를 갖는 제1얼라인먼트용 단자와, 상기 머더 칩 및 옵션 칩 중의 다른쪽에 설치되고 상기 제1얼라인먼트용 단자를 삽입하는 삽입 구멍을 갖고 이 삽입 구멍이 개구부에서 넓게 되도록 한 경사를 갖는 제2얼라인먼트용 단자를 포함하는 셀프얼라인먼트 구조로서 구성된다.
또한, 머더 칩의 옵션 탑재부 부근에, 상기 옵션 탑재부에 옵션 칩이 탑재되지 않을 때에는 상기 머더 칩 개체로 이 머더 칩내의 공통 기본 회로가 갖는 기능을 달성하는 접속 상태로 하고, 상기 옵션 탑재부에 상기 옵션 칩이 탑재되어 있을 때에는, 상기 공통 기본 회로 및 옵션 칩의 옵션 회로를 결합한 상태의 기능을 달성하는 접속 상태로 하는 접속 전환 회로를 설치하여 구성된다.
도 1은 본 발명의 제1실시 형태를 나타내는 평면도 및 부분 확대 측면도.
도 2는 본 발명의 제2실시 형태를 나타내는 옵션 칩을 탑재한 부분의 평면도 및 측면도.
도 3은 본 발명의 제3실시 형태를 나타내는 쇼트노기스 얼라인먼트 부분의 원리 설명용 모식도 및 쇼트노기부의 배치도.
도 4는 본 발명의 제4실시 형태를 나타내는 셀프얼라인먼트 구조의 측면도 및 얼라인먼트 단자 부분의 확대 측면도.
도 5는 종래의 반도체 집적 회로의 제1예를 나타내는 평면도.
도 6은 종래의 반도체 집적 회로의 제2예를 나타내는 평면도 및 부분 확대측면도.
*도면의 주요부분에 대한 부호의 설명*
1: 머더 칩2: 옵션 칩
3: 보호 완충층10: 집적 회로 칩
11,11a: 공통 기본 회로12: 전극 패드
13: 접속 전환 회로14: 범프 전극
15: 옵션 탑재부16,17: 얼라인먼트용 단자
20: 커스텀 회로21: 범프 전극
22: 얼라인먼트용 단자23x,23y: 쇼트노기스부
24: 얼라인먼트용 단자80: 모듈 기판
31: 전극 패드32: 배선
33: 전도성 접착제40: 칩
41: 전극 패드42: 범프
다음에 본 발명의 실시의 형태에 대하여 도면을 참조하여 설명한다.
도 1(a), (b)는 본 발명의 제1실시의 형태를 예시하는 평면도 및 부분 확대도 측면도이다.
이 제1실시 형태는 반도체 기판의 소정 영역에 다수 종류의 커스텀 회로에 대하여 범용성이 있는 소정의 기본 동작, 공통 기능을 구비한 공통 기본 회로(11), 이 공통 기본 회로(11)와 접속하여 상기 반도체 기판의 주변 부분에 설치된 다수의 전극 패드(12) 및 공통 기본 회로(11)와 접속하여 상기 반도체 기판의 소정 위치에 설치된 다수의 범프 전극(14)을 포함하는 옵션접속부(15)가 형성된 머더 칩(1)에, 공통 기본 회로(11)의 소정의 부분에 대응하는 규정 변경, 기능 변형, 기능 추가 등을 포함한 각종 변경을 담은 커스텀 회로 부분의 옵션 회로(도시 생략) 및 옵션 접속부(15)의 다수의 범프 전극(14) 각각과 대응하는 다수의 범프 전극(21)을 포함하는 접속부가 형성된 옵션 칩(2)을, 다수의 범프 전극(14)과 다수의 범프 전극(21)을 상호 대응 접속하여 탑재한 구성으로 되어 있다.
또, 머더 칩(1)의 접속 전환 회로(13)는 옵션 칩(2)이 탑재되어 있지 않는 상태에서는 머더 칩(1) 개체로 소정의 기능을 달성하는 접속 상태가 되어 있고, 옵션 칩(2)이 탑재되어 있는 상태에서는, 옵션 칩(2)의 기능과 머더 칩(1)의 기능이 결합한 상태를 만들어낼 수 있는 접속 상태가 되도록, 접속 상태를 전환하는 기능을 가지고 있다. 또, 이 접속 상태의 전환은, 퓨즈 소자의 절단, 비절단에 의해 행할 수 있다.
또한, 카스텀화는 공통 기본 회로(11)의 한정된 소정의 부분, 소정의 신호 등에 대한 규정 변경, 기능 변경, 기능 추가 등이 많기 때문에, 이들 각종 변경에 대한 공통 기본 회로(11)와 옵션 칩(2)의 가스텀 회로 부분과의 사이에서 주고 받는 신호의 종류는 어느 정도 한정된다. 따라서, 옵션 탑재부(15) 및 옵션 칩(2)에 형성되는 범프 전극(14,21)의 수라든지 배치는 여러 종류의 카스텀 회로 부분(따라서 옵션 칩(2)에 대하여 공통으로 할 수 있다.
머더 칩(1)는 여러 종류의 옵션 칩(2)에 대하여 공통이고, 더우기 접속 절단회로(13)에 의해서 단독으로 기능 확인, 검사 등이 가능하므로, 수주전에 미리 제작 및 검사를 해 둘 수 있다. 또한, 옵션 칩(2)의 종류도 한정되기 때문에, 이러한 종류의 옵션 칩(2)을 머더 칩(1)과는 다른 공정에서 미리 제작해 둘 수 있으며, 사용자의 요구에 따라서 제작이 끝난 옵션 칩(2)을 선택하여 머더 칩(1)을 탑재하고, 접속 전환 회로(13)에 의해 머더 칩(1) 및 옵션 칩(2)간의 신호의 주고 받음을 가능하게 하며, 커스텀화된 반도체 집적 회로로 할 수 있다. 또한, 새로운 커스텀화라도, 옵션 칩(2)의 제작으로 대응할 수 있다. 따라서, 수주에서 납품까지의 제조 기간을 종래의 제1예보다 대폭 단축할 수 있다. 또한, 옵션 칩(2)의 면적에 대한 제약이 작으므로, 커스텀화에 대한 적응 범위를 넓게 할 수 있다.
또한, 머더 칩(1)의 옵션 탑재부(15)의 영역에도 공통 기본 회로(11)을 형성할 수 있으므로, 종래의 제1 및 제2의 예보다 집적도를 향상시킬 수 있고, 또한 소형화할 수 있다.
도 2(a),(b)는 본 발명의 제2실시 형태를 나타내는 옵션 칩을 탑재한 부분의 평면도 및 측면도이다.
이 제2실시 형태는 머더 칩(1)과 옵션 칩(2)의 사이에, 상호 접속하는 범프 전극(14,21)이, 인접하는 것끼리로 접촉하여 단락 사고를 일어나지 않도록 그 간극을 확보하기 이함과, 옵션 칩(2)이나 머더 칩(1)에 외부로부터 충격(힘)이 가해졌을 때에 이 옵션 칩(2) 및 머더 칩(1)이 파손되지 않도록 하기 위해서, 보호완충층(3)을 설치한 것이다.
보호 완충층(3)은 옵션 칩(2) 및 머더 칩(1)의 적어도 한쪽에, (폴리)이미드·저유전률 저레지스트의 PGMA/PMMA 수지를 사용하여, 범프 전극을 노출하기 위해서 리소그래피 기술을 사용하여 형성한다.
도 3(a),(b)는 본 발명의 제3실시 형태를 나타내는 쇼트노기스 얼라인먼트 부분의 원리 설명용 모식도 및 쇼트노기스부의 배치도이다.
미세화가 진전하여 인접하는 범프 전극(14,21)사이가 좁게 되면, 머더 칩(1)에 탑재하는 옵션 칩(2)의 탑재 위치 정밀도를 높게 할 필요가 있다. 또한, 머더칩(1)과 옵션 칩(2)의 사이의 간격은 좁게 때문에, 서로 대응하는 범프 전극(14,21)이 정확한 위치에서 접속되어 있는지의 여부를 확인할 수 없다.
그리하여, 노기스의 원리를 응용하여, 예를 들면 도 3(a)와 같은 사이즈로 다수의 얼라인먼트용 단자(16,22)를 머더 칩(1) 및 옵션 칩(2)에 배치한 다수의 쇼트노기스부(23x,23y)를 설치하여, 상호 대응하는 얼라인먼트용 단자(16,22)간의 통전이 있는지의 여부를 센서(4) 및 전원(E)에 의해 확인함으로써, 옵션 칩(2)의 정확한 탑재 위치를 결정한다. 대응하는 얼라인먼트용단자간에서 전부에 통전이 있을 때, 정확한 위치가 된다.
얼라인먼트용 단자(16,22)는 그 높이를 범프 전극(14,21)에 의해 약간 높게 하여, 대응하는 얼라인먼트용 단자(16,22)가 가볍게 접촉하는 상태에서는 범프 전극(14,21)은 접촉하지 않도록 해 두고 이를 사이의 통전을 위하여, 정확한 위치가 결정되었을 때, 대응하는 얼라인먼트용 단자(16,22)를 강하게 접촉시킴으로써(다소의 변형은 문제 없다), 대응하는 범프 전극(14,21)끼리를 접촉시킨다. 이렇게 함으로써, 정확한 위치에서 대응하는 범프 전극(14,21)끼리를 접촉할 수 있다.
도 4(a),(b)는 본 발명의 제4실시 형태를 나타내는 셀프얼라인먼트 구조의 측면도 및 얼라인먼트용 단자 부분의 확대측면도이다.
이 셀프얼라인먼트 구조는 옵션 칩(2)측에, 그 높이가 범프 전극(21)보다 높고, 선단이 끝이 가늘게 되도록 경사를 가지는 얼라인먼트용 단자(24)가 설치되고, 머더 칩(1)측에, 그 높이가 범프 전극(14)보다 높고, 얼라인먼트용 단자(24)를 삽입하는 삽입 구멍을 가지고 이 삽입 구멍이 개구부에서 넓어지도록 경사를 가지는 얼라인먼트용 단자(17)가 설치된 구성으로 되어 있다. 이러한 구조, 구성으로 함으로써, 얼라인먼트용 단자(24)를 얼라인먼트용 단자(17)의 삽입 구멍에 삽입하기만 해도, 머더 칩(1) 및 옵션 칩(2)의 대응하는 위치를 정확히, 또한 용이하게 결정할 수 있다. 따라서, 이러한 얼라인먼트용 단자(17,24)를 다수 장소에 설치함으로서, 머더 칩(1)에 대한 옵션 칩(2)의 탑재 위치를 정확히, 또한 용이하게 결정할 수 있다.
또, 제2 내지 제4 실시 형태는 이들을 조합하여 적용할 수 있다. 또한, 옵션 칩(2) 및 대응하는 옵션 탑재부(15)는 하나에 한정되지 않고, 다수 설치하는 것도 가능하다.
이상 설명한 바와 같이 본 발명은, 다수 종류의 커스텀회로에 대하여 범용성이 있는 기본 기능, 공통 기능을 구비한 공통 기본 회로, 및 옵션 접속부가 형성된 머더 칩과, 공통 기본 회로에 대한 각종 변경을 담아 넣은 옵션 회로 및 접속부가 형성된 옵션 칩을 따로 따로 제작하여, 옵션 칩을 머더 칩에 탑재하는 구성으로 함에 따라, 머더 칩 및 옵션 칩을 동시에 미리 제작해 둘 수 있고, 또한 새로운 옵션화라도 옵션 칩의 제작으로 대응할 수 있기 때문에, 수주로부터 납품까지의 제조기간을 단축할 수 있으며, 또한, 종래의 제2예와 같은 사용하지 않는 배선, 패드 등은 없고, 옵션 탑재부에도 공통 기본 회로를 형성하여 2층 구조로 할 수 있으므로, 집적도가 향상되어 소형화할 수 있으며, 또한, 옵션 칩의 면적에 대한 제약이 작기 때문에, 커스텀화에 대한 적응 범위를 확대할 수 있는 효과가 있다.
또한, 머더 칩과 옵션 칩의 사이에는 보호 완충층을 설치한 구성으로 함에 의해, 미세화가 진전하더라도 오류 접속이나 인접 단자간의 단락 사고의 발생 및 칩에 대한 충격, 스트레스 인가 시의 칩의 파손을 방지할 수 있는 효과가 있어, 얼라인먼트 수단을 설치한 구성으로 하는 것에 의해, 미세화가 진전하더라도 옵션 칩을 머더 칩의 정확한 위치에 정확히 탑재할 수 있고 오류 접속, 단락 사고 등의 발생을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 다수 종류의 커스텀 회로에 대하여 범용성이 있는 소정의 기본 기능, 공통 기능을 구비한 공통 기본 회로 및 이 공통 기본 회로와 접속하여 소정의 위치에 설치된 다수의 제1접속단자를 포함하는 옵션 접속부가 형성된 머더 칩에, 상기 공통 기본 회로의 소정 부분에 대한 규정 변경, 기능 변경, 기능 부가를 포함하는 각종 변경을 담아 넣은 커스텀 회로 부분의 옵션 회로 및 상기 옵션 접속부의 다수의 제1접속 단자 각각과 대응하는 다수의 제2접속 단자를 포함하는 접속부가 형성된 옵션 칩을, 상기 다수의 제1접속 단자 및 다수의 제2접속 단자를 대응 접속하여 탑재하여 구성하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 다수의 제1 및 제2접속 단자를 범프 전극으로 한 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 머더 칩과 옵션 사이에, 다수의 제1 및 제2접속 단자가 접속하는 접속 단자 사이의 간극 확보용 및 머더 칩 및 옵션 칩에 가해지는 충격에 대한 강도 강화용 보호·완충층을 설치한 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 머더 칩 및 옵션의 제1, 제2접속 단자 사이의 위치에 대한 얼라인먼트 수단을 설치한 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서, 얼라인머트 수단을 옵션 칩의 소정의 위치에 소정의 간격으로 일렬로 배치된 소정 굵기의 다수의 제1얼라인멘트용 단자와, 이들 다수의 제1얼라인머트용 단자 각각과 대응하는 머더 칩의 위치에 상기 다수의 제1얼라인먼트용 단자와는 다른 굵기와 간격으로 일렬로 배치된 다수의 제2얼라인먼트용 단자를 구비하여, 상기 다수의 제1 및 제2얼라인먼트용 단자 각각의 대응하는 것끼리의 통전 상태를 확인하여 얼라인먼트를 행하는 쇼트노기스 얼라인먼트 시스템으로 구성한 것을 특징으로 하는 반도체 집적 회로.
  6. 제4항에 있어서, 얼라인먼트 수단을 머더 칩 옵션 칩 중의 한쪽에 설치된 선단이 앞이 가늘어지도록 경사를 갖는 제1얼라인먼트용 단자와, 상기 머더 칩 및 옵션 칩 중의 다른쪽에 설치되어 상기 제1얼라인먼트용 단자를 삽입하는 삽입 구멍을 갖고 이 삽입 구멍이 개구부에서 넓게 되도록 경사를 갖는 제2얼라인먼트용 단자를 포함하는 셀프 얼라인먼트 구조로 한 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서, 머더 칩의 옵션 탑재부 부근에, 상기 옵션 탑재부에 옵션 칩이 탑재되지 않을 때에는 상기 머더 칩 개체로 이 머더 칩내의 공통기본 회로가 갖는 기능을 달성하는 접속상태로 하여, 상기 옵션 탑재부에 상기 옵션 칩이 탑재되어 있을 때에는, 상기 공통 기본 회로 및 옵션 칩의 옵션 회로를 결합한 상태의 기능을 달성하는 접속 상태로 하는 접속 전환 회로를 설치한 것을 특징으로 하는 반도체 집적 회로.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000039853A1 (de) * 1998-12-23 2000-07-06 Infineon Technologies Ag Vertikal integrierte halbleiteranordnung
US6965166B2 (en) 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
US6838766B2 (en) 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
EP1328015A3 (de) * 2002-01-11 2003-12-03 Hesse & Knipps GmbH Verfahren zum Flip-Chip-Bonden
JP2004186314A (ja) * 2002-12-02 2004-07-02 Rohm Co Ltd 半導体集積回路装置
WO2006005643A1 (en) * 2004-07-08 2006-01-19 International Business Machines Corporation Method and system for improving alignment precision of parts in mems
US8957511B2 (en) 2005-08-22 2015-02-17 Madhukar B. Vora Apparatus and methods for high-density chip connectivity
WO2007024774A2 (en) * 2005-08-22 2007-03-01 Vora Madhukar B Apparatus and methods for high-density chip connectivity
US7745301B2 (en) 2005-08-22 2010-06-29 Terapede, Llc Methods and apparatus for high-density chip connectivity
JP2007180900A (ja) * 2005-12-28 2007-07-12 Seiko Epson Corp 水晶発振器及びその製造方法
TWI307406B (en) 2006-07-06 2009-03-11 Au Optronics Corp Misalignment detection devices
US7811932B2 (en) * 2007-12-28 2010-10-12 Freescale Semiconductor, Inc. 3-D semiconductor die structure with containing feature and method
US20110186899A1 (en) * 2010-02-03 2011-08-04 Polymer Vision Limited Semiconductor device with a variable integrated circuit chip bump pitch
WO2014065038A1 (ja) * 2012-10-24 2014-05-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9055701B2 (en) * 2013-03-13 2015-06-09 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
JP6189181B2 (ja) 2013-11-06 2017-08-30 東芝メモリ株式会社 半導体装置の製造方法
JP6219155B2 (ja) 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62131554A (ja) * 1985-12-03 1987-06-13 Seiko Epson Corp 半導体装置
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
EP0304263A3 (en) * 1987-08-17 1990-09-12 Lsi Logic Corporation Semiconductor chip assembly
JPH0750759B2 (ja) * 1988-07-01 1995-05-31 シャープ株式会社 半導体装置
US4871921A (en) * 1988-08-09 1989-10-03 Honeywell Inc. Detector array assembly having bonding means joining first and second surfaces except where detectors are disposed
CA2034700A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
DE69117891T2 (de) * 1990-11-20 1996-07-25 Sumitomo Electric Industries Verfahren zum Montieren von Halbleiterelementen
US5432708A (en) * 1992-10-08 1995-07-11 Aptix Corporation Multichip module integrated circuit device having maximum input/output capability
US5541814A (en) * 1993-10-08 1996-07-30 Quick Technologies Ltd. Personalizable multi-chip carrier including removable fuses
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
JPH0927529A (ja) * 1995-07-12 1997-01-28 Sony Corp 位置合わせ検出用半導体装置

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Publication number Publication date
JPH10144862A (ja) 1998-05-29
JP2845847B2 (ja) 1999-01-13
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