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KR102739235B1 - 반도체 패키지 - Google Patents

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KR102739235B1
KR102739235B1 KR1020190117470A KR20190117470A KR102739235B1 KR 102739235 B1 KR102739235 B1 KR 102739235B1 KR 1020190117470 A KR1020190117470 A KR 1020190117470A KR 20190117470 A KR20190117470 A KR 20190117470A KR 102739235 B1 KR102739235 B1 KR 102739235B1
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South Korea
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semiconductor
semiconductor chip
semiconductor chips
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region
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허준영
이재은
고영권
원동훈
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삼성전자주식회사
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

본 발명에 따른 반도체 패키지는 수직으로 인접하게 적층되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택을 포함하고, 상기 제1 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층을 포함하고, 상기 제2 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층을 포함하고, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 관통 비아를 포함하고, 상기 제1 반도체 칩들의 각각은 제1 셀 영역 및 상기 제1 셀 영역을 둘러싸는 제1 스크라이브 레인 영역을 포함하고, 상기 제2 반도체 칩들의 각각은 제2 셀 영역 및 상기 제2 셀 영역을 둘러싸는 제2 스크라이브 레인 영역을 포함하고, 상기 제1 스크라이브 레인 영역의 면적은 상기 제2 스크라이브 레인 영역의 면적보다 크고 상기 제1 접착층 및 상기 제2 접착층은 동일한 열팽창 계수를 가질 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 관통 비아(through substrate via, TSV)를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 장치의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 관통 비아를 갖는 복수의 반도체 칩을 수직 방향으로 적층하는 반도체 패키지가 제안되었다.
본 발명이 해결하고자 하는 과제는 반도체 패키지의 워페이지(warpage)를 감소시키는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 수직으로 인접하게 적층되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택을 포함하고, 상기 제1 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층을 포함하고, 상기 제2 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층을 포함하고, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 관통 비아를 포함하고, 상기 제1 반도체 칩들의 각각은 제1 셀 영역 및 상기 제1 셀 영역을 둘러싸는 제1 스크라이브 레인 영역을 포함하고, 상기 제2 반도체 칩들의 각각은 제2 셀 영역 및 상기 제2 셀 영역을 둘러싸는 제2 스크라이브 레인 영역을 포함하고, 상기 제1 스크라이브 레인 영역의 면적은 상기 제2 스크라이브 레인 영역의 면적보다 크고, 상기 제1 접착층 및 상기 제2 접착층은 동일한 열팽창 계수를 가질 수 있다.
일부 실시예들에 따른 반도체 패키지는 베이스 칩, 상기 베이스 칩 상에 수직 방향으로 적층된 제1 반도체 칩 스택 및 제2 반도체 칩 스택, 및 상기베이스 칩, 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택을 덮는 몰딩 부재를 포함하고, 상기 제1 반도체 칩 스택은 상기 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층을 포함하고, 상기 제2 반도체 칩 스택은 상기 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층을 포함하고, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 상기 베이스 칩의 상면에 평행한 제1 방향으로의 폭을 가지고, 상기 각 제1 반도체 칩의 상기 제1 방향으로의 폭은 상기 각 제2 반도체 칩의 상기 제1 방향으로의 폭보다 더 크고, 상기 제1 반도체 칩은 상기 제1 반도체 칩의 측면 상에 국부적으로 형성된 비정질 반도체 물질을 포함하고, 상기 제2 반도체 칩의 측면의 표면 거칠기는 상기 제1 반도체 칩의 표면 거칠기보다 더 크고, 상기 제1 접착층 및 상기 제2 접착층은 동일한 접착 소재를 포함할 수 있다.
일부 실시예들에 따른 반도체 패키지는베이스 칩, , 상기 베이스 칩 상의 제1 반도체 칩 스택, 상기 제1 반도체 칩 스택 상의 제2 반도체 칩 스택, 및, 상기 베이스 칩, 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택을 덮는 몰딩 부재를 포함하고, 상기 제1 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층을 포함하고, 상기 제2 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층을 포함하고, 상기 제1 접착층 및 상기 제2 접착층은 동일한 열팽창 계수를 가지고, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 관통 비아를 포함하고, 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 상기 베이스 칩의 상면에 평행한 제1 방향으로의 폭을 가지고, 상기 각 제1 반도체 칩의 상기 제1 방향으로의 폭은 상기 각 제2 반도체 칩의 상기 제1 방향으로의 폭보다 더 크고, 상기 제1 반도체 칩들의 각각은 제1 셀 영역 및 상기 제1 셀 영역을 둘러싸는 제1 스크라이브 레인 영역을 포함하고, 상기 제2 반도체 칩들의 각각은 제2 셀 영역 및 상기 제2 셀 영역을 둘러싸는 제2 스크라이브 레인 영역을 포함하고, 상기 제1 스크라이브 레인 영역의 면적은 상기 제2 스크라이브 레인 영역의 면적보다 클 수 있다.
본 발명에 따르면 반도체 패키지 내의 반도체 칩들의 크기를 달리함으로써 워페이지를 감소시킬 수 있다.
도 1a는 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 1b는 도 1a의 I-I'의 단면도이다.
도 2a는 도 1b의 aa의 확대도이다.
도 2b는 제1 반도체 칩의 측면을 개략적으로 나타내는 그림이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4a는 쏘잉이 이루어지기 전의 웨이퍼를 나타내는 평면도이다.
도 4b는 도 4a의 bb의 확대도이다.
도 4c는 도4b의 II-II'의 단면도이다.
도 5a 내지 도 5b는 제1 반도체 칩의 제조 과정들을 나타내는 단면도들이다.
도 6a 내지 도 6b는 제2 반도체 칩의 제조 과정들을 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 본 발명의 일부 실시예들에 따른 반도체 패키지(1000)를 나타내는 평면도이다. 도 1b는 도 1a의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위해, 도 1b의 일부 구성요소들은 도 1a에서 생략되었다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1000)는 베이스 칩(800), 제1 반도체 칩 스택(ST1), 제2 반도체 칩 스택(ST2) 및 제1 몰딩 부재(300a)를 포함할 수 있다.
베이스 칩(800), 상에 제1 반도체 칩 스택(ST1), 및 제2 반도체 칩 스택(ST2)이 베이스 칩(800)의 상면에 수직 방향으로 적층될 수 있다. 제1 몰딩 부재(300a)는 베이스 칩(800)의 상면을 덮을 수 있다.
제1 몰딩 부재(300a)는 제1 반도체 칩 스택(ST1)의 측면을 덮을 수 있고, 제1 반도체 칩 스택(ST1)의 상면의 일부를 덮도록 연장될 수 있다. 제1 몰딩 부재(300a)는 제2 반도체 칩 스택(ST2)의 측면을 덮을 수 있다. 다른 실시예에 있어서 제1 몰딩 부재(300a)는 제2 반도체 칩 스택(ST2)의 상면 및 측면을 모두 덮을 수 있다. 제1 몰딩 부재(300a)는 일 예로 에폭시 화합물을 포함할 수 있다. 베이스 칩(800)은 일 예로 로직 칩(logic chip)일 수 있다. 로직 칩(logic chip)은 GPU, SOC 등 중 어느 하나일 수 있다. 베이스 칩(800)은 베이스 칩(800)을 수직 관통하는 관통 전극(840)을 포함할 수 있다. 베이스 칩(800)은 상부 및 하부에 각각 패드들(860, 870)이 배치될 수 있다. 관통 전극(840)은 베이스 칩(800)의 패드들(860, 870)과 전기적으로 연결될 수 있다. 베이스 칩(800)의 하부의 패드들(870) 각각의 상에는 범프들(880)들이 제공될 수 있다. 베이스 칩(800)은 범프들(880)을 통해서 후술할 패키지 기판(900)에 전기적으로 연결될 수 있다.
제1 반도체 칩 스택(ST1)은 복수개의 제1 반도체 칩들(100) 및 서로 인접한 제1 반도체 칩들(100) 사이에 개재되는 제1 접합층들(AD1)을 포함할 수 있다.
각 제1 반도체 칩(100)은 제1 반도체 기판(110), 복수개의 제1 관통 전극들(140), 제1 절연막(150), 복수개의 제1 상부 연결패드들(160), 복수개의 제1 하부 연결패드들(170) 및 제1 연결 범프들(180)을 포함할 수 있다.
제1 반도체 기판(110)은 서로 마주하는 상면 및 하면을 구비할 수 있다. 제1 반도체 기판(110)은 예를 들면, 실리콘(silicon)을 포함할 수 있다. 제1 반도체 기판(110)은 양 측면 상에 비정질 영역(AM) 및/또는 오목부(HL)를 포함할 수 있다. 비정질 영역(AM) 및/또는 오목부(HL)는 후술할 스텔스 쏘잉(stealth sawing) 방법에 의해 형성된 것일 수 있다. 제1 반도체 기판(110)의 측면의 비정질 영역(AM) 및 오목부(HL)의 형상에 관한 것은 후술하도록 한다.
제1 절연막(150)은 제1 반도체 기판(110)의 상면 상에 제공될 수 있다.
제1 관통 전극들(140)의 각각은 제1 반도체 기판(110)을 관통하며 제1 절연막(150)의 상면으로부터 제1 반도체 기판(110)의 하면을 향하여 연장될 수 있다.
각 제1 관통 전극(140)은 제1 상부 연결패드들(160)의 각각 및 제1 하부 연결패드들(170)의 각각과 전기적으로 연결될 수 있다. 제1 상부 연결패드들(160)은 제1 절연막(150) 상에 제공될 수 있고, 제1 하부 연결패드들(170)은 제1 반도체 기판(110)의 하면 상에 제공될 수 있다.
제1 연결 범프들(180)의 각각은 각 제1 하부 연결패드(170) 상에 제공될 수 있다.
제1 반도체 기판(110)은 제1 셀 영역(CL1) 및 제1 스크라이브 레인 영역(SL1)을 포함할 수 있다. 평면적 관점에서 제1 스크라이브 레인 영역(SL1)은 제1 셀 영역(CL1)을 둘러쌀 수 있다. 일 예로 제1 스크라이브 레인 영역(SL1)은 사각의 링(ring) 형상일 수 있다. 제1 셀 영역(CL1)은 반도체 소자들(미도시)이 배치되는 영역일 수 있다.
제1 반도체 기판(110)은 하부에 제1 회로층(120)을 포함할 수 있다. 제1 회로층(120)은 제1 셀 영역(CL1) 내에 배치될 수 있다. 제1 회로층(120)은 집적 회로(일 예로, 메모리 회로)를 포함할 수 있다.
제1 보호링(130)이 제1 회로층(120)의 가장자리 부근에 제공될 수 있다. 제1 보호링(130)은 제1 셀 영역(CL1) 및 제1 스크라이브 레인 영역(SL1)의 경계에 배치될 수 있다. 제1 보호링(130)은 금속, 절연물질, 또는 도핑된 반도체 물질을 포함할 수 있다. 보호링(130)은 후술할 바와 같이, 제1 반도체 칩(100)이 형성되는 쏘잉 공정에서 보호링((130)은 개별 소자들을 외부 오염으로부터 보호할 수 있다.
제2 반도체 칩 스택(ST2)은 복수개의 제2 반도체 칩들(200) 및 서로 인접한 제2 반도체 칩들(200) 사이에 개재되는 제2 접착층들(AD2)을 포함할 수 있다.
각 제2 반도체 칩(200)은 제2 반도체 기판(210), 복수개의 제2 관통 전극들(240), 제2 절연막(250), 복수개의 제2 상부 연결패드들(260), 복수개의 제2 하부 연결패드들(270) 및 복수개의 제2 연결 범프들(280)을 포함할 수 있다.
제2 반도체 기판(210)은 서로 마주하는 상면 및 하면을 구비할 수 있다. 제2 반도체 기판(210)은 예를 들면, 실리콘(silicon)을 포함할 수 있다.
제2 반도체 기판(210)은 양 측면의 적어도 일부 상에 치핑(CP)(chipping) 형성 영역을 포함할 수 있다. 제2 반도체 기판(210)의 측면의 상부 및 하부는 중심부에 비하여 전위 밀도(dislocation density)가 높을 수 있다. 이는 후술할 블레이드 쏘잉 공정에서 제2 반도체 기판(210)의 상부 및 하부가 더 압력을 받기 때문일 수 있다.
제2 반도체 기판(210)은 제2 셀 영역(CL2) 및 제2 스크라이브 레인 영역(SL2)을 포함할 수 있다. 평면적 관점에서 제2 스크라이브 레인 영역(SL2)은 제2 셀 영역(CL2)을 둘러쌀 수 있다. 일 예로 제2 스크라이브 레인 영역(SL2)은 사각의 링(ring) 형상일 수 있다. 제2 셀 영역(CL2)은 반도체 소자들(미도시)이 배치되는 영역일 수 있다. 제2 셀 영역(CL2)에 배치되는 반도체 소자들은 제1 셀 영역(CL1)에 배치되는 반도체 소자들과 실질적으로 동일할 수 있다.
제2 반도체 기판(210)은 하부에 제2 회로층(220)을 포함할 수 있다. 제2 회로층(220)은 제2 셀 영역(CL2) 내에 배치될 수 있다. 제2 회로층(220)은 제1 회로층(120)과 실질적으로 동일할 수 있다.
제2 보호링(230)이 제2 회로층(220)의 가장자리 부근에 제공될 수 있다. 제2 보호링(230)은 제2 셀 영역(CL2) 및 제2 스크라이브 레인 영역(SL2)의 경계에 배치될 수 있다. 제2 보호링(230)은 제1 보호링(130)과 실질적으로 동일할 수 있다.
제2 절연막(250)은 제2 반도체 기판(210)의 상면 상에 제공될 수 있다. 제2 관통 전극들(240)의 각각은 제2 반도체 기판(210)을 관통하며 제2 절연막(250)의 상면으로부터 제2 반도체 기판(210)의 하면을 향하여 연장될 수 있다. 각 제2 관통 전극(240)은 제2 상부 연결패드들(260)의 각각 및 제2 하부 연결패드들(270)의 각각과 전기적으로 연결될 수 있다. 제2 상부 연결패드들(260)은 제2 절연막(250) 상에 제공될 수 있고, 제2 하부 연결패드들(270)은 제2 반도체 기판(210)의 하면 상에 제공될 수 있다. 제2 연결 범프들(280)의 각각은 각 제2 하부 연결패드(270) 상에 제공될 수 있다.
제2 반도체 칩 스택(ST2)의 최상부에 위치한 제2 반도체 칩(200a)은 제2 관통 전극(240), 제2 절연막(250) 및 제2 상부 연결패드(260)를 포함하지 않을 수 있다.
반도체 패키지(1000)는 패키지 기판(900) 상에 실장될 수 있다. 패키지 기판(900)은 일 예로 인쇄회로 기판(PCB)일 수 있다. 패키지 기판(900)의 상부 및 하부에 각각 패드들(960, 970)이 배치될 수 있다. 패키지 기판(900)의 하부의 패드들(970)의 하면 상에는 솔더볼(980)들이 제공될 수 있다. 패키지 기판(900)은 솔더볼들(980)을 통해서 부착될 마더보드(미도시)에 전기적으로 연결될 수 있다.
패키지 기판(900)의 상면 및 반도체 패키지(1000)를 덮는 제2 몰딩 부재(300b)가 제공될 수 있다. 제2 몰딩 부재(300b)는 제1 몰딩 부재(300a)와 동일한 물질을 포함할 수도 있고 다른 물질을 포함할 수도 있다. 이하 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 비교해 보면, 제1 반도체 칩(100)은 베이스 칩(800)의 상면에 평행한 제1 방향(D1)으로의 폭(△W1)을 가질 수 있다. 제2 반도체 칩(200)은 제1 방향(D1)으로의 폭(△W2)을 가질 수 있다. 제1 반도체 칩(100)의 제1 방향(D1)으로의 폭(△W1)은 제2 반도체 칩(200)의 제1 방향(D1)으로의 폭(△W2)보다 클 수 있다.
평면적 관점에서 제2 반도체 칩(200)의 전부는 제1 반도체 칩(100)의 일부와 오버랩될 수 있다. 제1 반도체 칩(100)의 일 변과 인접하는 제2 반도체 칩(200)의 일 변은 제1 방향(D1)을 따라서 서로 이격될 수 있다. 제1 반도체 칩(100)의 일 변 및 이와 인접하는 제2 반도체 칩(200)의 일 변 사이의 이격거리(△D)는 15㎛ 내지 25㎛일 수 있다.
제1 셀 영역(CL1) 및 제2 셀 영역(CL2)은 수직 중첩할 수 있다. 제1 셀 영역(CL1)의 면적 및 제2 셀 영역(CL2)의 면적은 동일할 수 있다. 제1 셀 영역(CL1) 및 제2 셀 영역(CL2) 각각 상에 제공되는 반도체 소자들은 서로 동일할 수 있다.
평면적 관점에서, 제1 스크라이브 레인 영역(SL1)의 일부는 제2 스크라이브 레인 영역(SL2)의 전부와 중첩할 수 있다. 제1 스크라이브 레인 영역(SL1)은 제2 스크라이브 레인 영역(SL2)을 둘러쌀 수 있다. 제1 스크라이브 레인 영역(SL1)의 면적은 제2 스크라이브 레인 영역(SL2)의 면적보다 클 수 있다.
평면적 관점에서, 제1 반도체 칩(100)의 가장자리에 위치하는 제1 상부 연결패드(160) 및 인접한 제1 반도체 칩(100)의 측면까지의 이격거리는 제2 반도체 칩(200)의 가장자리에 위치하는 제2 상부 연결패드(260) 및 인접한 제2 반도체 칩(200)의 측면까지의 이격거리보다 더 클 수 있다. 마찬가지로 제1 반도체 칩(100)의 가장자리에 위치하는 제1 하부 연결패드(170) 및 인접한 제1 반도체 칩(100)의 측면까지의 이격거리는 제2 반도체 칩(200)의 가장자리에 위치하는 제2 하부 연결패드(270) 및 인접한 제2 반도체 칩(200)의 측면까지의 이격거리보다 더 클 수 있다.
평면적 관점에서, 제1 보호링(130)으로부터 인접한 제1 반도체 칩(100)의 측면까지의 이격거리는 제2 보호링(230)으로부터 인접한 제2 반도체 칩(200)의 측면까지의 이격거리보다 더 클 수 있다.
제1 반도체 칩(100)의 측면은 제2 반도체 칩(200)의 측면보다 매끈할 수 있다. 즉, 제1 반도체 칩(100)의 측면의 표면 거칠기는 제2 반도체 칩(200)의 측면의 표면 거칠기보다 더 작을 수 있다.
각 제1 접착층(AD1) 및 각 제2 접착층(AD2)은 동일한 접착소재를 포함할 수 있다. 제1 접착층(AD1) 및 제2 접착층(AD2)의 열팽창계수는 동일할 수 있다. 제1 접착층(AD1)의 평균 두께는 제2 접착층(AD2)의 평균 두께와 실질적으로 동일할 수 있다.
제1 접착층(AD1) 및 제2 접착층(AD2)은 각각 제1 방향(D1)에 따른 폭을 가질 수 있다. 제1 접착층(AD1)의 제1 방향(D1)에 따른 폭(△A1)은 제2 접착층(AD2)의 제1 방향(D1)에 따른 폭(△A2)보다 클 수 있다. 제1 접착층(AD1)은 제2 반도체 칩(200)의 하면의 면적보다 더 큰 하면의 면적을 가지는 제1 반도체 칩(100)의 하면 상에 제공됨으로써, 반도체 패키지(1000) 내의 제1 접착층(AD1)의 총 중량은 제2 접착층(AD2)의 총 중량보다 더 클 수 있다.
반도체 패키지(1000)가 패키지 기판(900) 상에 실장되는 경우에 스마일 워페이지가 발생할 수 있다. 본 실시예에 따르면, 제1 반도체 칩 스택(ST1)을 하부에 배치되고 제2 반도체 칩 스택(ST2)을 상부에 배치되는 경우 접착층이 반도체 패키지(1000)의 상부보다 하부에 더 많이 배치될 수 있다. 따라서, 하부의 수축 정도가 상부보다 더 크게 이루어짐으로써 스마일 워페이지가 방지될 수 있다.
도 2a는 도 1b의 aa의 확대도이다. 도 2b는 제1 반도체 칩(100)의 측면을 개략적으로 나타내는 그림이다.
도 2a 및 도 2b를 참조하면 제1 반도체 기판(110)의 양 측면 상에 복수개의 비정질 영역들(AM)이 형성될 수 있다. 비정질 영역들(AM)은 제1 반도체 기판(110)의 측면의 중심부 상에 형성될 수 있다. 비정질 영역들(AM)은 후술할 스텔스 쏘잉 공정에서 레이저가 지나가는 라인 영역을 따라서 형성된 것일 수 있다. 각 비정질 영역(AM)은 일 예로 타원형일수 있다.
비정질 영역(AM)과 인접한 위치에 오목부(HL)가 형성될 수 있다. 오목부(HL)는 후술할 스텔스 소잉 공정에서 보이드(void)의 일부에 해당하는 영역일 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지(2000)를 나타내는 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1a 및 도 1b를 참조하여 설명하였으므로 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(2000)는 차례로 수직 방향으로 적층된 베이스 칩(800), 제2 반도체 칩 스택(ST2), 및 제1 반도체 칩 스택(ST1)을 포함할 수 있다.
제1 몰딩 부재(300a)는 베이스 칩(800) 상에 제공되고, 베이스 칩(800)의 상면울 덮을 수 있다. 제1 몰딩 부재(300a)는 제2 반도체 칩 스택(ST2)의 측면을 덮을 수 있고, 제2 반도체 칩 스택(ST2)의 상면의 일부를 덮도록 연장될 수 있다. 제1 몰딩 부재(300a)는 제1 반도체 칩 스택(ST1)의 측면을 덮을 수 있다.
제1 반도체 칩 스택(ST1)의 최상부에 위치한 제1 반도체 칩(100a)은 제1 관통 전극(140), 제1 절연막(150) 및 제1 상부 연결패드(160)를 포함하지 않을 수 있다.
반도체 패키지(2000) 내의 상부에 제공되는 제1 접착층(AD1)의 총 중량은 하부에 제공되는 제2 접착층(AD2)의 총 중량보다 더 클 수 있다.
반도체 패키지(2000)는 패키지 기판(900) 상에 실장될 수 있다.
반도체 패키지(2000)가 패키지 기판(900) 상에 실장되는 경우에 크라잉 워페이지가 발생할 수 있다. 본 실시예에 따르면, 제2 반도체 칩 스택(ST2)을 하부에 배치되고 제1 반도체 칩 스택(ST1)을 상부에 배치되는 경우 접착층이 반도체 패키지(2000)의 하부보다 상부에 더 많이 배치될 수 있다. 따라서, 상부의 수축 정도가 하부보다 더 크게 이루어짐으로써 크라잉 워페이지가 방지될 수 있다.
도 4a는 쏘잉이 이루어지기 전의 웨이퍼를 나타내는 평면도이다. 도 4b는 도 4a의 bb의 확대도이다. 도 4c는 도4b의 II-II'의 단면도이다. 구성요소를 보다 명확하기 나타내기 위해 도 4c의 일부 구성요소들은 도 4a 및 도 4b에서 생략되었다.
도 4a, 도 4b 및 도 4c를 참조하면, 스크라이브 레인 영역(SL) 에 의해서 분리되는 복수개의 셀 영역(CL)을 포함하는 웨이퍼(WF)가 제공될 수 있다. 웨이퍼(WF)는 테이프(TP)를 통해서 캐리어 기판(CR) 상에 제공될 수 있다.
스크라이브 레인 영역(SL)은 쏘우 라인(SS)이 지나가는 일 영역을 포함할 수 있다. 여기에서, 쏘우 라인(SS)은 가상적인 선일 수 있다. 후술할 스텔스 쏘잉 공정 및 블레이드 쏘잉 공정은 쏘우 라인(SS)을 따라서 웨이퍼(WF)를 절단할 수 있다.
절단 되기 전의 웨이퍼(WF)는 반도체 기판(10), 관통 전극들(40), 절연막(50), 복수개의 제1 패드들(60), 복수개의 제2 패드들(70) 및 복수개의 연결 범프들(180)을 포함할 수 있다. 웨이퍼(WF)의 일면 상에는 접착층(AD)이 제공될 수 있다. 접착층(AD)은 일 예로 비도전성필름을 포함할 수 있다.
반도체 기판(10)은 마주하는 제1 면(10a) 및 제2 면(10b)을 구비할 수 있다. 절연막(50)은 반도체 기판(10)의 제1 면(10a) 상에 제공될 수 있다. 관통 전극들(40)의 각각은 반도체 기판(10)을 관통하며 절연막(50)의 하면으로부터 반도체 기판(10)의 제2 면(10b)을 향하여 연장될 수 있다. 제1 패드들(60)의 각각 및 제2 패드들(70)의 각각은 서로 마주할 수 있다. 각 관통 전극(40)은 각 제1 패드(60) 및 각 제2 패드(70)와 전기적으로 연결될 수 있다. 제1 연결패드들(60)은 절연막(50) 상에 제공될 수 있고, 제2 패드들(70)은 반도체 기판(10)의 제2 면(10b) 상에 제공될 수 있다.
반도체 기판(10)은 셀 영역(CL) 및 셀 영역(CL)을 둘러싸는 스크라이브 레인 영역(SL)을 포함할 수 있다. 셀 영역(CL) 내에 회로층(20)이 제공될 수 있다. 보호링(30)이 회로층(20)의 가장자리 부근에 제공될 수 있다.
도 5a 내지 도 5b는 제1 반도체 칩의 제조 과정들을 나타내는 단면도들이다.
도 4b 및 도 5a를 참조하면, 웨이퍼(WF)에 스텔스 쏘잉 공정이 이루어질 수 있다. 레이저 장치(500)로부터 레이저(LG)가 스크라이브 레인 영역(SL) 상으로 조사될 수 있다. 구체적으로 레이저(LG)는 쏘우 라인(SS)에 조사되어 반도체 기판(10)이 국부적으로 가열될 수 있다. 반도체 기판(10)의 가열된 영역의 결정 구조가 변형되어 비정질 영역들(AM)이 형성될 수 있다. 각 비정질 영역(AM)과 인접한 위치에 보이드(void)(VD)가 형성될 수 있다. 비정질 영역(AM) 주위로 고밀도 전위가 형성될 수 있다.
도 5b를 참조하면, 테이프(TP)가 인장(TS)될 수 있다, 테이프가 인장됨에 따라서 비정질 영역(AM)을 중심으로 크랙이 전파할 수 있다. 비정질 영역(AM)은 크랙 씨드(crack seed)로 작용할 수 있다. 크랙은 반도체 기판(10)으로부터 전파하여 다른 영역으로 전파될 수 있다. 크랙에 의해서 반도체 기판(10)이 분리되어 복수개의 제1 반도체 칩들(100) 및 제1 접착층들(AD1)이 형성될 수 있다. 제1 반도체 칩들(100) 각각의 측면 상에는 비정질 영역(AM) 및 보이드(VD)의 일부인 오목부(HL)가 관찰될 수 있다.
도 5a와 비교하면, 스텔스 쏘잉 과정 후의 제1 반도체 칩(100)에 잔여하는 스크라이브 레인 영역(SL1b)의 면적은 스텔스 쏘잉 과정 전의 쏘우 라인(SS)으로부터 셀 영역(CL)까지의 스크라이브 레인 영역(SL1a)의 면적 과 실질적으로 동일할 수 있다.
도 6a 내지 도 6b는 제2 반도체 칩의 제조 과정들을 나타내는 단면도들이다.
도 4b 및 도 6a를 참조하면, 웨이퍼(WF)에 블레이드 쏘잉 공정이 이루어질 수 있다. 회전하는 블레이드(BD)가 스크라이브 레인 영역(SL)을 절단할 수 있다. 구체적으로 블레이드(BD)는 쏘우 라인(SS)을 가로지를 수 있다.
블레이드(BD)가 두께를 가지는 점, 마찰 방식의 절삭 방법 등의 이유로 스크라이브 레인 영역(SL)의 웨이퍼(WF)는 쏘잉 과정에서 일부 손실될 수 있다. 블레이드와 직접적으로 닿는 영역의 반도체 기판(10)의 일부는 표면이 거칠 수 있다.
도 6b를 참조하면, 웨이퍼(WF)의 블레이드 공정이 진행된 이후에 복수개의 제2 반도체 칩들(200) 및 제2 접착층들(AD2)이 형성될 수 있다. 제2 반도체 칩들(200) 각각의 측면의 적어도 일부 상에는 치핑(CP)이 관찰될 수 있다.
도 6a와 비교하면, 블레이드 쏘잉 과정 후의 제1 반도체 칩(100)에 잔여하는 스크라이브 레인 영역(SL2b)의 면적은 블레이드 쏘잉 과정 전의 쏘우 라인(SS)로부터 셀 영역(CL)까지의 스크라이브 레인 영역(SL2a)의 면적보다 작을 수 있다.
도 1a, 도 5b 및 도 6b를 참조하면, 베이스 기판(미도시) 상에 제1 접착층(AD1)이 부착된 제1 반도체 칩들(100)을 적층하여 제1 반도체 칩 스택(ST1)을 형성할 수 있다. 제1 반도체 칩 스택(ST1) 상에 제2 접착층(AD2)이 부착된 제2 반도체 칩들(200)을 적층하여 제2 반도체 칩 스택(ST2)을 형성할 수 있다.
이어서 베이스 기판(미도시), 제1 반도체 칩 스택(ST1) 및 제2 반도체 칩 스택(ST2)을 덮는 제1 몰딩막(310)이 형성될 수 있다. 베이스 기판(미도시) 및 제1 몰딩막(310)의 싱귤레이션 과정을 통해서 베이스 칩(800) 및 제1 몰딩부재(300)가 형성될 수 있다. 싱귤레이션 과정을 통해서 동시에 반도체 패키지(1000)가 형성될 수 있다.
추가적으로 반도체 패키지(1000)는 패키지 기판(900) 상에 실장될 수 있다. 반도체 패키지(1000) 및 패키지 기판(900)을 덮는 제2 몰딩막이 형성될 수 있다. 이어서 제2 몰딩막의 싱귤레이션 과정을 통해서 제2 몰딩 부재(300b)가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 칩
200: 제2 반도체 칩
SL1: 제1 스크라이브 레인 영역
SL2: 제2 스크라이브 레인 영역

Claims (10)

  1. 수직으로 인접하게 적층되는 제1 반도체 칩 스택 및 제2 반도체 칩 스택을 포함하고,
    상기 제1 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층을 포함하고,
    상기 제2 반도체 칩 스택은 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층을 포함하고,
    상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 관통 비아를 포함하고,
    상기 제1 반도체 칩들의 각각은 제1 셀 영역 및 상기 제1 셀 영역을 둘러싸는 제1 스크라이브 레인 영역을 포함하고,
    상기 제2 반도체 칩들의 각각은 제2 셀 영역 및 상기 제2 셀 영역을 둘러싸는 제2 스크라이브 레인 영역을 포함하고,
    상기 제1 스크라이브 레인 영역의 면적은 상기 제2 스크라이브 레인 영역의 면적보다 크고,
    상기 제1 접착층 및 상기 제2 접착층은 동일한 접착 소재를 포함하고,
    상기 제1 반도체 칩은 상기 제1 스크라이브 레인 영역 및 상기 제1 셀 영역 사이의 제1 보호링을 더 포함하고,
    상기 제2 반도체 칩은 제2 스크라이브 레인 영역 및 상기 제2 셀 영역 사이의 제2 보호링을 더 포함하고,
    상기 제1 보호링으로부터 인접한 상기 제1 반도체 칩의 측면까지의 이격거리는 상기 제2 보호링으로부터 인접한 상기 제2 반도체 칩의 측면까지의 거리보다 더 큰 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩들의 각각은 상기 제1 반도체 칩의 상면에 평행한 방향으로의 제1 폭을 가지고,
    상기 제2 반도체 칩들의 각각은 상기 제2 반도체 칩의 상면에 평행한 방향으로의 제2 폭을 가지고,
    상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제2 폭보다 큰 반도체 패키지.
  3. 제1항에 있어서,
    평면적 관점에서 상기 제1 반도체 칩의 일 변과 인접한 상기 제2 반도체 칩의 일변 사이의 이격거리는 15㎛ 내지 25㎛인 반도체 패키지.
  4. 제1항에 있어서,
    평면적 관점에서, 상기 제1 스크라이브 레인 영역의 일부는 상기 제2 스크라이브 레인 영역의 전부와 중첩하는 반도체 패키지.
  5. 제1항에 있어서,
    평면적 관점에서, 상기 제1 스크라이브 레인 영역은 상기 제2 스크라이브 레인 영역을 둘러싸는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 셀 영역의 면적 및 상기 제2 셀 영역의 면적은 동일하고,
    상기 제1 셀 영역 및 상기 제2 셀 영역은 수직으로 중첩하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 칩은
    상기 제1 반도체 칩의 측면 상에 국부적으로 형성된 비정질 영역을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 반도체 칩의 측면의 표면 거칠기는 상기 제1 반도체 칩의 표면 거칠기보다 더 큰 반도체 패키지.
  9. 베이스 칩;
    상기 베이스 칩 상에 수직 방향으로 적층된 제1 반도체 칩 스택 및 제2 반도체 칩 스택; 및
    상기베이스 칩, 상기 제1 반도체 칩 스택 및 상기 제2 반도체 칩 스택을 덮는 몰딩 부재를 포함하고,
    상기 제1 반도체 칩 스택은 상기 수직 방향으로 적층된 복수개의 제1 반도체 칩들과 상기 복수개의 제1 반도체 칩들의 각각의 하면 상의 제1 접착층들을 포함하고,
    상기 제2 반도체 칩 스택은 상기 수직 방향으로 적층된 복수개의 제2 반도체 칩들과 상기 복수개의 제2 반도체 칩들의 각각의 하면 상의 제2 접착층들을 포함하고,
    상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 상기 베이스 칩의 상면에 평행한 제1 방향으로의 폭을 가지고,
    상기 각 제1 반도체 칩의 상기 제1 방향으로의 폭은 상기 각 제2 반도체 칩의 상기 제1 방향으로의 폭보다 더 크고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 측면 상에 국부적으로 형성된 비정질 반도체 물질을 포함하고,
    상기 제2 반도체 칩의 측면의 표면 거칠기는 상기 제1 반도체 칩의 표면 거칠기보다 더 크고,
    상기 제1 접착층들 및 상기 제2 접착층들은 동일한 접착 소재를 포함하고,
    상기 제1 접착층들의 각각 및 상기 제2 접착층들의 각각은 각각 상기 제1 방향으로의 폭을 가지고,
    상기 제1 접착층의 상기 제1 방향으로의 폭은 상기 제2 접착층의 상기 제1 방향으로의 폭보다 크고,
    상기 제1 반도체 칩들의 개수와 상기 제2 반도체 칩들의 개수는 동일하고,
    상기 제1 접착층들의 개수와 상기 제2 접착층들의 개수는 동일한 반도체 패키지.
  10. 제9항에 있어서,
    제1 반도체 칩 및 제2 반도체 칩 각각은 메모리 칩이고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 회로 소자를 포함하는 반도체 패키지.
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