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KR102600106B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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KR102600106B1
KR102600106B1 KR1020160117915A KR20160117915A KR102600106B1 KR 102600106 B1 KR102600106 B1 KR 102600106B1 KR 1020160117915 A KR1020160117915 A KR 1020160117915A KR 20160117915 A KR20160117915 A KR 20160117915A KR 102600106 B1 KR102600106 B1 KR 102600106B1
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pattern
package
substrate
carrier substrate
molding pattern
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김경환
강태우
박병률
전형준
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삼성전자주식회사
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

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Abstract

본 발명은 반도체 패키지의 제조 방법을 제공한다. 실시예들에 따르면, 반도체 패키지의 제조 방법은 지지 기판 상에 예비 패키지를 제공하는 것, 상기 예비 패키지는 연결 기판, 반도체칩, 및 상기 연결 기판 및 상기 반도체칩 상의 몰딩 패턴을 포함하고; 상기 몰딩 패턴 상에 버퍼 패턴을 제공하는 것; 및 상기 버퍼 패턴 상에 캐리어 기판을 제공하는 것을 포함하되, 상기 캐리어 기판은: 상기 버퍼 패턴과 물리적으로 접촉하는 제1 부분; 및 상기 몰딩 패턴과 물리적으로 접촉하는 제2 부분을 포함할 수 있다.

Description

반도체 패키지의 제조 방법{Method of manufacturing semiconductor packages}
본 발명은 반도체 패키지의 제조 방법, 보다 구체적으로 캐리어 기판의 형성 및 제거 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 하나의 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 패키지를 제조하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 간소화된 반도체 패키지의 제조 방법을 제공하는 데에 있다.
본 발명은 반도체 패키지의 제조 방법에 관한 것이다. 본 발명에 따르면, 반도체 패키지의 제조 방법은 지지 기판 상에 예비 패키지를 제공하는 것, 상기 예비 패키지는 연결 기판, 반도체칩, 및 상기 연결 기판 및 상기 반도체칩 상의 몰딩 패턴을 포함하고; 상기 몰딩 패턴 상에 버퍼 패턴을 제공하는 것; 및 상기 버퍼 패턴 상에 캐리어 기판을 제공하는 것을 포함하되, 상기 캐리어 기판은: 상기 버퍼 패턴과 물리적으로 접촉하는 제1 부분; 및 상기 몰딩 패턴과 물리적으로 접촉하는 제2 부분을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지의 제조 방법은 예비 패키지를 제공하되, 상기 예비 패키지는 연결 기판, 반도체칩, 및 몰딩 패턴을 포함하고; 상기 몰딩 패턴의 제1 부분 상에 버퍼 패턴을 제공하는 것, 상기 버퍼 패턴은 상기 몰딩 패턴의 제2 부분의 상면을 노출시키고; 상기 버퍼 패턴 상에 상기 몰딩 패턴의 상기 제2 부분의 상기 상면과 물리적으로 접촉하는 캐리어 기판을 제공하는 것; 및 상기 몰딩 패턴의 상기 제2 부분을 제거하여, 상기 캐리어 기판을 상기 몰딩 패턴으로부터 탈착시키는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지의 제조 방법은 지지 기판 상에 패키지를 제공하는 것, 상기 패키지는 상기 지지 기판을 노출시키는 오프닝들을 갖는 연결 기판, 상기 연결 기판의 상기 오프닝들 내에 각각 제공되는 반도체칩들, 및 상기 연결 기판 및 상기 반도체칩들을 덮는 몰딩 패턴을 포함하고; 상기 패키지 상에 상기 몰딩 패턴을 노출시키는 버퍼 패턴을 제공하는 것; 및 상기 버퍼 패턴 상에 캐리어 기판을 형성하는 것을 포함하되, 상기 캐리어 기판은 상기 노출된 버퍼 패턴의 상면 및 상기 몰딩 패턴의 상면과 물리적으로 접촉할 수 있다.
본 발명에 따르면, 버퍼 패턴이 몰딩 패턴 및 캐리어 패턴 사이에 제공될 수 있다. 버퍼 패턴은 비접착성 물질을 포함할 수 있다. 캐리어 기판은 몰딩 패턴의 제2 부분에 의해 예비 패키지에 접착될 수 있다. 몰딩 패턴의 제2 부분은 예비 패키지의 엣지 영역에 제공되므로, 캐리어 기판이 예비 패키지에 안정적으로 접착될 수 있다. 버퍼 패턴이 비접착성 물질을 포함하므로, 캐리어 기판 및 버퍼 패턴이 몰딩 패턴으로부터 용이하게 제거될 수 있다. 캐리어 기판 및 몰딩 패턴의 제거 과정에서 예비 패키지가 손상되지 않을 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제조될 수 있다.
도 1a, 도 2a, 및 도 3a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다.
도 1b 내지 도 1e, 도 2b 내지 도 2e, 도 3b, 및 도 4는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 실시예들에 따른 캐리어 기판의 제거 과정을 도시한 단면도들이다.
도 5c는 실시예들에 따른 캐리어 기판의 제1 제거 과정을 도시한 단면도이다.
도 6a, 도 7a, 및 도 8a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다.
도 6b는 도 6a의Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 6c는 실시예들에 따른 예비 패키지를 도시한 단면도이다.
도 7b, 및 도 8b는 각각 도 7a 및 도 8a의 도 Ⅰ-Ⅰ'선을 따라 자른 단면들이다.
도 9a 및 도 9c는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 9b는 도 9a의 Ⅱ영역을 확대 도시하였다.
도 10a 및 도 11a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다.
도 10b 및 도 11b는 도 10a 및 도 11a의 Ⅰ-Ⅰ'선을 따라 각각 자른 단면들이다.
도 12a 및 도 12b는 각각 실시예들에 따른 예비 패키지를 도시한 평면도들이다.
도 13은 실시예들에 따른 캐리어 기판을 도시한 단면도이다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조 방법을 설명한다.
도 1a, 도 2a, 및 도 3a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다. 도 1b 내지 도 1e, 도 2b 내지 도 2e, 도 3b, 및 도 4는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다. 도 1b 내지 도 1e는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다. 도 2b 내지 도 2e는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다. 도 3b는 도 3a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 1a 및 도 1b를 참조하면, 예비 패키지(P)가 지지 기판(100) 상에 형성될 수 있다. 예비 패키지(P)는 패널 레벨로 형성될 수 있다. 예비 패키지(P)는 연결 기판(200), 제1 반도체칩들(300), 및 몰딩 패턴(400)을 포함할 수 있다. 예비 패키지(P)는 평면적 관점에서 복수의 제1 영역들(R1) 및 제2 영역(R2)을 포함할 수 있다. 예비 패키지(P)의 제1 영역들(R1)은 예비 패키지(P)의 센터 영역에 제공될 수 있다. 예비 패키지(P)의 제2 영역(R2)은 예비 패키지(P)의 엣지 영역에 제공되며, 제1 영역들(R1)을 둘러쌀 수 있다.
연결 기판(200)이 지지 기판(100) 상에 제공될 수 있다. 연결 기판(200)은 접착층(110)에 의해 지지 기판(100) 상에 접착될 수 있다. 일 예로, 인쇄회로기판(PCB)이 연결 기판(200)으로 사용될 수 있다. 연결 기판(200)은 베이스층들(210) 및 도전부(220)를 포함할 수 있다. 베이스층들(210)은 비전도성 물질을 포함할 수 있다. 예를 들어, 베이스층들(210)은 실리콘계 물질, 또는 폴리머를 포함할 수 있다. 도전부(220)는 베이스층들(210) 내에 제공될 수 있다. 도전부(220)는 제1 패드(221), 배선 패턴(222), 비아들(223), 및 제2 패드(224)를 포함할 수 있다. 제1 패드(221)는 연결 기판(200)의 하면(200b) 상에 배치될 수 있다. 비아들(223)은 베이스층들(210)을 관통할 수 있다. 배선 패턴(222)은 베이스층들(210) 사이에 개재되며, 비아들(223)과 접속할 수 있다. 제2 패드(224)는 연결 기판(200)의 상면(200a) 상에 배치되며, 비아들(223) 중에서 적어도 하나와 접속할 수 있다. 제2 패드(224)는 제1 패드(221)와 제3 방향(D3)을 따라 정렬되지 않을 수 있다. 여기에서, 제3 방향(D3)은 연결 기판(200)의 하면(200b)에 수직한 방향으로, 제1 방향(D1) 및 제2 방향(D2)은 연결 기판(200)의 하면(200b)과 나란한 방향으로 정의될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다.
도전부(220)는 구리, 알루미늄, 니켈, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 개구부들(250)이 연결 기판(200) 내에 형성될 수 있다. 개구부들(250)은 지지 기판(100)을 노출시킬 수 있다.
제1 반도체칩들(300)이 지지 기판(100) 상에 제공될 수 있다. 제1 반도체칩들(300)은 예비 패키지(P)의 제1 영역들(R1)에 각각 제공될 수 있다. 제1 반도체칩들(300)은 연결 기판(200)의 개구부들(250) 내에 제공될 수 있다. 연결 기판(200)은 제1 반도체칩들(300)을 각각 둘러쌀 수 있다. 칩 패드들(350)이 제1 반도체칩들(300)의 하면들(300b) 상에 제공될 수 있다.
몰딩 패턴(400)이 연결 기판(200)의 상면(200a) 및 제1 반도체칩들(300)의 상면들(300a) 상에 형성될 수 있다. 몰딩 패턴(400)은 연결 기판(200)과 제1 반도체칩들(300) 사이의 갭들로 연장될 수 있다. 몰딩 패턴(400)은 절연성 폴리머를 포함할 수 있다. 예를 들어, 폴리머 시트를 사용하여, 몰딩 패턴(400)이 제조될 수 있다. 일 예로, 몰딩 패턴(400)은 복수의 층들이 적층되거나 또는 빌드업 필름(Build-up Film)을 포함할 수 있다. 몰딩 패턴(400)은 이에 제한되지 않고, 다양한 방법으로 형성될 수 있다. 몰딩 패턴(400)은 비교적 소프트할 수 있다.
몰딩 패턴(400)은 제1 부분(410) 및 제2 부분(420)을 포함할 수 있다. 몰딩 패턴(400)의 제1 부분(410)은 평면적 관점에서 예비 패키지(P)의 센터 영역에 제공되며, 복수의 제1 영역들(R1)과 중첩될 수 있다. 몰딩 패턴(400)의 제2 부분(420)은 평면적 관점에서 예비 패키지(P)의 제2 영역(R2)과 중첩될 수 있다. 몰딩 패턴(400)의 제2 부분(420)은 제1 부분(410)과 연결될 수 있다.
도 1a 및 도 1c를 참조하면, 버퍼 패턴(500)이 예비 패키지(P)의 제1 영역들(R1) 상에 배치될 수 있다. 버퍼 패턴(500)은 몰딩 패턴(400)의 제1 부분(410)을 덮되, 몰딩 패턴(400)의 제2 부분(420)을 노출시킬 수 있다. 버퍼 패턴(500)은 비접착성 물질을 포함할 수 있다. 버퍼 패턴(500)은 몰딩 패턴(400) 상에 상에 접착되지 않은 상태로 배치될 수 있다. 버퍼 패턴(500)의 하면은 몰딩 패턴(400)의 상면과 본딩되지 않을 수 있다. 버퍼 패턴(500)은 증착 공정에 의해 형성되지 않을 수 있다. 일 예로, 버퍼 패턴(500)은 테플론 시트를 포함할 수 있다.
도 1a 및 도 1d를 참조하면, 캐리어 기판(600)이 버퍼 패턴(500) 상에 제공될 수 있다. 캐리어 기판(600)의 형성 과정에서, 버퍼 패턴(500) 및 몰딩 패턴(400)의 제1 부분(410) 상에 압력이 가해질 수 있다. 몰딩 패턴(400)은 소프트하므로, 몰딩 패턴(400)의 제1 부분(410)이 상기 압력에 의해 압축될 수 있다. 몰딩 패턴(400)의 제2 부분(420)의 상면(420a)은 버퍼 패턴(500)의 상면(500a)과 실질적으로 동일한 레벨에 제공되며, 버퍼 패턴(500)의 상면(500a)과 공면(coplanar)을 이룰 수 있다. 캐리어 기판(600)은 버퍼 패턴(500)의 상면(500a) 및 몰딩 패턴(400)의 제2 부분(420)의 상면(420a)과 물리적으로 접촉할 수 있다. 예를 들어, 캐리어 기판(600)은 제1 부분 및 제2 부분을 포함할 수 있다. 캐리어 기판(600)의 제1 부분은 버퍼 패턴(500)과 물리적으로 접촉할 수 있다. 캐리어 기판(600)의 제2 부분은 몰딩 패턴(400)의 제2 부분(420)과 접촉할 수 있다. 버퍼 패턴(500)은 캐리어 기판(600)에 접착되지 않을 수 있다. 몰딩 패턴(400)은 캐리어 기판(600)에 대해 접착성을 가질 수 있다. 캐리어 기판(600)은 몰딩 패턴(400)의 제2 부분(420)에 의해 예비 패키지(P)에 접착될 수 있다. 몰딩 패턴(400)의 제2 부분(420)은 예비 패키지(P)의 엣지 영역에 제공되므로, 캐리어 기판(600)이 예비 패키지(P)에 안정적으로 고정될 수 있다. 캐리어 기판(600)이 제공된 후, 몰딩 패턴(400)의 경화 공정이 더 진행될 수 있다.
이 후, 지지 기판(100) 및 접착층(110)이 제거되어, 제1 반도체칩들(300)의 하면들(300b) 및 연결 기판(200)의 하면(200b)이 노출될 수 있다.
도 1a 및 도 1e를 참조하면, 절연 패턴들(710), 재배선 패턴(720), 및 보호층(715)이 제1 반도체칩들(300)의 하면들(300b) 및 연결 기판(200)의 하면(200b) 상에 형성되어, 제1 기판(700)이 형성될 수 있다. 재배선 패턴(720)은 절연 패턴들(710) 사이의 도전 패턴(721) 및 절연 패턴들(710)을 관통하는 도전 비아(722)를 포함할 수 있다. 재배선 패턴(720)은 구리 또는 알루미늄을 포함할 수 있다. 재배선 패턴(720)은 제1 반도체칩들(300)의 칩 패드들(350) 및 연결 기판(200)의 제1 패드(221)와 접속할 수 있다. 보호층(715)은 절연 패턴들(710)의 하면 상에 형성될 수 있다. 보호층(715)은 절연 물질을 포함할 수 있다. 일 예로, 보호층(715)은 몰딩 패턴(400)과 동일한 물질을 포함할 수 있다. 다른 예로, 보호층(715)은 생략될 수 있다. 재배선 기판이 제1 기판(700)으로 사용되므로, 제1 기판(700)은 얇은 두께를 가질 수 있다.
외부 단자(730)가 제1 기판(700)의 하면 상에 형성될 수 있다. 외부 단자(730)는 재배선 패턴(720)과 접속할 수 있다. 외부 단자(730)는 금속을 포함하며, 솔더볼의 형상을 가질 수 있다. 외부 단자(730)는 재배선 패턴(720) 및 도전부(220)에 의해 제2 패드(224)와 전기적으로 연결될 수 있다. 외부 단자(730)는 제2 패드(224)와 제3 방향(D3)으로 정렬되지 않을 수 있다. 외부 단자(730)의 개수는 제2 패드(224)의 개수와 다를 수 있다. 재배선 패턴(720) 및 도전부(220)에 의해 제2 패드(224)의 배치 자유도가 증가될 수 있다.
도 2a 및 도 2b를 참조하면, 캐리어 기판(600)의 제1 제거 공정이 수행될 수 있다. 캐리어 기판(600)의 제1 제거 공정은 예비 패키지(P) 및 캐리어 기판(600) 상에 쏘잉 공정을 수행하여 진행될 수 있다. 제1 제거 공정에 의해, 예비 패키지(P)의 제2 영역(R2)이 예비 패키지(P)의 제1 영역들(R1)과 분리될 수 있다. 예비 패키지(P)의 제2 영역(R2), 예를 들어, 몰딩 패턴(400)의 제2 부분(420)은 제거될 수 있다. 이 때, 몰딩 패턴(400)의 제2 부분(420) 상의 캐리어 기판(600)이 함께 제거될 수 있다. 이하, 본 명세서에서 캐리어 기판(600)의 제1 제거 공정 이후 몰딩 패턴(400)은 몰딩 패턴(400)의 제1 부분(410)을 지시할 수 있다. 쏘잉 공정 후, 캐리어 기판(600)은 몰딩 패턴(400)으로부터 분리될 수 있다. 캐리어 기판(600)은 버퍼 패턴(500)에 대해 접착성을 가지지 않으므로, 예비 패키지(P)로부터 탈착될 수 있다.
도 2a 및 도 2c를 참조하면, 캐리어 기판(600)의 제2 제거 공정이 수행되어, 캐리어 기판(600)이 버퍼 패턴(500)으로부터 분리될 수 있다. 일 예로, 제거 장치(1000)의 진공 흡착 헤드(1100)가 캐리어 기판(600)을 흡착하여, 캐리어 기판(600)가 버퍼 패턴(500)으로부터 분리될 수 있다. 캐리어 기판(600)이 몰딩 패턴(400)의 전체 상면 상에 직접 접착되면, 캐리어 기판(600)과 몰딩 패턴(400) 사이의 접착력에 의해 캐리어 기판(600)의 제2 제거 공정에서 몰딩 패턴(400)이 손상될 수 있다. 또한, 별도의 캐리어 기판(600)의 제거 공정이 수행되거나, 캐리어 기판(600)의 제거 과정에서 강한 압력이 예비 패키지(P) 상에 가해질 수 있다. 몰딩 패턴(400)의 상면이 손상되면, 몰딩 패턴(400)의 상면의 표면 거칠기가 증가될 수 있다. 실시예들에 따르면, 버퍼 패턴(500)이 비접착성 물질을 포함하므로, 캐리어 기판(600)이 버퍼 패턴(500)으로부터 용이하게 분리될 수 있다. 캐리어 기판(600)의 제거 과정에서, 과도한 압력이 예비 패키지(P) 상에 가해지지 않아, 예비 패키지(P) 및 제1 기판(700)의 손상이 방지될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 패키지가 제조될 수 있다.
도 2a 및 도 2d를 참조하면, 버퍼 패턴(500)이 몰딩 패턴(400)으로부터 분리될 수 있다. 일 예로, 제거 장치(1000)의 진공 흡착 헤드(1100)가 버퍼 패턴(500)을 흡착하여, 버퍼 패턴(500)이 몰딩 패턴(400)으로부터 분리될 수 있다. 버퍼 패턴(500)의 제거는 도 2c의 캐리어 기판(600)의 제2 제거 공정과 동일 또는 상이한 제거 장치(1000)를 사용하여 수행될 수 있다. 버퍼 패턴(500)이 몰딩 패턴(400)에 대해 접착성을 가지는 경우, 버퍼 패턴(500)의 제거 과정에서 몰딩 패턴(400)의 상면이 손상될 수 있다. 일 예로, 몰딩 패턴(400)의 상면 상에 크렉이 발생할 수 있다. 이 경우, 몰딩 패턴(400)의 상면은 큰 중심선 표면 거칠기(예를 들어, 5μm초과)를 가질 수 있다. 더불어, 버퍼 패턴(500)을 제거하기 위한 별도의 공정(예를 들어, 식각 공정)이 더 수행될 수 있다. 실시예들에 따르면, 버퍼 패턴(500)이 몰딩 패턴(400)에 대해 비접착성을 가져, 버퍼 패턴(500)의 제거 과정에서 몰딩 패턴(400)이 손상되지 않을 수 있다. 예를 들어, 캐리어 기판(600)의 제2 제거 공정 후, 몰딩 패턴(400)의 상면은 0.1μm 내지 3μm의 중심선 표면 거칠기(Ra)를 가질 수 있다. 버퍼 패턴(500)의 제거 과정에서, 제1 기판(700), 연결 기판(200), 제1 반도체칩들(300), 및 몰딩 패턴(400)이 손상되지 않을 수 있다. 제조된 반도체 패키지는 더 향상된 신뢰성을 가질 수 있다. 버퍼 패턴(500)을 제거하기 위한 별도의 공정이 생략되어, 버퍼 패턴(500)의 제거 공정이 단순화될 수 있다.
도 2a 및 도 2e를 참조하면, 홀들(401)이 몰딩 패턴(400) 내에 형성되어, 제2 패드(224)를 노출시킬 수 있다.
도 3a 및 도 3b를 참조하면, 예비 패키지(도 2a 및 도 2e에서 P)가 싱귤레이션되어, 예비 패키지(P)의 제1 영역들(R1)이 서로 분리될 수 있다. 예비 패키지(P)의 싱귤레이션은 제1 기판(700), 연결 기판(200), 및 몰딩 패턴(400)을 쏘잉하여 수행될 수 있다. 분리된 예비 패키지(P)의 제1 영역들(R1)은 제1 패키지들(P1)을 각각 형성할 수 있다. 제1 패키지들(P1) 각각은 제1 기판(700), 제1 반도체칩(300), 및 몰딩 패턴(400)을 포함할 수 있다. 다른 예로, 예비 패키지(P)의 싱귤레이션 공정은 도 2b에서 설명한 캐리어 기판(600)의 제1 제거 공정과 함께 단일 공정에 의해 진행될 수 있다. 이 경우, 캐리어 기판(600) 및 버퍼 패턴(500)은 제1 패키지(P1) 상에 남아 있고, 캐리어 기판(600)의 제2 제거 공정 및 버퍼 패턴(500)의 제거 공정은 제1 패키지(P1) 상에 수행될 수 있다.
도 4를 참조하면, 제2 패키지(P2)가 도 3b의 제1 패키지(P1) 상에 실장되어, 반도체 패키지가 제조될 수 있다. 제2 패키지(P2)는 제2 기판(800), 제2 반도체칩(810), 및 제2 몰딩 패턴(820)을 포함할 수 있다. 제2 반도체칩(810)은 제2 기판(800) 상에 플립칩 실장될 수 있다. 다른 예로, 제2 반도체칩(810)은 본딩 와이어(미도시)에 의해 제2 기판(800)과 전기적으로 연결될 수 있다. 제2 몰딩 패턴(820)이 제2 기판(800) 상에서 제2 반도체칩(810)을 덮을 수 있다.
연결 단자(900)가 제1 패키지(P1) 및 제2 패키지(P2) 사이에 형성될 수 있다. 연결 단자(900)는 제2 기판(800) 및 제2 패드(224)와 접속할 수 있다. 제2 패키지(P2)는 연결 단자(900)에 의해 제1 패키지(P1)와 전기적으로 연결될 수 있다.
도 5a 및 도 5b는 실시예들에 따른 캐리어 기판의 제거 과정을 도시한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 예비 패키지(P)가 제공될 수 있다. 예비 패키지(P)는 연결 기판(200), 복수의 제1 반도체칩들(300), 몰딩 패턴(400), 버퍼 패턴(500), 및 캐리어 기판(600)을 포함할 수 있다. 연결 기판(200), 제1 반도체칩들(300), 몰딩 패턴(400), 버퍼 패턴(500), 및 캐리어 기판(600)의 형성은 도 1b 내지 도 1e에서 설명한 바와 실질적으로 동일할 수 있다.
캐리어 기판(600)의 제1 제거 공정이 수행될 수 있다. 캐리어 기판(600)의 제1 제거 공정은 몰딩 패턴(400)의 측벽 상에 화학 물질을 처리하여 수행될 수 있다. 상기 화학 물질은 몰딩 패턴(400)과 반응하여, 몰딩 패턴(400)의 제2 부분(420)을 제거할 수 있다. 이에 따라, 캐리어 기판(600)은 몰딩 패턴(400)과 분리되며, 예비 패키지(P)로부터 탈착될 수 있다.
도 5b를 참조하면, 캐리어 기판(600)의 제2 제거 공정이 수행될 수 있다. 캐리어 기판(600)의 제2 제거 공정은 도 2c에서 설명한 바와 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제거 장치(1000)를 사용하여, 캐리어 기판(600)이 몰딩 패턴(400)으로부터 분리될 수 있다.
이 후, 도 2d 내지 도 3b에서 설명한 바와 실질적으로 동일한 방법에 의해 제1 패키지(P1)가 제조될 수 있다. 다만, 예비 패키지(P)의 제2 영역(R2)은 도 3a 및 도 3b에서 설명한 싱귤레이션 공정에서 제거될 수 있다.
도 5c는 실시예들에 따른 캐리어 기판의 제1 제거 과정을 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 다시 참조하면, 캐리어 기판(600)의 제1 제거 공정이 수행될 수 있다. 캐리어 기판(600)의 제1 제거 공정은 몰딩 패턴(400)의 측벽 상에 화학 물질을 처리하여 수행될 수 있다.
도 5c를 참조하면, 캐리어 기판의 제1 제거 공정은 몰딩 패턴(400)의 측벽 상에 화학 물질을 처리한 후, 예비 패키지(P) 및 캐리어 기판(600) 상에 쏘잉 공정을 수행하는 것을 포함할 수 있다. 상기 쏘잉 공정에 의해, 예비 패키지(P)의 제2 영역(R2)이 예비 패키지(P)의 제1 영역들(R1)과 분리될 수 있다. 이 때, 캐리어 기판(600)의 일부가 함께 제거될 수 있다.
도 6a, 도 7a, 및 도 8a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다. 도 6b, 도 7b, 및 도 8b는 도 6a, 도 7a, 및 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 6c는 실시예들에 따른 예비 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 도 6b를 참조하면, 예비 패키지(P)가 준비될 수 있다. 예비 패키지(P)는 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예비 패키지(P)는 제1 영역들(R1) 및 제2 영역(R2)에 더하여 더미 영역(DR)을 가질 수 있다. 더미 영역(DR)은 제1 영역들(R1) 사이에 제공될 수 있다. 일 예로, 예비 패키지(P)의 더미 영역(DR)은 평면적 관점에서 제2 방향(D2)을 따라 연장될 수 있다. 다른 예로, 예비 패키지(P)의 더미 영역(DR)은 도 6c에 도시된 바와 같이 제1 방향(D1)을 따라 연장되는 부분 및 제2 방향(D2)을 따라 연장되는 부분을 포함할 수 있다. 그러나, 더미 영역(DR)의 평면적 배치는 이에 제한되지 않고 다양할 수 있다.
버퍼 패턴(500) 및 캐리어 기판(600)이 예비 패키지(P) 상에 배치될 수 있다. 제1 기판(700)이 제1 반도체칩들(300)의 하면들(300b) 및 연결 기판(200)의 하면(200b) 상에 형성될 수 있다.
테스트 패드(740)가 더미 영역(DR)의 제1 기판(700)의 하면 상에 형성될 수 있다. 테스트 패드(740)는 재배선 패턴(720)과 전기적으로 연결될 수 있다. 도시되지는 않았으나, 테스트 회로가 더미 영역(DR)의 연결 기판(200) 내에 더 제공될 수 있다. 테스트 회로는 테스트 패드(740)와 전기적으로 연결될 수 있다.
제1 기판(700)의 전기적 연결이 검사될 수 있다. 예를 들어, 프로브(미도시)가 테스트 패드(740)와 접촉하여, 재배선 패턴(720)의 전기적 연결이 검사될 수 있다. 재배선 패턴(720)의 전기적 연결 검사는 전기적 쇼트 또는 단선의 검사를 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 캐리어 기판(600) 및 버퍼 패턴(500)이 제거될 수 있다. 캐리어 기판(600)의 제거 공정은 앞서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 예를 들어, 캐리어 기판(600)의 제1 제거 공정에서, 예비 패키지(P) 및 캐리어 기판(600)이 쏘잉되어, 예비 패키지(P)의 제2 영역(R2) 및 이에 대응되는 캐리어 기판(600)의 제2 부분이 제거될 수 있다. 다른 예로, 도 5a에서 설명한 바와 같이 화학 물질에 의해 몰딩 패턴(400)의 제2 부분(420)이 제거될 수 있다. 캐리어 기판(600)의 제1 제거 공정 후, 캐리어 기판(600)은 예비 패키지(P)로부터 탈착될 수 있다. 이 후, 캐리어 기판(600) 및 버퍼 패턴(500)이 예비 패키지(P)로부터 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 예비 패키지(P)가 싱귤레이션되어, 예비 패키지(P)의 제1 영역들(R1)이 서로 분리될 수 있다. 분리된 예비 패키지(P)의 제1 영역들(R1)은 제1 패키지들(P1)을 각각 형성될 수 있다. 예비 패키지(P)의 더미 영역(DR)은 제1 영역들(R1)로부터 분리될 수 있다. 예비 패키지(P)의 더미 영역(DR)은 제거될 수 있다. 홀들(401)이 몰딩 패턴(400) 내에 형성되어, 제2 패드(224)를 노출시킬 수 있다. 홀들(401)은 예비 패키지(P)의 싱귤레이션 이전 또는 이후에 형성될 수 있다.
도 9a 및 도 9c는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다. 도 9a는 도 6a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 9b는 도 9a의 Ⅱ영역을 확대 도시하였다. 도 9c는 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a 및 도 9b를 도 6a와 함께 참조하면, 정렬키들(750)이 더미 영역(DR)의 제1 기판(700) 내에 형성될 수 있다. 예를 들어, 정렬키들(750)은 절연 패턴들(710) 내에 각각 형성될 수 있다. 재배선 패턴(720)의 도전 비아(722)는 절연 패턴들(710)을 식각하여, 비아홀(725)을 형성하고, 상기 비아홀(725) 내에 도전 물질을 채워 형성될 수 있다. 절연 패턴들(710) 상에 도전층(미도시)을 형성하고, 상기 도전층을 식각하여 도전 패턴(721)이 형성될 수 있다. 비아홀(725) 및 도전 패턴(721)을 형성하기 위한 식각 공정에서 정렬키들(750)을 사용하여 포토 마스크(미도시)의 정렬/오정렬 여부가 확인될 수 있다.
제1 기판(700)이 형성된 후, 캐리어 기판(600) 및 버퍼 패턴(500)은 제거될 수 있다. 예비 패키지(P) 및 캐리어 기판(600)이 쏘잉되어, 예비 패키지(P)의 제2 영역(R2) 및 예비 패키지(P)의 제2 영역(R2) 상의 캐리어 기판(600)이 제거될 수 있다.
도 9c를 도 8a와 함께 참조하면, 예비 패키지(P)가 싱귤레이션되어, 제1 패키지들(P1)의 제조될 수 있다. 이 때, 예비 패키지(P)의 제1 영역들(R1)은 각각 제1 패키지들(P1)을 형성하며, 예비 패키지(P)의 더미 영역(DR)은 제거될 수 있다.
도 10a 및 도 11a는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 평면도들이다. 도 10b 및 도 11b는 각각 도 10a 및 도 11a의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 10b를 참조하면, 예비 패키지(P)의 제2 영역(R2)은 평면적 관점에서 예비 패키지(P)의 엣지 영역과 중첩되며, 제1 영역들(R1) 사이로 연장될 수 있다. 예비 패키지(P)의 제2 영역(R2)은 제2 방향(D2)을 따라 예비 패키지(P)의 센터 영역을 가로지를 수 있다. 버퍼 패턴(500)은 예비 패키지(P) 상에 복수로 제공될 수 있다. 버퍼 패턴들(500)은 예비 패키지(P)의 제1 영역들(R1)과 중첩될 수 있다. 버퍼 패턴들(500)은 예비 패키지(P)의 제2 영역(R2) 상에는 제공되지 않을 수 있다. 버퍼 패턴들(500)은 평면적 관점에서 서로 제2 방향(D2)으로 이격될 수 있다. 몰딩 패턴(400)의 제2 부분(420)은 버퍼 패턴들(500)에 의해 노출될 수 있다. 캐리어 기판(600)은 몰딩 패턴(400)의 제2 부분(420)에 의해 예비 패키지(P)에 접착될 수 있다.
도 11a 및 도 11b를 참조하면, 캐리어 기판(600)의 제1 제거 공정은 캐리어 기판(600) 및 예비 패키지(P)를 쏘잉하여 진행될 수 있다. 예비 패키지(P)의 제2 영역(R2) 및 예비 패키지(P)의 제2 영역(R2) 상의 캐리어 기판(600)의 부분이 제거될 수 있다. 다른 예로, 캐리어 기판(600)의 제1 제거 공정은 쏘잉 공정 이전에 화학 물질을 예비 패키지(P)의 측면 상에 처리하는 것을 더 포함할 수 있다.
이 후, 도 2c 내지 도 4에서 설명한 방법에 의해 반도체 패키지가 제조될 수 있다.
도 12a 및 도 12b는 실시예들에 따른 예비 패키지를 각각 도시한 평면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12a 및 도 12b를 참조하면, 예비 패키지(P)의 제2 영역(R2)은 예비 패키지(P)의 제1 영역들(R1) 사이에 더 제공될 수 있다. 복수의 버퍼 패턴들(500)이 예비 패키지(P) 상에 제공될 수 있다. 버퍼 패턴들(500)은 평면적 관점에서 서로 제2 방향(D2)으로 이격될 수 있다. 도 12a와 같이, 예비 패키지(P)의 제2 영역(R2)은 예비 패키지(P)의 센터 영역을 제1 방향(D1)으로 가로지를 수 있다. 도 12b를 참조하면, 예비 패키지(P)의 제2 영역(R2)은 예비 패키지(P)의 센터 영역을 제1 방향(D1) 및 제2 방향(D2)으로 가로지를 수 있다. 캐리어 기판(600)의 제1 제거 공정은 도 11a 및 도 11b에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다
도 13은 실시예들에 따른 캐리어 기판을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 참조하면, 캐리어 기판(600)은 적층된 제1 층(610), 제2 층(620), 및 제3 층(630)을 포함할 수 있다. 예를 들어, 제1 층(610) 및 제3 층(630)은 구리와 같은 금속을 포함할 수 있다. 제2 층(620)은 유리섬유와 같은 무기물을 포함할 수 있다.
다시 도 1c를 참조하면, 도 13에서 설명한 캐리어 기판(600)이 사용될 수 있다. 이 때, 제1 층(610)이 예비 패키지(P)를 향하여 제공되어, 몰딩 패턴(400) 및 버퍼 패턴(500)에 접착될 수 있다. 그러나, 캐리어 기판(600)은 이에 한정되지 않고 다양할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 지지 기판 상에 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 갖는 예비 패키지를 제공하는 것, 상기 예비 패키지는 연결 기판, 반도체칩, 및 상기 연결 기판 및 상기 반도체칩 상의 몰딩 패턴을 포함하고;
    상기 예비 패키지의 상기 제1 영역 상에 버퍼 패턴을 제공하는 것; 및
    상기 버퍼 패턴 상에 캐리어 기판을 제공하는 것을 포함하되,
    상기 버퍼 패턴은 상기 캐리어 기판 및 상기 몰딩 패턴에 대해 비접착성을 가지는 물질을 포함하고,
    상기 캐리어 기판은:
    상기 버퍼 패턴과 물리적으로 접촉하는 제1 부분; 및
    상기 몰딩 패턴과 물리적으로 접촉하는 제2 부분을 포함하는 반도체 패키지 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 캐리어 기판을 제거하는 것을 더 포함하되,
    상기 캐리어 기판을 제거하는 것은:
    상기 캐리어 기판 상에 쏘잉 공정을 수행하여, 상기 캐리어 기판의 상기 제2 부분을 제거하는 제1 제거 공정; 및
    상기 캐리어 기판을 상기 버퍼 패턴으로부터 분리시키는 제2 제거 공정을 포함하는 반도체 패키지 제조 방법.
  4. 제 3항에 있어서,
    상기 지지 기판을 제거하여, 상기 예비 패키지의 하면을 노출시키는 것; 및
    상기 예비 패키지의 하면 상에 재배선 기판을 형성하는 것을 더 포함하되,
    상기 캐리어 기판을 제거하는 것은 상기 재배선 기판이 형성된 후 수행되는 반도체 패키지 제조 방법.
  5. 제 4항에 있어서,
    상기 재배선 기판은 절연 패턴들 및 재배선 패턴을 포함하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 재배선 패턴은 상기 연결 기판 및 상기 반도체칩과 전기적으로 연결되는 반도체 패키지 제조 방법.
  7. 제 1항에 있어서,
    상기 캐리어 기판의 상기 제2 부분은 평면적 관점에서 상기 예비 패키지의 상기 제2 영역과 중첩되는 반도체 패키지 제조 방법.
  8. 예비 패키지를 제공하되, 상기 예비 패키지는 연결 기판, 반도체칩, 및 몰딩 패턴을 포함하고;
    상기 몰딩 패턴의 제1 부분 상에 버퍼 패턴을 제공하는 것, 상기 버퍼 패턴은 상기 몰딩 패턴의 제2 부분의 상면을 노출시키고;
    상기 버퍼 패턴 상에 상기 몰딩 패턴의 상기 제2 부분의 상기 상면과 물리적으로 접촉하는 캐리어 기판을 제공하는 것; 및
    상기 몰딩 패턴의 상기 제2 부분을 제거하여, 상기 캐리어 기판을 상기 몰딩 패턴으로부터 탈착시키는 것을 포함하되,
    평면적 관점에서, 상기 제2 부분은 상기 제1 부분을 둘러싸며,
    상기 버퍼 패턴은 상기 캐리어 기판 및 상기 몰딩 패턴에 대해 비접착성을 가지는 물질을 포함하는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 캐리어 기판은 상기 몰딩 패턴의 상기 제2 부분에 의해 상기 예비 패키지에 접착되는 반도체 패키지 제조 방법.
  10. 제 8항에 있어서,
    상기 캐리어 기판을 탈착시킨 후, 상기 캐리어 기판을 상기 예비 패키지로부터 제거하는 것을 더 포함하는 반도체 패키지 제조 방법.
  11. 제 10항에 있어서,
    상기 캐리어 기판이 제거된 후, 상기 몰딩 패턴 상에 상부 패키지를 배치하는 것을 더 포함하되,
    상기 연결 기판은 베이스층 및 상기 베이스층 내의 도전부를 포함하고,
    상기 상부 패키지는 상기 도전부와 전기적으로 연결되는 반도체 패키지 제조 방법.
  12. 제 8항에 있어서,
    상기 몰딩 패턴의 상기 제2 부분은 상기 예비 패키지의 엣지 영역에 제공되는 반도체 패키지 제조 방법.
  13. 제 8항에 있어서,
    상기 몰딩 패턴의 상기 제2 부분을 제거하는 것은:
    상기 캐리어 기판 및 상기 예비 패키지를 쏘잉하여, 상기 몰딩 패턴의 상기 제2 부분을 상기 몰딩 패턴의 상기 제1 부분으로부터 분리하는 것을 포함하는 반도체 패키지 제조 방법.
  14. 제 8항에 있어서,
    상기 몰딩 패턴의 상기 제2 부분을 제거하는 것은:
    상기 예비 패키지의 측벽 상에 화학 물질을 처리하는 것을 포함하는 반도체 패키지 제조 방법.
  15. 제 8항에 있어서,
    상기 캐리어 기판이 제공된 후, 상기 몰딩 패턴의 상기 제2 부분의 상기 상면은 상기 버퍼 패턴의 상면과 공면을 이루는 반도체 패키지 제조 방법.
  16. 지지 기판 상에 패키지를 제공하는 것, 상기 패키지는 상기 지지 기판을 노출시키는 오프닝들을 갖는 연결 기판, 상기 연결 기판의 상기 오프닝들 내에 각각 제공되는 반도체칩들, 및 상기 연결 기판 및 상기 반도체칩들을 덮는 몰딩 패턴을 포함하고;
    상기 패키지 상에 상기 몰딩 패턴의 엣지 영역을 노출시키는 버퍼 패턴을 제공하는 것; 및
    상기 버퍼 패턴 상에 캐리어 기판을 형성하는 것을 포함하되,
    상기 캐리어 기판은 상기 버퍼 패턴의 상면 및 노출된 상기 몰딩 패턴의 상기 엣지 영역의 상면과 물리적으로 접촉하고,
    상기 버퍼 패턴은 상기 캐리어 기판 및 상기 몰딩 패턴에 대해 비접착성을 가지는 물질을 포함하는 반도체 패키지 제조 방법.
  17. 제 16항에 있어서,
    상기 버퍼 패턴은 비접착성 물질을 포함하는 반도체 패키지 제조 방법.
  18. 제 16항에 있어서,
    상기 버퍼 패턴은 복수로 제공되며,
    평면적 관점에서 상기 버퍼 패턴들은 서로 이격되고,
    상기 몰딩 패턴은 상기 버퍼 패턴들 사이의 갭 영역으로 더 연장되는 반도체 패키지 제조 방법.
  19. 제 16항에 있어서,
    상기 패키지의 하면 상에 기판을 형성하는 것을 더 포함하고,
    상기 기판은:
    평면적 관점에서 상기 반도체칩들과 각각 중첩되는 제1 영역들; 및
    상기 제1 영역들 사이에 제공되는 더미 영역을 포함하고,
    테스트 패드 또는 얼라인키가 상기 기판의 상기 더미 영역 상에 제공되는 반도체 패키지 제조 방법.
  20. 제 16항에 있어서,
    상기 캐리어 기판은 상기 패키지의 엣지 영역에서 상기 몰딩 패턴과 물리적으로 접촉하는 반도체 패키지 제조 방법.
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