[go: up one dir, main page]

JP6110734B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6110734B2
JP6110734B2 JP2013120013A JP2013120013A JP6110734B2 JP 6110734 B2 JP6110734 B2 JP 6110734B2 JP 2013120013 A JP2013120013 A JP 2013120013A JP 2013120013 A JP2013120013 A JP 2013120013A JP 6110734 B2 JP6110734 B2 JP 6110734B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
region
semiconductor device
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013120013A
Other languages
English (en)
Other versions
JP2014239118A (ja
Inventor
山道　新太郎
新太郎 山道
岡本　学
学 岡本
本多　広一
広一 本多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013120013A priority Critical patent/JP6110734B2/ja
Priority to US14/284,447 priority patent/US9117814B2/en
Priority to CN201410247229.5A priority patent/CN104241257B/zh
Publication of JP2014239118A publication Critical patent/JP2014239118A/ja
Priority to HK15105924.3A priority patent/HK1205590A1/xx
Priority to US14/807,559 priority patent/US9362262B2/en
Application granted granted Critical
Publication of JP6110734B2 publication Critical patent/JP6110734B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関し、例えば配線基板上に第１の半導体チップと第２の半導体チップとを積層した半導体装置に適用可能な技術である。
半導体チップを他の半導体チップと接続する方法の一つに、貫通電極を用いるものがある。貫通電極は、半導体チップの基板を厚さ方向に貫通している。例えば特許文献１には、貫通電極を形成したメモリチップを積層し、かつ、貫通電極を用いてこれらメモリチップを互いに接続することが記載されている。
また特許文献１において、最も下に位置するメモリチップは、はんだバンプを介して配線基板に接続されている。最も下に位置するメモリチップの周囲には、金属系の材料からなる枠状部材がメモリチップを取り囲むように設けられている。さらに、最も上に位置するメモリチップの上には、金属基板が接着部材を介して搭載されている。
特開２０１１−２４３７２４号公報
近年は、半導体チップの基板の特定の領域に貫通電極を集中して配置することが検討されている。本発明者は、基板のうち貫通電極が集中して配置された領域は、他の領域と比較して強度が低下すると考えた。この場合、半導体チップの基板に加わる応力によって、この基板にクラックが入る恐れがある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、配線基板の第１面には長方形の第１半導体チップが実装されており、かつ、第１半導体チップの上には第２半導体チップが配置されている。第２半導体チップは、第１半導体チップに設けられた第１貫通電極に電気的に接続している。第１半導体チップの長辺に平行な方向を行方向として、第１半導体チップの長辺に垂直な方向を列方向とした場合、複数の第１貫通電極のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されている。そして第１半導体チップの短辺に平行な断面において、ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域の中心は、第１半導体チップの短辺の中心から第１方向にずれている。
前記一実施の形態によれば、半導体チップの基板の貫通電極配置領域に貫通電極を集中して配置した場合でも、この基板にクラックが入ることを抑制できる。
実施形態１に係る半導体装置の構成を示す断面図である。 半導体装置を構成する配線基板、第１半導体チップ、及び第２半導体チップの相対位置を説明するための概略図である。 第１半導体チップと配線基板の接続部分、及び第１半導体チップと第２半導体チップの接続部分の構成を説明するための断面図である。 第１半導体チップの構成を説明するための平面図である。 貫通電極配置領域における第１貫通電極の配列の一例を示す図である。 配線基板の開口の形状の一例を示す図である。 半導体装置の製造方法について説明するための断面図である。 半導体装置の製造方法について説明するための断面図である。 配線基板の構成を説明するための平面図である。 実施形態１の変形例１に係る半導体装置の構成を示す断面図である。 第２半導体チップの断面構造を説明するための図である。 実施形態１の変形例２に係る半導体装置の構成を説明するための断面図である。 実施形態１の変形例３に係る半導体装置が有する第１半導体チップの構成を説明するための平面図である。 実施形態１の変形例４に係る半導体装置が有する第１半導体チップの構成を説明するための平面図である。 実施形態１の変形例５に係る半導体装置の構成を示す断面図である。 実施形態１の変形例６に係る半導体装置が有する第１半導体チップの構成を示す平面図である。 図１６のＢ−Ｂ´断面図である。 実施形態２に係る半導体装置の構成を示す断面図である。 放熱部材の平面形状を説明するための平面図である。 図１８及び図１９に示した半導体装置の製造方法を説明するための断面図である。 実施形態２の変形例１に係る半導体装置の構成を説明する断面図である。 実施形態２の変形例２に係る半導体装置の構成を示す断面図である。 実施形態３の変形例４に係る半導体装置の構成を示す平面図である。 図２３に示した半導体装置の断面図である。 実施形態３に係る電子装置の平面図である。 電子装置の機能構成を示すブロック図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態１）
図１は、実施形態１に係る半導体装置ＳＤの構成を示す断面図である。図２は、半導体装置ＳＤを構成する配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２の相対位置を説明するための概略図である。図１は、図２のＡ−Ａ´断面に対応している。実施形態１に係る半導体装置ＳＤは、配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を備えている。
第１半導体チップＳＣ１は、配線基板ＩＰの第１面に実装されており、平面形状が長方形である。第１半導体チップＳＣ１の素子形成面ＳＦＣ１１は配線基板ＩＰの第１面に対向している。また、第１半導体チップＳＣ１は複数の第１貫通電極ＴＳＶ１を有している。
第２半導体チップＳＣ２は、第１半導体チップＳＣ１の上に配置されており、第１半導体チップＳＣ１の複数の第１貫通電極ＴＳＶ１に電気的に接続している。
そして、第１半導体チップＳＣ１の長辺ＳＩＤ１１，ＳＩＤ１３に平行な方向（図２におけるＹ方向）を行方向として、かつ長辺ＳＩＤ１１，ＳＩＤ１３に垂直な方向（図２におけるＸ方向）を列方向とした場合、複数の第１貫通電極ＴＳＶ１のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されている。また、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４に平行な断面（例えば図２のＡ−Ａ´断面：図１）において、上記したｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域ＴＳＶＡ１の中心は、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４の中心から第1方向（図１，２のＸ方向）にずれている。
別の言い方をすれば、ｎが奇数の場合、列方向において（ｎ＋１）／２番目に位置する第１貫通電極ＴＳＶ１は、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４の中心から第１方向にずれている。一方、ｎが偶数の場合、列方向において、ｎ／２番目に位置する第１貫通電極ＴＳＶ１と、（ｎ＋２）／２番目に位置する第１貫通電極ＴＳＶ１の間の領域の中心は、第１半導体チップの短辺ＳＩＤ１２，ＳＩＤ１４の中心から第１方向にずれている。
以下、半導体装置ＳＤの構成について詳細に説明する。
まず、図１を用いて半導体装置ＳＤの構成を説明する。配線基板ＩＰは、例えば樹脂インターポーザであり、少なくとも両面に配線層を有している。配線基板ＩＰは、配線層を２層有していてもよいし、４層以上有していてもよい。配線基板ＩＰの厚さは、例えば１００μｍ以上３００μｍ以下である。ただし、配線基板ＩＰは、これより厚くても良いし、薄くても良い。配線基板ＩＰの第１面側（すなわち第１半導体チップＳＣ１が実装される側）の配線は、電極ＩＥＬ（図３を用いて後述）を有している。電極ＩＥＬは第１半導体チップＳＣ１に電気的に接続している。
また配線基板ＩＰのうち第１面とは逆側の第２面の配線層は、電極ＬＮＤを有している。電極ＬＮＤは、少なくとも配線基板ＩＰに設けられた接続部材（例えばスルーホール内に設けられた導電層）を介して電極ＩＥＬに接続している。電極ＬＮＤには外部接続端子ＳＢが設けられている。外部接続端子ＳＢは半導体装置ＳＤを回路基板（例えばマザーボード）に取り付ける際に用いられる。外部接続端子ＳＢは、例えばはんだボールである。電極ＬＮＤ及び外部接続端子ＳＢは、少なくとも配線基板ＩＰの縁に沿って配置されている。ただし電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの中央にも配置されていても良い。この場合、電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの全面に渡って設けられていても良いし、配線基板ＩＰの中央の外部接続端子ＳＢ群と、配線基板ＩＰの縁の外部接続端子ＳＢ群の間に、各群の格子点間距離よりも大きい隙間が設けられていても良い。
第１半導体チップＳＣ１は、上記したように、配線基板ＩＰの電極ＩＥＬに接続している。本図に示す例では、第１半導体チップＳＣ１は、接続端子ＣＵＰを介して電極ＩＥＬに接続している。接続端子ＣＵＰは、例えばＣｕなどの金属からなる導体柱である。ただし、接続端子ＣＵＰははんだバンプであっても良い。
第１半導体チップＳＣ１の厚さは、配線基板ＩＰよりも薄く、例えば配線基板ＩＰの厚さの１／２以下である。第１半導体チップＳＣ１の厚さは、例えば５０μｍ以上６０μｍ以下であるが、これに限定されない。
第１半導体チップＳＣ１の素子形成面ＳＦＣ１１には少なくとも一つのロジック回路が形成されている。このロジック回路は、複数の第１貫通電極ＴＳＶ１を介して第２半導体チップＳＣ２に接続している。
第２半導体チップＳＣ２は、例えばメモリチップである。第２半導体チップＳＣ２が有するメモリは、Ｗｉｄｅ Ｉ／Ｏメモリ、又はＤＤＲ（Double Data Rate）メモリ（ＤＤＲ２，ＤＤＲ３等を含む）であっても良い。ただし第２半導体チップＳＣ２は、ロジック回路を有する半導体チップであってもよいし、ロジック回路及びメモリ回路の双方を有する半導体チップであっても良い。第２半導体チップＳＣ２の素子形成面ＳＦＣ２１は、第１半導体チップＳＣ１の裏面ＳＦＣ１２に対向している。
また、平面視において、第２半導体チップＳＣ２は、第１半導体チップＳＣ１の２つの長辺ＳＩＤ１３（第１方向側の長辺）、長辺ＳＩＤ１１（他の長辺）のそれぞれから食み出している。第２半導体チップＳＣ２のうち長辺ＳＩＤ１３側から食み出している部分の幅は、第２半導体チップＳＣ２のうち長辺ＳＩＤ１１側から食み出している部分の幅よりも大きい。
なお、第１半導体チップＳＣ１と配線基板ＩＰの第１面の間の空間は、封止樹脂ＵＦＲ１で封止されている。そして、第２半導体チップＳＣ２と配線基板ＩＰの第１面の間の空間は、封止樹脂ＵＦＲ２で封止されている。この結果、封止樹脂ＵＦＲ１は、封止樹脂ＵＦＲ２でその周囲を覆われた形になる。封止樹脂ＵＦＲ１は、ＤＡＦ（Die Attachment Film）であっても良いし、液状の樹脂を滴下して形成されていても良い。また、封止樹脂ＵＦＲ２は、例えば液状の樹脂を滴下して形成されている。なお、封止樹脂ＵＦＲ２は、第１半導体チップＳＣ１と第２半導体チップＳＣ２の間の空間にも充填されていてもよい。
平面視において、封止樹脂ＵＦＲ１は第１半導体チップＳＣ１から食み出している。そして、封止樹脂ＵＦＲ１において、長辺ＳＩＤ１３側で食み出している部分の幅Ｅ３は、短辺ＳＩＤ１２側で食み出している部分の幅Ｅ１よりも大きい。このようにすると、第２半導体チップＳＣ２が第１半導体チップＳＣ１に対して長辺ＳＩＤ１３側にずれていても、封止樹脂ＵＦＲ１と第２半導体チップＳＣ２の間の隙間が大きくなりすぎることを抑制できる。従って、液状の樹脂を滴下することにより封止樹脂ＵＦＲ２を形成する場合に、封止樹脂ＵＦＲ１と封止樹脂ＵＦＲ２の間にボイドが生じることを抑制できる。
また、第1半導体チップＳＣ１の短辺に平行な断面でみた場合、第２半導体チップＳＣ２の中心は第１半導体チップＳＣ１の中心と重なっていない。このため、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を搭載するときに、第２半導体チップＳＣ２は傾く可能性がある。これに対して上記したように封止樹脂ＵＦＲ１において、長辺ＳＩＤ１３側で食み出している部分の幅Ｅ３を、短辺ＳＩＤ１２側で食み出している部分の幅Ｅ１よりも大きくすると、第２半導体チップＳＣ２が傾くことを抑制できる。
配線基板ＩＰの第１面、第１半導体チップＳＣ１、封止樹脂ＵＦＲ２、及び第２半導体チップＳＣ２は、封止樹脂ＭＤＲ１によって封止されている。本図に示す例において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面と同一面を形成している。ただし、平面視において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面よりも内側に位置していても良い。また、封止樹脂ＭＤＲ１は、第２半導体チップＳＣ２の裏面ＳＦＣ２２も覆っている。
次に、図２を用いて半導体装置ＳＤの構成を説明する。第１半導体チップＳＣ１は、平面形状が長方形であり、長辺ＳＩＤ１１、短辺ＳＩＤ１２、長辺ＳＩＤ１３、及び短辺ＳＩＤ１４を有している。第１貫通電極ＴＳＶ１は、ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域ＴＳＶＡ１内に位置しており、かつ、上記した格子点のいずれかの上に配置されている。貫通電極配置領域ＴＳＶＡ１は長方形を有しており、その長辺（すなわち行方向）は、第１半導体チップＳＣ１の長辺ＳＩＤ１１，ＳＩＤ１３に平行になっている。
本図に示す例では、第１半導体チップＳＣ１の短辺に平行な断面（すなわち図２のＸ方向）でみた場合、貫通電極配置領域ＴＳＶＡ１から長辺ＳＩＤ１３までの距離Dｘ２は、貫通電極配置領域ＴＳＶＡ１から長辺ＳＩＤ１１までの距離Ｄｘ１よりも小さい。また、貫通電極配置領域ＴＳＶＡ１から短辺ＳＩＤ１２までの距離Ｄｙ１と、貫通電極配置領域ＴＳＶＡ１から短辺ＳＩＤ１４までの距離Ｄｙ２は、互いに等しいのが好ましいが、互いに異なっていても良い。
また、第１半導体チップＳＣ１の短辺に平行な断面でみた場合、第１半導体チップＳＣ１の中心（又は重心）は、配線基板ＩＰの中心（又は重心）と重なっている。
また、第1半導体チップＳＣ１の短辺に平行な断面でみた場合、貫通電極配置領域ＴＳＶＡ１は、第１半導体チップＳＣ１の中心とは重なっていないが、第２半導体チップＳＣ２の中心とは重なっている。すなわち、第２半導体チップＳＣ２の中心は第１半導体チップＳＣ１の中心に重なっていない。また、この断面において、貫通電極配置領域ＴＳＶＡ１は、配線基板ＩＰの中心と重なっている。
図３は、第１半導体チップＳＣ１と配線基板ＩＰの接続部分、及び第１半導体チップＳＣ１と第２半導体チップＳＣ２の接続部分の構成を説明するための断面図である。
第１半導体チップＳＣ１は、基板ＳＵＢ１を用いて形成されている。基板ＳＵＢ１は、例えばシリコン基板などの半導体基板である。基板ＳＵＢ１には、トランジスタＴｒ１が形成されている。また基板ＳＵＢ１のうちトランジスタＴｒ１が形成されている面には、多層配線層ＭＩＬ１が形成されている。第１半導体チップＳＣ１の各種の回路は、多層配線層ＭＩＬ１内の配線、及びトランジスタＴｒ１を用いて形成されている。
基板ＳＵＢ１には、第１貫通電極ＴＳＶ１が形成されている。第１貫通電極ＴＳＶ１は、銅などの導電体で形成されており、基板ＳＵＢ１を貫いている。なお、第１貫通電極ＴＳＶ１と基板ＳＵＢ１の間には、絶縁膜（図示せず）が形成されている。
また、多層配線層ＭＩＬ１の最上層の配線層には、電極ＥＬ１１が形成されている。電極ＥＬ１１の上には、接続端子ＣＵＰ、例えばＣｕピラーなどの導体柱が形成されている。接続端子ＣＵＰは、はんだＳＬＤ１を介して、配線基板ＩＰの第１面の電極ＩＥＬに接続している。なお、配線基板ＩＰの第１面には絶縁層ＳＲ、例えばソルダーレジスト層が設けられている。絶縁層ＳＲのうち電極ＩＥＬと重なる位置には、開口ＳＲＯが設けられている。なお、電極ＩＥＬは、周辺部が絶縁層ＳＲによって覆われていても良いし、周辺も絶縁層ＳＲから露出していても良い。
一部の電極ＥＬ１１は、多層配線層ＭＩＬ１内の配線及びビアを介して、第１貫通電極ＴＳＶ１の素子形成面ＳＦＣ１１側の端部に接続している。そして第１貫通電極ＴＳＶ１の裏面ＳＦＣ１２側の端部は、はんだＳＬＤ２を介して第２半導体チップＳＣ２の接続端子ＥＬ２１に接続している。
なお、本図に示す例では、接続端子ＥＬ２１と第１貫通電極ＴＳＶ１は、平面視において重なっている。ただし、少なくとも一部の接続端子ＥＬ２１は、対応する第１貫通電極ＴＳＶ１と平面視で重なっていなくても良い。この場合、第１半導体チップＳＣ１の裏面ＳＦＣ１２には、少なくとも一層の配線が形成される。そしてこの配線を介して、接続端子ＥＬ２１と第１貫通電極ＴＳＶ１とが接続する。
第１貫通電極ＴＳＶ１の配置ピッチは、接続端子ＣＵＰの配置ピッチよりも狭い。このようにすると、接続端子ＣＵＰを第１貫通電極ＴＳＶ１よりも太くすることができる。これにより、第１半導体チップＳＣ１を配線基板ＩＰに接続するときの、接続端子ＣＵＰの機械的な信頼性を高めることができる。また、接続端子ＣＵＰの高さを大きくすることができる。また、本図に示す例では、平面視において、一部の第１貫通電極ＴＳＶ１は、少なくとも一部が接続端子ＣＵＰと重なっている。このようにすると、接続端子ＣＵＰの配置の制限及び第１貫通電極ＴＳＶ１の配置の制限を少なくすることができる。なお、いずれの第１貫通電極ＴＳＶ１も接続端子ＣＵＰと重ならないようにしても良い。
図４は、第１半導体チップＳＣ１の構成を説明するための平面図である。本図に示す例において、第１半導体チップＳＣ１は、複数の貫通電極配置領域ＴＳＶＡ１を有している。これら複数の第１貫通電極ＴＳＶ１の少なくとも一部は、第１半導体チップＳＣ１の短辺ＳＩＤ１４の沿う方向に並んでいる。そして短辺ＳＩＤ１２に平行な断面において、いずれの貫通電極配置領域ＴＳＶＡ１の中心も、短辺ＳＩＤ１２の中心に対して、同一の方向（第１方向）にずれている。
本図に示す例において、第２半導体チップＳＣ２はメモリチップである。そして第１貫通電極ＴＳＶ１は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。このため、４つの貫通電極配置領域ＴＳＶＡ１が、２行２列に配置されている。また、第１半導体チップＳＣ１のうち平面視で４つの貫通電極配置領域ＴＳＶＡ１と重なる領域及びその周囲には、制御回路形成領域ＣＮＴが設けられている。制御回路形成領域ＣＮＴには、第２半導体チップＳＣ２のメモリを制御するためのメモリ制御回路が形成されている。このため、メモリ制御回路と第２半導体チップＳＣ２とを接続する接続経路のうち、第１半導体チップＳＣ１の多層配線層ＭＩＬ1に含まれている部分を短くすることができる。
また、第１半導体チップＳＣ１は、第１回路形成領域ＬＧＣ１を有している。第１回路形成領域ＬＧＣ１には、第１回路が形成されている。第１回路は、信号を処理するが、この際に第２半導体チップＳＣ２と通信を行う。本図に示す例において、貫通電極配置領域ＴＳＶＡ１の長辺に平行な方向に貫通電極配置領域ＴＳＶＡ１を延長した領域によって、第１半導体チップＳＣ１を、第１領域ＡＲ１、及び第１領域ＡＲ１よりも狭い第２領域ＡＲ２に分割した場合、第１回路形成領域ＬＧＣ１は第１領域ＡＲ１に配置されている。このような配置にすると、第１回路形成領域ＬＧＣ１を大きくすることができる。
また、複数の接続端子ＣＵＰの一部（接続端子ＣＵＰ１）は、第１半導体チップＳＣ１の４辺（長辺ＳＩＤ１１、短辺ＳＩＤ１２、長辺ＳＩＤ１３、及び短辺ＳＩＤ１４）に沿って設けられている。本図に示す例において、接続端子ＣＵＰ１は複数の列を成すように、第１半導体チップＳＣ１の４辺に沿って設けられている。
また、複数の接続端子ＣＵＰの他の一部（接続端子ＣＵＰ２）は、第１回路形成領域ＬＧＣ１と貫通電極配置領域ＴＳＶＡ１の間に位置している。このため、第１半導体チップＳＣ１に応力が加わっても、接続端子ＣＵＰ２が配線基板ＩＰに固定されているため、貫通電極配置領域ＴＳＶＡ１に反りが生じることを抑制できる。従って、貫通電極配置領域ＴＳＶＡ１を起点として第１半導体チップＳＣ１の基板ＳＵＢ１にクラックが生じることを抑制できる。なお、接続端子ＣＵＰ２は、接続端子ＣＵＰ１よりも断面積が大きくても良い。このようにすると、上記した効果を大きくすることができる。
なお、本図に示す例では、接続端子ＣＵＰ２は、２行２列に配置されている貫通電極配置領域ＴＳＶＡ１のそれぞれの長辺に沿って複数設けられている。接続端子ＣＵＰ２は、さらに貫通電極配置領域ＴＳＶＡ１の短辺に沿って設けられていても良い。
さらに、接続端子ＣＵＰ２の少なくとも一部は、第１半導体チップＳＣ１の多層配線層ＭＩＬ1に形成された配線及びビアを介して、第１貫通電極ＴＳＶ１に接続していてもよい。この場合、電極ＥＬ１１に直接接続する接続端子ＣＵＰ２は、第２半導体チップＳＣ２の電源電極又はグランド電極に接続している。
また本図に示す例において、接続端子ＣＵＰ２の外側には、接続端子ＣＵＰ３が設けられている。接続端子ＣＵＰ３も、第１半導体チップＳＣ１の多層配線層ＭＩＬ1に形成された配線及びビアを介して、第１貫通電極ＴＳＶ１に接続していてもよい。この場合、接続端子ＣＵＰ３は、例えば第２半導体チップＳＣ２を検査するための端子として使用されてもよい。
なお、配線基板ＩＰの電極ＩＥＬも、上記した接続端子ＣＵＰに対応するように配置されている。
図５は、貫通電極配置領域ＴＳＶＡ１における第１貫通電極ＴＳＶ１の配列の一例を示す図である。本図に示すように貫通電極配置領域ＴＳＶＡ１には複数の第１貫通電極ＴＳＶ１が格子点上に配置されている。貫通電極配置領域ＴＳＶＡ１の長辺の長さは、例えば、貫通電極配置領域ＴＳＶＡ１の短辺の長さの１０倍以上である。また、第１貫通電極ＴＳＶ１が配置されている格子において、隣り合う４つの格子が成す形は、例えば正方形、長方形、又は平行四辺形であるが、これに限定されない。また、すべての格子点上に第１貫通電極ＴＳＶ１が配置されている必要もない。格子点の全数に対する、第１貫通電極ＴＳＶ１が配置されていない格子点の割合は、例えば１０％以下である。
図６は、配線基板ＩＰの開口ＳＲＯの形状の一例を示す図である。本図に示す例において、開口ＳＲＯは、電極ＩＥＬ別に設けられておらず、複数の電極ＩＥＬに対して共通の開口として設けられている。具体的には、接続端子ＣＵＰ１に対応する電極ＩＥＬと重なるように、第１の開口ＳＲＯが配線基板ＩＰの縁に沿って連続的に形成されている。また、接続端子ＣＵＰ２に対応する電極ＩＥＬ及び接続端子ＣＵＰ３に対応する電極ＩＥＬと重なるように、第２の開口ＳＲＯが、配線基板ＩＰの中央に形成されている。なお、本図に示す例では、第２の開口ＳＲＯの端部は第１の開口ＳＲＯに繋がっている。ただし、第１の開口ＳＲＯと第２の開口ＳＲＯは、互いに分離されていても良い。また第２の開口ＳＲＯは、複数の貫通電極配置領域ＴＳＶＡ１別に互いに分離していても良い。
次に、図７〜図９を用いて、半導体装置ＳＤの製造方法について説明する。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を準備する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、例えば以下のようにして形成される。
まず、ウェハ状態の基板（例えば基板ＳＵＢ１）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢ１に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、基板上にトランジスタ（例えばトランジスタＴＲ１）が形成される。
次いで、素子分離膜上及びトランジスタ上に、多層配線層（例えば多層配線層ＭＩＬ１）を形成する。最上層の配線層には、電極（例えば電極ＥＬ１１）が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。
なお、第２半導体チップＳＣ２では、この多層配線層を形成する工程においてメモリセルとなる容量素子も形成される。
そして、第１半導体チップＳＣ１の電極ＥＬ１１上には、接続端子ＣＵＰが形成される。接続端子ＣＵＰが導体柱である場合、接続端子ＣＵＰは例えばめっき法を用いて形成される。また、接続端子ＣＵＰ上には、はんだ層が形成される。
また、上記した工程のいずれかのタイミングで、第１半導体チップＳＣ１には第１貫通電極ＴＳＶ１が形成される。第１貫通電極ＴＳＶ１は、例えばトランジスタＴｒ１が形成される前に形成されても良いし、電極ＥＬ１１及び保護絶縁膜が形成された後に形成されても良い。また第１貫通電極ＴＳＶ１は、トランジスタＴｒ１及び多層配線層の一部が形成された後に形成されても良い。この場合、第１貫通電極ＴＳＶ１のうち素子形成面ＳＦＣ１１側の端部は、いずれかの配線層に接続する。また、いずれかのタイミングで、第１半導体チップＳＣ１の裏面ＳＦＣ１２側には、第１貫通電極ＴＳＶ１に接続する電極が形成されても良い。
その後、ウェハを半導体チップに個片化する。
また、図９に示すような配線基板ＩＰを準備する。本図は、複数の配線基板ＩＰがスクライブ領域ＳＬ（図７等に図示）を介して互いに繋がった状態を示している。
次いで、図７（ａ）に示すように、配線基板ＩＰ上に第１半導体チップＳＣ１を実装する。このとき、接続端子ＣＵＰは電極ＩＥＬに接続され、かつ、封止樹脂ＵＦＲ１が形成される。封止樹脂ＵＦＲ１は、ＤＡＦ（Die Attachment Film）などのフィルム状の樹脂を用いて形成されても良いし、液状の樹脂を滴下して形成されても良い。前者の場合、封止樹脂ＵＦＲ１は、配線基板ＩＰに第１半導体チップＳＣ１を実装する前に、配線基板ＩＰ上に配置される。この場合、封止樹脂ＵＦＲ１の平面形状を、図２を用いて説明した通りにしやすくなる。後者の場合、封止樹脂ＵＦＲ１は、配線基板ＩＰに第１半導体チップＳＣ１を実装した後に設けられる。また後者の場合、封止樹脂ＵＦＲ１の端部は、第１半導体チップＳＣ１の側面の少なくとも下側に沿ってフィレットを形成する。
次いで、図７（ｂ）に示すように、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を搭載する。このとき、第１半導体チップＳＣ１の第１貫通電極ＴＳＶ１は、第２半導体チップＳＣ２の接続端子ＥＬ２１に接続される。その後、封止樹脂ＵＦＲ２が形成される。封止樹脂ＵＦＲ２は、例えば液状の樹脂を滴下して形成される。このため、封止樹脂ＵＦＲ２の端部は、第２半導体チップＳＣ２の側面の少なくとも下側に沿ってフィレットを形成する。
なお、図７（ａ）及び図７（ｂ）に示した工程は、複数の配線基板ＩＰのそれぞれに対して行われる。
その後、図７（ｃ）に示すように、封止樹脂ＭＤＲ１を形成する。封止樹脂ＭＤＲ１は、例えば一組の金型（図示せず）で形成された一つのキャビティ（図示せず）を用いて、複数の配線基板ＩＰに対して一括して形成される（一括モールド方式）。
なお、封止樹脂ＭＤＲを形成する工程において、キャビティは、複数の配線基板ＩＰ別に設けられていても良い。この場合、第１半導体チップＳＣ１及び第２半導体チップＳＣ２の積層体は、配線基板ＩＰ別に個別に封止される（個片モールド方式）。この場合、各配線基板ＩＰを個々のキャビティ（図示せず）で覆うため、配線基板ＩＰの側面と封止樹脂ＭＤＲ１の側面は、同一面を構成しない。
そして図８（ａ）に示すように、複数の配線基板ＩＰそれぞれに、外部接続端子ＳＢを設ける。
その後、図８（ｂ）に示すように、複数の配線基板ＩＰ及び封止樹脂ＭＤＲ１を、スクライブ領域ＳＬに沿って分割する。このようにして、半導体装置ＳＤが形成される。
次に、本実施形態の作用及び効果の代表的なものを説明する。本実施形態によれば、貫通電極配置領域ＴＳＶＡ１の平面形状、及び第１半導体チップＳＣ１の平面形状は、いずれも長方形である。そして、貫通電極配置領域ＴＳＶＡ１の長辺は、第１半導体チップＳＣ１の長辺と平行である。このため、貫通電極配置領域ＴＳＶＡ１の長辺を第１半導体チップＳＣ１の短辺と平行に配置する場合と比較して、貫通電極配置領域ＴＳＶＡ１の短辺と、第１半導体チップＳＣ１の縁の距離を大きくすることができる。従って、第１半導体チップＳＣ１に応力が加わっても、貫通電極配置領域ＴＳＶＡ１を起点として第１半導体チップＳＣ１の基板ＳＵＢ１にクラックが生じることを抑制できる。なお、この応力の一例は、熱応力である。この熱応力は、例えば、基板ＳＵＢ１、配線基板ＩＰ、および封止樹脂ＭＤＲ１の線膨張係数の差に起因して生じる。貫通電極配置領域ＴＳＶＡ１の長辺の長さが短辺の長さの１０倍以上である場合、この応力によって基板ＳＵＢ１にクラックが生じやすくなる。
また、第１半導体チップＳＣ１の中心は、最も応力が高くなる領域である。これに対して実施形態１においては、第１半導体チップＳＣ１の短辺に平行な断面において、貫通電極配置領域ＴＳＶＡ１の中心は、第１半導体チップＳＣ１の中心からずれている。このため、貫通電極配置領域ＴＳＶＡ１を起点として第１半導体チップＳＣ１の基板ＳＵＢ１にクラックが生じることをさらに抑制できる。
（実施形態１の変形例１）
図１０は、変形例１に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態１に係る半導体装置ＳＤと同様の構成である。
まず、半導体装置ＳＤは、複数の第２半導体チップＳＣ２を有している。複数の第２半導体チップＳＣ２は互いに積層されている。そして２層目以上の第２半導体チップＳＣ２の少なくとも一つ、例えば最上層の第２半導体チップＳＣ２１は、他の第２半導体チップＳＣ２よりも厚くなっている。ただし最上層の第２半導体チップＳＣ２１も、他の第２半導体チップＳＣ２と同じ厚さであっても良い。複数の第２半導体チップＳＣ２は、互いに積層された状態で、第１半導体チップＳＣ１上に積層される。
そして、複数の第２半導体チップＳＣ２は、いずれも第２貫通電極ＴＳＶ２を有している。第２半導体チップＳＣ２は、その上に位置する第２半導体チップＳＣ２と第２貫通電極ＴＳＶ２を介して接続している。すなわち第１半導体チップＳＣ１と、２層目以上に位置する第２半導体チップＳＣ２とは、第２貫通電極ＴＳＶ２を介して電気的に接続している。複数の第２半導体チップＳＣ２は、例えばいずれもメモリチップである。ただし少なくとも一つの第２半導体チップＳＣ２は、ロジック回路を有していても良い。なお、本図に示す例において、複数の第２半導体チップＳＣ２は、平面視で４辺が互いに重なっている。また、複数の第２半導体チップＳＣ２それぞれの第２貫通電極ＴＳＶ２は、平面視で互いに重なっている。
また、平面視において、少なくとも一部の第２貫通電極ＴＳＶ２は、いずれかの第１貫通電極ＴＳＶ１と重なっている。このようにすると、第２貫通電極ＴＳＶ２と第１貫通電極ＴＳＶ１とを接続する際、これらの間に位置する導体のパターンを単純化することができる。
本図に示す例では、第２貫通電極ＴＳＶ２は、いずれも第１貫通電極ＴＳＶ１と同様の格子点上に配置されている。そして、第２半導体チップＳＣ２も貫通電極配置領域ＴＳＶＡ１と同様の領域を有している。例えば第２半導体チップＳＣ２がメモリチップである場合、第２貫通電極ＴＳＶ２は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。そして第１貫通電極ＴＳＶ１の配列が示す格子は、第２貫通電極ＴＳＶ２の配列が示す格子と平面視で重なっている。
図１１は、第２半導体チップＳＣ２の断面構造を説明するための図である。本図に示す例において、第２半導体チップＳＣ２の基板ＳＵＢ２には、第２貫通電極ＴＳＶ２が形成されている。第２貫通電極ＴＳＶ２は、例えば銅などの導電体で形成されており、基板ＳＵＢ２を貫いている。なお、基板ＳＵＢ２には、第２貫通電極ＴＳＶ２を囲むように絶縁膜が埋め込まれている。
また、基板ＳＵＢ２の素子形成面ＳＦＣ２１側には、多層配線層ＭＩＬ２が形成されている。第２貫通電極ＴＳＶ２は、多層配線層ＭＩＬ２内のビア等を介して、多層配線層ＭＩＬ２の上に設けられた接続端子ＥＬ２１に接続している。なお、接続端子ＥＬ２１は、例えば銅などからなる導体柱である。また、第２貫通電極ＴＳＶ２は、基板ＳＵＢ２の裏面ＳＦＣ２２に形成された電極ＥＬ２２に接続している。
本変形例に係る半導体装置ＳＤの製造方法は、第２半導体チップＳＣ２を予め積層させておく点を除いて、実施形態１に係る半導体装置ＳＤの製造方法と同様である。
本変形例によっても、実施形態１と同様の効果を得ることができる。
（実施形態１の変形例２）
図１２は、変形例２に係る半導体装置ＳＤの構成を説明するための断面図である。変形例２に係る半導体装置ＳＤは、積層方向で見た場合に、第２半導体チップＳＣ２が配線基板ＩＰに対して傾いている点を除いて、変形例１に係る半導体装置ＳＤと同様の構成である。
具体的には、第２半導体チップＳＣ２のうち長辺ＳＩＤ１３側の端部と配線基板ＩＰの距離Ｌ２は、長辺ＳＩＤ１１側の端部と配線基板ＩＰの距離Ｌ１よりも短くなっている。なお、この傾きは、例えば複数の半導体装置ＳＤの平均値から判断される。
本変形例によっても、実施形態１と同様の効果を得ることができる。また、第２半導体チップＳＣ２を第１半導体チップＳＣ１上に配置するとき、第２半導体チップＳＣ２は、第１貫通電極ＴＳＶ１を支点として傾く可能性がある。実施形態１では、第１貫通電極ＴＳＶ１は長辺ＳＩＤ１３側に寄っている。このため、第２半導体チップＳＣ２は、第１半導体チップＳＣ１のうち長辺ＳＩＤ１３よりも長辺ＳＩＤ１１に接触しやすくなっている。これに対して本変形例では、予め第２半導体チップＳＣ２を、距離Ｌ２が小さくなる方向に傾けている。従って、製造バラツキによって、距離Ｌが小さくなる方向に第２半導体チップＳＣ２が傾いても、第２半導体チップＳＣ２が第１半導体チップＳＣ１に接触することを抑制できる。
（実施形態１の変形例３）
変形例３に係る半導体装置ＳＤは、第１半導体チップＳＣ１の構成を除いて、実施形態１及び変形例１，２のいずれかに示した半導体装置ＳＤと同様の構成である。
図１３は、本変形例に係る第１半導体チップＳＣ１の構成を説明するための図である。本変形例に係る第１半導体チップＳＣ１は、以下の点を除いて、実施形態１及び変形例１，２のいずれかに示した第１半導体チップＳＣ１と同様の構成である。
まず、第１半導体チップＳＣ１は、第２回路形成領域ＬＧＣ２を有している。第２回路形成領域ＬＧＣ２には第２回路が形成されている。本図に示す例では、第２回路形成領域ＬＧＣ２は、第１回路形成領域ＬＧＣ１よりも貫通電極配置領域ＴＳＶＡ１から離れている。具体的には、第２回路形成領域ＬＧＣ２は、第１回路形成領域ＬＧＣ１を介して貫通電極配置領域ＴＳＶＡ１とは逆側に配置されている。
また、貫通電極配置領域ＴＳＶＡ１はさらに長辺ＳＩＤ１３側に寄っている。これにより、第１領域ＡＲ１は広くなり、第１領域ＡＲ１に第１回路形成領域ＬＧＣ１及び第２回路形成領域ＬＧＣ２を配置することができる。なお、制御回路形成領域ＣＮＴの一部は、平面視で一部の接続端子ＣＵＰ１と重なっている。
本変形例によっても、実施形態１及び変形例１，２のいずれかと同様の効果を得ることができる。また、第１領域ＡＲ１に複数の回路を配置することができる。
（実施形態１の変形例４）
変形例４に係る半導体装置ＳＤは、第１半導体チップＳＣ１の構成を除いて、実施形態１及び変形例１〜３のいずれかに示した半導体装置ＳＤと同様の構成である。
図１４は、本変形例に係る第１半導体チップＳＣ１の構成を説明するための図である。本変形例に係る第１半導体チップＳＣ１は、接続端子ＣＵＰ１の配置を除いて、実施形態１及び変形例１〜３のいずれかに示した第１半導体チップＳＣ１と同様の構成である。
詳細には、第１半導体チップＳＣ１は、縁に、導体柱非配置領域ＮＣＰＡを有している。導体柱非配置領域ＮＣＰＡは、接続端子ＣＵＰのうち第１半導体チップＳＣ１の縁に沿って配置されている接続端子ＣＵＰ１の一部を取り除いた領域である。言い換えると、導体柱非配置領域ＮＣＰＡは、接続端子ＣＵＰ１の列の数を、部分的に少なくすることにより形成されている。導体柱非配置領域ＮＣＰＡは、第１半導体チップＳＣ１の短辺に平行な方向において貫通電極配置領域ＴＳＶＡ１と重なる領域に設けられている。言い換えると、第１半導体チップＳＣ１の縁に沿う方向において、導体柱非配置領域ＮＣＰＡが設けられている領域における接続端子ＣＵＰ１の単位長さの数は、他の領域における接続端子ＣＵＰ１の単位長さあたりの数よりも少ない。
本変形例によっても、実施形態１及び変形例１〜３のいずれかと同様の効果を得ることができる。また、第１半導体チップＳＣ１の短辺に平行な方向において貫通電極配置領域ＴＳＶＡ１と重なる領域には、導体柱非配置領域ＮＣＰＡが設けられている。このため、第１半導体チップＳＣ１の基板ＳＵＢ１と配線基板ＩＰの線膨張係数の差に起因して熱応力が発生しても、この応力は貫通電極配置領域ＴＳＶＡ１に加わりにくい。従って、貫通電極配置領域ＴＳＶＡ１を起点として第１半導体チップＳＣ１の基板ＳＵＢ１にクラックが生じることをさらに抑制できる。
（実施形態１の変形例５）
図１５は、変形例５に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、第１半導体チップＳＣ１の短辺に平行な断面でみた場合、第１半導体チップＳＣ１の中心が配線基板ＩＰの中心と重なっている点を除いて、実施形態１又は変形例１〜４のいずれかと同様の構成である。なお、この結果、第２半導体チップＳＣ２の中心は配線基板ＩＰの中心とは重なっていない。
本変形例によっても、実施形態１又は変形例１〜４のいずれかと同様の効果を得ることができる。また、第１半導体チップＳＣ１の中心が配線基板ＩＰの中心と重なっているため、配線基板ＩＰの電極ＩＥＬを配線基板ＩＰの中央に配置することができる。従って、配線基板ＩＰの配線のレイアウトを設計しやすくなる。
（実施形態１の変形例６）
図１６は、変形例６に係る半導体装置ＳＤが有する第１半導体チップＳＣ１の構成を示す平面図である。図１７は、図１６のＢ−Ｂ´断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態１及び変形例１〜５のいずれかと同様の構成である。
まず、半導体装置ＳＤは補強部材ＲＩＦを有している。補強部材ＲＩＦは、第１半導体チップＳＣ１の少なくとも一面に取り付けられており、平面視で、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４のうち貫通電極配置領域ＴＳＶＡ１と重なる部分に設けられている。補強部材ＲＩＦは、例えば封止樹脂ＵＦＲ１よりも強度が高い材料、例えば封止樹脂ＵＦＲ１よりも強度が高い樹脂、又は金属によって形成されている。
また、第１半導体チップＳＣ１の多層配線層ＭＩＬ1にはガードリングＧＤＬが設けられている。ガードリングＧＤＬは少なくとも一部が多重に設けられている。そして、平面視で、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４のうち貫通電極配置領域ＴＳＶＡ１と重なる部分のガードリングＧＤＬは、他の部分のガードリングＧＤＬよりも数が多くなっている。
本変形例によっても、実施形態１又は変形例１〜５のいずれかと同様の効果を得ることができる。また、補強部材ＲＩＦが設けられているため、基板ＳＵＢ１のうち貫通電極配置領域ＴＳＶＡ１と短辺ＳＩＤ１２，ＳＩＤ１４の間の領域にクラックが生じることを抑制できる。さらに、第１半導体チップＳＣ１の短辺ＳＩＤ１２，ＳＩＤ１４のうち貫通電極配置領域ＴＳＶＡ１と重なる部分のガードリングＧＤＬは、他の部分のガードリングＧＤＬよりも数が多くなっている。このため、上記したクラック抑制効果がさらに大きくなる。
（実施形態２）
図１８は、実施形態２に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、実施形態１又は変形例１に係る半導体装置ＳＤと同様の構成である。本図は、変形例１と同様の場合を示している。
まず、配線基板ＩＰのうち第１半導体チップＳＣ１と重ならない領域の上には、放熱部材ＨＳ１が設けられている。放熱部材ＨＳ１は、金属板、例えば銅板又はアルミ板によって形成されており、一部が平面視で第２半導体チップＳＣ２のうち第１半導体チップＳＣ１から食み出している部分の下に入り込んでいる。また、平面視で放熱部材ＨＳ１のうち第２半導体チップＳＣ２と重なっていない領域は、少なくとも一つの外部接続端子ＳＢと重なっている。放熱部材ＨＳ１の上面は、第１半導体チップＳＣ１の裏面ＳＦＣ１２よりも低くても良いし、高くても良いし、同一面を構成しても良い。また放熱部材ＨＳ１の上面は、第２半導体チップＳＣ２の素子形成面ＳＦＣ２１よりも低くても良い。この場合、放熱部材ＨＳ１の上面と素子形成面ＳＦＣ２１は、熱伝導性の高い接着層を介して互いに固定される。
また、放熱部材ＨＳ１は、平面視で絶縁層ＳＲの開口ＳＲＯと重ならないのが好ましい。このようにすると、開口ＳＲＯ内にボイドが発生することを抑制できる。すなわち、開口ＳＲＯ内における封止樹脂ＵＦＲ１，ＵＦＲ２の充填率は高くなる。
本図に示す例では、放熱部材ＨＳ１の外側の端面は、封止樹脂ＭＤＲ１の側面と同一面を形成している。ただし、放熱部材ＨＳ１の外側の端面は、平面視で封止樹脂ＭＤＲ１の側面よりも内側に位置していてもよい。この場合、放熱部材ＨＳ１の外側の端面は、平面視で、最も外側に位置する外部接続端子ＳＢと、配線基板ＩＰの端面との間に位置するのが好ましい。
また、最下層の第２半導体チップＳＣ２の素子形成面ＳＦＣ２１と放熱部材ＨＳ１の間には、絶縁層（例えば樹脂層）が設けられている。
また、封止樹脂ＵＦＲ２は、第２半導体チップＳＣ２、配線基板ＩＰ、及び放熱部材ＨＳ１によって囲まれた空間内に充填されているが、第２半導体チップＳＣ２の側面には届いていない。封止樹脂ＵＦＲ２は、封止樹脂ＵＦＲ１よりも熱伝導率が高いのが好ましい。
また、貫通電極配置領域ＴＳＶＡ１は、短辺ＳＩＤ１２に平行な断面において、第１半導体チップＳＣ１の中心と重なる位置に設けられていても良い。また貫通電極配置領域ＴＳＶＡ１は、長辺ＳＩＤ１１に平行な断面においても、第１半導体チップＳＣ１の中心と重なる位置に設けられていても良い。本図に示す例では、上記した２つの断面において、貫通電極配置領域ＴＳＶＡ１は、第１半導体チップＳＣ１の中心、第２半導体チップＳＣ２の中心、及び配線基板ＩＰの中心と重なっている。ただし、いずれの場合においても、平面視において、第２半導体チップＳＣ２の一部は第１半導体チップＳＣ１から食み出しており、かつこの食み出している部分の下に放熱部材ＨＳ１の一部が入り込んでいる。
なお、本図に示す例では、封止樹脂ＵＦＲ１の端部は第１半導体チップＳＣ１の側面に沿ってフィレットを形成している。ただし封止樹脂ＵＦＲ１はこのフィレットを有していなくても良い。
また、封止樹脂ＭＤＲ１には、アルミナなど、封止樹脂ＭＤＲ１の基材となる樹脂よりも熱伝導率が高い材料が混入されていても良い。
図１９は、放熱部材ＨＳ１の平面形状を説明するための平面図である。本図に示す例では、放熱部材ＨＳ１は、封止樹脂ＭＤＲ１を流し込むための流入部ＩＦＡを除いて、第１半導体チップＳＣ１を取り囲むように設けられている。本図に示す例では、流入部ＩＦＡは、配線基板ＩＰの互いに対向する２辺のそれぞれに設けられている。そして２つの流入部ＩＦＡは、第１半導体チップＳＣ１の周囲の領域を介して互いに繋がっている。また、放熱部材ＨＳ１は、配線基板ＩＰのうち第１半導体チップＳＣ１が設けられている領域及びその周囲、並びに流入部ＩＦＡを除いて、配線基板ＩＰを覆っている。なお、配線基板ＩＰにアライメントマークが形成されている場合、放熱部材ＨＳ１は、このアライメントマークを覆っていない。また放熱部材ＨＳ１は、少なくとも第２半導体チップＳＣ２の互いに対向する２辺と重なっている。このため、第２半導体チップＳＣ２の４角は放熱部材ＨＳ１と重なることになる。
なお、放熱部材ＨＳ１に流入部ＩＦＡを設けずに、第１半導体チップＳＣ１の全周を囲んでも良い。
図２０の各図は、図１８及び図１９に示した半導体装置ＳＤの製造方法を説明するための断面図である。なお、本実施形態に係る半導体装置ＳＤの製造方法の概略は、実施形態１と同様である。
まず図２０（ａ）に示すように、配線基板ＩＰの外部接続端子ＳＢ及び放熱部材ＨＳ１を取り付ける。
次いで、図２０（ｂ）に示すように、配線基板ＩＰに第１半導体チップＳＣ１を実装し、さらに封止樹脂ＵＦＲ１を設ける。次いで図２０（ｃ）に示すように、封止樹脂ＵＦＲ２を設ける。封止樹脂ＵＦＲ２は、例えば液状の樹脂を滴下することにより、設けられる。
次いで図２０（ｄ）に示すように、第１半導体チップＳＣ１上に第２半導体チップＳＣ２の積層体を実装する。このとき、第２半導体チップＳＣ２のうち第１半導体チップＳＣ１から食み出している部分の一部は、放熱部材ＨＳ１の上に位置する。
次いで図２０（ｅ）に示すように、封止樹脂ＭＤＲ１を設ける。その後、半導体装置ＳＤを個片化する。
次に、本実施形態の作用及び効果を説明する。本実施形態において、複数の第２半導体チップＳＣ２は、第１半導体チップＳＣ１上に積層されている。このため、第２半導体チップＳＣ２は、第１半導体チップＳＣ１と比較して放熱しにくい。特に第２半導体チップＳＣ２のうち下側に位置する第２半導体チップＳＣ２の放熱性は悪い。これに対して本実施形態によれば、配線基板ＩＰ上には放熱部材ＨＳ１が設けられている。放熱部材ＨＳ１は一部が第２半導体チップＳＣ２と重なっており、一部が第２半導体チップＳＣ２と重なっていない。このため、第２半導体チップＳＣ２で発生した熱は、放熱部材ＨＳ１を介して放熱される。従って、第２半導体チップＳＣ２の放熱性はよくなる。
特に本実施形態では、放熱部材ＨＳ１の端部は封止樹脂ＭＤＲ１と同一面を形成している。すなわち放熱部材ＨＳ１の端面は、封止樹脂ＭＤＲ１の側面から露出している。このため、放熱部材ＨＳ１を伝達した熱は効率よく外部に放熱される。従って、第２半導体チップＳＣ２の放熱性はさらによくなる。
また、平面視で放熱部材ＨＳ１のうち第２半導体チップＳＣ２と重なっていない領域は、少なくとも一つの外部接続端子ＳＢと重なっている。このため、放熱部材ＨＳ１を伝わってきた熱は、配線基板ＩＰ及び外部接続端子ＳＢを介して外部に放熱されやすい。この効果は、平面視で放熱部材ＨＳ１と配線基板ＩＰのスルーホールが重なっている場合、特に大きくなる。
なお、放熱部材ＨＳ１の側面は、上側に行くにつれて放熱部材ＨＳ１の面積が狭くなる方向にテーパを有していても良い。このようにすると、封止樹脂ＵＦＲ１，ＵＦＲ２にボイドが発生しにくくなる。
また、封止樹脂ＵＦＲ２を封止樹脂ＵＦＲ１よりも熱伝導性の高い封止樹脂とすることにより、第２半導体チップＳＣ２からの熱をさらに放熱することができる。なお、この場合、封止樹脂ＵＦＲ２が有するフィラーの径は、封止樹脂ＭＤＲ１が有するフィラーの径よりも小さいのが好ましい。なお、フィラーの径は、例えば断面における平均粒径で定義される。また、封止樹脂ＵＦＲ２のフィラーの含有率は、封止樹脂ＭＤＲ１のフィラーの含有率よりも高いのが好ましい。なお、フィラーの含有率は、例えば断面における面積比で定義される。
（実施形態２の変形例１）
図２１は、変形例１に係る半導体装置ＳＤの構成を説明する断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態２に係る半導体装置ＳＤと同様の構成である。
まず、貫通電極配置領域ＴＳＶＡ１は、短辺ＳＩＤ１２に平行な断面及び長辺ＳＩＤ１１に平行な断面のいずれかにおいて、第１半導体チップＳＣ１の中心からずれている。そして、貫通電極配置領域ＴＳＶＡ１は、第２半導体チップＳＣ２の中心及び配線基板ＩＰの中心と重なっている。このため、第２半導体チップＳＣ２の中心は第１半導体チップＳＣ１の中心からずれている。そして第２半導体チップＳＣ２のいずれかの辺は、平面視で第１半導体チップＳＣ１上に位置している。
本変形例によっても、実施形態２と同様の効果を得ることができる。また、第２半導体チップＳＣ２の中心は第１半導体チップＳＣ１の中心からずれているため、第２半導体チップＳＣ２のうち第１半導体チップＳＣ１と重なっていない部分を広くすることができる。従って、第２半導体チップＳＣ２のうち放熱部材ＨＳ１に対向する部分を広くすることができる。
（実施形態２の変形例２）
図２２は、変形例２に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態２又は実施形態２の変形例１に係る半導体装置ＳＤと同様の構成である。
まず、封止樹脂ＵＦＲ２を有していない。その代わりに、第２半導体チップＳＣ２、配線基板ＩＰ、及び放熱部材ＨＳ１によって囲まれた空間内にも封止樹脂ＭＤＲ１が充填されている。
本変形例によっても、実施形態２又は変形例１と同様の効果を得ることができる。
（実施形態２の変形例３）
本変形例に係る半導体装置ＳＤは、封止樹脂ＵＦＲ１の端部にフィレットが形成されていない点を除いて、実施形態２に係る半導体装置ＳＤ及び実施形態２の変形例１，２に係る半導体装置ＳＤのいずれかと同様の構成である。このようにするためには、例えば封止樹脂ＵＦＲ１をＤＡＦにより形成すれば良い。
本変形例によっても、実施形態２又は変形例１と同様の効果を得ることができる。
（実施形態２の変形例４）
図２３は、変形例４に係る半導体装置ＳＤの構成を示す平面図である。図２４は本変形例に係る半導体装置ＳＤの断面図である。図２４は、図２３のＣ−Ｃ´断面に対応している。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態２及び変形例１〜３に係る半導体装置ＳＤのいずれかと同様の構成である。
まず、半導体装置ＳＤは封止樹脂ＭＤＲ１を有しておらず、その代わりに放熱部材ＬＩＤを有している。放熱部材ＬＩＤは板状の部材であり、中央部が最上層の第２半導体チップＳＣ２１の裏面ＳＦＣ２２に接している。また放熱部材ＬＩＤの縁は、第２半導体チップＳＣ２の側面に対向する方向に折れ曲がっており、放熱部材ＨＳ１に取り付けられている。なお、放熱部材ＬＩＤのうち放熱部材ＨＳ１に取り付けられている部分は、放熱部材ＨＳ１の一面に沿って折れ曲がっている。
本変形例に係る半導体装置ＳＤの製造方法は、封止樹脂ＭＤＲ１を設ける工程の代わりに放熱部材ＬＩＤを取り付ける工程を有する点を除いて、実施形態２に係る半導体装置ＳＤの製造方法と同様である。なお、放熱部材ＬＩＤは、半導体装置ＳＤが個片化された後に取り付けられる。
本変形例によっても、放熱部材ＨＳ１が設けられているため、実施形態２及び変形例１〜３のいずれかと同様の効果を得ることができる。また、最上層の第２半導体チップＳＣ２１は放熱部材ＬＩＤに接しているため、第２半導体チップＳＣ２１で発生した熱は放熱部材ＬＩＤに逃げる。従って、第２半導体チップＳＣ２１の放熱性も向上する。
また本変形例では、放熱部材ＬＩＤの縁は放熱部材ＨＳ１に取り付けられている。このため、放熱部材ＨＳ１に伝わってきた熱は、放熱部材ＬＩＤからも放熱される。従って、第２半導体チップＳＣ２の放熱性はさらに向上する。
（実施形態３）
図２５は、実施形態３に係る電子装置ＥＤの平面図である。本図に示す電子装置ＥＤは、例えば、携帯通信端末、携帯型のゲーム機器、携帯型のパーソナルコンピュータなど、携帯型の電子機器であり、半導体装置ＳＤを内蔵している。また電子装置ＥＤは、表示装置ＤＩＳを有している。表示装置ＤＩＳは、半導体装置ＳＤを用いて制御されている。
図２６は、電子装置ＥＤの機能構成を示すブロック図である。本図に示す例において、第２半導体チップＳＣ２は、メモリチップである。そして第１半導体チップＳＣ１は、第２半導体チップＳＣ２を用いて、電子装置ＥＤを制御する。第１半導体チップＳＣ１の第１回路形成領域ＬＧＣ１は、コアとなるＣＰＵ（Central Processing Unit）であり、第１半導体チップＳＣ１の第２回路形成領域ＬＧＣ２は、ＧＰＵ（Graphic Processing Unit）である。また、第１半導体チップＳＣ１は、さらに複数の回路領域ＬＧＣ３，４（例えばモデム用の回路、音声処理用の回路）を有している。また、電子装置ＥＤは、不揮発メモリ（ＮＶＭ）を有している。
なお、第１半導体チップＳＣ１は、通信手段（有線、無線のどちらでもよい）、ＲＦＩＣなどの無線タグとの通信インターフェース、アナログ−デジタル変換部、デジタル−アナログ変換部、電力制御部、ＳＩＭカード、札俗部、メモリカード、ユーザ入力部（例えばキーパッド）、ＵＳＢ通信部、及びＮＶＭと通信する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
なお、上記した実施形態２及びその変形例によれば、以下の発明が開示されている。
（付記１）
配線基板と、
前記配線基板の第１面に実装されており、平面形状が長方形である第１半導体チップと、
前記第１半導体チップ上に配置された第２半導体チップと、
を備え、
前記第２半導体チップは、平面視で少なくとも一部が前記第１半導体チップから食み出しており、
前記第２半導体チップのうち前記第１半導体チップから食み出している部分と、前記配線基板の間には金属板が設けられており、かつ前記金属板の一部は、平面視で前記第２半導体チップから食み出している半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記配線基板の第１面に設けられ、前記第１半導体チップ及び前記第２半導体チップを封止する封止樹脂を備え、
前記金属板は、前記封止樹脂の側面から露出している半導体装置。
ＡＲ１ 第１領域
ＡＲ２ 第２領域
ＣＮＴ 制御回路形成領域
ＣＵＰ 接続端子
ＣＵＰ１ 接続端子
ＣＵＰ２ 接続端子
ＣＵＰ３ 接続端子
ＤＩＳ 表示装置
ＥＤ 電子装置
ＥＬ１１ 電極
ＥＬ２１ 接続端子
ＧＤＬ ガードリング
ＩＥＬ 電極
ＩＰ 配線基板
ＬＧＣ１ 第１回路形成領域
ＬＧＣ２ 第２回路形成領域
ＬＧＣ３ 回路領域
ＬＧＣ４ 回路領域
ＬＩＤ 放熱部材
ＬＮＤ 電極
ＭＤＲ１ 封止樹脂
ＭＩＬ１ 多層配線層
ＭＩＬ２ 多層配線層
ＲＩＦ 補強部材
ＳＢ 外部接続端子
ＳＣ１ 第1半導体チップ
ＳＣ２ 第２半導体チップ
ＳＣ２１ 第２半導体チップ
ＳＤ 半導体装置
ＳＦＣ１１ 素子形成面
ＳＦＣ１２ 裏面ＳＦＣ
ＳＦＣ２１ 素子形成面
ＳＦＣ２２ 裏面
ＳＩＤ１１ 長辺
ＳＩＤ１２ 短辺
ＳＩＤ１３ 長辺
ＳＩＤ１４ 短辺
ＳＬ スクライブ領域
ＳＲ 絶縁層
ＳＲＯ 開口
ＳＵＢ１ 基板
ＳＵＢ２ 基板
Ｔｒ１ トランジスタ
ＴＳＶ１ 第１貫通電極
ＴＳＶ２ 第２貫通電極
ＴＳＶＡ１ 貫通電極配置領域
ＵＦＲ１ 封止樹脂
ＵＦＲ２ 封止樹脂

Claims (12)

  1. 配線基板と、
    前記配線基板の第１面に実装されており、平面形状が長方形である第１半導体チップと、
    前記第１半導体チップ上に配置された第２半導体チップと、
    を備え、
    前記第１半導体チップは、素子形成面が前記第１面に対向しており、複数の第１貫通電極を有しており、
    前記第２半導体チップは、前記第１半導体チップの前記複数の第１貫通電極に電気的に接続しており、
    前記第１半導体チップの長辺に平行な方向を行方向として、前記第１半導体チップの前記長辺に垂直な方向を列方向とした場合、前記複数の第１貫通電極のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されており、
    前記第１半導体チップの短辺に平行な断面において、前記ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域の中心は、前記第１半導体チップの前記短辺の中心から第１方向にずれており、
    前記第１半導体チップは、
    前記素子形成面に、前記配線基板に接続する複数の第１接続端子を基板の縁に沿って有しており、
    前記第１半導体チップの短辺に平行な方向において、前記貫通電極配置領域と重なる領域における前記第１接続端子の単位長さあたりの数は、他の領域における前記第１接続端子の前記単位長さあたりの数よりも少ない半導体装置。
  2. 請求項１に記載の半導体装置において、
    複数の前記第２半導体チップが互いに積層されており、
    前記複数の第２半導体チップは、複数の第２貫通電極を有しており、かつ、前記複数の第２貫通電極を介して互いに接続している半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、少なくとも一部の前記第２貫通電極は、いずれかの前記第１貫通電極と重なっている半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１半導体チップの短辺に平行な断面において、前記第１半導体チップの中心と前記第２半導体チップの中心は重なっていない半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、
    前記素子形成面に、前記配線基板に接続する複数の第２接続端子を有しており、
    平面視において、回路が形成されている回路形成領域を有しており、かつ前記複数の第２接続端子の少なくとも一部が、前記貫通電極配置領域と前記回路形成領域の間に位置している半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２半導体チップはメモリチップであり、
    前記第１半導体チップは、平面視で前記貫通電極配置領域と重なる領域及びその周囲に、前記第２半導体チップを制御するメモリ制御回路を有する半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、前記貫通電極配置領域の長辺に平行な方向に前記貫通電極配置領域を延長した領域によって、第１領域及び前記第１領域よりも狭い第２領域に分割された場合、前記第１領域に、前記第２半導体チップと通信を行う第１ロジック回路を有している半導体装置。
  8. 請求項１に記載の半導体装置において、
    平面視において、前記第２半導体チップは、前記第１半導体チップの２つの長辺それぞれから食み出しており、かつ前記第１方向側に位置する前記長辺からの食み出し量が、他の前記長辺からの食み出し量よりも大きく、
    前記第１半導体チップと前記配線基板の間の空間を封止する第１封止樹脂と、
    前記第２半導体チップと前記配線基板の間の空間を封止する第２封止樹脂と、
    を備え、
    平面視において、前記第１封止樹脂は、前記第１半導体チップの２つの長辺それぞれから食み出しており、かつ前記第１方向側に位置する前記長辺からの食み出し量が、前記他の長辺からの食み出し量よりも大きい半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記貫通電極配置領域の長辺の長さは、前記貫通電極配置領域の短辺の長さの１０倍以上である半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、複数の前記貫通電極配置領域を、前記第１半導体チップの前記短辺方向に並んだ状態で有しており、
    前記第１半導体チップの短辺に平行な断面において、前記複数の貫通電極配置領域それぞれの中心は、いずれも前記第１半導体チップの前記短辺の中心から第１方向にずれている半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第１半導体チップの短辺に平行な断面において、前記配線基板の中心は、前記貫通電極配置領域と重なっている半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記第１半導体チップの短辺に平行な断面において、前記配線基板の中心は、前記第２半導体チップの中心と重なっている半導体装置。
JP2013120013A 2013-06-06 2013-06-06 半導体装置 Expired - Fee Related JP6110734B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013120013A JP6110734B2 (ja) 2013-06-06 2013-06-06 半導体装置
US14/284,447 US9117814B2 (en) 2013-06-06 2014-05-22 Semiconductor device
CN201410247229.5A CN104241257B (zh) 2013-06-06 2014-06-06 半导体器件
HK15105924.3A HK1205590A1 (en) 2013-06-06 2015-06-22 Semiconductor device
US14/807,559 US9362262B2 (en) 2013-06-06 2015-07-23 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013120013A JP6110734B2 (ja) 2013-06-06 2013-06-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2014239118A JP2014239118A (ja) 2014-12-18
JP6110734B2 true JP6110734B2 (ja) 2017-04-05

Family

ID=52004773

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013120013A Expired - Fee Related JP6110734B2 (ja) 2013-06-06 2013-06-06 半導体装置

Country Status (4)

Country Link
US (2) US9117814B2 (ja)
JP (1) JP6110734B2 (ja)
CN (1) CN104241257B (ja)
HK (1) HK1205590A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6150249B2 (ja) * 2013-02-25 2017-06-21 京セラ株式会社 電子デバイスのガラス封止方法
WO2014174994A1 (ja) * 2013-04-26 2014-10-30 オリンパス株式会社 撮像装置
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
CN107205625B (zh) * 2015-01-15 2019-08-16 奥林巴斯株式会社 内窥镜和摄像装置
US9397078B1 (en) * 2015-03-02 2016-07-19 Micron Technology, Inc. Semiconductor device assembly with underfill containment cavity
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
KR102739235B1 (ko) 2019-09-24 2024-12-05 삼성전자주식회사 반도체 패키지
US11682465B2 (en) * 2021-09-30 2023-06-20 Ati Technologies Ulc Reliable through-silicon vias

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
JP4496825B2 (ja) * 2004-04-05 2010-07-07 ソニー株式会社 半導体装置およびその製造方法
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US7915080B2 (en) * 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
US8258619B2 (en) * 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
JP2011243724A (ja) 2010-05-18 2011-12-01 Elpida Memory Inc 半導体装置およびその製造方法
JP2012119368A (ja) * 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
CN104241257A (zh) 2014-12-24
US9362262B2 (en) 2016-06-07
CN104241257B (zh) 2018-04-03
JP2014239118A (ja) 2014-12-18
US20150333048A1 (en) 2015-11-19
US20140361410A1 (en) 2014-12-11
HK1205590A1 (en) 2015-12-18
US9117814B2 (en) 2015-08-25

Similar Documents

Publication Publication Date Title
JP6110734B2 (ja) 半導体装置
US10475749B2 (en) Semiconductor package
US20220051973A1 (en) Semiconductor package and manufacturing method thereof
US10566320B2 (en) Method for fabricating electronic package
US10026720B2 (en) Semiconductor structure and a method of making thereof
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US10199318B2 (en) Semiconductor package assembly
CN108022923A (zh) 半导体封装
JP6157998B2 (ja) 半導体装置
CN108630646A (zh) 电子封装件及其基板构造
JP6144969B2 (ja) 半導体装置
KR101123804B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
US20170141041A1 (en) Semiconductor package assembly
CN105938820A (zh) 电子装置及其电子封装
CN105514081A (zh) 封装结构及其制法
TWI576976B (zh) 無核心層封裝結構
EP3182449A1 (en) Semiconductor package
TW201448164A (zh) 晶片立體堆疊體之散熱封裝構造
CN105702661A (zh) 封装结构及其制法
US20250079365A1 (en) Semiconductor package for increasing bonding reliability
CN107403764B (zh) 电子封装件
KR102549402B1 (ko) 반도체 패키지 및 이의 제조 방법
CN105679739A (zh) 封装结构及其制法
TWI587449B (zh) 半導體封裝結構及其製造方法
JP2014236197A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170310

R150 Certificate of patent or registration of utility model

Ref document number: 6110734

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees