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JP6157998B2 - 半導体装置 - Google Patents

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JP6157998B2
JP6157998B2 JP2013182363A JP2013182363A JP6157998B2 JP 6157998 B2 JP6157998 B2 JP 6157998B2 JP 2013182363 A JP2013182363 A JP 2013182363A JP 2013182363 A JP2013182363 A JP 2013182363A JP 6157998 B2 JP6157998 B2 JP 6157998B2
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高橋　聡
聡 高橋
修一 仮屋崎
修一 仮屋崎
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Renesas Electronics Corp
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Renesas Electronics Corp
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Description

本発明は、半導体装置に関し、例えば配線基板の主面に半導体チップを搭載した半導体装置に適用可能な技術である。
半導体チップを配線基板に実装する方法の一つに、フリップチップ構造がある。フリップチップ構造は、半導体チップのうち電極パッドが形成された面を配線基板側の向け、電極パッド上に設けられた端子を用いて、半導体チップを配線基板に実装するものである。フリップチップ構造では、半導体チップからの熱を放熱したり、半導体チップを保護するために、リッドが設けられることがある（例えば特許文献１参照）
なお、特許文献２には、圧電振動子などの電気部品を搭載する絶縁基体の角を切り欠くことが記載されている。
特開２０１２−５４５９７号公報 特開平５−２７５５５２号公報
本発明者は、半導体装置を有する電子装置を小型化するために、今まではマザーボードに搭載されていた電子部品（例えば容量素子や抵抗素子）を、配線基板のうち半導体チップが搭載されていない面に実装することを検討した。この実装を行うときには、配線基板の第１面に半導体チップ及びリッドなどの被覆部材を配置した後、配線基板の第１面側を保持治具に保持させる必要がある。このような場合、被覆部材が保持治具に当接することによって、保持治具に対する配線基板の位置が間接的に定まる場合がある。
一方、被覆部材は、接着層などを用いて配線基板に固定されているため、配線基板の第１面に対して傾いていることがある。この場合、保持治具に対する配線基板の位置がばらつく可能性が出てくる。このばらつきが生じた場合、配線基板に対する電子部品の搭載位置に誤差が生じてしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、配線基板の主面には、第１半導体チップが搭載されている。リッドは、配線基板の主面及び第１半導体チップを覆う。電子部品は、配線基板の裏面に搭載されている。そして、配線基板の主面は、少なくとも互いに対向する２つの角に、リッドに覆われていない非被覆領域を有している。
前記一実施の形態によれば、配線基板の第１面に半導体チップ及びリッドなどの被覆部材を配置した後、配線基板の第１面側を保持治具に保持させる際に、配線基板の第１面の非被覆領域を保持治具によって保持させることができる。従って、保持治具に対する配線基板の位置の精度は高くなる。
実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 配線基板の主面の構成を示す図である。 半導体装置の裏面の第１例を示す図である。 半導体装置の裏面の第２例を示す図である。 電子部品に接続する端子と電極の距離を説明するための図である。 第１半導体チップの構成を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 保持治具の構成を示す平面図である。 図１０のＢ−Ｂ´断面図である。 図１０のＣ−Ｃ´断面図である。 配線基板に非被覆領域を設けることの効果を説明するための図である。 配線基板に非被覆領域を設けることの効果を説明するための図である。 変形例１に係る半導体装置の構成を示す平面図である。 図１５に示した半導体装置からリッドを取り除いた状態を示す平面図である。 配線基板の裏面の第１例を示す図である。 配線基板の裏面の第２例を示す図である。 配線基板の裏面の第３例を示す図である。 保持治具の構成を示す平面図である。 図２０のＢ−Ｂ´断面図である。 図２０のＣ−Ｃ´断面図である。 変形例２に係る半導体装置における配線基板の裏面を示す図である。 図２３の変形例を示す図である。 図２３の変形例を示す図である。 図２３の変形例を示す図である。 変形例３に係る半導体装置の製造方法を示す図である。 変形例３に係る半導体装置の製造方法を示す図である。 変形例３に係る半導体装置の製造方法を示す図である。 変形例３に係る半導体装置の製造方法を示す図である。 半導体装置の上面図である。 図３１に示した半導体装置の裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１は、実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。なお、図２において、図を見やすくするために、外部接続端子ＳＢ及び電子部品ＥＬＰ１の数は少なくなっている。
本実施例に係る半導体装置ＳＤは、第１半導体チップＳＣ１、配線基板ＩＳＵＢ、リッドＬＩＤ（被覆部材）、及び電子部品ＥＬＰ１を備えている。第１半導体チップＳＣ１は、主面ＳＦＣ３（第１主面）及び裏面ＳＦＣ４（第１裏面）を有している。裏面ＳＦＣ４は、主面ＳＦＣ３の反対側の面である。配線基板ＩＳＵＢは矩形であり、主面ＳＦＣ１（第２主面）及び裏面ＳＦＣ２（第２裏面）を有している。主面ＳＦＣ１には、第１半導体チップＳＣ１が搭載されている。リッドＬＩＤは、配線基板ＩＳＵＢの主面ＳＦＣ１及び第１半導体チップＳＣ１を覆う。電子部品ＥＬＰ１は、配線基板ＩＳＵＢの裏面ＳＦＣ２に搭載されている。そして、配線基板ＩＳＵＢの主面ＳＦＣ１は、少なくとも互いに対向する２つの角に、リッドＬＩＤに覆われていない非被覆領域ＬＤＯを有している。別の言い方をすれば、主面ＳＦＣ１のうち少なくとも互いに対向する２つの角において、リッドＬＩＤによって覆われていない部分の幅は、主面ＳＦＣ１の縁の他の部分よりも広い。以下、詳細に説明する。
図２に示すように、第１半導体チップＳＣ１は、配線基板ＩＳＵＢにフリップチップ実装されている。第１半導体チップＳＣ１は、例えばロジックチップであるが、メモリチップであっても良いし、ロジック回路とメモリ回路が混載されたチップであっても良いし、電力を制御するパワーチップであっても良い。
第１半導体チップＳＣ１の主面ＳＦＣ３には、複数の電極パッドＥＬ（図７を用いて後述）が形成されている。第１半導体チップＳＣ１は、主面ＳＦＣ３が、配線基板ＩＳＵＢの主面ＳＦＣ１に対向する向きで、主面ＳＦＣ１に搭載されている。電極パッドＥＬは、端子ＢＭＰ（例えばはんだバンプやＣｕ柱やＡｕ柱などの導体柱）を介して、配線基板ＩＳＵＢの主面ＳＦＣ１に形成された端子（図示せず）に接続している。そして第１半導体チップＳＣ１の主面ＳＦＣ３と配線基板ＩＳＵＢの主面ＳＦＣ１の間の空間は、アンダーフィル樹脂ＵＦＲ１によって封止されている。なお、アンダーフィル樹脂ＵＦＲ１の一部は第１半導体チップＳＣ１の側面に沿って這い上がってフィレットを形成している。
第１半導体チップＳＣ１の裏面ＳＦＣ４は、接着層を介してリッドＬＩＤに固定されている。この接着層は、熱伝導率が高いのが好ましい。
リッドＬＩＤは、例えばＣｕなどの金属の板を絞り加工することにより形成されている。その結果、リッドＬＩＤは、第１半導体チップＳＣ１に接する中央部ＣＮＴと縁ＥＤＧとが、傾斜部ＳＬＰを介してつながった形状を有している。傾斜部ＳＬＰは、中央部ＣＮＴから離れるにつれて配線基板ＩＳＵＢに近づく方向に傾斜している。中央部ＣＮＴに対する傾斜部ＳＬＰの傾斜角度は、垂直に近くても良い。そしてリッドＬＩＤの縁ＥＤＧは、配線基板ＩＳＵＢのうちアンダーフィル樹脂ＵＦＲ１よりも外側に位置する領域に接している。リッドＬＩＤの縁ＥＤＧの少なくとも一部は、接着層を介して配線基板ＩＳＵＢに固定されている。
図１に示すように、リッドＬＩＤの平面形状は、矩形のうち互いに対向する２つの角を切り欠いた形状である。リッドＬＩＤの４つの角は、配線基板ＩＳＵＢの４つの角それぞれに重なっている。配線基板ＩＳＵＢの非被覆領域ＬＤＯは、リッドＬＩＤのうち角が切り欠かれて部分に位置している。なお、非被覆領域ＬＤＯのうち配線基板ＩＳＵＢの対角線と重なる部分の幅は、例えば１ｍｍ以上６ｍｍ以下である。
リッドＬＩＤの傾斜部ＳＬＰは、矩形の４つの角を切り欠いた外形線に沿って形成されている。言い換えると、傾斜部ＳＬＰは、８角形の各辺に沿って形成されている。この８角形は、対向する２辺がいずれも互いに平行になっており、また、配線基板ＩＳＵＢの４つの角に対向する４つの辺が、いずれも、配線基板ＩＳＵＢの４つの辺に対向する４つの辺よりも短くなっている。
図２に示すように、配線基板ＩＳＵＢは、例えば樹脂インターポーザであり、裏面ＳＦＣ２に複数の電極ＬＮＤ（第１裏面電極）を有している。複数の電極ＬＮＤは、配線基板ＩＳＵＢ内のスルーホール（図示せず）や配線（図示せず）を介して、端子ＢＭＰに接続している。なお、複数の電極ＬＮＤの一部は、配線基板ＩＳＵＢ内の配線を介して電子部品ＥＬＰに接続していても良い。そして電極ＬＮＤには、外部接続端子ＳＢが設けられている。外部接続端子ＳＢは、例えばはんだボールである。
電子部品ＥＬＰは、配線基板ＩＳＵＢの裏面ＳＦＣ２に搭載されている。電子部品ＥＬＰは、例えば容量、抵抗、又はインダクタなどのディスクリート部品であるが、回路が構成されたチップであっても良い。電子部品ＥＬＰは、裏面ＳＦＣ２に設けられた端子ＥＬＡに接続している。
また、図１に示すように、配線基板ＩＳＵＢの主面ＳＦＣ１には、アライメントマークＡＭＫ１が設けられている。アライメントマークＡＭＫ１は、主面ＳＦＣ１に形成された配線と同一の導体（例えばＣｕ）によって形成されたパターンであり、主面ＳＦＣ１に第１半導体チップＳＣ１やリッドＬＩＤを搭載するときの位置決めパターンとして用いられる。アライメントマークＡＭＫ１は、主面ＳＦＣ１の非被覆領域ＬＤＯに位置している。
図３は、配線基板ＩＳＵＢの主面ＳＦＣ１の構成を示す図である。主面ＳＦＣ１には第１半導体チップＳＣ１が配置されるべき領域に、複数の電極ＦＮＧ（第２電極）が形成されている。複数の電極ＦＮＧのそれぞれは、端子ＢＭＰを介して第１半導体チップＳＣ１の電極パッドＥＬに接続する。
図４は、半導体装置ＳＤの裏面の第１例を示す図である。本図に示す例において、複数の外部接続端子ＳＢ及び複数の電極ＬＮＤは、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる部分を除いた領域に、２次元的、言い換えると格子点上に配置されている。そして裏面ＳＦＣ２のうち電極ＬＮＤ及び外部接続端子ＳＢが形成されていない部分、すなわち第１半導体チップＳＣ１と重なる部分には、電子部品ＥＬＰ１が複数搭載されている。電子部品ＥＬＰ１は、配線基板ＩＳＵＢのスルーホール及び配線を介して、第１半導体チップＳＣ１に接続している。このような配置にすると、第１半導体チップＳＣ１と電子部品ＥＬＰ１とを接続する接続経路のインダクタンスを小さくすることができる。なお、電子部品ＥＬＰ１は、例えば電源強化用のコンデンサである。
図５は、半導体装置ＳＤの裏面の第２例を示す図である。本図に示す例は、以下の点を除いて、図４に示した例と同様である。まず、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる部分の下にも、電極ＬＮＤ及び外部接続端子ＳＢが形成されている。そして電子部品ＥＬＰ１は、第１半導体チップＳＣ１の縁の近くに配置されている。このようにすると、図４に示した例と比較して、外部接続端子ＳＢの数を多くすることができ、また、第１半導体チップＳＣ１と電子部品ＥＬＰ１とを接続する接続経路のインダクタンスが増加することを抑制できる。
なお、図４，５のいずれにおいても、電極ＬＮＤ及び外部接続端子ＳＢの少なくとも一部は省略されていても良い。また、裏面ＳＦＣ２の電極ＬＮＤの少なくとも一つは、電子部品ＥＬＰ１を裏面ＳＦＣ２に搭載するときの、位置決めマークとして使用される。この電極ＬＮＤは、例えば裏面ＳＦＣ２の角に位置している。
図６は、裏面ＳＦＣ２において、電子部品ＥＬＰに接続する端子ＥＬＡと電極ＬＮＤの距離を説明するための図である。電子部品ＥＬＰは、端子ＥＬＢを２つ有している。これに対応して、裏面ＳＦＣ２には、１つの電子部品ＥＬＰについて２つの端子ＥＬＡが形成される。一方の端子ＥＬＡの中心から第１の方向（図中Ｘ方向）に並んでいる電極ＬＮＤの中心までの距離をＬＢＢＣとして、他方の端子ＥＬＡの中心から第２の方向（図中Ｙ方向）に並んでいる電極ＬＮＤの中心までの距離をＬＡＢＣとする。また、電極ＬＮＤの半径をｒとして、端子ＥＬＡの第１の方向（図中Ｘ方向）の幅の半値をＢｐとして、端子ＥＬＡの第２の方向（図中Ｙ方向）の幅の半値をＡｐとする。また、端子ＥＬＢの第１の方向（図中Ｘ方向）の幅の半値をＢｃとして、端子ＥＬＢの第２の方向（図中Ｙ方向）の幅の半値をＡｃとする。また、２つの端子ＥＬＡの間隔をＧとする。すると、以下の（１）式、及び、（２）式又は（３）式が成立する。なお、（２）式及び（３）式は、右辺のうち大きい方が選択される。
ＬＡＢＣ＞ｒ＋Ａｃ＋Ａｐ・・・（１）
ＬＢＢＣ＞ｒ＋Ｂｃ＋Ｂｐ・・・（２）
ＬＢＢＣ＞ｒ＋Ｇ＋Ｂｐ・・・（３）
なお、本図に示す例において、電子部品ＥＬＰは、電子部品ＥＬＰ１，ＥＬＰ２の２種類がある。電子部品ＥＬＰ１，ＥＬＰ２の平面形状は、いずれも矩形である。そして電子部品ＥＬＰ１の端子ＥＬＢは矩形の２つの長辺のそれぞれに沿って形成されており、電子部品ＥＬＰ２の端子ＥＬＢは矩形の２つの短辺のそれぞれに沿って形成されている。
図７は、第１半導体チップＳＣ１の構成を示す断面図である。第１半導体チップＳＣ１は、基板ＳＵＢの上に多層配線層ＭＩＮＣを積層した構成を有している。基板ＳＵＢは、例えばシリコン基板である。基板ＳＵＢには、複数の半導体素子、例えばトランジスタが形成されている。多層配線層ＭＩＮＣの最上層の配線層には、電極パッドＥＬが形成されている。電極パッドＥＬは、図２に示した端子ＢＭＰを介して、図３に示した配線基板ＩＳＵＢの電極ＦＮＧに接続している。
図８，９は、半導体装置ＳＤの製造方法を示す断面図である。これらに示す工程の前に、第１半導体チップＳＣ１を準備する。第１半導体チップＳＣ１は、例えば以下のようにして形成される。
まず、基板ＳＵＢに素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にＭＯＳトランジスタが形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層ＭＩＮＣを形成する。最上層の配線層には、電極パッドＥＬが形成される。次いで、多層配線層ＭＩＮＣ上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極パッドＥＬ上に位置する開口が形成されている。次いで、電極パッドＥＬの上に端子ＢＭＰを形成する。
次いで、図８（Ａ）に示すように、配線基板ＩＳＵＢの主面ＳＦＣ１に、第１半導体チップＳＣ１を搭載する。次いで、図８（Ｂ）に示すように、主面ＳＦＣ１と第１半導体チップＳＣ１の間の空間に、アンダーフィル樹脂ＵＦＲ１を流し込む。なおアンダーフィル樹脂ＵＦＲ１は、ＮＣＦ（Non Conductive Film）であってもよい。この場合、ＮＣＦは、主面ＳＦＣ１に第１半導体チップＳＣ１を搭載する前に、主面ＳＦＣ１の上に配置される。
次いで、図８（Ｃ）に示すように、第１半導体チップＳＣ１の裏面ＳＦＣ４及び配線基板ＩＳＵＢの主面ＳＦＣ１に、リッドＬＩＤを固定する。
なお、図８（Ａ）〜（Ｃ）に示す工程において、アライメントマークＡＭＫ１は、配線基板ＩＳＵＢに対する第１半導体チップＳＣ１やリッドＬＩＤの向きを定めるために用いられる。そして、配線基板ＩＳＵＢに対する第１半導体チップＳＣ１やリッドＬＩＤの位置決めは、配線基板ＩＳＵＢの主面ＳＦＣ１に形成された他のアライメントマークを基準にして行われる。
次いで、図９（Ａ）に示すように、配線基板ＩＳＵＢのうち裏面ＳＦＣ２を上側に向ける。次いで、裏面ＳＦＣ２に電子部品ＥＬＰを搭載する。その後、図９（Ｂ）に示すように、裏面ＳＦＣ２の電極ＬＮＤに外部接続端子ＳＢを搭載する。
図１０は、裏面ＳＦＣ２に電子部品ＥＬＰ及び外部接続端子ＳＢを搭載するときに用いられる保持治具ＨＬＤの構成を示す平面図である。図１１は、図１０のＢ−Ｂ´断面図であり、図１２は図１０のＣ−Ｃ´断面図である。
保持治具ＨＬＤは、板状の部材であり、中央部に開口ＯＰを有している。開口ＯＰの平面形状は略矩形であり、配線基板ＩＳＵＢの平面形状とほぼ同じ大きさである。すなわち、開口ＯＰには、配線基板ＩＳＵＢが嵌るようになっている。そして、開口ＯＰの４つの角のうち、互いに対向する２つの角には、支持部ＰＲＪが形成されている。支持部ＰＲＪは、開口ＯＰの内側面から開口ＯＰの内側に突出する形状を有している。ただし、支持部ＰＲＪのうち配線基板ＩＳＵＢが填め込まれる側の面は、保持治具ＨＬＤの本体よりも低くなっている。本図に示す例において、支持部ＰＲＪは、開口ＯＰの角を構成する２つの側面に沿って形成されている。
そして、保持治具ＨＬＤの開口ＯＰに、第１半導体チップＳＣ１及びリッドＬＩＤが取り付けられた後の配線基板ＩＳＵＢを、主面ＳＦＣ１が保持治具ＨＬＤに対向する向きに填め込む。このとき、配線基板ＩＳＵＢの非被覆領域ＬＤＯが支持部ＰＲＪに対向するようにする。これにより、支持部ＰＲＪの上面が配線基板ＩＳＵＢの非被覆領域ＬＤＯに当接し、配線基板ＩＳＵＢの支持部ＰＲＪによって位置決めされる。
次に、図１３及び図１４を用いて、配線基板ＩＳＵＢに非被覆領域ＬＤＯを設けることの効果について説明する。
リッドＬＩＤは接着層ＡＤＡを用いて配線基板ＩＳＵＢに固定されているが、接着層ＡＤＡの厚さにはバラツキが生じやすい。このため、リッドＬＩＤが配線基板ＩＳＵＢに対して傾くことがある。
配線基板ＩＳＵＢに非被覆領域ＬＤＯを設けなかった場合、配線基板ＩＳＵＢのほぼ全面がリッドＬＩＤに覆われることになる。このため、図１３に示すように、保持治具ＨＬＤの支持部ＰＲＪは、リッドＬＩＤの縁ＥＤＧを支持することになる。ここで、リッドＬＩＤが配線基板ＩＳＵＢに対して傾いていた場合、配線基板ＩＳＵＢが保持治具ＨＬＤに保持された状態において、裏面ＳＦＣ２も傾いてしまう。
裏面ＳＦＣ２が傾いてしまうと、アライメントマークとして使用すべき電極ＬＮＤの隣に位置する電極ＬＮＤを、アライメントマークとして誤認識する恐れが出てくる。この場合、電子部品ＥＬＰを誤った場所に搭載する恐れが出てくる。
また、外部接続端子ＳＢを形成する前に、フラックスをスクリーン印刷法で塗布する場合、裏面ＳＦＣ２が傾いていると、スクリーンマスクが変形したり、フラックスの塗布量が不均一になる恐れも出てくる。
これに対して本実施形態では、図１４に示すように、保持治具ＨＬＤの支持部ＰＲＪの上面は配線基板ＩＳＵＢの非被覆領域ＬＤＯに当接するため、配線基板ＩＳＵＢは、支持部ＰＲＪによって位置決めされる。従って、リッドＬＩＤが配線基板ＩＳＵＢに対して傾いていても、配線基板ＩＳＵＢの裏面ＳＦＣ２は保持治具ＨＬＤに対して定められた角度（例えば平行）になる。従って、図１３を用いて説明したような不具合は生じにくい。
（変形例１）
図１５は、変形例１に係る半導体装置ＳＤの構成を示す平面図である。図１６は、図１５に示した半導体装置ＳＤからリッドＬＩＤを取り除いた状態を示す平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
まず、図１５に示すように、リッドＬＩＤは４つの角の全てが切り欠かれている。そして、非被覆領域ＬＤＯは、配線基板ＩＳＵＢの４つの角の全てに対して設けられている。
また、図１６に示すように、配線基板ＩＳＵＢの主面ＳＦＣ１には、第１半導体チップＳＣ１の他に第２半導体チップＳＣ２も搭載されている。第２半導体チップＳＣ２は、図８に示した第１半導体チップＳＣ１と同様の構成を有している。また、配線基板ＩＳＵＢのうち第２半導体チップＳＣ２に対向する領域には、第２半導体チップＳＣ２の電極パッドＥＬ（第３電極）に接続するための電極ＦＮＧ（第４電極）が形成されている。そして第２半導体チップＳＣ２は、第１半導体チップＳＣ１と同様に、主面ＳＦＣ１に対してフリップチップ実装されている。そして第２半導体チップＳＣ２のうち電極パッドＥＬが形成されている面（第５主面）は、アンダーフィル樹脂ＵＦＲ２によって封止されている。
本変形例において、第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、いずれも長方形であり、互いの長辺が平行となる向きに、主面ＳＦＣ１上に搭載されている。このため、配線基板ＩＳＵＢには、第１半導体チップＳＣ１の長辺に沿う方向（図中Ｙ方向）に反る向きに、応力が加わりやすくなっている。なお、本図に示す例では、第１半導体チップＳＣ１の短辺は、配線基板ＩＳＵＢの第３辺ＳＩＤ３及び第４辺ＳＩＤ４に平行になっており、第１半導体チップＳＣ１の長辺は、配線基板ＩＳＵＢの第１辺ＳＩＤ１及び第２辺ＳＩＤ２に平行になっている。
これに対して本変形例では、図１５に示すように、リッドＬＩＤの縁ＥＤＧのうち、第１半導体チップＳＣ１の短辺に平行な領域である縁ＥＤＧ１，２の幅が、第１半導体チップＳＣ１の長辺に平行な領域である縁ＥＤＧ３，４の幅よりも広くなっている。そしてリッドＬＩＤのうち縁ＥＤＧ１，２は主面ＳＦＣ１に対して固定されているが、縁ＥＤＧ３，４は主面ＳＦＣ１に接しているのみである。言い換えると、リッドＬＩＤは、配線基板ＩＳＵＢの第１辺ＳＩＤ１及び第２辺ＳＩＤ２に沿って固定されているが、第３辺ＳＩＤ３及び第４辺ＳＩＤ４に対しては固定されていない。このようにすると、配線基板ＩＳＵＢが反ることを、リッドＬＩＤによって抑制することができる。
図１７は、本変形例における配線基板ＩＳＵＢの裏面ＳＦＣ２の第１例を示す図である。本図に示す例において、電子部品ＥＬＰは、裏面ＳＦＣ２のうち第１半導体チップＳＣ１に重なる領域及び第２半導体チップＳＣ２に重なる領域のそれぞれに対して設けられている。そして、第１半導体チップＳＣ１に重なる領域に位置する電子部品ＥＬＰは、第１半導体チップＳＣ１に電気的に接続している。また、第２半導体チップＳＣ２に重なる領域に位置する電子部品ＥＬＰは、第２半導体チップＳＣ２に電気的に接続している。
図１８は、本変形例における配線基板ＩＳＵＢの裏面ＳＦＣ２の第２例を示す図である。本図に示す例において、電子部品ＥＬＰは、裏面ＳＦＣ２のうち第１半導体チップＳＣ１に重なる領域の周囲又は第２半導体チップＳＣ２に重なる領域の周囲の少なくとも一方に対して設けられている。本図に示す例では、第１半導体チップＳＣ１は第２半導体チップＳＣ２よりも大きくなっている。そして、電子部品ＥＬＰは、裏面ＳＦＣ２のうち第１半導体チップＳＣ１に重なる領域の周囲に設けられている。これらの電子部品ＥＬＰは、第１半導体チップＳＣ１に電気的に接続している。
図１９は、本変形例における配線基板ＩＳＵＢの裏面ＳＦＣ２の第３例を示す図である。本図に示す例において、第１半導体チップＳＣ１は第２半導体チップＳＣ２よりも大きくなっている。電子部品ＥＬＰは、裏面ＳＦＣ２のうち第１半導体チップＳＣ１に重なる領域の周囲、及び第２半導体チップＳＣ２に重なる領域のそれぞれに設けられている。そして、第１半導体チップＳＣ１に重なる領域の周囲に位置する電子部品ＥＬＰは、第１半導体チップＳＣ１に電気的に接続しており、第２半導体チップＳＣ２に重なる領域に位置する電子部品ＥＬＰは、第２半導体チップＳＣ２に電気的に接続している。
本変形例に係る半導体装置ＳＤの製造方法は、保持治具ＨＬＤの開口ＯＰの形状を除いて、実施形態に係る半導体装置ＳＤの製造方法と同様である。
図２０は、本変形例で用いられる保持治具ＨＬＤの構成を示す平面図である。図２１は、図２０のＢ−Ｂ´断面図であり、図２２は図２０のＣ−Ｃ´断面図である。本図に示す保持治具ＨＬＤは、開口ＯＰの４つの角のそれぞれに支持部ＰＲＪが形成されている点を除いて、実施形態に示した保持治具ＨＬＤと同様の構成である。
本変形例によっても、実施形態と同様の効果が得られる。また、配線基板ＩＳＵＢの４つの角の全てに非被覆領域ＬＤＯを形成し、又これに対応して保持治具ＨＬＤの開口ＯＰの４つの角の全てに支持部ＰＲＪを形成している。従って、開口ＯＰに配線基板ＩＳＵＢを填め込んだとき、配線基板ＩＳＵＢが保持治具ＨＬＤに対して動くことを抑制できる。
（変形例２）
図２３は、変形例２に係る半導体装置ＳＤにおける配線基板ＩＳＵＢの裏面ＳＦＣ２を示す図である。本変形例に係る半導体装置ＳＤは、裏面ＳＦＣ２に、少なくとも一つの第２裏面電極ＡＭＫ２（導体パターン）を有している点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
第２裏面電極ＡＭＫ２は、電極ＬＮＤと同層の導電パターン（例えばＣｕパターン）であり、電極ＬＮＤと同一工程で形成されている。ただし、第２裏面電極ＡＭＫ２は、大きさ及び形状の少なくとも一方が電極ＬＮＤと異なる。第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２に電子部品ＥＬＰを搭載するときの位置決めマークとして用いられる。本図に示す例では、第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２の互いに対向する２つの角のそれぞれに配置されている。この場合、裏面ＳＦＣ２のうち、第２裏面電極ＡＭＫ２よりも裏面ＳＦＣ２の縁に近い領域には、電極ＬＮＤは形成されていない。
そして、第２裏面電極ＡＭＫ２の上には、外部接続端子ＳＢは形成されていない。このようにすると、第２裏面電極ＡＭＫ２の形状及び大きさを任意に設定できる。ただし、第２裏面電極ＡＭＫ２の上にも外部接続端子ＳＢは形成されていても良い。
また、図２４に示すように、第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち電極ＬＮＤが形成されている領域の中に配置されていても良い。図２４に示す例では、２つの第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる領域を挟んで、互いに対向する位置に配置されている。言い換えると、第２裏面電極ＡＭＫ２は、複数の電子部品ＥＬＰを介して互いに対向する位置に配置されている。
なお、図２５及び図２６に示すように、変形例１に係る半導体装置ＳＤにおいて、第２裏面電極ＡＭＫ２を設けても良い。
図２５に示す例では、第２裏面電極ＡＭＫ２は４つ設けられている。そして、２つの第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる領域を挟んで互いに対向する位置に配置されており、残りの２つの第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち第２半導体チップＳＣ２と重なる領域を挟んで互いに対向する位置に配置されている。
図２６に示す例では、第２裏面電極ＡＭＫ２は２つ設けられている。第１の第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる領域の近傍に配置されており、第２の第２裏面電極ＡＭＫ２は、裏面ＳＦＣ２のうち第２半導体チップＳＣ２と重なる領域の近傍に配置されている。
本変形例によっても、実施形態と同様の効果が得られる。また、電極ＬＮＤとは別に、位置決めマークとしての第２裏面電極ＡＭＫ２を設けている。第２裏面電極ＡＭＫ２は電極ＬＮＤと平面形状及び大きさの少なくとも一方が異なる。このため、電極ＬＮＤを第２裏面電極ＡＭＫ２と誤認識する可能性は低くなる。従って、電子部品ＥＬＰを配線基板ＩＳＵＢの裏面ＳＦＣ２に搭載するときに、電子部品ＥＬＰの位置がずれることをさらに抑制できる。
（変形例３）
本変形例に係る半導体装置ＳＤは、リッドＬＩＤの代わりに封止樹脂ＭＤＲを有している。そして、第１半導体チップＳＣ１は、ボンディングワイヤＷＩＲを用いて配線基板ＩＳＵＢに搭載されている。
図２７〜３０は、本変形例に係る半導体装置ＳＤの製造方法を示す図である。まず、図２７の平面図に示すように、配線基板ＩＳＵＢを準備する。本図に示す状態において、複数（例えば１×ｎ個）の配線基板ＩＳＵＢは互いに繋がった状態になっている。
次いで、図２８（Ａ）の平面図及び図２８（Ｂ）の断面図に示すように、複数の配線基板ＩＳＵＢそれぞれの主面ＳＦＣ１の上に、第１半導体チップＳＣ１及び電子部品ＥＬＰを搭載する。第１半導体チップＳＣ１は、裏面ＳＦＣ４が配線基板ＩＳＵＢの主面ＳＦＣ１に対向する向きに搭載されている。次いで、第１半導体チップＳＣ１の電極パッドＥＬを、ボンディングワイヤＷＩＲを用いて配線基板ＩＳＵＢに接続する。
次いで、図２９（Ａ）の断面図に示すように、配線基板ＩＳＵＢの主面ＳＦＣ１上に金型ＭＭＤを配置する。金型ＭＭＤは、配線基板ＩＳＵＢのそれぞれに対向する領域にキャビティを有している。そして、複数のキャビティのそれぞれの中に、封止樹脂ＭＤＲを流し込む。その後、図２９（Ｂ）に示すように、金型ＭＭＤを取り外す。このようにして、複数の第１半導体チップＳＣ１は、封止樹脂ＭＤＲによって個別に封止される。なお、主面ＳＦＣ１上の電子部品ＥＬＰも、封止樹脂ＭＤＲによって封止される。ここで、両端部に位置する配線基板ＩＳＵＢの縁の少なくとも一部は、封止樹脂ＭＤＲによって覆われておらず、非被覆領域ＬＤＯとなっている。
その後、図３０（Ａ）に示すように、配線基板ＩＳＵＢの裏面ＳＦＣ２を上側に向け、裏面ＳＦＣ２に、電子部品ＥＬＰ及び外部接続端子ＳＢを搭載する。このとき、実施形態と同様に、保持治具ＨＬＤが用いられる。保持治具ＨＬＤの支持部ＰＲＪは、両端部に位置する配線基板ＩＳＵＢの縁のうち封止樹脂ＭＤＲによって覆われていない領域（非被覆領域ＬＤＯ）に当接する。このため、封止樹脂ＭＤＲの上面が傾いていても、実施形態と同様に、保持治具ＨＬＤに対して配線基板ＩＳＵＢの裏面ＳＦＣ２が傾くことを抑制できる。
その後、図３０（Ｂ）に示すように、配線基板ＩＳＵＢを分割し、半導体装置ＳＤを個片化する。
図３１は、本変形例に係る半導体装置ＳＤの上面図である。封止樹脂ＭＤＲの上面の形状は、縁ＥＤＧを有していない点を除いて、変形例１に係るリッドＬＩＤの上面の形状とほぼ同様である。そして、アライメントマークＡＭＫ１の一部は、封止樹脂ＭＤＲによって封止されている。
図３２は、図３１に示した半導体装置ＳＤの裏面図である。本変形例においても、配線基板ＩＳＵＢの裏面ＳＦＣ２には、複数の外部接続端子ＳＢが設けられている。そして、裏面ＳＦＣ２のうち第１半導体チップＳＣ１と重なる領域には、複数の電子部品ＥＬＰが搭載されている。これらの電子部品ＥＬＰは、第１半導体チップＳＣ１に電気的に接続している。
なお、図３３に示すように、配線基板ＩＳＵＢの裏面ＳＦＣ２に、変形例２に示した第２裏面電極ＡＭＫ２を設けても良い。本図に示す例では、第２裏面電極ＡＭＫ２は、ダイシング領域ＤＳＡに設けられている。
また、図３４に示すように、半導体装置ＳＤが個片化される前の状態において、ｎ個×ｍ個の配線基板ＩＳＵＢが互いに繋がった状態であっても良い。この場合においても、図３５に示すように、第２裏面電極ＡＭＫ２が設けられていても良い。
また、図３６に示すように、金型ＭＭＤは、一つのキャビティを有する形状であっても良い。この場合、同一のキャビティの中に複数の第１半導体チップＳＣ１及び電子部品ＥＬＰが位置しており、これら複数の第１半導体チップＳＣ１及び電子部品ＥＬＰが、封止樹脂ＭＤＲによって一括封止される。なお、この例においても、両端部に位置する配線基板ＩＳＵＢの縁の少なくとも一部は、封止樹脂ＭＤＲによって封止されていない。従って、保持治具ＨＬＤの支持部ＰＲＪは、両端部に位置する配線基板ＩＳＵＢの縁のうち封止樹脂ＭＤＲによって覆われていない領域（非被覆領域ＬＤＯ）に当接する。このため、保持治具ＨＬＤに対して配線基板ＩＳＵＢの裏面ＳＦＣ２が傾くことを抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＭＫ１ アライメントマーク
ＡＭＫ２ 第２裏面電極（導体パターン）
ＢＭＰ 端子
ＣＮＴ 中央部
ＥＤＧ 縁
ＥＬ 電極パッド
ＥＬＢ 端子
ＥＬＰ 電子部品
ＦＮＧ 電極
ＨＬＤ 保持治具
ＩＳＵＢ 配線基板
ＬＤＯ 非被覆領域
ＬＩＤ リッド
ＬＮＤ 電極
ＭＤＲ 封止樹脂
ＭＩＮＣ 多層配線層
ＭＭＤ 金型
ＯＰ 開口
ＰＲＪ 支持部
ＳＢ 外部接続端子
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＤ 半導体装置
ＳＦＣ１ 主面
ＳＦＣ２ 裏面
ＳＦＣ３ 主面
ＳＦＣ４ 裏面
ＳＩＤ１ 第１辺
ＳＩＤ２ 第２辺
ＳＩＤ３ 第３辺
ＳＩＤ４ 第４辺
ＳＬＰ 傾斜部
ＳＵＢ 基板
ＵＦＲ１ アンダーフィル樹脂
ＵＦＲ２ アンダーフィル樹脂
ＷＩＲ ボンディングワイヤ

Claims (13)

  1. 第１面、前記第１面の反対側の第２面、および前記第１面上に形成された複数のバンプ電極を有する半導体チップと、
    主面、および前記主面の反対側の裏面を有し、前記主面と前記半導体チップの前記第１面が対向するように、前記半導体チップが搭載された矩形状の配線基板と、
    前記配線基板の前記主面及び前記半導体チップを覆い、前記主面上に接着材を介して固定された金属製のリッドと、
    前記配線基板の前記裏面に配置された複数のはんだボールと、
    前記配線基板の前記裏面に搭載され、且つ前記複数のはんだボールに囲まれた領域に配置された複数の電子部品と、
    を備え、
    前記リッドは、中央部、前記中央部の周辺に配置された周縁部、および前記中央部と前記周縁部を連続して接続する傾斜部を含み、
    前記中央部と前記周縁部は、平面状に延在しており、
    前記周縁部は、平面視において前記中央部を取り囲み、且つ前記中央部の周辺に沿って連続しており、
    前記傾斜部は、前記配線基板に近づくように傾斜しており、
    前記中央部は、平面視において４つの長辺と４つの短辺を有する８角形の形状を有しており、
    前記中央部の４つの長辺のそれぞれは、平面視において前記配線基板の４つの辺のそれぞれと対向しており、
    前記中央部の４つの短辺のそれぞれは、平面視において前記配線基板の４つの角のそれぞれと対向しており、
    前記配線基板の４つの辺は、第１辺、第２辺、第３辺、および第４辺を含み、
    前記配線基板の４つの角は、前記第１辺と前記第２辺とが交差する第１角、および前記第１角と対向し、且つ前記第３辺と前記第４辺とが交差する第２角、前記第１辺と前記第４辺とが交差する第３角、前記第３角と対向し、且つ前記第２辺と前記第３辺とが交差する第４角を含み、
    前記中央部の４つの短辺は、前記第１角と対向する第１短辺、前記第２角と対向する第２短辺、前記第３角と対向する第３短辺、および前記第４角と対向する第４短辺を含み、
    平面視において、前記配線基板の前記主面は、前記第１および第２辺と前記中央部の前記第１短辺に沿って延在する前記周縁部とで取り囲まれた第１領域、並びに前記第３および第４辺と前記中央部の前記第２短辺に沿って延在する前記周縁部とで取り囲まれた第２領域を有しており、
    前記第１領域は、平面視において前記第２領域と対向しており、
    前記第１および第２領域は、平面視において前記リッドで覆われておらず、
    平面視において、前記リッドは、前記第１および前記第２領域を除き前記配線基板の前記主面の全面を実質的に覆っており、
    平面視において前記第１領域に第１アライメントマークが配置されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１アライメントマークは、平面視において前記配線基板の第１辺と対向する第１辺、前記配線基板の前記第２辺に対向する第２辺、および前記リッドの前記周縁部と対向する第３辺を有している半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記配線基板の前記主面上の前記リッドと重なり、且つ前記半導体チップの周りに配置された複数の第２アライメントマークを有する半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記配線基板は、平面視において前記裏面上に形成された複数の第３アライメントマークを有しており、
    前記複数の第３アライメントマークは、平面視において前記複数のはんだボールに取り囲まれており、
    前記複数の第３アライメントマークは、平面視において前記複数の電子部品の周りに配置されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１アライメントマークは、前記配線基板の前記主面上に形成された配線と同一の導体で形成されたパターンである半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記リッドの前記周縁部は、平面視において前記配線基板の前記第１辺と対向する第１縁部および前記配線基板の前記第２辺と対向する第２縁部を含み、
    断面視において、前記第１縁部の第１幅は、前記第２辺の延在する第１方向において前記第１辺から前記第１縁部の端までの幅より大きく、
    断面視において、前記第２縁部の第２幅は、前記第１方向と直交する第２方向において前記第２辺から前記第２縁部の端までの幅より大きく、
    前記第２縁部の前記第２幅は、平面視において前記第１縁部の前記第１幅よりも大きい半導体装置。
  7. 第１面、前記第１面の反対側の第２面、および前記第１面上に形成された複数の第１バンプ電極を有する半導体チップと、
    主面、および前記主面の反対側の裏面を有し、前記主面と前記半導体チップの前記第１面が対向するように、前記半導体チップが搭載されている矩形状の配線基板と、
    前記配線基板の前記主面及び前記半導体チップを覆い、前記主面上に接着材を介して固定された金属製のリッドと、
    前記配線基板の前記裏面に配置された複数のはんだボールと、
    前記配線基板の前記裏面に搭載され、且つ前記複数のはんだボールに囲まれた領域に配置された複数の電子部品と、
    を備え、
    前記リッドは、中央部、前記中央部の周辺に配置された周縁部、および前記中央部と前記周縁部を連続して接続する傾斜部を含み、
    前記中央部と前記周縁部は、平面状に延在し、
    前記周縁部は、前記中央部を取り囲み、且つ前記中央部の周辺に沿って連続しており、
    前記傾斜部は、前記配線基板に近づくように傾斜しており、
    前記中央部は、平面視において４つの長辺と４つの短辺を有する８角形の形状を有しており、
    前記中央部の４つの長辺のそれぞれは、平面視において前記配線基板の４つの辺のそれぞれと対向しており、
    前記中央部の４つの短辺のそれぞれは、平面視において前記配線基板の４つの角のそれぞれと対向しており、
    前記配線基板の４つの辺は、第１辺、第２辺、第３辺、および第４辺を含み、
    前記配線基板の４つの角は、前記第１辺と前記第２辺とが交差する第１角、および前記第１角と対向し、且つ前記第３辺と前記第４辺とが交差する第２角、前記第１辺と前記第４辺とが交差する第３角、前記第３角と対向し、且つ前記第２辺と前記第３辺とが交差する第４角を含み、
    前記中央部の４つの短辺は、前記第１角と対向する第１短辺、前記第２角と対向する第２短辺、前記第３角と対向する第３短辺、および前記第４角と対向する第４短辺を含み、
    平面視において、前記配線基板の前記主面は、前記第１および第２辺と前記中央部の前記第１短辺に沿って延在する前記周縁部とで取り囲まれた第１領域、並びに前記第３および第４辺と前記中央部の前記第２短辺に沿って延在する前記周縁部とで取り囲まれた第２領域、前記第１および第４辺と前記中央部の前記第３短辺に沿って延在する前記周縁部とで取り囲まれた第３領域、並びに前記第２および第３辺と前記中央部の前記第４短辺に沿って延在する前記周縁部とで取り囲まれた第４領域を有しており、
    前記第１領域は、平面視において前記第２領域と対向しており、
    前記第３領域は、平面視において前記第４領域と対向しており、
    前記第１、第２，第３および第４領域は、平面視において前記リッドで覆われておらず、
    平面視において、前記リッドは、前記第１、第２、第３および第４領域を除き前記配線基板の前記主面の全面を実質的に覆っており、
    平面視において前記第１、第２、第３および第４領域のうち少なくとも一つの領域に第１アライメントマークが配置されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１アライメントマークは、平面視において前記配線基板の第１辺と対向する第１辺、前記配線基板の前記第２辺に対向する第２辺、および前記リッドの前記周縁部と対向する第３辺を有している半導体装置。
  9. 請求項８に記載の半導体装置において、
    平面視において、前記配線基板の前記主面上の前記リッドと重なり、且つ前記半導体チップの周りに配置された複数の第２アライメントマークを有する半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記配線基板は、平面視において前記裏面上に形成された複数の第３アライメントマークを有しており、
    前記複数の第３アライメントマークは、平面視において前記複数のはんだボールに取り囲まれており、且つ前記複数の電子部品の周りに配置されている半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１アライメントマークは、前記配線基板の前記主面上に形成された配線と同一の導体で形成されたパターンである半導体装置。
  12. 請求項７に記載の半導体装置において、
    前記リッドの前記周縁部は、平面視において前記配線基板の前記第１辺と対向する第１縁部および前記配線基板の前記第２辺と対向する第２縁部を含み、
    断面視において、前記第１縁部の第１幅は、前記第２辺の延在する第１方向において前記第１辺から前記第１縁部の端までの幅より大きく、
    断面視において、前記第２縁部の第２幅は、前記第１方向と直交する第２方向において前記第２辺から前記第２縁部の端までの幅より大きく、
    前記第２縁部の前記第２幅は、平面視において前記第１縁部の前記第１幅よりも大きい半導体装置。
  13. 請求項１に記載の半導体装置において、
    平面視において、
    前記配線基板の前記第１角と前記第２角を結ぶ仮想の第１対角線と重なる前記リッドの前記周縁部から前記第１角までの前記第１領域上の幅は、前記配線基板の前記第３角と前記第４角を結ぶ仮想の第２対角線と重なる前記リッドの前記周縁部から前記第３角までの幅より大きい半導体装置。
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