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KR102406722B1 - 자기 메모리 장치 및 그 제조 방법 - Google Patents

자기 메모리 장치 및 그 제조 방법 Download PDF

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KR102406722B1
KR102406722B1 KR1020150136274A KR20150136274A KR102406722B1 KR 102406722 B1 KR102406722 B1 KR 102406722B1 KR 1020150136274 A KR1020150136274 A KR 1020150136274A KR 20150136274 A KR20150136274 A KR 20150136274A KR 102406722 B1 KR102406722 B1 KR 102406722B1
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tunnel junction
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landing pad
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김우진
신광일
주민경
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Abstract

자기 메모리 장치의 제조 방법이 제공된다. 상기 자기 메모리 장치의 제조 방법은 기판 상에 층간 절연막을 형성하는 것, 상기 층간 절연막을 관통하는 랜딩 패드를 형성하는 것, 상기 층간 절연막 상에, 상기 랜딩 패드의 상면을 덮는 보호 절연막을 형성하는 것, 상기 보호 절연막 및 상기 층간 절연막을 관통하는 하부 전극을 형성하는 것, 상기 보호 절연막 상에 자기 터널 접합막을 형성하는 것, 및 상기 자기 터널 접합막을 패터닝하여 상기 하부 전극 상에 자기 터널 접합 패턴을 형성하는 것을 포함한다.

Description

자기 메모리 장치 및 그 제조 방법{Magnetic memory device and method for manufacturing the same}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 자기 터널 접합을 포함하는 자기 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
자기 메모리 장치는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치다. 자기 터널 접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기 터널 접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기 터널 접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기 터널 접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기 터널 접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.
특히, 스핀전달토크 자기 램(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)은 자기 셀(magnetic cell)의 크기가 감소함에 따라 기록 전류의 크기도 감소하는 특성을 보이기 때문에 고집적 메모리로 주목 받고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 자기 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 자기 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막을 관통하는 랜딩 패드를 형성하는 것; 상기 층간 절연막 상에, 상기 랜딩 패드의 상면을 덮는 보호 절연막을 형성하는 것; 상기 보호 절연막 및 상기 층간 절연막을 관통하는 하부 전극을 형성하는 것; 상기 보호 절연막 상에 자기 터널 접합막을 형성하는 것; 및 상기 자기 터널 접합막을 패터닝하여 상기 하부 전극 상에 자기 터널 접합 패턴을 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 공정에 의하여, 상기 보호 절연막의 일부가 식각될 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 상기 공정이 수행된 후, 상기 보호 절연막의 일부가 상기 랜딩 패드 상에 잔류할 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 상기 공정이 수행된 후, 상기 랜딩 패드의 상면이 노출될 수 있다.
몇몇 실시예들에 따르면, 상기 하부 전극의 상면의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높을 수 있다.
몇몇 실시예들에 따르면, 상기 랜딩 패드를 형성하는 것은: 상기 층간 절연막을 관통하는 제1 관통 홀을 형성하는 것; 상기 제1 관통 홀을 채우는 제1 도전 막을 형성하는 것; 및 상기 층간 절연막의 상면이 노출될 때까지 상기 제1 도전막을 평탄화하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 하부 전극을 형성하는 것은: 상기 보호 절연막 및 상기 층간 절연막을 관통하는 제2 관통 홀을 형성하는 것; 상기 제2 관통 홀을 채우는 제2 도전 막을 형성하는 것; 및 상기 보호 절연막의 상면이 노출될 때까지 상기 제2 도전막을 평탄화하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 랜딩 패드에 전기적으로 연결되는 연결 콘택을 형성하는 것; 및 상기 연결 콘택과 상기 자기 터널 접합 패턴의 상면을 전기적으로 연결하는 연결 패턴을 형성하는 것을 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법은 기판 상에 층간 절연막을 형성하는 것; 상기 층간 절연막을 관통하는 랜딩 패드를 형성하는 것; 상기 층간 절연막 상에, 상기 랜딩 패드의 상면을 덮는 보호 절연막을 형성하는 것; 상기 보호 절연막 및 상기 층간 절연막을 관통하는 제1 및 제2 하부 전극들을 형성하는 것; 상기 보호 절연막 상에 자기 터널 접합막을 형성하는 것; 및 상기 자기 터널 접합막을 패터닝하여, 상기 제1 및 제2 하부 전극들 상에 각각 배치되는 제1 및 제2 자기 터널 접합 패턴들을 형성하는 것을 포함할 수 있다. 상기 제1 자기 터널 접합 패턴의 하면은 상기 제1 하부 전극에 전기적으로 연결될 수 있고, 상기 제2 자기 터널 접합 패턴의 하면은 상기 제2 하부 전극에 전기적으로 연결될 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 공정에 의하여, 상기 보호 절연막의 일부가 식각될 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 상기 공정이 수행된 후, 상기 보호 절연막의 일부가 상기 랜딩 패드 상에 잔류할 수 있다.
몇몇 실시예들에 따르면, 상기 자기 터널 접합막을 패터닝하는 상기 공정이 수행된 후, 상기 랜딩 패드의 상면이 노출될 수 있다.
몇몇 실시예들에 따르면, 상기 제1 하부 전극의 상면의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높을 수 있고, 상기 제2 하부 전극의 상면의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높을 수 있다.
몇몇 실시예들에 따르면, 상기 랜딩 패드에 전기적으로 연결되는 연결 콘택을 형성하는 것; 및 상기 연결 콘택과 상기 제2 자기 터널 접합 패턴의 상면을 전기적으로 연결하는 연결 패턴을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 기판은 제1 및 제2 선택 소자들을 포함할 수 있다. 상기 자기 메모리 장치의 제조 방법은 상기 층간 절연막을 형성하기 전에, 상기 제1 선택 소자에 전기적으로 연결되는 제1 콘택 플러그 및 제2 선택 소자에 전기적으로 연결되는 제2 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 상기 제1 하부 전극은 상기 제1 콘택 플러그에 전기적으로 연결되고, 상기 랜딩 패드는 상기 제2 콘택 플러그에 전기적으로 연결될 수 있다.
몇몇 실시예들에 따르면, 상기 제1 자기 터널 접합 패턴의 상면에 전기적으로 연결되는 제1 비트 라인을 형성하는 것; 및 상기 층간 절연막을 형성하기 전에, 제2 비트 라인을 형성하는 것을 더 포함할 수 있다. 상기 제2 비트 라인은 상기 제2 하부 전극에 전기적으로 연결될 수 있다.
몇몇 실시예들에 따르면, 평면적 관점에서, 상기 제1 하부 전극과 상기 랜딩 패드 사이의 간격 및 상기 제2 하부 전극 사이의 간격은 상기 제1 및 제2 하부 전극들 사이의 간격보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 자기 메모리 장치는: 기판 상의 층간 절연막; 상기 층간 절연막을 관통하는 랜딩 패드; 상기 층간 절연막을 관통하는 제1 및 제2 하부 전극들; 상기 제1 하부 전극 상의 제1 자기 터널 접합 패턴, 상기 제1 자기 터널 접합 패턴의 하면은 상기 제1 하부 전극에 전기적으로 연결되는 것; 상기 제2 하부 전극 상의 제2 자기 터널 접합 패턴, 상기 제2 자기 터널 접합 패턴의 하면은 상기 제2 하부 전극에 전기적으로 연결되는 것; 상기 랜딩 패드 상에, 상기 랜딩 패드와 전기적으로 연결되는 연결 콘택; 및 상기 연결 콘택과 상기 제2 자기 터널 접합 패턴의 상면을 전기적으로 연결하는 연결 패턴을 포함할 수 있다. 상기 제1 및 제2 하부 전극들의 상면들의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높을 수 있다.
몇몇 실시예들에 따르면, 상기 기판은 제1 및 제2 선택 소자들을 포함할 수 있다. 상기 자기 메모리 장치는: 상기 제1 선택 소자와 상기 제1 하부 전극을 전기적으로 연결하는 제1 콘택 플러그; 및 상기 제2 선택 소자와 상기 랜딩 패드를 전기적으로 연결하는 제2 콘택 플러그를 더 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 제1 자기 터널 접합 패턴의 상면에 전기적으로 연결되는 제1 비트 라인; 및 상기 제2 하부 전극에 전기적으로 연결되는 제2 비트 라인을 더 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 제1 하부 전극의 상기 상면의 레벨과 상기 제2 하부 전극의 상기 상면의 레벨은 동일할 수 있다.
몇몇 실시예들에 따르면, 평면적 관점에서, 상기 제1 하부 전극과 상기 랜딩 패드 사이의 간격 및 상기 제2 하부 전극 사이의 간격은 상기 제1 및 제2 하부 전극들 사이의 간격보다 작을 수 있다.
몇몇 실시예들에 따르면, 상기 층간 절연막 상에 배치되며, 상기 랜딩 패드의 상면을 덮는 잔류 보호 절연막을 더 포함할 수 있다. 상기 보호 절연막의 상면은 리세스 영역을 가질 수 있고, 평면적 관점에서, 상기 리세스 영역은 상기 랜딩 패드와 중첩될 수 있다.
몇몇 실시예들에 따르면, 상기 잔류 보호 절연막의 최상면의 레벨은 상기 제1 및 제2 하부 전극들의 상기 상면들의 레벨과 동일할 수 있다.
몇몇 실시예들에 따르면, 상기 제1 및 제2 하부 전극들의 각각은 상기 층간 절연막의 상면 상으로 돌출된 상부를 가질 수 있다. 상기 자기 메모리 장치는: 상기 제1 하부 전극의 상기 상부의 측벽을 덮는 제1 잔류 보호 절연 패턴; 및 상기 제2 하부 전극의 상기 상부의 측벽을 덮는 제2 잔류 보호 절연 패턴을 더 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 제1 잔류 보호 절연 패턴의 상면의 레벨은 상기 제1 하부 전극의 상기 상면의 레벨과 동일할 수 있고, 상기 제2 잔류 보호 절연 패턴의 상면의 레벨은 상기 제2 하부 전극의 상기 상면의 레벨과 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 랜딩 패드 상에 보호 절연막이 형성된다. 따라서, 자기 터널 접합 패턴을 형성하는 공정에 의하여, 랜딩 패드가 식각되는 것이 방지될 수 있다. 이에 따라, 랜딩 패드를 소스로 하는 재증착에 의하여 자기 터널 접합 패턴의 자유 층과 고정 층이 단락되는 것을 방지할 수 있다. 결과적으로, 자기 메모리 소자의 신뢰성이 향상될 수 있다.
나아가, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 랜딩 패드의 식각 부산물에 의한 재증착 현상이 방지될 수 있기 때문에, 랜딩 패드가 자기 터널 접합 패턴에 인접하여 형성될 수 있다. 다시 말해, 랜딩 패드가 자기 터널 접합 패턴의 하부 전극에 인접하여 형성될 수 있다. 이에 따라, 자기 메모리 소자의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 5는 도 4의 I-I'선에 따른 단면도로서, 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타낸다.
도 6은 도 4의 I-I'선에 따른 단면도로서, 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타낸다.
도 7a 내지 7h는 도 4 및 도 5를 참조하여 설명한 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 8b는 도 4 및 도 6을 참조하여 설명한 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들이다.
도 9a 및 9b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치는 메모리 셀 어레이(1), 워드 라인 디코더(2), 워드 라인 드라이버(3), 비트 라인 디코더(4), 읽기 및 쓰기 회로(5), 및 제어 로직(6)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함하며, 메모리 블록들(BLK0~BLKn) 각각은 복수의 메모리 셀들, 및 복수의 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들, 그리고 소스 라인들을 포함할 수 있다.
워드 라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드 라인들 중 어느 하나를 선택할 수 있다. 워드 라인 디코더(2)에서 디코딩된 어드레스가 워드 라인 드라이버(3)로 제공될 수 있다. 워드 라인 드라이버(3)는 제어 로직(6)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들에 각각 제공할 수 있다. 워드 라인 디코더(2) 및 워드 라인 드라이버(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 어느 하나)의 워드 라인들에 구동 신호를 제공할 수 있다.
비트 라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들 중 어느 하나(혹은, 어느 한 쌍)를 선택할 수 있다. 비트 라인 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공할 수 있다.
읽기 및 쓰기 회로(5)는 비트 라인들을 통하여 메모리 셀 어레이(1)에 연결될 수 있다. 읽기 및 쓰기 회로(5)는 비트 라인 디코더(4)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택할 수 있다. 읽기 및 쓰기 회로(5)는 외부와 데이터를 교환하도록 구성될 수 있다. 읽기 및 쓰기 회로(5)는 제어 로직(6)의 제어에 응답하여 동작할 수 있다. 읽기 및 쓰기 회로(5)는 제어 로직(6)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공할 수 있다.
제어 로직(6)은 메모리 장치의 전반적인 동작을 제어할 수 있다. 제어 로직(6)은 제어 신호들 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(6)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(6)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다. 다시 말해, 도 2는 도 1을 참조하여 설명한 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 워드 라인들(WL), 비트 라인들(BL1, BL2), 소스 라인들(SL), 및 단위 메모리 셀들(10)을 포함할 수 있다. 비트 라인들(BL1, BL2)은 워드 라인들(WL)을 가로질러 배열될 수 있다. 도 2에 도시된 바와 같이, 소스 라인들(SL)은 비트 라인들(SL)과 평행할 수 있다. 하지만 이에 한정되는 것은 아니며, 도 2에 도시된 바와 달리, 소스 라인들(SL)은 워드 라인들(WL)과 평행할 수 있다.
단위 메모리 셀들(10)은 하나의 워드 라인(WL)과 이를 가로지르는 한 쌍의 비트 라인들(BL1, BL2) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(10)은 제1 및 제2 메모리 소자들(ME1, ME2; memory elements) 및 제1 및 제2 선택 소자들(SE1, SE2; select element)을 포함할 수 있다.
보다 상세하게, 제1 메모리 소자(ME1)는 제1 선택 소자(SE1)와 제1 비트 라인(BL1) 사이에 연결될 수 있으며, 제2 메모리 소자(ME2)는 제2 선택 소자(SE2)와 제2 비트 라인(BL2) 사이에 연결될 수 있다. 제1 선택 소자(SE1)는 제1 메모리 소자(ME1)와 소스 라인(SL) 사이에 연결될 수 있으며, 제2 선택 소자(SE2)는 제2 메모리 소자(ME2)와 소스 라인(SL) 사이에 연결될 수 있다. 제1 및 제2 선택 소자들(SE1, SE2)은 하나의 소스 라인(SL)을 공유할 수 있으며, 동일한 워드 라인(WL)에 의해 제어될 수 있다. 또한, 제1 방향 또는 제1 방향에 수직한 제2 방향으로 배열된 복수 개의 단위 메모리 셀들(10)은 소스 라인(SL)에 공통으로 연결될 수 있다.
하나의 단위 메모리 셀(10)은 하나의 워드 라인(WL)과 한 쌍의 비트 라인들(BL1, BL2)에 의해 선택될 수 있다. 몇몇 실시예들에서, 제1 및 제2 메모리 소자들(ME1, ME2)의 각각은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 제1 및 제2 메모리 소자들(ME1, ME2)을 구성하는 물질들은 전류의 크기 및/또는 방향에 따라서, 혹은 전압의 크기 및/또는 방향에 따라서 그 저항 값이 변할 수 있으며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 가질 수 있다. 몇몇 실시예들에 따르면, 제1 및 제2 메모리 소자들(ME1, ME2)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 구조를 가질 수 있다. 예를 들어, 제1 및 제2 메모리 소자들(ME1, ME2)의 각각은 도 9a 또는 도 9b를 참조하여 후술될 자기 터널 접합 패턴일 수 있다. 다른 실시예들에 따르면, 제1 및 제2 메모리 소자들(ME1, ME2)은 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.
제1 및 제2 선택 소자들(SE1, SE2)은 다이오드, 피엔피 바이폴라 트랜지스터(PNP bipolar transistor), 엔피엔 바이폴라 트랜지스터(NPN bipolar transistor), 엔모스 전계 효과 트랜지스터(NMOS FET), 또는 피모스 전계 효과 트랜지스터(PMOS FET) 중 어느 하나일 수 있다. 몇몇 실시예들에서, 제1 및 제2 선택 소자들(SE1, SE2)은 워드 라인들(WL)의 전압에 따라 제1 및 제2 메모리 소자들(ME1, ME2)로의 전류 공급을 제어할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 회로도이다. 다시 말해, 도 3은 도 2를 참조하여 설명한 단위 메모리 셀의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 단위 메모리 셀(10)은 메모리 소자들(ME1, ME2)로서 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 포함할 수 있고, 선택 소자들로서 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함할 수 있다. 제1 자기 터널 접합 패턴(MTJP1)은 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 이들 사이에 개재된 제1 터널 배리어 패턴(TBP1)을 포함할 수 있다. 이와 마찬가지로, 제2 자기 터널 접합 패턴(MTJP2)은 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 이들 사이에 개재된 제2 터널 배리어 패턴(TBP2)을 포함할 수 있다. 제1 및 제2 고정 패턴들(PL1, PL2)의 각각은 일 방향으로 고정된 자화 방향을 가질 수 있다. 제1 자유 패턴(FP1)은 제1 고정 패턴(PP1)의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있고, 제2 자유 패턴(FP2)은 제2 고정 패턴(PP2)의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다. 본 발명의 실시예들에 따르면, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)의 각각은 도 9a 또는 도 9b를 참조하여 후술될 자기 터널 접합 패턴과 실질적으로 동일할 수 있다.
제1 및 제2 비트 라인들(BL1, BL2)이 워드 라인(WL)을 가로질러 배치될 수 있으며, 소스 라인(SL)이 제1 및 제2 선택 트랜지스터들(SE1, SE2)에 공통으로 연결될 수 있다. 제1 비트 라인(BL1)과 제1 선택 트랜지스터(SE1) 사이에 제1 자기 터널 접합 패턴(MTJP1)이 연결될 수 있으며, 제1 자기 터널 접합 패턴(MTJP1)과 소스 라인(SL) 사이에 제1 선택 트랜지스터(SE1)가 연결될 수 있다. 제2 비트 라인(BL2)과 제2 선택 트랜지스터(SE2) 사이에 제2 자기 터널 접합 패턴(MTJP2)이 연결될 수 있으며, 제2 자기 터널 접합 패턴(MTJP2)과 소스 라인(SL) 사이에 제2 선택 트랜지스터(SE2)가 연결될 수 있다.
몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 제1 자유 패턴(FP1)이 제1 비트 라인(BL1)에 연결될 수 있으며, 제1 고정 패턴(PP1)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이러한 실시예들에서, 제2 자유 패턴(FP2)은 제2 선택 트랜지스터(SE2)에 연결될 수 있으며, 제2 고정 패턴(PP2)은 제2 비트 라인(BL2)에 연결될 수 있다.
다른 실시예들에 따르면, 도 3에 도시된 바와 달리, 제1 고정 패턴(PP1)이 제1 비트 라인(BL1)에 연결될 수 있으며, 제1 자유 패턴(FP1)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이러한 실시예들에서, 제2 고정 패턴(PP2)은 제2 선택 트랜지스터(SE2)에 연결될 수 있으며, 제2 자유 패턴(FP2)은 제2 비트 라인(BL2)에 연결될 수 있다. 이하, 설명의 간소화를 위하여, 제1 자유 패턴(FP1)이 제1 비트 라인(BL1)에, 제1 고정 패턴(PP1)이 제1 선택 트랜지스터(SE1)에, 제2 자유 패턴(FP2)이 제2 선택 트랜지스터(SE2)에, 그리고 제2 고정 패턴(PP2)이 제2 비트 라인(BL2)에 연결된 실시예에 대하여 설명한다.
몇몇 실시예들에서, 선택된 단위 메모리 셀(10)에 데이터 '1'을 기입하기 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)에 제1 비트 라인 전압이 인가되고, 소스 라인(SL)에 제1 비트 라인 전압보다 작은 제1 소스라인 전압이 인가될 수 있다.
이와 같은 전압 조건에서, 제1 및 제2 선택 트랜지스터들(SE1, SE2)이 턴-온되어 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)이 소스 라인(SL)에 전기적으로 연결될 수 있다. 또한, 제1 비트 라인(BL1)에서 소스 라인(SL)으로 흐르는 제1 쓰기 전류(IW1)가 제1 자기 터널 접합 패턴(MTJP1)에 제공될 수 있으며, 제2 비트 라인(BL2)에서 소스 라인(SL)으로 흐르는 제2 쓰기 전류(IW2)가 제2 자기 터널 접합 패턴(MTJP2)에 제공될 수 있다. 이 경우, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)의 관점에서, 제1 쓰기 전류(IW1)와 제2 쓰기 전류(IW2)가 흐르는 방향은 서로 반대일 수 있다. 다시 말해, 이러한 실시예들에서, 제1 및 제2 비트 라인들(BL1, BL2)에 동일한 전압이 인가될 때, 제1 자기 터널 접합 패턴(MTJP1)과 제2 자기 터널 접합 패턴(MTJP2)에 서로 반대 방향의 쓰기 전류가 공급될 수 있다.
상세하게, 제1 쓰기 전류(IW1)는 제1 자기 터널 접합 패턴(MTJP1)의 제1 자유 패턴(FP1)에서 제1 고정 패턴(PP1) 방향으로 제공될 수 있고, 이에 따라 전자들은 제1 고정 패턴(PP1)에서 제1 자유 패턴(FP1) 방향으로 제공될 수 있다. 이러한 경우, 제1 고정 패턴(PP1)과 동일한 스핀 방향을 갖는 전자들이 제1 터널 배리어 패턴(TBP1)을 터널링하여 제1 자유 패턴(FP1)에 토크(torque)를 인가할 수 있다. 이에 따라, 제1 자유 패턴(FP1)의 자화 방향이 제1 고정 패턴(PP1)의 자화 방향과 평행하도록 변경될 수 있다. 이와 달리, 제2 쓰기 전류(IW2)는 제2 자기 터널 접합 패턴(MTJP2)의 제2 고정 패턴(PP2)에서 제2 자유 패턴(FP2)으로 제공될 수 있고, 이에 따라 전자들은 제2 자유 패턴(FP2)에서 제2 고정 패턴(PP2) 방향으로 제공될 수 있다. 이러한 경우, 제2 고정 패턴(PP2)과 반대 방향의 스핀을 갖는 전자들이 제2 터널 배리어 패턴(TBP2)을 터널링하지 못하고 제2 자유 패턴(FP2)으로 반사되어 제2 자유 패턴(FP2)에 토크를 인가할 수 있다. 이에 따라, 제2 자유 패턴(FP2)의 자화 방향이 제2 고정 패턴(PP2)과 반평행하도록 변경될 수 있다.
이와 같이, 선택된 단위 메모리 셀(10)에 데이터 '1'을 기입할 때, 제1 자기 터널 접합 패턴(MTJP1)은 평행한 자화 방향들을 갖도록 변경될 수 있고, 제2 자기 터널 접합 패턴(MTJP2)은 반평행한 자화 방향들을 갖도록 변경될 수 있다. 즉, 제1 자기 터널 접합 패턴(MTJP1)은 저저항 상태를 가질 수 있으며, 제2 자기 터널 접합 패턴(MTJP2) 고저항 상태를 가질 수 있다.
몇몇 실시예들에서, 선택된 단위 메모리 셀(10)에 데이터 '0'을 기입하기 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)에 제2 비트 라인 전압이 인가되고, 소스 라인(SL)에 제2 비트 라인 전압보다 큰 제2 소스라인 전압이 인가될 수 있다.
이러한 전압 조건에서, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)의 각각에, 제1 및 제2 쓰기 전류들(Iw1, Iw2)과 반대 방향의 전류들이 제공될 수 있다. 이에 따라, 데이터 '1'을 기입할 때와는 반대로, 제1 자기 터널 접합 패턴(MTJP1)은 반평행한 자화 방향들을 갖도록 변경될 수 있고, 제2 자기 터널 접합 패턴(MTJP2)은 평행한 자화 방향들을 갖도록 변경될 수 있다. 즉, 제1 자기 터널 접합 패턴(MTJP1)은 고저항 상태를 가질 수 있으며, 제2 자기 터널 접합 패턴(MTJP2) 저저항 상태를 가질 수 있다.
상술한 바와 같이, 제1 자기 터널 접합 패턴(MTJP1)과 제2 자기 터널 접합 패턴(MTJP2)은 서로 다른 저항 상태를 가질 수 있으므로, 선택된 단위 메모리 셀(10)에서 데이터를 읽을 때, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2) 중 하나는 레퍼런스(reference) 저항 값으로 이용될 수 있다. 즉, 단위 메모리 셀(10)은 제1 자기 터널 접합 패턴(MTJP1)의 저항 값과 제2 자기 터널 접합 패턴(MTJP2)의 저항 값의 차이에 해당하는 센싱 마진(sensing margin)을 가질 수 있으며, 이에 따라, 단위 메모리 셀(10)의 신뢰성이 향상될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 평면도이다. 다시 말해, 도 4는 도 1 및 도 2를 참조하여 설명한 메모리 셀 어레이의 일 예를 나타내는 평면도이다. 도 5는 도 4의 I-I'선에 따른 단면도로서, 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타낸다. 다시 말해, 도 5는 도 2 및 도 3을 참조하여 설명한 단위 메모리 셀의 일 예를 나타내는 단면도이다.
도 4를 참조하면, 메모리 셀 어레이(1)는 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)은 제1 방향(D1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 단위 메모리 셀들(10)의 각각은 기판(110) 상에 배치된 제1 및 제2 선택 소자들(미도시), 및 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 포함할 수 있다. 몇몇 실시예들에 따르면, 평면적 관점에서, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
단위 메모리 셀들(10)의 각각은 한 쌍의 비트 라인들(BL1, BL2)에 연결될 수 있다. 제1 비트 라인(BL1)은 제1 방향(D1)을 따라 연장될 수 있으며, 제1 방향(D1)을 따라 배열된 단위 메모리 셀들(10)의 제1 자기 터널 접합 패턴들(MTJP1)에 전기적으로 연결될 수 있다. 제2 비트 라인(BL2)은 제1 방향(D1)을 따라 연장될 수 있으며, 제1 방향(D1)을 따라 배열된 단위 메모리 셀들(10)의 제2 자기 터널 접합 패턴들(MTJP2)에 전기적으로 연결될 수 있다.
이하, 도 4 및 도 5를 참조하여, 단위 메모리 셀들(10)의 각각에 대하여 구체적으로 설명한다.
도 4 및 도 5를 참조하면, 기판(110)이 제공될 수 있다. 기판(110)은 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함할 수 있다. 제1 및 2 선택 트랜지스터들(SE1, SE2)은 하나의 워드 라인(미도시)을 통해 제어될 수 있다. 나아가, 소스 라인(미도시)이 더 제공되어 제1 선택 트랜지스터(SE1)의 소스 영역과 제2 선택 트랜지스터(SE2)의 소스 영역에 공통으로 연결될 수 있다.
기판(110) 상에 제1 층간 절연막(120)이 제공될 수 있다. 제1 층간 절연막(120)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)이 기판(110) 상에 제공될 수 있다. 제1 콘택 플러그(PLG1)는 제1 층간 절연막(120)을 관통하여 기판(110)에 포함된 제1 선택 트랜지스터(SE1)의 드레인 영역에 연결될 수 있다. 제2 콘택 플러그(PLG2)는 제1 층간 절연막(120)을 관통하여 기판(110)에 포함된 제2 선택 트랜지스터(SE2)의 드레인 영역에 연결될 수 있다. 제2 비트 라인(BL2)은 제1 층간 절연막(120) 내에 배치될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)은 실질적으로 동일한 레벨에 위치할 수 있다. 본 명세서에서, '레벨'은 기판(110)의 상면으로부터의 높이를 의미한다. 제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)의 각각은 도전 물질을 포함할 수 있다.
제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 제공될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)가 제공될 수 있다. 제1 하부 전극(BE1)은 제2 층간 절연막(122)을 관통하여 제1 콘택 플러그(PLG1)에 전기적으로 연결될 수 있으며, 제2 하부 전극(BE2)은 제2 층간 절연막(122)을 관통하여 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 랜딩 패드(LPAD)는 제2 층간 절연막(122)을 관통하여 제2 콘택 플러그(PLG2)에 전기적으로 연결될 수 있다. 제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)의 각각은 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)의 각각은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.
제1 및 제2 하부 전극들(BE1, BE2)의 상면들은 랜딩 패드(LPAD)의 상면보다 높은 레벨에 위치할 수 있다. 구체적으로, 랜딩 패드(LPAD)의 상면은 제2 층간 절연막(122)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 랜딩 패드(LPAD)의 상면은 제2 층간 절연막(122)의 상면과 공면을 이룰 수 있다. 제1 및 제2 하부 전극들(BE1, BE2)의 각각은 제2 층간 절연막(122)의 상면 상으로 돌출된 상부를 가질 수 있다. 이에 따라, 제1 및 제2 하부 전극들(BE1, BE2)의 각각의 상면은 제2 층간 절연막(122)의 상면보다 높은 레벨에 위치할 수 있다. 몇몇 실시예들에 따르면, 제1 및 제2 하부 전극들(BE1, BE2)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
평면적 관점에서, 제1 하부 전극(BE1)과 랜딩 패드(LPAD) 사이의 간격(IV1) 및 제2 하부 전극(BE2)과 랜딩 패드(LPAD) 사이의 간격(IV2)은 제1 및 제2 하부 전극들(BE1, BE2) 사이의 간격(IV3)보다 작을 수 있다.
몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 제2 층간 절연막(122) 상에 잔류 보호 절연막(130r)이 제공될 수 있다. 잔류 보호 절연막(130r)은 그 상면에 리세스 영역(RR)을 포함할 수 있다. 잔류 보호 절연막(130r)은 랜딩 패드(LPAD)의 상면을 덮을 수 있으며, 이에 따라, 랜딩 패드(LPAD)의 상면은 노출되지 않을 수 있다. 평면적 관점에서, 잔류 보호 절연막(130r)의 리세스 영역(RR)은 랜딩 패드(LPAD)와 중첩될 수 있으며, 제1 및 제2 하부 전극들(BE1, BE2)로부터 이격될 수 있다. 잔류 보호 절연막(130r)의 최상면은 제1 및 제2 하부 전극들(BE1, BE2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 잔류 보호 절연막(130r)의 최상면은 제1 및 제2 하부 전극들(BE1, BE2)의 상면들과 공면을 이룰 수 있다. 잔류 보호 절연막(130r)의 리세스 영역(RR)의 바닥면은 제1 및 제2 하부 전극들(BE1, BE2)의 상면들보다 낮은 레벨에 위치할 수 있다. 잔류 보호 절연막(130r)은 절연 물질을 포함할 수 있다. 일 예로, 잔류 보호 절연막(130r)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
다른 실시예들에 따르면, 도 6에 도시된 바와 같이, 제2 층간 절연막(122) 상에 잔류 보호 절연 패턴들(130p)이 제공될 수 있다. 이러한 실시예들에 대하여는 도 6을 참조하여 후술한다.
제1 하부 전극(BE1) 상에 차례로 적층된 제1 선택적 하부 전극 패턴(OBEP1), 제1 자기 터널 접합 패턴(MTJP1), 제1 선택적 상부 전극 패턴(OTEP1), 및 제1 상부 전극 패턴(TEP1)이 제공될 수 있다. 또한, 제2 하부 전극(BE2) 상에 차례로 적층된 제2 선택적 하부 전극 패턴(OBEP2), 제2 자기 터널 접합 패턴(MTJP2), 제2 선택적 상부 전극 패턴(OTEP2), 및 제2 상부 전극 패턴(TEP2)이 제공될 수 있다.
제1 및 제2 선택적 하부 전극 패턴들(OBEP1, OBEP2) 및 제1 및 제2 선택적 상부 전극 패턴들(OTEP1, OTEP2)은 질화 티타늄 및/또는 질화 탄탈늄과 같은 도전성 금속 질화물을 포함할 수 있다. 제1 및 제2 상부 전극 패턴(TEP)은, 일 예로, 텅스텐, 탄탈륨, 알루미늄, 구리, 금, 은, 티타늄, 및/또는 상기 금속들의 도전성 금속 질화물을 포함할 수 있다.
제1 자기 터널 접합 패턴(MTJP1)은 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 이들 사이에 개재된 제1 터널 배리어 패턴(TBP1)을 포함할 수 있다. 제2 자기 터널 접합 패턴(MTJP2)은 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 이들 사이에 개재된 제2 터널 배리어 패턴(TBP2)을 포함할 수 있다. 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 제1 터널 배리어 패턴(TBP1)이 적층된 순서는 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 제2 터널 배리어 패턴(TBP2)이 적층된 순서와 동일할 수 있다.
몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 고정 패턴들(PP1, PP2), 터널 배리어 패턴들(TBP1, TBP2), 및 자유 패턴들(FP1, FP2)의 순서대로 적층될 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에 따르면, 도 3에 도시된 바와 달리, 자유 패턴들(FP1, FP2), 터널 배리어 패턴들(TBP1, TBP2), 및 고정 패턴들(PP1, PP2)의 순서대로 적층될 수도 있다. 이하, 설명의 간소화를 위하여, 고정 패턴들(PP1, PP2), 터널 배리어 패턴들(TBP1, TBP2), 및 자유 패턴들(FP1, FP2)의 순서대로 적층된 실시예에 대하여 설명한다.
도 3에서 설명한 바와 마찬가지로, 제1 고정 패턴(PP1)은 하부 전극(BE1) 및 제1 콘택 플러그(PLG1)를 통해 기판(110)에 포함된 제1 선택 트랜지스터(SE1)의 드레인 영역에 연결될 수 있다. 또한, 제2 고정 패턴(PP2)은 제2 하부 전극(BE2)을 통해 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)에 대해서는, 도 9a 및/또는 도 9b를 참조하여 자세히 설명한다.
제2 층간 절연막(122) 상에, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 덮는 제3 층간 절연막(124)이 제공될 수 있다. 제3 층간 절연막(124)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제3 층간 절연막(124)을 관통하여 랜딩 패드(LPAD)에 전기적으로 연결되는 연결 콘택(INC)이 제공될 수 있다. 연결 콘택(INC)은 도전 물질을 포함할 수 있다. 일 예로, 연결 콘택(INC)은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.
제3 층간 절연막(124) 상에 제1 비트 라인(BL1) 및 연결 패턴(INP)이 제공될 수 있다. 제1 비트 라인(BL1)은 제1 상부 전극 패턴(TEP1)에 전기적으로 연결될 수 있다. 연결 패턴(INP)은 연결 콘택(INC)과 제2 상부 전극 패턴(TEP2)을 전기적으로 연결할 수 있다. 이에 따라, 도 3에서 설명한 바와 마찬가지로, 제1 자유 패턴(FP1)은 제1 상부 전극 패턴(TEP1)을 통해 제1 비트 라인(BL1)에 연결될 수 있다. 또한, 제2 자유 패턴(FP2)은 제2 상부 전극 패턴(TEP2), 연결 패턴(INP), 연결 콘택(INC), 랜딩 패드(LPAD), 및 제2 콘택 플러그(PLG2)를 통해 기판(110)에 포함된 제2 선택 트랜지스터(SE2)의 드레인 영역에 연결될 수 있다. 제1 비트 라인(BL1) 및 연결 패턴(INP)의 각각은 도전 물질을 포함할 수 있다. 일 예로, 제1 비트 라인(BL1) 및 연결 패턴(INP)의 각각은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.
도 6은 도 4의 I-I'선에 따른 단면도로서, 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타낸다. 다시 말해, 도 6은 도 2 및 도 3을 참조하여 설명한 단위 메모리 셀의 일 예를 나타내는 단면도이다.
도 4 및 도 6을 참조하면, 단위 메모리 셀(10)은 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 유사하다. 구체적으로, 단위 메모리 셀(10)은 잔류 보호 절연막(130r)이 잔류 보호 절연 패턴들(130p)로 대체되었다는 점을 제외하고는 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일한 구성을 포함할 수 있다. 따라서, 이하에서는 잔류 보호 절연 패턴들(130p)에 대하여만 설명하고, 나머지 구성들에 대한 설명은 생략한다.
잔류 보호 절연 패턴들(130p)은 제2 층간 절연막(122) 상에 제공될 수 있다. 잔류 보호 절연 패턴들(130p)의 각각은 제1 및 제2 하부 전극들(BE1, BE2)의 각각의 (제2 층간 절연막(122)의 상면 상으로 돌출된) 상기 상부의 측벽을 덮을 수 있다. 잔류 보호 절연 패턴들(130p) 사이로 랜딩 패드(LPAD)의 상면이 노출될 수 있다. 잔류 보호 절연 패턴들(130p)의 상면들은 제1 및 제2 하부 전극들(BE1, BE2)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 잔류 보호 절연 패턴들(130p)의 상면들은 제1 및 제2 하부 전극들(BE1, BE2)의 상면들과 공면을 이룰 수 있다. 잔류 보호 절연 패턴들(130p)은 절연 물질을 포함할 수 있다. 일 예로, 잔류 보호 절연 패턴들(130p)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 7a 내지 7h는 도 4 및 도 5를 참조하여 설명한 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들이다. 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 4 및 도 7a를 참조하면, 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함하는 기판(110)이 제공될 수 있다.
기판(110) 상에 제1 층간 절연막(120)이 형성될 수 있다. 제1 층간 절연막(120)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 층간 절연막(120)은, 일 예로, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정에 의해 형성될 수 있다.
제1 층간 절연막(120)을 관통하는 제1 및 제2 콘택 플러그들(PLG1, PLG2)이 형성될 수 있다. 제1 콘택 플러그(PLG1)는 제1 선택 트랜지스터(SE1)에 연결될 수 있고, 제2 콘택 플러그(PLG2)는 제2 선택 트랜지스터(SE2)에 연결될 수 있다. 이에 더해, 제1 층간 절연막(120) 내에 제2 비트 라인(BL2)이 형성될 수 있다.
제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제2 층간 절연막(122)은, 일 예로, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
제2 층간 절연막(122)을 관통하는 제1 관통 홀(PH1)이 형성될 수 있다. 제1 관통 홀(PH1)에 의하여 제2 콘택 플러그(PLG2)가 노출될 수 있다. 제1 관통 홀(PH1)을 형성하는 것은 제2 층간 절연막(122) 상에 포토 레지스트 패턴(미도시)을 형성하는 것, 및 상기 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(122)을 식각하는 것을 포함할 수 있다.
도 4 및 도 7b를 참조하면, 제1 관통 홀(PH1)을 채우는 랜딩 패드(LPAD)가 형성될 수 있다. 랜딩 패드(LPAD)를 형성하는 것은 제1 관통 홀(PH1)을 채우는 도전막(미도시)을 형성하는 것, 및 제2 층간 절연막(122)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 랜딩 패드(LPAD)의 상면은 제2 층간 절연막(122)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 랜딩 패드(LPAD)는 제2 콘택 플러그(PLG2)에 연결될 수 있다.
도 4 및 도 7c를 참조하면, 제2 층간 절연막(122) 상에 보호 절연막(130)이 형성될 수 있다. 보호 절연막(130)은 랜딩 패드(LPAD)의 상면을 덮을 수 있으며, 이에 따라, 랜딩 패드(LPAD)의 상면은 노출되지 않을 수 있다. 보호 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 보호 절연막(130)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 보호 절연막(130)은, 일 예로, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
보호 절연막(130) 및 제2 층간 절연막(122)을 관통하는 제2 및 제3 관통 홀들(PH2, PH3)이 형성될 수 있다. 제 제2 및 제3 관통 홀들(PH2, PH3)을 형성하는 것은 보호 절연막(130) 상에 포토 레지스트 패턴(미도시)을 형성하는 것, 및 상기 포토 레지스트 패턴을 식각 마스크로 이용하여 보호 절연막(130) 및 제2 층간 절연막(122)을 차례로 식각하는 것을 포함할 수 있다. 제2 관통 홀(PH2)에 의하여 제1 콘택 플러그(PLG1)가 노출될 수 있으며, 제3 관통 홀(PH3)에 의하여 제2 비트 라인(BL2)이 노출될 수 있다.
도 4 및 도 7d를 참조하면, 제2 관통 홀(PH2)을 채우는 제1 하부 전극(BE1), 및 제3 관통 홀(PH3)을 채우는 제2 하부 전극(BE2)이 형성될 수 있다. 제1 및 제2 하부 전극들(BE1, BE2)을 형성하는 것은 제2 및 제3 관통 홀들(PH2, PH3)을 채우는 도전막(미도시)을 형성하는 것, 및 보호 절연막(130)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 제1 및 제2 도전 패턴들(BE1, BE2)의 상면들은 보호 절연막(130)의 상면과 실질적으로 동일한 레벨에 위치할 수 있으며, 랜딩 패드(LPAD)의 상면보다 높은 레벨에 위치할 수 있다. 제1 하부 전극(BE1)은 제1 콘택 플러그(PLG1)에 연결될 수 있으며, 제2 하부 전극(BE2)은 제2 비트 라인(BL2)에 연결될 수 있다.
도 4 및 도 7e를 참조하면, 보호 절연막(130) 상에, 선택적 하부 전극막(OBEL), 자기 터널 접합막(MTJL), 선택적 상부 전극막(OTEL), 및 상부 전극막(TEL)이 차례로 형성될 수 있다. 상기 막들(OBEL, MTJL, OTEL, TEL)의 각각은, 일 예로, 화학 기상 증착(CVD) 공정, 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL)은 질화 티타늄 및/또는 질화 탄탈늄과 같은 도전성 금속 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL) 중에서 적어도 하나가 생략될 수 있다. 이하에서는, 설명의 간소화를 위하여, 선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL)이 형성된 실시예들에 대하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.
자기 터널 접합막(MTJL)은 차례로 적층된 고정층(PL), 터널 배리어막(TBL), 및 자유층(FL)을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 고정층(PL)과 자유층(FL)이 적층되는 순서는 서로 바뀔 수 있다. 자기 터널 접합막(MTJL)에 대해서는, 도 9a 및/또는 도 9b를 참조하여 자세히 설명한다.
상부 전극막(TEL) 상에 마스크 패턴들(MP)이 형성될 수 있다. 평면적 관점에서, 마스크 패턴들(MP)은 제1 및 제2 하부 전극들(BE1, BE2)과 중첩될 수 있다. 마스크 패턴들(MP)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 4 및 도 7f를 참조하면, 제1 및 제2 상부 전극 패턴들(TEP1, TEP2) 및 제1 및 제2 선택적 상부 전극 패턴들(OTEP1, OTEP2)이 형성될 수 있다. 제1 및 제2 상부 전극 패턴들(TEP1, TEP2) 및 제1 및 제2 선택적 상부 전극 패턴들(OTEP1, OTEP2)을 형성하는 것은 마스크 패턴들(MP)을 식각 마스크로 이용하여 상부 전극막(TEL) 및 선택적 상부 전극막(OTEL)을 차례로 패터닝 하는 것을 포함할 수 있다. 상기 패터닝 공정은, 일 예로, 반응성 이온 식각(Reactive Ion Etching: RIE)과 같은 건식 식각 공정을 이용하여 수행될 수 있다.
도 4 및 도 7g를 참조하면, 제1 하부 전극(BE1) 상에 제1 선택적 하부 전극 패턴들(OBEP1) 및 제1 자기 터널 접합 패턴들(MTJP1)이 형성될 수 있고, 제2 하부 전극(BE2) 상에 제2 선택적 하부 전극 패턴들(OBEP2) 및 제1 자기 터널 접합 패턴들(MTJP2)이 형성될 수 있다. 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2), 및 제1 및 제2 선택적 하부 전극 패턴들(OBEP1, OBEP2)을 형성하는 것은 마스크 패턴들(MP)을 식각 마스크로 이용하여 자기 터널 접합막(MTJL) 및 선택적 하부 전극막(OBEL)을 패터닝하는 것을 포함할 수 있다. 상기 패터닝 공정은, 일 예로, 이온 빔 식각(Ion Beam Etching: IBE) 공정을 이용하여 수행될 수 있다.
자기 터널 접합막(MTJL) 및 선택적 하부 전극막(OBEL)을 패터닝하는 공정에 의하여, 보호 절연막(130)의 일부가 식각되어 잔류 보호 절연막(130r)이 형성될 수 있다. 잔류 보호 절연막(130r)은 랜딩 패드(LPAD)의 상면을 덮을 수 있으며, 이에 따라, 랜딩 패드(LPAD)의 상면은 노출되지 않을 수 있다.
일반적으로 자기 터널 접합 패턴을 형성하는 공정에 의하여, 랜딩 패드가 노출되어 식각될 수 있다. 이러한 경우, 상기 랜딩 패드에서 발생된 식각 부산물이 자기 터널 접합 패턴의 측벽 상에 재증착될 수 있고, 이로 인하여 자기 터널 접합 패턴의 자유 층 및 고정 층이 단락될 수 있다. 이러한 단락 문제를 방지하기 위하여 랜딩 패드와 자기 터널 접합 패턴 사이의 간격을 넓히는 경우, 자기 메모리 소자의 집적도가 낮아질 수 있다.
본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 랜딩 패드(LPAD) 상에 보호 절연막(130)이 형성된다. 따라서, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 형성하는 공정에 의하여, 랜딩 패드(LPAD)가 식각되는 것이 방지될 수 있다. 이에 따라, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)의 자유 층들(FP1, FP2) 및 고정 층들(PP1, PP2)이 단락되는 것을 방지할 수 있다. 이에 따라, 자기 메모리 소자의 신뢰성이 향상될 수 있다.
나아가, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 랜딩 패드(LPAD)의 식각 부산물에 의한 재증착 현상이 방지될 수 있기 때문에, 랜딩 패드(LPAD)가 제1 자기 터널 접합 패턴(MTJP1) 또는 제2 자기 터널 접합 패턴(MTJP2)에 인접하여 형성될 수 있다. 다시 말해, 랜딩 패드(LPAD)가 제1 하부 전극(BE1) 또는 제2 하부 전극(BE2)에 인접하여 형성될 수 있다. 일 예로, 도 4에 도시된 바와 같이, 평면적 관점에서, 제1 하부 전극(BE1)과 랜딩 패드(LPAD) 사이의 간격(IV1) 및 제2 하부 전극(BE2)과 랜딩 패드(LPAD) 사이의 간격(IV2)은 제1 및 제2 하부 전극들(BE1, BE2) 사이의 간격(IV3)보다 작을 수 있다. 이에 따라, 자기 메모리 소자의 집적도가 향상될 수 있다.
도 4 및 도 7h를 참조하면, 제2 층간 절연막(122) 상에, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 덮는 제3 층간 절연막(124)이 형성될 수 있다. 제3 층간 절연막(124)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제3 층간 절연막(124)은, 일 예로, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 나아가, 제1 및 제2 상부 전극 패턴들(TEP1, TEP2)의 상면들이 노출될 때까지 제3 층간 절연막(124)이 평탄화될 수 있다.
도 4 및 도 5를 다시 참조하면, 제3 층간 절연막(124)을 관통하여 랜딩 패드(LPAD)에 연결되는 연결 콘택(INC)이 형성될 수 있다. 나아가, 제3 층간 절연막(124) 상에 제1 비트 라인(BL1) 및 연결 패턴(INP)이 형성될 수 있다. 제1 비트 라인(BL1)은 제1 상부 전극 패턴(TEP1)에 전기적으로 연결될 수 있으며, 연결 패턴(INP)은 연결 콘택(INC)과 제2 상부 전극 패턴(TEP2)을 전기적으로 연결할 수 있다. 몇몇 실시예들에 따르면, 연결 콘택(INC), 연결 패턴(INP), 및 제1 비트 라인(BL1)은 다마신 공정을 이용하여 동시에 형성될 수 있다.
도 8a 내지 8b는 도 4 및 도 6을 참조하여 설명한 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들이다. 도 4 및 도 6을 참조하여 설명한 단위 메모리 셀과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
단위 메모리 셀의 제조 방법은, 도 4, 및 도 7a 내지 7f를 참조하여 설명한 단위 메모리 셀의 제조 방법과 실질적으로 동일한 제조 방법을 포함할 수 있다. 설명의 간소화를 위하여 이에 대한 설명은 생략하며, 도 4 및 도 7f를 참조하여 설명한 제조 방법 이후의 제조 방법에 대하여만 설명한다.
도 4 및 도 8a를 참조하면, 제1 하부 전극(BE1) 상에 제1 선택적 하부 전극 패턴들(OBEP1) 및 제1 자기 터널 접합 패턴들(MTJP1)이 형성될 수 있고, 제2 하부 전극(BE2) 상에 제2 선택적 하부 전극 패턴들(OBEP2) 및 제1 자기 터널 접합 패턴들(MTJP2)이 형성될 수 있다. 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2), 및 제1 및 제2 선택적 하부 전극 패턴들(OBEP1, OBEP2)을 형성하는 것은 마스크 패턴들(MP)을 식각 마스크로 이용하여 자기 터널 접합막(MTJL) 및 선택적 하부 전극막(OBEL)을 패터닝하는 것을 포함할 수 있다. 상기 패터닝 공정은, 일 예로, 이온 빔 식각(IBE) 공정을 이용하여 수행될 수 있다.
자기 터널 접합막(MTJL) 및 선택적 하부 전극막(OBEL)을 패터닝하는 공정에 의하여, 보호 절연막(130)의 일부가 식각되어 잔류 보호 절연 패턴들(130p)이 형성될 수 있다. 잔류 보호 절연 패턴들(130p) 사이로 랜딩 패드(LPAD)의 상면이 노출될 수 있다.
이러한 실시예에서도, 보호 절연막(130)은 터널 접합 패턴들(MTJP1, MTJP2)을 형성하는 공정 동안에 랜딩 패드(LPAD)가 식각되는 것이 방지하는 역할을 수행할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 의하면, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)의 자유 층들(FP1, FP2) 및 고정 층들(PP1, PP2)이 단락되는 것을 완화할 수 있다. 이에 따라, 자기 메모리 소자의 신뢰성이 향상될 수 있다.
도 4 및 도 8b를 참조하면, 제2 층간 절연막(122) 상에, 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)을 덮는 제3 층간 절연막(124)이 형성될 수 있다. 나아가, 제1 및 제2 상부 전극 패턴들(TEP1, TEP2)의 상면들이 노출될 때까지 제3 층간 절연막(124)이 평탄화될 수 있다.
도 4 및 도 6을 다시 참조하면, 제3 층간 절연막(124)을 관통하여 랜딩 패드(LPAD)에 연결되는 연결 콘택(INC)이 형성될 수 있다. 나아가, 제3 층간 절연막(124) 상에 제1 비트 라인(BL1) 및 연결 패턴(INP)이 형성될 수 있다. 제1 비트 라인(BL1)은 제1 상부 전극 패턴(TEP1)에 전기적으로 연결될 수 있으며, 연결 패턴(INP)은 연결 콘택(INC)과 제2 상부 전극 패턴(TEP2)을 전기적으로 연결할 수 있다. 몇몇 실시예들에 따르면, 연결 콘택(INC), 연결 패턴(INP), 및 제1 비트 라인(BL1)은 다마신 공정을 이용하여 동시에 형성될 수 있다.
도 9a 및 9b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다. 자기 터널 접합 패턴(MTJP)은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 중 어느 하나는 자기 터널 접합(magnetic tunnel junction: MTJ)의 자유 패턴이고, 나머지 하나는 자기 터널 접합의 고정 패턴일 수 있다. 이하, 설명의 간소화를 위하여 제1 자성 패턴(MP1)을 고정 패턴으로 제2 자성 패턴(MP2)을 자유 패턴으로 설명하나, 이와 반대로, 제1 자성 패턴(MP1)이 자유 패턴이고 제2 자성 패턴(MP2)이 고정 패턴일 수 있다. 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 9a를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 제2 자성 패턴(MP2)은 강자성 물질을 포함할 수 있다. 일 예로, 제2 자성 패턴(MP2)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MP2)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 9b를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 스퍼터링 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 7e를 참조하여 상술한 자기 터널 접합막(MTJL)은 자기 터널 접합 패턴(MTJP)와 실질적으로 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막을 관통하는 랜딩 패드를 형성하는 것;
    상기 층간 절연막 상에, 상기 랜딩 패드의 상면을 덮는 보호 절연막을 형성하는 것;
    상기 보호 절연막 및 상기 층간 절연막을 관통하는 하부 전극을 형성하는 것;
    상기 보호 절연막 상에 자기 터널 접합막을 형성하는 것; 및
    상기 자기 터널 접합막을 패터닝하여 상기 하부 전극 상에 자기 터널 접합 패턴을 형성하는 것을 포함하되,
    상기 자기 터널 접합막을 패터닝하는 공정에 의하여, 상기 보호 절연막의 일부가 식각되고,
    상기 자기 터널 접합막을 패터닝하는 공정이 수행된 후, 상기 보호 절연막의 일부가 상기 랜딩 패드 상에 잔류하는 자기 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 하부 전극의 상면의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높은 자기 메모리 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 랜딩 패드를 형성하는 것은:
    상기 층간 절연막을 관통하는 제1 관통 홀을 형성하는 것;
    상기 제1 관통 홀을 채우는 제1 도전 막을 형성하는 것; 및
    상기 층간 절연막의 상면이 노출될 때까지 상기 제1 도전막을 평탄화하는 것을 포함하는 자기 메모리 장치의 제조 방법.
  4. 기판 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막을 관통하는 랜딩 패드를 형성하는 것;
    상기 층간 절연막 상에, 상기 랜딩 패드의 상면을 덮는 보호 절연막을 형성하는 것;
    상기 보호 절연막 및 상기 층간 절연막을 관통하는 제1 및 제2 하부 전극들을 형성하는 것;
    상기 보호 절연막 상에 자기 터널 접합막을 형성하는 것; 및
    상기 자기 터널 접합막을 패터닝하여, 상기 제1 및 제2 하부 전극들 상에 각각 배치되는 제1 및 제2 자기 터널 접합 패턴들을 형성하는 것을 포함하되,
    상기 제1 자기 터널 접합 패턴의 하면은 상기 제1 하부 전극에 전기적으로 연결되고,
    상기 제2 자기 터널 접합 패턴의 하면은 상기 제2 하부 전극에 전기적으로 연결되며,
    상기 자기 터널 접합막을 패터닝하는 공정에 의하여, 상기 보호 절연막의 일부가 식각되고,
    상기 자기 터널 접합막을 패터닝하는 공정이 수행된 후, 상기 랜딩 패드의 상면이 노출되는 자기 메모리 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 랜딩 패드에 전기적으로 연결되는 연결 콘택을 형성하는 것; 및
    상기 연결 콘택과 상기 자기 터널 접합 패턴의 상면을 전기적으로 연결하는 연결 패턴을 형성하는 것을 더 포함하는 자기 메모리 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 자기 터널 접합막을 패터닝하는 공정에 의해, 상기 보호 절연막의 일부가 식각되어 제1 보호 절연 패턴 및 제2 보호 절연 패턴이 형성되고,
    상기 제1 보호 절연 패턴은 상기 제1 하부 전극의 상부 측벽들을 덮고,
    상기 제2 보호 절연 패턴은 상기 제2 하부 전극의 상부 측벽들을 덮는 자기 메모리 장치의 제조 방법.
  7. 기판 상의 층간 절연막;
    상기 층간 절연막을 관통하는 랜딩 패드;
    상기 층간 절연막을 관통하는 제1 및 제2 하부 전극들;
    상기 제1 하부 전극 상의 제1 자기 터널 접합 패턴, 상기 제1 자기 터널 접합 패턴의 하면은 상기 제1 하부 전극에 전기적으로 연결되는 것;
    상기 제2 하부 전극 상의 제2 자기 터널 접합 패턴, 상기 제2 자기 터널 접합 패턴의 하면은 상기 제2 하부 전극에 전기적으로 연결되는 것;
    상기 층간 절연막 상의 보호 절연막, 상기 보호 절연막의 상면은 리세스 영역을 가지고;
    상기 랜딩 패드 상에, 상기 랜딩 패드와 전기적으로 연결되는 연결 콘택; 및
    상기 연결 콘택과 상기 제2 자기 터널 접합 패턴의 상면을 전기적으로 연결하는 연결 패턴을 포함하되,
    상기 제1 및 제2 하부 전극들의 상면들의 레벨은 상기 랜딩 패드의 상면의 레벨보다 높고,
    평면적 관점에서, 상기 리세스 영역은 상기 랜딩 패드와 중첩되는 자기 메모리 장치.
  8. 제7 항에 있어서,
    평면적 관점에서, 상기 제1 하부 전극과 상기 랜딩 패드 사이의 간격 및 상기 제2 하부 전극과 상기 랜딩 패드 사이의 간격은 상기 제1 및 제2 하부 전극들 사이의 간격보다 작은 자기 메모리 장치.
  9. 제7 항에 있어서,
    상기 보호 절연막은 상기 랜딩 패드의 상면의 적어도 일부를 덮는 자기 메모리 장치.
  10. 제7 항에 있어서,
    상기 리세스 영역의 바닥면은 상기 층간 절연막의 상면과 동일한 레벨에 위치하고,
    상기 리세스 영역에 의해 상기 랜딩 패드가 노출되는 자기 메모리 장치.
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