KR100442959B1

KR100442959B1 - 마그네틱 램 및 그 형성방법

Info

Publication number: KR100442959B1
Application number: KR10-2001-0028133A
Authority: KR
Inventors: 김창석; 강희복; 이선길
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2004-08-04
Anticipated expiration: 2021-05-22
Also published as: JP4074127B2; US20020175357A1; US6664579B2; KR20020089017A; JP2003046069A

Abstract

본 발명은 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 ) 에 관한 것으로, 마그네틱 램에 있어서, 워드라인과 게이트산화막 사이에 MTJ 셀이 구비되고, 소오스 접합영역에 기준전압선이 구비되고 드레인 접합영역에 연결선이 구비되는 MRAM을 형성하여 그 구성 및 형성공정을 단순화함으로써 소자의 생산성 및 특성을 향상시킬 수 있는 기술이다.

Description

마그네틱 램 및 그 형성방법{Magnetic random access memory and method for forming the same}

본 발명은 마그네틱 램 및 그 형성방법에 관한 것으로, 특히 SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖는 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 )을 제조하는 기술에 관한 것이다.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM 의 개발을 하고 있다.

상기 MRAM 은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비 휘발성 메모리 동작이 가능한 소자이다.

상기 MRAM 은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항 ( giant magnetoresistive, GMR ) 현상이나 스핀 편극 자기투과현상을 이용해 메모리 소자를 구현하는 방법이 있다.

상기 거대자기 저항(GMR) 현상을 이용한 MRAM 은, 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다.

상기 스핀 편극 자기 투과 현상을 이용한 MRAM 은, 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과접합 메모리 소자를 구현하는 것이다.

그러나, 상기 MRAM 에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위 셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다.

도 1 은 종래기술의 제1실시예에 따른 마그네틱 램으로 MRAM 을 공정순으로 형성한 것을 도시한 단면도이다.

도 1 을 참조하면, 반도체기판(31) 상부에 게이트전극(33), 즉 제1워드라인을 형성한다. 이때, 상기 게이트전극(33)은 상기 반도체기판(31)과의 계면에 게이트산화막(32)이 구비된다.

그리고, 상기 워드라인(33)의 양측 반도체기판(31)에 소오스/드레인 접합영역(35a,35b)을 형성하고 그에 접속되는 기준전압선(37a)과 제1도전층(37b)을 형성한다. 이때, 상기 기준전압선(37a)은 상기 제1도전층(37b) 형성공정시 형성한다.

그 다음, 전체표면 상부를 평탄화시키는 제1층간절연막(39)을 형성하고 상기 제1도전층(41)을 노출시키는 제1콘택플러그(41)를 형성한다.

그리고, 상기 제1콘택플러그(41)에 접속되는 하부리드층(43)인 제2도전층을 패터닝한다.

전체표면상부를 평탄화시키는 제2층간절연막(45)을 형성하고 상기 제2층간절연막(45) 상부에 라이트라인(47)인 제2워드라인을 형성한다.

그리고, 상기 라이트라인(47)인 제2워드라인 상부를 평탄화시키는 제3층간절연막(48)을 형성한다.

그리고, 상기 제2도전층(43)을 노출시키는 제2콘택플러그(49)를 형성한다.

그리고, 상기 제2콘택플러그(49)에 접속되는 씨드층(51)을 형성한다. 이때, 상기 씨드층(51)은 상기 제2콘택플러그(49) 상측으로부터 상기 라이트라인(47) 상측에 중첩되도록 형성한다.

그 다음, 상기 씨드층(51) 상부에 반강자성층(도시안됨), 고정 강자성층(pinned ferromagnetic)(55), 터널 장벽층(tunnel barrier layer)(57) 및 자유 강자성층(free ferromagnetic)(59)을 적층하여 MTJ ( magnetic tunnel junction ) 셀(100)을 형성하되, 상기 라이트라인(47) 만큼의 패턴 크기로 중첩하여 형성한다.

여기서, 상기 반 강자성층은 고정층의 자화 방향이 변하지 않도록 하는 역할을 하며, 이에 따른 상기 고정 강자성층(55)은 자화 방향이 한 방향으로 고정되어 있는 것이다. 그리고, 상기 자유 강자성층(59)은 발생된 자장에 의해 자화 방향이 바뀌어 지며, 상기 자유 강자성층(59)의 자화 방향에 따라 "0" 또는 "1" 의 정보를 기억할 수 있다.

그 다음, 전체표면상부에 제4층간절연막(60)을 형성하여 평탄화식각하여 상기 자유 강자성층(59)을 노출시키고, 상기 자유 강자성층(59)에 접속되는 상부리드층, 즉 비트라인(61)을 형성한다.

한편, 상기 도 1 을 참조하여 상기 MRAM 의 구조 및 동작을 설명하면 다음과 같다.

먼저, MRAM 의 단위 셀은 정보를 읽을 때 사용되는 리드라인인 제1워드라인(33)이 구비되는 전계효과트랜지스터 한 개와 MTJ 셀(100), 전류를 가하여 외부 자기장을 형성하여 MTJ 셀에 자화 방향을 결정하는 라이트라인인 제2워드라인(47), MTJ 셀에 수직 방향으로 전류를 가하여 자유층의 자화방향을 알 수 있게 하는 상부리드층인 비트라인(61)으로 이루어진다.

여기서, 상기 MTJ 셀 내의 정보를 읽는 동작은, 상기 리드라인인 제1워드라인(33)에 전압을 가해 전계효과 트랜지스터를 동작시키고 상기 비트라인(61)에 전류를 가할 때 흐르는 전류의 크기를 감지함으로써 MTJ 셀 내의 자유 강유전층의 자화 방향으로 체크하는 것이다.

상기 MTJ 셀 내에 정보를 기억시키는 동작은, 전계효과 트랜지스터를 오프(off) 상태로 유지한 채, 상기 라이트라인인 제2워드라인(47)과 비트라인(61)에 전류를 가해 발생되는 자기장으로 자유 강자성층(59)의 자화방향을 제어하는 것이다.

이때, 상기 비트라인(61)과 라이트라인(47)에 동시에 전류를 가하는 이유는, 두 금속선이 수직으로 교차하는 지점의 한 셀을 선택할 수 있기 때문이다. 또한,상기 MRAM 내부에서의 MTJ 셀의 동작을 설명하면 다음과 같다.

먼저, 상기 MTJ 셀에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 흐르게 되고,

터널 장벽층과 자유 강자성층의 자화 방향이 같으면 이 터널링 전류가 커지며,

터널 장벽층과 자유 강자성층의 자화 방향이 반대이면 터널링 전류가 작아진다. 이를 TMR ( tunneling magnetoresistance ) 효과라 한다.

그리고, 상기 TMR 효과에 의한 전류 크기를 감지하여 자유 강자성층의 자화 방향을 감지하고 그에 따라 셀에 저장된 정보를 알 수 있다.

도 2 는 종래기술의 제2실시예에 따라 형성되는 마그네틱 램을 도시한 단면도이다.

도 2 를 참조하면, 반도체기판(111)에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.

그리고, 상기 반도체기판(111)의 활성영역 상에 게이트산화막(112)이 구비되는 게이트전극(113)을 형성하고 그 측벽에 절연막 스페이서(도시안됨)를 형성하며 상기 반도체기판(111)의 활성영역 불순물을 주입하여 소오스/드레인 접합영역(115a,115b)을 형성함으로써 트랜지스터를 형성한다.

이때, 상기 게이트산화막(112)은 상기 반도체기판(111)과의 계면에 구비된다.

여기서, MRAM 소자의 MTJ 셀과 라이트라인으로 사용되는 게이트전극(113)의거리가 가까울수록 자기장의 영향이 증가하므로 후속공정으로 형성되는 층간절연막의 두께를 감소시켜 형성한다.

그리고, 상기 게이트전극(113)은 폴리실리콘막/금속막의 적층구조, 폴리실리콘막/금속막/폴리실리콘막의 적층구조, 폴리실리콘막/실리사이드(CoSix, TiSix, ...)막의 적층구조, 또는 폴리실리콘막/실리사이드(CoSix, TiSix, ...)/폴리실리콘막의 적층구조로 형성하여 게이트 전극(113) 상부에 절연물질의 형성이 원활하도록 한다.

그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(121)을 형성한다. 이때, 상기 소오스 접합영역(115a)에 접속되는 기준전압선(117)과, 상기 드레인 접합영역(115b)에 접속되는 하부리드층(119)이 구비된다.

그 다음, 상기 제1층간절연막(121) 상부에 제2층간절연막(123)을 형성하고 상기 제2층간절연막(123)을 통하여 상기 하부리드층(119)에 접속되는 콘택플러그(125)를 형성한다.

그리고, 상기 콘택플러그(125), 즉 하부리드층(119)에 접속되는 씨드층(127)을 형성한다. 이때, 상기 씨드층(127)은 상기 제1워드라인(113)과 충분히 중첩되도록 상기 제1워드라인(113) 상측까지 형성한다.

그리고, 상기 씨드층(127)을 노출시키는 제3층간절연막(129)을 형성한다.

그 다음, 상기 씨드층(127) 상측에 MTJ 셀(137)을 형성하되, 상기 제1워드라인(113)의 상측에 형성한다.

이때, 상기 MTJ 셀(137)은 상기 씨드층(127)에 접속되는 반강자성층(도시안됨), 고정 강자성층(131), 터널 장벽층(133) 및 자유 강자성층(135)의 적층구조를 형성하고 MTJ 셀을 형성하기 위한 마스크를 이용하여 패터닝해 형성한 것이다.

그 다음, 상기 MTJ 셀(137)을 노출시키는 평탄화된 제4층간절연막(139)을 형성하고 상기 MTJ 셀(137)의 자유 강자성층(135)에 접속되는 비트라인, 즉 상부리드층(141)을 형성함으로써 본 발명에 따른 MRAM 셀을 형성한다.

종래기술의 제2실시예에 따른 MRAM 의 데이터 기억 동작은 다음과 같다.

먼저, 제1워드라인(113)인 게이트전극과 비트라인(141)에 전류를 흘려 발생되는 자기장을 이용하여 자유 강자성층(135)의 자화방향을 변경하되, 제1워드라인(113)이 하이 ( high ) 가 되어 MTJ 셀을 통한 전류가 트랜지스터를 통해 기준전압선(117)으로 빠져나가게 된다. 이를 방지하기 위하여 기준전압선(117)에 기준전압을 인가해 기준전압 전위를 높여줌으로써 MTJ 셀(137)을 통한 전류가 트랜지스터를 통해 기준전압선(117)으로 빠져나가지 못하도록 한다.

이때, 상기 기준전압선(117)에 Vss 기준전압을 인가하는 동시에 상기 반도체기판(111)에 Vbs 기판 전압을 인가할 수도 있다.

그리고, 상기 기준전압선(117)에 접지전압 대신 기판전압을 인가할 수도 있다.

상기한 바와같이 종래기술에 따른 마그네틱 램 및 그 형성방법은, 비트라인으로의 콘택이 MTJ 셀을 통하여 이루어지므로 공정이 복잡하고 셀 면적이 증가되어 소자의 생산성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소하기 위하여, MTJ 셀을 게이트산화막과 워드라인 사이에 형성하여 비트라인의 콘택공정을 용이하게 실시할 수 있도록 그 구조 및 형성방법을 간단히 하여 생산성 및 특성을 향상시킬 수 있는 마그네틱 램 및 그 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술의 제1실시예에 따른 마그네틱 램을 도시한 단면도.

도 2 은 종래기술의 제2실시예에 따른 마그네틱 램을 도시한 단면도.

도 3 은 본 발명의 실시예에 따른 마그네틱 램을 나타낸 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

31,111,211 : 반도체기판

32,112,213 : 게이트산화막

33,113,223 : 게이트전극, 제1워드라인

35a,115a,212a : 소오스 접합영역

35b,115b,212b : 드레인 접합영역

37a,117,227 : 기준전압선 37b,119,229 : 연결선,하부리드층

39,121,225 : 제1층간절연막 41 : 제1콘택플러그

45,123,231 : 제2층간절연막

47 : 제2워드라인,라이트라인 48,129 : 제3층간절연막

49 : 제2콘택플러그

51,127 : 씨드층 53,139 : 제4층간절연막

55,131,215 : 고정 강자성층

57,133,217 : 터널 장벽층 59,135,219 : 자유 강자성층

60 : 제5층간절연막

61,141,235 : 비트라인,상부리드층

100,137,221 : MTJ 셀 125,233 : 콘택플러그

상기 목적 달성을 위해 본 발명에 따른 마그네틱 램은,

마그네틱 램에 있어서,반도체기판과,상기 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,상기 소오스/드레인 접합영역 사이의 채널영역 상에 섬형태 ( island type ) 으로 구비되되, 상기 소오스/드레인 접합영역에 걸쳐지거나 상기 채널영역 내에만 구비되는 게이트산화막,MTJ 셀 및 워드라인 적층구조와,상기 소오스 접합영역에 접속되는 기준전압선과,

상기 드레인 접합영역에 접속되는 비트라인을 포함하는 것을 특징으로 한다.

또한, 상기 목적 달성을 위해 본 발명에 따른 마그네틱 램의 형성방법은,

반도체기판의 활성영역에 소오스/드레인 접합영역을 형성하는 공정과,

전체표면상부에 게이트용 산화막, 고정강자성층, 터널 장벽층 및 자유강자성층의 적층구조를 형성하는 공정과,

상기 고정강자성층, 터널 장벽층 및 자유강자성층의 적층구조를 MTJ 셀 마스크를 이용한 사진식각공정으로 패터닝하여 섬형태의 MTJ 셀을 형성하는 공정과,

전체표면상부에 워드라인용 도전층을 형성하는 공정과,

상기 워드라인용 도전층과 게이트용 산화막을 워드라인 마스크를 이용한 사진식각공정으로 패터닝하여 게이트산화막, MTJ 셀 및 워드라인 적층구조를 형성하는 공정과,

전체표면 상부에 상기 워드라인 상측을 노출시키는 평탄화된 제1층간절연막을 형성하는 공정과,

상기 제1층간절연막을 통하여 상기 소오스/드레인 접합영역에 각각 접속되는 기준전압선과 연결선을 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막을 통하여 상기 연결선에 접속되는 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.한편, 본 발명의 원리는 다음과 같다.

워드라인과 게이트산화막 사이에 MTJ 셀을 삽입하고, 소오스/드레인 접합영역에 각각 접속되는 기준전압선과 비트라인을 형성함으로써

데이터의 기억 공정시, 워드라인과 비트라인에 동시에 필요한 전류를 인가하여 자기장을 발생시키고, 이 자기장에 의해 MTJ 자화 자유층의 자화반전이 일어나 데이터를 기억할 수 있게 되고,

데이터의 읽기 공정시, 워드라인에 전류가 아닌 전압을 인가하면 MTJ 에 기억된 정보에 따라 MTJ 의 저항이 다르게 되므로 일정한 저항값을 가진 게이트 산화막과 MTJ 의 전체 저항은 상기 MTJ 에 기억한 정보에 따라 달라지게 되고, MTJ 와 게이트산화막을 통과하게 되는 조절 가능한 전류가 존재하게 됨과 동시에 게이트산화막에 전압이 걸리므로 채널이 형성되고, MTJ 의 저항값의 변화에 따른 MOS 트랜지스터의 문턱전압 값이 달라지게 되므로, 이를 비트라인을 통해 감지하여 데이터를 읽게 되는 것이다.

이때, 상기 게이트산화막은 30 Å 이하의 얇은 박막으로 형성하여 전류의 터널링이 용이하도록 형성한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3 은 본 발명에 따라 형성되는 마그네틱 램 및 그 형성방법을 도시한 단면도이다.

도 3을 참조하면, 상기 마그네틱 램은 반도체기판(211)과, 반도체기판(211)의 활성영역에 구비되는 소오스/드레인 접합영역(212a,212b)과, 상기 소오스/드레인 접합영역(212a,212b)에 걸쳐 채널영역 상부에 구비되는 게이트산화막(213), MTJ (221) 및 워드라인(223) 적층구조와, 상기 소오스 접합영역(212a)에 접속되는 기준전압선(227)과, 상기 드레인 접합영역(212b)에 접속되는 비트라인(235)으로 구성된다.

이때, 상기 소오스/드레인 접합영역(212a,212b)은 마스크를 이용한 임플란트 공정으로 예정된 영역에 불순물을 임플란트하여 형성한다.

그리고, 상기 게이트산화막(213)은 게이트산화막 자체를 통하여 흘러나가는 조절 가능한 전류를 형성시킬 수 있을 정도의 저항값을 갖도록 30 Å 이하의 얇은 두께로 형성한다.

그리고, 상기 MTJ 셀(221)은 자유강자성층(215), 터널장벽층(217) 및 고정강자성층(219)의 적층구조로 구비된다. 여기서, 상기 자유강자성층(215)을 상기 고정강자성층(219)에 대하여 같은 방향, 반대 방향 또는 임의의 각도로 자화방향을 설정함으로써 메모리 소자의 한 셀 내에서 "0" 이나 "1" 와 함께 3개 이상의 다중 데이터 기록 상태를 가질 수 있도록 할 수 있다.

그리고, 상기 비트라인(235)은 상기 드레인 접합영역(212b)에 연결선(229)과 콘택플러그(233)로 연결된다.

상기 도 3 을 참조하여 상기 마그네틱 램의 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판(211)의 활성영역 중에서 소오스/드레인 접합영역으로 예정된 영역을 노출시키는 마스크층(도시안됨)을 형성하고 상기 반도체기판(211)에 불순물을 임플란트하여 소오스/드레인 접합영역(212a,212b)을 형성한 다음, 상기 마스크층을 제거한다. 도3과 같이 기판 P+, 소오스 N+, 드레인 N+로 임플란트하는 대신에 기판 N+, 소오스 P+, 드레인 P+로 임플란트 할 수도 있다.

전체표면상부에 게이트용 산화막을 30 Å 이하의 두께로 증착하고, 그 상부에 MTJ 셀을 형성할 수 있는 고정강자성층(215), 터널장벽층(217) 및 자유강자성층(219)의 적층구조를 형성한다.

그리고, 상기 적층구조를 MTJ 셀 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 섬형태 ( island type ) 의 MTJ 셀(221)을 형성한다.

전체표면상부에 워드라인용 도전층을 형성하고 워드라인 마스크(도시안됨)를 이용한 사진식각(photolithography)공정으로 상기 워드라인용 도전층과 게이트용 산화막을 패터닝하여 게이트산화막(213) 및 워드라인(223)을 형성함으로써 게이트산화막(213), MTJ 셀(221) 및 워드라인(223)이 적층된 구조로 형성한다. 여기서, 상기 워드라인(223)은 상측에 마스크절연막이 형성되어 절연특성이 향상된 것이다.

이때, 상기 게이트산화막(213), MTJ 셀(221) 및 워드라인(223)의 적층구조는 상기 게이트산화막(213)의 에지부가 상기 소오스 접합영역(212a)과 드레인 접합영역(212b)의 에지부와 일정영역 중첩되도록 형성하여 상기 소오스 접합영역(212a)과 드레인 접합영역(212b) 사이의 채널영역을 모두 도포할 수 있도록 형성된 것이다. 또는 게이트 산화막의 에지부가 소오스 접합영역과 드레인 접합 영역의 에지부와 전혀 중첩되지 않도록 형성하여 상기 채널영역의 일부만을 도포하도록 할 수도 있다.

그리고, 상기 게이트산화막(213), MTJ 셀(221) 및 워드라인(223) 적층구조 측벽에 절연막 스페이서(도시안됨)를 형성하여 소자의 절연특성을 향상시킬 수도 있다.

그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(225)을 형성한다. 이때, 상기 제1층간절연막(225)은 상기 워드라인(223)이 상측이 노출되도록 평탄화된 것이다.

그리고, 상기 제1층간절연막(225)을 통하여 상기 소오스 접합영역(212a)에 접속되는 기준전압선(227)을 형성하는 동시에 상기 드레인 접합영역(212b)에 접속되는 연결선(229)을 형성한다.

그 다음, 전체표면상부에 제2층간절연막(231)을 형성하여 평탄화식각하여 상부 표면을 평탄화시킨다.

그리고, 상기 제2층간절연막(231)을 통하여 상기 연결선(229)에 접속되는 비트라인 콘택플러그(233)를 형성한다.

이때, 상기 비트라인 콘택플러그(233)는 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제2층간절연막(231)을 식각하여 상기 연결선(229)을 노출시키고 상기 연결선(229)에 접속되는 비트라인 콘택플러그용 도전층을 증착하고 상기 제2층간절연막(231)이 노출되도록 평탄화식각하여 형성한다.

그 다음, 상기 비트라인 콘택플러그(233)에 접속되는 비트라인(235)을 형성한다.

상기 도 3 을 참조하여 마그네틱 램의 동작을 설명하면 다음과 같다.

먼저, 데이터의 기억(write) 동작은, MOS 트랜지스터를 턴-오프 ( turn-off) 시킨 상태에서 워드라인과 비트라인에 전류를 흘림으로써 실행된다.

상기 워드라인에 전류를 흘리게 되면, MTJ 셀(221) 내부의 고정강자성층(215)과 자유강자성층(219) 사이에 형성된 터널장벽층(217)의 저항과게이트산화막(213)의 저항 성분에 의해 MOS 트랜지스터의 채널 쪽으로는 전류가 흐르지 못하고 워드라인으로만 전류가 흐르게 된다.

상기 비트라인으로 흘리는 전류 역시 상기 MOS 트랜지스터가 턴-오프 ( turn-off ) 되어 있으므로 비트라인 자체로만 흐른다.

수직 또는 임의의 각도를 가지고 교차하게 되는 상기 워드라인(223)과 비트라인(235)에서의 전류량 및 전류의 방향 조절은, MTJ 셀의 자유강자성층(219)의 자화 방향을 원하는 임의의 방향으로 설정할 수 있도록 하여 데이터 기억을 위한 동작을 가능하게 된다.

기억 동작의 실시한 후 상기 MTJ 의 자유강자성층(219)의 자화방향은, 고정강자성층(215)의 자화 방향에 대해 같은 방향, 반대 방향 또는 임의의 각도를 이루는 방향으로 설정된다.

상기 자유강자성층(219)과 고정강자성층(215)이 이루는 각도에 따라 MTJ 저항값이 달라지는 현상이 나타나는데, 이를 이용하여 데이터 기억을 수행한다.

데이터의 읽기 동작은, MOS 트랜지스터를 턴온(turn-on)시키기 위해 워드라인에 전압을 인가한다. 이때, 전류는 흘리지 않는다.

상기 워드라인에 인가된 전압은, 기억 동작에 의해 설정된 MTJ 셀 자유강자성층(219)의 자화 방향에 따라 달라지는 저항값을 갖는 MTJ (221)와 유한한 저항값을 갖는 게이트산화막(213)의 저항이 직렬로 연결된 전체 저항값을 느끼게 된다. 이때 상기 게이트산화막(213)은 디램 MOS 트랜지스터에서 기존의 게이트산화막 보다 낮은 저항값을 가져 MTJ(221)와 게이트산화막(213)을 통해 흐르는 누설전류 이상의 조절가능한 전류를 생성할 수 있도록 30 Å 이하의 두께로 형성된다.

상기 MTJ(221)와 게이트산화막(213)을 통해 생성되는 전류가 MTJ를 통해 흐르면, 상기 전류는 게이트산화막(213)을 통해 흘러나감과 동시에 MTJ 의 저항에 의한 전압 강하 현상을 유발시켜 게이트산화막(213) 자체에 걸리는 전압을 MTJ (221)의 저항 값에 따라 변화시키게 된다.

상기 게이트산화막(213)에 걸리는 전압이 MTJ (221)의 저항 값에 따라 달라지게 되면 MOS 트랜지스터가 턴온 될 때 그 문턱전압이 달라지게 된다.

이를 MOS 트랜지스터에 연결된 비트라인에서 센싱하여 기억된 정보를 읽어낼 수 있다.

본 발명의 다른 실시예는, 상기 MTJ 셀(221)을 트랜지스터에 직접 삽입하지 않고 전기적으로만 연결된 형태로 구성하는 것이다.

본 발명의 또 다른 실시예는, 상기 도 3 의 기준전압선(227)을 트랜지스터 아래로 빼서 형성하는 것이다.

또한, 본 발명은, 트랜지스터의 구조와 상관없이 적용할 수 있으며, 특히 수직형 MOS 트랜지스터의 구조에도 적용할 수 있다.

그리고, 본 발명은 게이트산화막, MTJ 셀 및 워드라인의 측벽에 절연막 스페이서를 형성하여 절연특성을 향상시킬 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 마그네틱 램 및 그 형성방법은, 라이트라인으로 사용되는 워드라인과 게이트산화막 사이에 MTJ 셀을 삽입하는 구조로 MRAM 를 형성하여 MRAM 의 제조공정을 단순화시키고 그에 따른 소자의 생산성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims

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마그네틱 램에 있어서,

반도체기판과,

상기 반도체기판의 활성영역에 구비되는 소오스/드레인 접합영역과,

상기 소오스/드레인 접합영역 사이의 채널영역 상에 섬형태 ( island type ) 으로 구비되되, 상기 소오스/드레인 접합영역에 걸쳐지거나 상기 채널영역 내에만 구비되는 게이트산화막,MTJ 셀 및 워드라인 적층구조와,

상기 소오스 접합영역에 접속되는 기준전압선과,

상기 드레인 접합영역에 접속되는 비트라인을 포함하는 것을 특징으로하는 마그네틱 램.
제 4 항에 있어서,

상기 게이트산화막은 30 Å 이하의 두께로 구비되는 것을 특징으로하는 마그네틱 램.
제 4 항에 있어서,

상기 MTJ 셀은 자유강자성층, 터널장벽층 및 고정강자성층의 적층구조로 구비되는 것을 특징으로하는 마그네틱 램.
제 4 항에 있어서,

상기 비트라인은 상기 드레인 접합영역에 접속되는 연결선 및 비트라인 콘택플러그를 통하여 콘택되는 것을 특징으로하는 마그네틱 램.
제 4 항에 있어서,

상기 워드라인 측벽에 절연막 스페이서가 구비되는 것을 특징으로하는 마그네틱 램.
반도체기판의 활성영역에 소오스/드레인 접합영역을 형성하는 공정과,

전체표면상부에 게이트용 산화막, 고정강자성층, 터널 장벽층 및 자유강자성층의 적층구조를 형성하는 공정과,

상기 고정강자성층, 터널 장벽층 및 자유강자성층의 적층구조를 MTJ 셀 마스크를 이용한 사진식각공정으로 패터닝하여 섬형태의 MTJ 셀을 형성하는 공정과,

전체표면상부에 워드라인용 도전층을 형성하는 공정과,

상기 워드라인용 도전층과 게이트용 산화막을 워드라인 마스크를 이용한 사진식각공정으로 패터닝하여 게이트산화막, MTJ 셀 및 워드라인 적층구조를 형성하는 공정과,

전체표면 상부에 상기 워드라인 상측을 노출시키는 평탄화된 제1층간절연막을 형성하는 공정과,

상기 제1층간절연막을 통하여 상기 소오스/드레인 접합영역에 각각 접속되는 기준전압선과 연결선을 형성하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막을 통하여 상기 연결선에 접속되는 비트라인을 형성하는 공정을 포함하는 마그네틱 램 형성방법.
제 9 항에 있어서,

상기 워드라인의 패터닝공정후 상기 워드라인의 측벽에 절연막 스페이서를 형성하는 것을 특징으로 하는 마그네틱 램 형성방법.