JP3869682B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、磁気抵抗の変化を利用して情報を記憶するメモリセルを用いた高速、高集積、高信頼なメモリを含む半導体装置に関する。
【０００２】
【従来の技術】
不揮発性メモリでありながら、読み書き回数に制限がないメモリとして、マグネトレジスティブ・ランダム・アクセス・メモリ（ＭＲＡＭ）の開発がなされている。
【０００３】
ＭＲＡＭは、メモリセル中の強磁性体の磁化の向きで素子の抵抗が異なる磁気抵抗効果を利用して情報を記憶する。近年、マグネト・レジスタンス（ＭＲ）と呼ばれる磁気抵抗変化率が従来の素子よりも大きなマグネティック・トンネル・ジャンクション（ＭＴＪ）素子の開発と、そのＭＲＡＭへの応用が進められ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）並みの高速読み書き動作が可能で、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）並みの高集積度が実現できる可能性が示された。
【０００４】
例えば、アイ・イー・イー・イー、インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第128頁から第129頁（2000年）（IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 128-129, 2000.）や、同ダイジェスト・オブ・テクニカル・ペーパーズの第130頁から第131頁（IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 130-131, 2000.）で述べられている。
【０００５】
図２は、それらで用いられているメモリセルの基本構成を示している。１個のＭＴＪ素子MTJと１個のトランジスタMMCからなり、書き込みワード線WW及び読み出しワード線WRと、データ線DLに接続される。
【０００６】
ＭＴＪ素子MTJは、通常の動作において磁化の向きが固定された強磁性体の固定層と、書き込み動作により磁化の向きが反転可能な強磁性体の自由層との間に、トンネル絶縁膜が挟まれた構造である。このＭＴＪ素子の２端子間の抵抗は、二つの強磁性体層における磁化の向きによって変化し、同じ向きの時は低抵抗状態、互いに逆向きの時は高抵抗状態となる。
【０００７】
読み出し動作は、図３に示すように行う。すなわち、読み出しワード線WRを選択することにより、トランジスタMMCを導通させ、ＭＴＪ素子MTJの端子間に電圧を印加し、ＭＴＪ素子MTJの磁気抵抗に応じてデータ線DLを介して流れる電流IDLを検出することにより、記憶情報を読み出す。
【０００８】
一方、書き込み動作は、図４に示すように行う。すなわち、選択された書き込みワード線WWの電流IWWを、書き込みワード線電流IWSとし、データ線DLに書き込みデータ'1'あるいは'0'に応じた書き込み電流ID1あるいはID0を流すことにより行う。
【０００９】
この時、ＭＴＪ素子の低抵抗状態に対する高抵抗状態の抵抗増加分の比率である磁化抵抗変化MRは、図５に示すようなヒステリシス特性を示す。書き込みワード線電流IWSで生じるハードアクシス磁界により、ＭＴＪ素子の磁化反転が起こりやすくなり、イージーアクシス磁界を生じさせるデータ線電流IDLに対して狭いヒステリシス特性となる。これにより、書き込みワード線WWにより選択したメモリセルのみ磁化反転させて記憶情報を書き込むことができる。
【００１０】
【発明が解決しようとする課題】
図２に示したようなメモリセルを用いたＭＲＡＭの実用化のためには、高Ｓ／Ｎ化が重要である。図３に示したように、メモリセルの読み出し信号は、ＭＴＪ素子の磁気抵抗に応じたデータ線電流IDLであるが、上記文献でも述べられているように、ＭＴＪ素子の抵抗変化率MRは、高々数十％程度である。さらに、図６に示すように、抵抗変化率MRは印加電圧に対する依存性が大きい。例えば、印加電圧が0V近傍での抵抗変化率MR0の40％に対し、抵抗変化率MRが半分の20％になる印加電圧VHは、0.3V程度である。そのため、'0'と'1'での信号電流の差は、印加電圧に対して極大値を持ち、印加電圧を大きくすることにより信号電流を増加させることはできない。
【００１１】
本発明の目的は、以上に述べたような従来の問題を解決した半導体装置を実現することにある。すなわち、信号電流が大きく、高Ｓ／ＮなＭＲＡＭあるいはそのようなＭＲＡＭを含む半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明に係る半導体装置は、複数のメモリセルと、前記複数のメモリセルを選択する複数のワード線と、前記複数のワード線と直交するように配置され、前記複数のメモリセルから信号が読み出される複数のデータ線とを有し、前記複数のメモリセルの各々は、磁気抵抗素子と、バイポーラトランジスタとを含むことを特徴とする。すなわち、本発明に係る半導体装置は、メモリセルを磁気抵抗素子とバイポーラトランジスタとを含んで構成し、上記磁気抵抗素子の磁化の状態により情報を記憶し、磁気抵抗素子を流れる電流をバイポーラトランジスタにより増幅して読み出し電流とするものである。
【００１３】
前記半導体装置において、前記複数のメモリセルの各々を、１個の前記磁気抵抗素子と、１個の前記バイポーラトランジスタとで構成すれば好適である。
【００１４】
また、前記半導体装置において、前記複数のメモリセルの各々を、２個の前記磁気抵抗素子と、２個の前記バイポーラトランジスタとで構成してもよい。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の好適な実施の形態について説明する。
本発明によるメモリセル構成の例を図１に示す。メモリセルは、ｎｐｎバイポーラトランジスタQMCとＭＴＪ素子MTJで構成されており、ＭＴＪ素子MTJ中の磁化状態により情報を記憶する。ＭＴＪ素子MTJの一端はワード線WLに接続され、他端はバイポーラトランジスタQMCのベースに接続されている。また、書き込みデータ線DWがＭＴＪ素子MTJを制御するように配置されている。バイポーラトランジスタQMCのエミッタは接地電圧VSSに接続され、コレクタは読み出しデータ線DRに接続されている。なお、ここでの書き込みと読み出しは、メモリセルとデータ線との間での信号の授受を意味し、メモリ全体での書き込み動作や読み出し動作とは異なる。
【００１６】
このメモリセルは、図２に示した従来のＭＯＳトランジスタを用いたメモリセルと同じく、トランジスタ1個とＭＴＪ素子1個で実現している。また、配線数もワード線とデータ線を合せて3本と同数である。そのため、従来のメモリセルと同じく高集積化に適している。
【００１７】
読み出し動作は、図７に示すように行う。すなわち、ワード線WLを選択してハイレベルにすることにより、ＭＴＪ素子の端子間に電圧を印加すると共に、バイポーラトランジスタQMCを導通させる。この時、バイポーラトランジスタQMCが能動領域で動作するように読み出しデータ線DRの電圧を設定することにより、ＭＴＪ素子MTJの磁気抵抗に応じて流れる電流をIWLをバイポーラトランジスタQMCで電流増幅して、読み出しデータ線DRに読み出す。この読み出しデータ線電流IDRを検出することにより、記憶情報を読み出す。この際、書き込みデータ線DWには電流は流さない。
【００１８】
このように、バイポーラトランジスタを用いて電流増幅作用を持たせたメモリセル構成により、信号電流IDRが大きくなる。信号電流を大きくするために、ＭＴＪ素子の印加電圧を大きくしなくて良いので、ＭＴＪ素子の抵抗変化率MRが図６に示したような電圧依存性を持っていても、抵抗変化率MRが大きい領域で動作させることができる。抵抗変化率MRが、0V近傍での抵抗変化率MR0に対し、半分になる印加電圧VHよりも低い印加電圧で十分な信号電流が得られる。例えば、VHが0.3V程度の場合に、印加電圧を0.2V程度にして動作させることが可能である。これにより、'1'と'0'の信号電流の平均的な大きさ及び'1'と'0'との差を大きくできるため、高Ｓ／Ｎで動作するＭＲＡＭが実現できる。しかも、電流増幅を行うバイポーラトランジスタQMCでワード線による選択機能を実現している。
【００１９】
一方、書き込み動作は、図８に示すように行う。すなわち、選択されたワード線WLの電流IWLを、書き込みワード線電流IWSとし、書き込みデータ線DWに書き込みデータ'1'あるいは'0'に応じた書き込み電流ID1あるいはID0を流すことにより行う。この時、ＭＴＪ素子の低抵抗状態に対する高抵抗状態の抵抗増加分の比率である磁化抵抗変化MRは、図５に示すようなヒステリシス特性を示す。ワード線電流IWSで生じるハードアクシス磁界により、ＭＴＪ素子の磁化反転が起こりやすくなり、イージーアクシス磁界を生じさせる書き込みデータ線電流IDWに対して狭いヒステリシス特性となる。これにより、ワード線WLにより選択したメモリセルのみ磁化反転させて記憶情報を書き込むことができる。この際、ワード線WLの電圧を十分低い電圧に押さえることにより、バイポーラトランジスタQMCが遮断領域に留まり、無駄な電流を防止できる。
【００２０】
次に、図１に示したメモリセルの構造の例を説明する。
図９にレイアウトを示す。点線の長方形MCが１個のメモリセルの領域である。この図で、NWELはｎ型ウェルパターン、FLは活性領域パターン、IIC, IIB, IIEはそれぞれバイポーラトランジスタのコレクタ，ベース，エミッタのイオン打込み用パターンである。また、PLはＭＴＪ素子の下部電極パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターンである。さらに、M1, M2は、第１配線層，第２配線層パターンであり、CNTはコンタクトパターンである。以上のパターンのパターニングには、周知の光リソグラフィを用いることができる。
【００２１】
図１０は、図９に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図であり、図１１は同様にB-B'線に沿った部分のメモリセルの断面図である。これらの図で、参照符号100はｐ型半導体基板を示し、101nはバイポーラトランジスタのコレクタとなるｎ型ウェルであり、パターンNWELにイオン打込みを行うことにより形成される。また、101pはｎ型ウェル101nを分離するｐ型ウェルであり、パターンNWELを反転させたパターンにイオン打込みを行うことにより形成される。
【００２２】
102は素子間分離酸化膜であり、パターンFLで囲まれていない領域に対して例えば、基板をエッチングし酸化膜を埋め込むことにより形成される。103はバイポーラトランジスタのベースとなるｐ型領域で、メモリセルアレー部でパターンIICに囲まれていない領域にイオン打込みを行い、素子間分離酸化膜102のない活性領域に形成される。
【００２３】
104, 105, 106は、それぞれバイポーラトランジスタのエミッタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層、コレクタの引出し部となるｎ型拡散層である。これらは、それぞれ、パターンIIE, IIB, IICに応じて、イオン打込みを行うことにより形成される。
【００２４】
107は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。108はパターンM1に応じて形成される第１配線層であり、ＭＴＪ素子の直下を通過する配線が図１中の書き込みデータ線DWでである。また第１配線層108で、ＭＴＪ素子のない領域を通過する配線が読み出しデータ線DRであり、さらに接地電圧VSSの給電、バイポーラトランジスタとＭＴＪ素子とのつなぎにも用いられる。
【００２５】
109は第１配線層とＭＴＪ素子の下部電極とを接続するメモリコンタクトであり、メモリコンタクトパターンMCNTに応じて形成される。110はＭＴＪ素子の下部電極であり、下部電極パターンPLに従い加工される。この層110には、強磁性体の形成に適した貴金属などの材料を用いることが望ましい。
【００２６】
111, 112, 113は、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層であり、積層後にＭＴＪ素子パターンMJでエッチングされて形成される。
【００２７】
115は、パターンM2に応じて形成される第２配線層であり、ＭＴＪ素子の自由層113に接し、図１中のワード線WLとして用いられる。メモリセルアレー中には設けられないが、周辺回路領域では、第１配線層108と第２配線層115を接続するスルーホールが設けられる。
【００２８】
このように、バイポーラトランジスタのコレクタをデータ線方向で共通にすることにより、分離領域が小さくなり、メモリセルの面積を小さくできる。また、エミッタとベースをワード線方向に配置することで、メモリセルの領域がワード線方向に長くなり、ＭＴＪ素子の形状を、データ線方向に比べワード線方向を長くできる。このような形状にすることにより、強磁性体自由層113の異方性が高まり、データ線電流による磁界をイージーアクシス，ワード線電流による磁界をハードアクシスとして、安定な動作が可能になる。さらに、ＭＴＪ素子パターンMJを長方形の角を落とした６角形とすることにより、安定な磁極の反転が可能にしている。
【００２９】
次に、別なメモリセル構造を説明する。図９から図１１に示したメモリセル構造で用いている通常のバイポーラトランジスタ構造と逆に、エミッタを基板側としたことが特徴である。
【００３０】
図１２はレイアウトを示しており、点線の長方形MCRが１個のメモリセルの領域である。ｎ型ウェルパターンNWELをメモリセルアレー全面としている。図９と同様に、FLは活性領域パターン、PLはＭＴＪ素子の下部電極パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターン、CNTはコンタクトパターン、M1は第１配線層パターン、M2は第２配線層パターンである。IICR, IIBRは、それぞれバイポーラトランジスタのコレクタ、ベースのイオン打込み用パターンである。
【００３１】
図１３は、図１２に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図である。図１３において、参照符号200はｐ型半導体基板を示し、201はパターンNWELによるｎ型ウェルであり、バイポーラトランジスタのエミッタとなる。202は素子間分離酸化膜であり、パターンFLで囲まれていない領域に形成される。203はバイポーラトランジスタのベースとなるｐ型領域であり、メモリセルアレー全面にイオン打込みを行い、素子間分離酸化膜202のない活性領域に形成される。
【００３２】
204, 205は、それぞれ、バイポーラトランジスタのコレクタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層であり、パターンIICR, IIBRに応じてイオン打込みを行うことにより形成される。207は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。
【００３３】
208はパターンM1に応じて形成される第１配線層であり、図１中のデータ線DW, DR、バイポーラトランジスタとＭＴＪ素子とのつなぎに用いられる。209はメモリコンタクトパターンMCNTに応じて形成されるメモリコンタクトである。210は下部電極パターンPLに従い加工されるＭＴＪ素子の下部電極である。
【００３４】
211, 212, 213は、ＭＴＪ素子パターンMJに従い加工され、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層である。215は、パターンM2に応じて形成される第２配線層であり、図１中のワード線WLとして用いられる。
【００３５】
このように、ｎ型ウェルをエミッタとして用いることにより、メモリセルアレー中でｎ型ウェルの分離領域が不要になる。しかも、ウェルをメモリセルアレー全面に設けていることで、実効的な抵抗が小さくなり、接地電圧VSSの供給部が不要になる。その結果、メモリセルの面積を、図９から図１１に示したメモリセル構造よりもさらに小さくできる。
【００３６】
なお、ｎ型ウェルの抵抗が問題になる場合には、適当な間隔、例えばデータ線16本毎などで、接地電圧VSSの供給部を設ければ良い。このような構造では、バイポーラトランジスタの電流増幅率を大きくすることが困難であるが、図１に示したメモリセルでは、ＭＴＪ素子の特性次第で、バイポーラトランジスタの電流増幅率が、例えば10から20程度とそれほど大きくなくても構わないため、このような構造が可能になる。
【００３７】
次に、さらに別なメモリセル構造を説明する。図１中のワード線WLを、ＭＴＪ素子の下部に配置していることが特徴である。
【００３８】
図１４はレイアウトを示しており、点線の長方形MCVが１個のメモリセルの領域である。図９と同様に、NWELはｎ型ウェルパターン、FLは活性領域パターン、IIC, IIB, IIEはそれぞれバイポーラトランジスタのコレクタ、ベース、エミッタのイオン打込み用パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターン、CNTはコンタクトパターン、M1は第１配線層、M2は第２配線層パターンである。PUはＭＴＪ素子の上部電極パターンであり、THは第１配線層と第２配線層を接続するスルーホールパターンである。
【００３９】
図１５は、図１４に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図であり、図１６は同様にB-B'線に沿った部分のメモリセルの断面図である。これらの図で、参照符号300はｐ型半導体基板である。301nはパターンNWELによるｎ型ウェルであり、バイポーラトランジスタのコレクタとなる。
【００４０】
また、301pはｎ型ウェル301nを分離するｐ型ウェルである。302は素子間分離酸化膜であり、パターンFLで囲まれていない領域に形成される。303はバイポーラトランジスタのベースとなるｐ型領域であり、素子間分離酸化膜302のない活性領域に形成される。
【００４１】
304, 305, 306は、それぞれ、バイポーラトランジスタのエミッタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層、コレクタの引出し部となるｎ型拡散層であり、パターンIIE, IIB, IICに応じてイオン打込みを行うことにより形成される。
【００４２】
307は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。308はパターンM1に応じて形成される第１配線層であり、ＭＴＪ素子の下部電極となる図１中のワード線WL、バイポーラトランジスタとＭＴＪ素子とのつなぎなどに用いられる。
【００４３】
309, 310, 311はＭＴＪ素子パターンMJに従い加工され、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層である。312はメモリコンタクトパターンMCNTに応じて形成されるメモリコンタクトであり、第１配線層とＭＴＪ素子の上部電極とを接続する。313は上部電極パターンPUに従い加工されるＭＴＪ素子の上部電極である。
【００４４】
315はパターンM2に応じて形成される第２配線層であり、ＭＴＪ素子の直上を通過する配線が図１中の書き込みデータ線DWである。また第２配線層315で、ＭＴＪ素子のない領域を通過する配線が読み出しデータ線DRである。A-A'断面あるいはB-B'断面には無いが、読み出しデータ線DRの第２配線層315は、パターンTHによるスルーホールと第１配線層308及びコンタクト307によりコレクタ引出し部306に接続される。
【００４５】
ＭＴＪ素子は、一般に、強磁性体固定層が下で強磁性体自由層を上に形成する方が良好な特性を得やすい。そのため、このメモリセル構造のように、図１中のワード線WLをＭＴＪ素子の下部に、書き込みデータ線DWを上方に配置することにより、図９から図１１に示したメモリセル構造に比べ、自由層と書き込みデータ線との距離を小さくできる。その結果、図８に示した書き込み電流ID1あるいはID0が小さくて良く、低消費電力動作が可能になる。
【００４６】
次に、このメモリセル構成を用いたメモリの全体構成を説明する。
図１７は、同期式メモリの構成例の要部ブロック図である。この同期式メモリは、クロックバッファCLKB、コマンドバッファCB、コマンドデコーダCD、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBを有し、さらにメモリアレイMARを含んだセクタSCT1, SCT2, …が設けられている。セクタはバンクに対応しているが、バンクあたり複数個のセクタとしてもよい。セクタはさらに、ロウプリデコーダXPD、カラムプリデコーダYPD、ライトバッファWB、メインアンプMAなどを有する。
【００４７】
各回路ブロックは、以下のような役割を果たす。
クロックバッファCLKBは、外部クロックCLKを内部クロックCLKIとして、コマンドデコーダCDなどに分配する。コマンドデコーダCDは、外部からの制御信号CMDに応じて、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBなどを制御する制御信号を発生する。
【００４８】
アドレスバッファABは、外部クロックCLKに応じた所望のタイミングで、外部からのアドレスADRを取り込み、ロウアドレスBXをロウアドレスプリデコーダXPDへ送る。ロウアドレスプリデコーダXPDは、ロウアドレスBXをプリデコードし、ロウプリデコードアドレスCXを、メモリアレーMARへ出力する。アドレスバッファABはまた、カラムアドレスをカラムアドレスカウンタYCTへ送る。カラムアドレスカウンタYCTはそのアドレスを初期値として、バースト動作を行うカラムアドレスBYを発生し、カラムアドレスプリデコーダYPDによりプリデコードして、カラムプリデコードアドレスCYをメモリアレーMARへ出力する。
【００４９】
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込んで、ライトデータGIをライトバッファWBへ出力する。ライトバッファWBは、ライトデータGIをメイン入出力線MIOへ出力する。一方、メインアンプMAは、メイン入出力線MIOの信号を増幅し、リードデータGOを出力バッファDOBへ出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、リードデータGOを出力する。
【００５０】
このように、本発明によるメモリセル構成を用いて、同期式メモリが実現できる。外部クロックCLKと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明によるＭＲＡＭは、ＳＲＡＭやＤＲＡＭについて開発されている各種の高速メモリ方式が応用できる。
【００５１】
図１８は、図１７に示した構成例について、リード動作のタイミングの例を示している。このタイミングチャートに従い、図１７の同期式メモリの動作を説明する。
外部クロックCLKの立ち上がり毎に、コマンドデコーダCDが制御信号CMDを判断し、リードコマンドRが与えられることにより、アドレスADRからロウアドレス及びカラムアドレスをアドレスバッファABに取り込む。アドレスバッファABは、ロウアドレスBXを出力する。これを受けて、セクタSCT1あるいはSCT2内で、ロウアドレスプリデコーダXPDがロウプリデコードアドレスCXを出力し、メモリアレーMAR内で、図１に示したワード線WLが選択される。
【００５２】
また、アドレスバッファABに取り込んだカラムアドレスを初期値として、カラムアドレスカウンタYCTがクロックサイクル毎に動作し、カラムアドレスプリデコーダYPDがバースト動作に対応したカラムアドレスBYを出力する。これを受けて、セクタSCT1あるいはSCT2内で、カラムアドレスプリデコーダYPDがカラムプリデコードアドレスCXを出力し、メモリアレーMAR内で、図１に示した読み出しデータ線DRの選択を行う。
それにより、メイン入出力線MIOへ信号が読み出され、メインアンプMAがリードデータGOを出力し、さらに出力バッファDOBが外部クロックCLKに応じたタイミングでデータを入出力データDQへ出力する。
【００５３】
ここでは、リードコマンドRでロウアドレスとカラムアドレスを同時に取り込んでいる。これにより、ＤＲＡＭでは一般に必要とされているロウアドレス取り込みからカラムアドレス取り込みまでの遅延時間がなく、選択されたデータ線の情報のみを検出できる。ＤＲＡＭと異なり、ＭＲＡＭは非破壊読み出しが可能であり、ワード線上の全メモリセルのデータを検出する必要はないため、このような動作が可能である。選択されたデータ線の情報のみを検出することにより、消費電力が低減できる。
【００５４】
図１９はメモリアレーの構成例を示している。このような構成を、図１７中のメモリアレーMARとして用いる。ただし、メモリ容量によっては、このような構成を複数個繰り返して設け、図１７中のメモリアレーMARとすることもできる。
【００５５】
図１７に示すように、メモリセルアレーMCA中で、ワード線WL0, WL1, …と、読み出しデータ線DR0, DR1, …及び書き込みデータ線DW0, DW1, …との交点に、図１に示した構成のメモリセルMC1がマトリクス状に配置される。また、ダミーセルアレーDCA中で、ワード線WL0, WL1, …と、ダミー読み出しデータ線DDR及びダミー書き込みデータ線DDWとの交点に、メモリセルMC1と同様な構成のダミーセルDC1が配置される。
【００５６】
ワード線WL0, WL1, …は、ロウ制御回路RSWN, RSWFに接続される。ロウ制御回路RSWNは、ワード線を選択的に駆動するワードドライバWDを含む。ロウ制御回路RSWFは、書き込み動作と読み出し動作の切換えなどを行う。読み出しデータ線DR0, DR1, …及び書き込みデータ線DW0, DW1, …とダミー読み出しデータ線DDR及びダミー書き込みデータ線DDWは、カラム制御回路CSWNに接続される。カラム制御回路CSWNは、読み出し動作時に、所望の読み出しデータ線の読み出し信号とダミーデータ線の参照信号を、センスアンプSAの入力LOt, LObへ送る。また、書き込み動作時に、ライトバッファWBの出力LIを所望の書き込みデータ線へ送る。
【００５７】
カラム制御回路CSWNに対しメモリセルアレーMCAをはさんで反対側にカラム制御回路CSWFが設けられ、書き込みデータ線DW0, DW1, …とダミー書き込みデータ線DDWが接続され、書き込み動作の制御を行う。
【００５８】
前述のように、ＭＲＡＭはワード線及びデータ線で選択されたメモリセルのみアクセスする動作が適しているので、センスアンプSA及びライトバッファWBをメモリセルアレーMCAに対し1個ずつとしており、メモリアレーに占めるこれらの面積が小さい。
【００５９】
ここでは、メモリセルMC1の信号電流を検出する際の参照信号発生のために、ダミーセルDC1を設けている。本発明によるメモリセルMC1は、バイポーラトランジスタの電流増幅により信号電流が大きいが、'1'と'0'とで高々数十％程度の違いであるので、メモリセルMC1と同様な構成のダミーセルDC1を用いて参照信号を発生させ、これを用いることにより、プロセスのばらつきや電圧及び温度などの動作条件の変化による素子特性の変化を補償し、高Ｓ／Ｎな読み出し動作が可能になり、高速、高集積、高信頼なＭＲＡＭが実現できる。なお、ここでは、ダミーセルアレーDCAを、メモリセルアレーMCAとロウ制御回路RSWFとの間に配置しているが、これに限定される訳ではなく、例えばメモリセルアレーを二つに分けて間にダミーセルアレーを配置することも可能である。そのように配置することにより、メモリセルとダミーセルとの最大の距離が小さくなり、チップ上の位置による素子特性変化の影響が小さくなる。
【００６０】
図２０は、ワードドライバWDの構成例を示している。
ワードドライバWDは、ｎｐｎバイポーラトランジスタQWDと、ＰＭＯＳトランジスタMPWと、ＮＭＯＳトランジスタMNW0, MNW1で構成されており、ロウデコード信号DXに応じてワード線WLを駆動する。ここで、制御信号RWCは読み出しと書き込みを切換える信号であり、読み出し動作では電源電圧VDDとし、書き込み動作では電源電圧VDDと接地電圧VSSとの中間の中間電圧とする。これにより、図７及び図８に示したようなワード線WLの制御が可能である。なお、電源電圧VDDは、外部電源電圧が適当な値であればそのまま用いても良いし、不適当な場合には内部で発生しても良い。
【００６１】
図１に示したメモリセルでは、読み出し時には所望の電圧をＭＴＪ素子MTJに印加するため、また書き込み時にはバイポーラトランジスタQMCを導通させずにワード線WLに電流IWSを流すため、ワード線の電圧制御が重要である。このワードドライバWDでは、ｎｐｎバイポーラトランジスタQWDのエミッタフォロワにより、小さな出力インピーダンスでワード線WLを駆動できるので、有効である。また、制御信号RWCの電圧を直接ワード線WLの駆動に用いないため、書き込み時の中間電圧を発生する電源系の負担が小さくなる。
ここで、ｎｐｎバイポーラトランジスタQWDは、メモリセル中のバイポーラトランジスタと同時に形成できるので、製造工程が増加しない。
【００６２】
図２１は、センスアンプSAの構成例を示している。
ＰＭＯＳトランジスタMPLt, MPLbは、入力端子LOt, LObに流れる信号電流に対し負荷となる。ＮＭＯＳトランジスタMNSA0, MNSA1, MNSA2とＰＭＯＳトランジスタMPSA1, MPSA2で、カレントミラー型差動アンプを構成している。また、ＮＭＯＳトランジスタMNSA3, MNSA4, MNSA5とＰＭＯＳトランジスタMPSA4, MPSA5も、カレントミラー型差動アンプを構成している。これら二つの差動アンプが、エネーブル信号SAEtにより活性化されると、入力端子LOt, LObの電圧を増幅して、出力端子MOb, MOtに出力する。
【００６３】
このセンスアンプは、ＳＲＡＭで一般に用いられているセンスアンプと同様な構成であり、高速に信号電流を検出できる。図１に示したメモリセルでは、読み出しデータ線DRがＭＴＪ素子MTJを流れる電流の経路に含まれておらず、読み出しデータ線DRの電圧がＭＴＪ素子MTJを流れる電流に影響を与えないため、このようなセンスアンプを用いても問題無く、特殊で複雑なセンスアンプを用いなくて済む。
【００６４】
図２２は、センスアンプの別な構成例を示している。図２１に示したセンスアンプに加え、ｎｐｎバイポーラトランジスタQSAt, QSAbが設けられている。入力端子LOt, LObに流れる信号電流は、ベースにバイアス電圧VBIASが供給されたバイポーラトランジスタQSAt, QSAbのエミッタに入力され、負荷となるＰＭＯＳトランジスタMPLt, MPLbに送られる。その電圧を、ＮＭＯＳトランジスタMNSA0, MNSA1, MNSA2とＰＭＯＳトランジスタMPSA1, MPSA2からなるカレントミラー型差動アンプ及びＮＭＯＳトランジスタMNSA3, MNSA4, MNSA5とＰＭＯＳトランジスタMPSA4, MPSA5からなるカレントミラー型差動アンプにより増幅し、出力端子MOb, MOtに出力する。
【００６５】
このセンスアンプは、入力信号がバイポーラトランジスタのエミッタに入力されるため、入力端子LOt, LObの電圧振幅が小さく、高速動作が可能である。この回路も、図２０に示したワードドライバWDと同様に、メモリセルの形成にｎｐｎバイポーラトランジスタのプロセスが含まれることを、有効利用できる。
【００６６】
図２３は、メモリアレーの別の構成例を示している。メモリセルを、メモリセル2個を相補に用いるいわゆるツインセル構成としていることが特徴である。図１９と同様に、このような構成あるいは複数個繰り返した構成を、図１７中のメモリアレーMARとして用いる。
【００６７】
メモリセルアレーMCA2中で、ワード線WL0, WL1, …と、読み出しデータ線対DR0tとDR0b, DR1tとDR1b, …及び書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …との交点に、メモリセルMC2がマトリクス状に配置される。ここで、メモリセルMC2は、図１に示したメモリセルを2個組み合わせ、2個のＭＴＪ素子と2個のｎｐｎバイポーラトランジスタで構成されている。2個のＭＴＪ素子は、一方が低抵抗状態で他方が高抵抗状態と、互いに異なる状態に制御する。
【００６８】
図１９と同様に、ワード線WL0, WL1, …は、ワードドライバWDを含むロウ制御回路RSWN及びメモリセルアレーMCA2をはさんで反対側に配置されたロウ制御回路RSWFに接続される。ロウ制御回路RSWNは、ワード線を選択的に駆動する。ロウ制御回路RSWFは、書き込み動作と読み出し動作の切換えなどを行う。読み出しデータ線対DR0tとDR0b, DR1tとDR1b, …及び書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …は、カラム制御回路CSWTNに接続される。カラム制御回路CSWTNは、読み出し動作時に、所望の読み出しデータ線対の差動読み出し信号を、センスアンプSAの入力LOt, LObへ送る。また、書き込み動作時に、ライトバッファWBTの相補な出力LIt, LIbを所望の書き込みデータ線対へ送る。カラム制御回路CSWTNに対しメモリセルアレーMCA2をはさんで反対側にカラム制御回路CSWTFが設けられ、書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …が接続され、書き込み動作の制御を行う。
【００６９】
このように、ツインセル構成にすることにより、読み出しデータ線対に、差動の読み出し信号電流が流れる。本発明によるメモリセルMC2は、バイポーラトランジスタの電流増幅により信号電流が大きい上、このような構成にすることにより、さらに高Ｓ／Ｎな読み出し動作が可能になる。また、書き込み時に、書き込みデータ線対に互いに逆方向の電流を流せば良いので、カラム制御回路CSWTFは選択された書き込みデータ線対を互いに接続すれば良い。したがって、簡単な構成にできる。
【００７０】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、図１７に示したような単体のＭＲＡＭだけではなく、ＭＲＡＭを混載したシステムＬＳＩにも適用可能である。本発明は、高Ｓ／Ｎで読み出し動作が可能なため動作マージンを大きくでき、一般に設計期間が短いシステムＬＳＩに好適である。また、ｎｐｎバイポーラトランジスタではなくｐｎｐバイポーラトランジスタを用いて、メモリセルを構成することもできる。その場合、電圧関係を反対にし、直接周辺回路のトランジスタの導電型も適宜入換えれば良い。ｎｐｎバイポーラトランジスタの方が一般に優れた特性であるが、基板の導電型や、直接周辺回路のウェル構成によっては、ｐｎｐバイポーラトランジスタを用いることにより、メモリアレーを小さくできる場合もある。
【００７１】
【発明の効果】
磁気抵抗の変化を利用して情報を記憶するメモリセルを用いたＭＲＡＭにおいて、磁気抵抗素子を流れる電流をバイポーラトランジスタにより電流増幅して読み出すことにより、高Ｓ／Ｎな読み出し動作が可能になる。それにより、高速、高集積、高信頼なＭＲＡＭ及びＭＲＡＭを有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明によるメモリセル構成を示す図。
【図２】従来のメモリセル構成を示す図。
【図３】従来のメモリセルの読み出し動作を示す図。
【図４】従来のメモリセルの書き込み動作を示す図。
【図５】ＭＴＪ素子の書き込み時ヒステリシス特性を示す図。
【図６】ＭＴＪ素子のＭＲ比の電圧依存性を示す図。
【図７】図１のメモリセルの読み出し動作を示す図。
【図８】図１のメモリセルの書き込み動作を示す図。
【図９】図１のメモリセルのレイアウトを示す図。
【図１０】図９に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１１】図９に示したメモリセルのレイアウトのB-B'線に沿った部分の断面構造図。
【図１２】図１のメモリセルの別なレイアウトを示す図。
【図１３】図１２に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１４】図１のメモリセルのさらに別なレイアウトを示す図。
【図１５】図１４に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１６】図１４に示したメモリセルのレイアウトのB-B'線に沿った部分の断面構造図。
【図１７】同期式メモリの構成例を示す要部ブロック図。
【図１８】同期式メモリのリード動作の一例を示すタイミング図。
【図１９】メモリアレー部の構成例を示すブロック図。
【図２０】ワードドライバの構成例を示す回路図。
【図２１】センスアンプの構成例を示す回路図。
【図２２】センスアンプの別な構成例を示す回路図。
【図２３】メモリアレー部の別な構成例を示すブロック図。
【符号の説明】
AB…アドレスバッファ、ADR…アドレス、CB…コマンドバッファ、CD…コマンドデコーダ、CLK…外部クロック、CLKB…クロックバッファ、CSWF, CSWN, CSWTF, CSWTN…カラム制御回路、DC1…ダミーセル、DCA…ダミーセルアレー、DDR…ダミー読み出しデータ線、DDW…ダミー書き込みデータ線、DIB…入力バッファ、DL…データ線、DOB…出力バッファ、DQ…入出力データ、DR, DR0, DR1…読み出しデータ線、DR0tとDR0b, DR1tとDR1b…読み出しデータ線対、DW, DW0, DW1…書き込みデータ線、DW0tとDW0b, DW1tとDW1b…読み出しデータ線対、MAR…メモリアレー、MC1, MC2…メモリセル、MCA, MCA2…メモリセルアレー、MMC, MNSA0, MNSA1, MNSA2, MNSA3, MNSA4, MNSA5, MNW0, MNW1…ＮＭＯＳトランジスタ、MPLt, MPLb, MPSA1, MPSA2, MPSA4, MPSA5, MPW…ＰＭＯＳトランジスタ、MTJ…ＭＴＪ素子、QMC, QSAt, QSAb…ｎｐｎバイポーラトランジスタ、RSWF, RSWN…ロウ制御回路、SA…センスアンプ、SCT1, SCT2…セクタ、VDD…電源電圧、VSS…接地電圧、WB, WBT…ライトバッファ、WD…ワードドライバ、WL, WL0, WL1…ワード線、WR…読み出しワード線、WW…書き込みワード線、XPD…ロウプリデコーダ、YCT…カラムカウンタ、YPD…カラムプリデコーダ。
【発明の属する技術分野】
本発明は半導体装置に係り、特に、磁気抵抗の変化を利用して情報を記憶するメモリセルを用いた高速、高集積、高信頼なメモリを含む半導体装置に関する。
【０００２】
【従来の技術】
不揮発性メモリでありながら、読み書き回数に制限がないメモリとして、マグネトレジスティブ・ランダム・アクセス・メモリ（ＭＲＡＭ）の開発がなされている。
【０００３】
ＭＲＡＭは、メモリセル中の強磁性体の磁化の向きで素子の抵抗が異なる磁気抵抗効果を利用して情報を記憶する。近年、マグネト・レジスタンス（ＭＲ）と呼ばれる磁気抵抗変化率が従来の素子よりも大きなマグネティック・トンネル・ジャンクション（ＭＴＪ）素子の開発と、そのＭＲＡＭへの応用が進められ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）並みの高速読み書き動作が可能で、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）並みの高集積度が実現できる可能性が示された。
【０００４】
例えば、アイ・イー・イー・イー、インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第128頁から第129頁（2000年）（IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 128-129, 2000.）や、同ダイジェスト・オブ・テクニカル・ペーパーズの第130頁から第131頁（IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 130-131, 2000.）で述べられている。
【０００５】
図２は、それらで用いられているメモリセルの基本構成を示している。１個のＭＴＪ素子MTJと１個のトランジスタMMCからなり、書き込みワード線WW及び読み出しワード線WRと、データ線DLに接続される。
【０００６】
ＭＴＪ素子MTJは、通常の動作において磁化の向きが固定された強磁性体の固定層と、書き込み動作により磁化の向きが反転可能な強磁性体の自由層との間に、トンネル絶縁膜が挟まれた構造である。このＭＴＪ素子の２端子間の抵抗は、二つの強磁性体層における磁化の向きによって変化し、同じ向きの時は低抵抗状態、互いに逆向きの時は高抵抗状態となる。
【０００７】
読み出し動作は、図３に示すように行う。すなわち、読み出しワード線WRを選択することにより、トランジスタMMCを導通させ、ＭＴＪ素子MTJの端子間に電圧を印加し、ＭＴＪ素子MTJの磁気抵抗に応じてデータ線DLを介して流れる電流IDLを検出することにより、記憶情報を読み出す。
【０００８】
一方、書き込み動作は、図４に示すように行う。すなわち、選択された書き込みワード線WWの電流IWWを、書き込みワード線電流IWSとし、データ線DLに書き込みデータ'1'あるいは'0'に応じた書き込み電流ID1あるいはID0を流すことにより行う。
【０００９】
この時、ＭＴＪ素子の低抵抗状態に対する高抵抗状態の抵抗増加分の比率である磁化抵抗変化MRは、図５に示すようなヒステリシス特性を示す。書き込みワード線電流IWSで生じるハードアクシス磁界により、ＭＴＪ素子の磁化反転が起こりやすくなり、イージーアクシス磁界を生じさせるデータ線電流IDLに対して狭いヒステリシス特性となる。これにより、書き込みワード線WWにより選択したメモリセルのみ磁化反転させて記憶情報を書き込むことができる。
【００１０】
【発明が解決しようとする課題】
図２に示したようなメモリセルを用いたＭＲＡＭの実用化のためには、高Ｓ／Ｎ化が重要である。図３に示したように、メモリセルの読み出し信号は、ＭＴＪ素子の磁気抵抗に応じたデータ線電流IDLであるが、上記文献でも述べられているように、ＭＴＪ素子の抵抗変化率MRは、高々数十％程度である。さらに、図６に示すように、抵抗変化率MRは印加電圧に対する依存性が大きい。例えば、印加電圧が0V近傍での抵抗変化率MR0の40％に対し、抵抗変化率MRが半分の20％になる印加電圧VHは、0.3V程度である。そのため、'0'と'1'での信号電流の差は、印加電圧に対して極大値を持ち、印加電圧を大きくすることにより信号電流を増加させることはできない。
【００１１】
本発明の目的は、以上に述べたような従来の問題を解決した半導体装置を実現することにある。すなわち、信号電流が大きく、高Ｓ／ＮなＭＲＡＭあるいはそのようなＭＲＡＭを含む半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明に係る半導体装置は、複数のメモリセルと、前記複数のメモリセルを選択する複数のワード線と、前記複数のワード線と直交するように配置され、前記複数のメモリセルから信号が読み出される複数のデータ線とを有し、前記複数のメモリセルの各々は、磁気抵抗素子と、バイポーラトランジスタとを含むことを特徴とする。すなわち、本発明に係る半導体装置は、メモリセルを磁気抵抗素子とバイポーラトランジスタとを含んで構成し、上記磁気抵抗素子の磁化の状態により情報を記憶し、磁気抵抗素子を流れる電流をバイポーラトランジスタにより増幅して読み出し電流とするものである。
【００１３】
前記半導体装置において、前記複数のメモリセルの各々を、１個の前記磁気抵抗素子と、１個の前記バイポーラトランジスタとで構成すれば好適である。
【００１４】
また、前記半導体装置において、前記複数のメモリセルの各々を、２個の前記磁気抵抗素子と、２個の前記バイポーラトランジスタとで構成してもよい。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の好適な実施の形態について説明する。
本発明によるメモリセル構成の例を図１に示す。メモリセルは、ｎｐｎバイポーラトランジスタQMCとＭＴＪ素子MTJで構成されており、ＭＴＪ素子MTJ中の磁化状態により情報を記憶する。ＭＴＪ素子MTJの一端はワード線WLに接続され、他端はバイポーラトランジスタQMCのベースに接続されている。また、書き込みデータ線DWがＭＴＪ素子MTJを制御するように配置されている。バイポーラトランジスタQMCのエミッタは接地電圧VSSに接続され、コレクタは読み出しデータ線DRに接続されている。なお、ここでの書き込みと読み出しは、メモリセルとデータ線との間での信号の授受を意味し、メモリ全体での書き込み動作や読み出し動作とは異なる。
【００１６】
このメモリセルは、図２に示した従来のＭＯＳトランジスタを用いたメモリセルと同じく、トランジスタ1個とＭＴＪ素子1個で実現している。また、配線数もワード線とデータ線を合せて3本と同数である。そのため、従来のメモリセルと同じく高集積化に適している。
【００１７】
読み出し動作は、図７に示すように行う。すなわち、ワード線WLを選択してハイレベルにすることにより、ＭＴＪ素子の端子間に電圧を印加すると共に、バイポーラトランジスタQMCを導通させる。この時、バイポーラトランジスタQMCが能動領域で動作するように読み出しデータ線DRの電圧を設定することにより、ＭＴＪ素子MTJの磁気抵抗に応じて流れる電流をIWLをバイポーラトランジスタQMCで電流増幅して、読み出しデータ線DRに読み出す。この読み出しデータ線電流IDRを検出することにより、記憶情報を読み出す。この際、書き込みデータ線DWには電流は流さない。
【００１８】
このように、バイポーラトランジスタを用いて電流増幅作用を持たせたメモリセル構成により、信号電流IDRが大きくなる。信号電流を大きくするために、ＭＴＪ素子の印加電圧を大きくしなくて良いので、ＭＴＪ素子の抵抗変化率MRが図６に示したような電圧依存性を持っていても、抵抗変化率MRが大きい領域で動作させることができる。抵抗変化率MRが、0V近傍での抵抗変化率MR0に対し、半分になる印加電圧VHよりも低い印加電圧で十分な信号電流が得られる。例えば、VHが0.3V程度の場合に、印加電圧を0.2V程度にして動作させることが可能である。これにより、'1'と'0'の信号電流の平均的な大きさ及び'1'と'0'との差を大きくできるため、高Ｓ／Ｎで動作するＭＲＡＭが実現できる。しかも、電流増幅を行うバイポーラトランジスタQMCでワード線による選択機能を実現している。
【００１９】
一方、書き込み動作は、図８に示すように行う。すなわち、選択されたワード線WLの電流IWLを、書き込みワード線電流IWSとし、書き込みデータ線DWに書き込みデータ'1'あるいは'0'に応じた書き込み電流ID1あるいはID0を流すことにより行う。この時、ＭＴＪ素子の低抵抗状態に対する高抵抗状態の抵抗増加分の比率である磁化抵抗変化MRは、図５に示すようなヒステリシス特性を示す。ワード線電流IWSで生じるハードアクシス磁界により、ＭＴＪ素子の磁化反転が起こりやすくなり、イージーアクシス磁界を生じさせる書き込みデータ線電流IDWに対して狭いヒステリシス特性となる。これにより、ワード線WLにより選択したメモリセルのみ磁化反転させて記憶情報を書き込むことができる。この際、ワード線WLの電圧を十分低い電圧に押さえることにより、バイポーラトランジスタQMCが遮断領域に留まり、無駄な電流を防止できる。
【００２０】
次に、図１に示したメモリセルの構造の例を説明する。
図９にレイアウトを示す。点線の長方形MCが１個のメモリセルの領域である。この図で、NWELはｎ型ウェルパターン、FLは活性領域パターン、IIC, IIB, IIEはそれぞれバイポーラトランジスタのコレクタ，ベース，エミッタのイオン打込み用パターンである。また、PLはＭＴＪ素子の下部電極パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターンである。さらに、M1, M2は、第１配線層，第２配線層パターンであり、CNTはコンタクトパターンである。以上のパターンのパターニングには、周知の光リソグラフィを用いることができる。
【００２１】
図１０は、図９に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図であり、図１１は同様にB-B'線に沿った部分のメモリセルの断面図である。これらの図で、参照符号100はｐ型半導体基板を示し、101nはバイポーラトランジスタのコレクタとなるｎ型ウェルであり、パターンNWELにイオン打込みを行うことにより形成される。また、101pはｎ型ウェル101nを分離するｐ型ウェルであり、パターンNWELを反転させたパターンにイオン打込みを行うことにより形成される。
【００２２】
102は素子間分離酸化膜であり、パターンFLで囲まれていない領域に対して例えば、基板をエッチングし酸化膜を埋め込むことにより形成される。103はバイポーラトランジスタのベースとなるｐ型領域で、メモリセルアレー部でパターンIICに囲まれていない領域にイオン打込みを行い、素子間分離酸化膜102のない活性領域に形成される。
【００２３】
104, 105, 106は、それぞれバイポーラトランジスタのエミッタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層、コレクタの引出し部となるｎ型拡散層である。これらは、それぞれ、パターンIIE, IIB, IICに応じて、イオン打込みを行うことにより形成される。
【００２４】
107は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。108はパターンM1に応じて形成される第１配線層であり、ＭＴＪ素子の直下を通過する配線が図１中の書き込みデータ線DWでである。また第１配線層108で、ＭＴＪ素子のない領域を通過する配線が読み出しデータ線DRであり、さらに接地電圧VSSの給電、バイポーラトランジスタとＭＴＪ素子とのつなぎにも用いられる。
【００２５】
109は第１配線層とＭＴＪ素子の下部電極とを接続するメモリコンタクトであり、メモリコンタクトパターンMCNTに応じて形成される。110はＭＴＪ素子の下部電極であり、下部電極パターンPLに従い加工される。この層110には、強磁性体の形成に適した貴金属などの材料を用いることが望ましい。
【００２６】
111, 112, 113は、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層であり、積層後にＭＴＪ素子パターンMJでエッチングされて形成される。
【００２７】
115は、パターンM2に応じて形成される第２配線層であり、ＭＴＪ素子の自由層113に接し、図１中のワード線WLとして用いられる。メモリセルアレー中には設けられないが、周辺回路領域では、第１配線層108と第２配線層115を接続するスルーホールが設けられる。
【００２８】
このように、バイポーラトランジスタのコレクタをデータ線方向で共通にすることにより、分離領域が小さくなり、メモリセルの面積を小さくできる。また、エミッタとベースをワード線方向に配置することで、メモリセルの領域がワード線方向に長くなり、ＭＴＪ素子の形状を、データ線方向に比べワード線方向を長くできる。このような形状にすることにより、強磁性体自由層113の異方性が高まり、データ線電流による磁界をイージーアクシス，ワード線電流による磁界をハードアクシスとして、安定な動作が可能になる。さらに、ＭＴＪ素子パターンMJを長方形の角を落とした６角形とすることにより、安定な磁極の反転が可能にしている。
【００２９】
次に、別なメモリセル構造を説明する。図９から図１１に示したメモリセル構造で用いている通常のバイポーラトランジスタ構造と逆に、エミッタを基板側としたことが特徴である。
【００３０】
図１２はレイアウトを示しており、点線の長方形MCRが１個のメモリセルの領域である。ｎ型ウェルパターンNWELをメモリセルアレー全面としている。図９と同様に、FLは活性領域パターン、PLはＭＴＪ素子の下部電極パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターン、CNTはコンタクトパターン、M1は第１配線層パターン、M2は第２配線層パターンである。IICR, IIBRは、それぞれバイポーラトランジスタのコレクタ、ベースのイオン打込み用パターンである。
【００３１】
図１３は、図１２に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図である。図１３において、参照符号200はｐ型半導体基板を示し、201はパターンNWELによるｎ型ウェルであり、バイポーラトランジスタのエミッタとなる。202は素子間分離酸化膜であり、パターンFLで囲まれていない領域に形成される。203はバイポーラトランジスタのベースとなるｐ型領域であり、メモリセルアレー全面にイオン打込みを行い、素子間分離酸化膜202のない活性領域に形成される。
【００３２】
204, 205は、それぞれ、バイポーラトランジスタのコレクタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層であり、パターンIICR, IIBRに応じてイオン打込みを行うことにより形成される。207は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。
【００３３】
208はパターンM1に応じて形成される第１配線層であり、図１中のデータ線DW, DR、バイポーラトランジスタとＭＴＪ素子とのつなぎに用いられる。209はメモリコンタクトパターンMCNTに応じて形成されるメモリコンタクトである。210は下部電極パターンPLに従い加工されるＭＴＪ素子の下部電極である。
【００３４】
211, 212, 213は、ＭＴＪ素子パターンMJに従い加工され、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層である。215は、パターンM2に応じて形成される第２配線層であり、図１中のワード線WLとして用いられる。
【００３５】
このように、ｎ型ウェルをエミッタとして用いることにより、メモリセルアレー中でｎ型ウェルの分離領域が不要になる。しかも、ウェルをメモリセルアレー全面に設けていることで、実効的な抵抗が小さくなり、接地電圧VSSの供給部が不要になる。その結果、メモリセルの面積を、図９から図１１に示したメモリセル構造よりもさらに小さくできる。
【００３６】
なお、ｎ型ウェルの抵抗が問題になる場合には、適当な間隔、例えばデータ線16本毎などで、接地電圧VSSの供給部を設ければ良い。このような構造では、バイポーラトランジスタの電流増幅率を大きくすることが困難であるが、図１に示したメモリセルでは、ＭＴＪ素子の特性次第で、バイポーラトランジスタの電流増幅率が、例えば10から20程度とそれほど大きくなくても構わないため、このような構造が可能になる。
【００３７】
次に、さらに別なメモリセル構造を説明する。図１中のワード線WLを、ＭＴＪ素子の下部に配置していることが特徴である。
【００３８】
図１４はレイアウトを示しており、点線の長方形MCVが１個のメモリセルの領域である。図９と同様に、NWELはｎ型ウェルパターン、FLは活性領域パターン、IIC, IIB, IIEはそれぞれバイポーラトランジスタのコレクタ、ベース、エミッタのイオン打込み用パターン、MJはＭＴＪ素子パターン、MCNTはメモリコンタクトパターン、CNTはコンタクトパターン、M1は第１配線層、M2は第２配線層パターンである。PUはＭＴＪ素子の上部電極パターンであり、THは第１配線層と第２配線層を接続するスルーホールパターンである。
【００３９】
図１５は、図１４に示したレイアウトパターン中のA-A'線に沿った部分のメモリセルの断面図であり、図１６は同様にB-B'線に沿った部分のメモリセルの断面図である。これらの図で、参照符号300はｐ型半導体基板である。301nはパターンNWELによるｎ型ウェルであり、バイポーラトランジスタのコレクタとなる。
【００４０】
また、301pはｎ型ウェル301nを分離するｐ型ウェルである。302は素子間分離酸化膜であり、パターンFLで囲まれていない領域に形成される。303はバイポーラトランジスタのベースとなるｐ型領域であり、素子間分離酸化膜302のない活性領域に形成される。
【００４１】
304, 305, 306は、それぞれ、バイポーラトランジスタのエミッタとなるｎ型拡散層、ベースの引出し部となるｐ型拡散層、コレクタの引出し部となるｎ型拡散層であり、パターンIIE, IIB, IICに応じてイオン打込みを行うことにより形成される。
【００４２】
307は拡散層と第１配線層とのコンタクトのプラグであり、コンタクトパターンCNT及びMCNTに応じて形成される。308はパターンM1に応じて形成される第１配線層であり、ＭＴＪ素子の下部電極となる図１中のワード線WL、バイポーラトランジスタとＭＴＪ素子とのつなぎなどに用いられる。
【００４３】
309, 310, 311はＭＴＪ素子パターンMJに従い加工され、それぞれＭＴＪ素子を構成する強磁性体固定層、トンネル絶縁膜、強磁性体自由層である。312はメモリコンタクトパターンMCNTに応じて形成されるメモリコンタクトであり、第１配線層とＭＴＪ素子の上部電極とを接続する。313は上部電極パターンPUに従い加工されるＭＴＪ素子の上部電極である。
【００４４】
315はパターンM2に応じて形成される第２配線層であり、ＭＴＪ素子の直上を通過する配線が図１中の書き込みデータ線DWである。また第２配線層315で、ＭＴＪ素子のない領域を通過する配線が読み出しデータ線DRである。A-A'断面あるいはB-B'断面には無いが、読み出しデータ線DRの第２配線層315は、パターンTHによるスルーホールと第１配線層308及びコンタクト307によりコレクタ引出し部306に接続される。
【００４５】
ＭＴＪ素子は、一般に、強磁性体固定層が下で強磁性体自由層を上に形成する方が良好な特性を得やすい。そのため、このメモリセル構造のように、図１中のワード線WLをＭＴＪ素子の下部に、書き込みデータ線DWを上方に配置することにより、図９から図１１に示したメモリセル構造に比べ、自由層と書き込みデータ線との距離を小さくできる。その結果、図８に示した書き込み電流ID1あるいはID0が小さくて良く、低消費電力動作が可能になる。
【００４６】
次に、このメモリセル構成を用いたメモリの全体構成を説明する。
図１７は、同期式メモリの構成例の要部ブロック図である。この同期式メモリは、クロックバッファCLKB、コマンドバッファCB、コマンドデコーダCD、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBを有し、さらにメモリアレイMARを含んだセクタSCT1, SCT2, …が設けられている。セクタはバンクに対応しているが、バンクあたり複数個のセクタとしてもよい。セクタはさらに、ロウプリデコーダXPD、カラムプリデコーダYPD、ライトバッファWB、メインアンプMAなどを有する。
【００４７】
各回路ブロックは、以下のような役割を果たす。
クロックバッファCLKBは、外部クロックCLKを内部クロックCLKIとして、コマンドデコーダCDなどに分配する。コマンドデコーダCDは、外部からの制御信号CMDに応じて、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBなどを制御する制御信号を発生する。
【００４８】
アドレスバッファABは、外部クロックCLKに応じた所望のタイミングで、外部からのアドレスADRを取り込み、ロウアドレスBXをロウアドレスプリデコーダXPDへ送る。ロウアドレスプリデコーダXPDは、ロウアドレスBXをプリデコードし、ロウプリデコードアドレスCXを、メモリアレーMARへ出力する。アドレスバッファABはまた、カラムアドレスをカラムアドレスカウンタYCTへ送る。カラムアドレスカウンタYCTはそのアドレスを初期値として、バースト動作を行うカラムアドレスBYを発生し、カラムアドレスプリデコーダYPDによりプリデコードして、カラムプリデコードアドレスCYをメモリアレーMARへ出力する。
【００４９】
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込んで、ライトデータGIをライトバッファWBへ出力する。ライトバッファWBは、ライトデータGIをメイン入出力線MIOへ出力する。一方、メインアンプMAは、メイン入出力線MIOの信号を増幅し、リードデータGOを出力バッファDOBへ出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、リードデータGOを出力する。
【００５０】
このように、本発明によるメモリセル構成を用いて、同期式メモリが実現できる。外部クロックCLKと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明によるＭＲＡＭは、ＳＲＡＭやＤＲＡＭについて開発されている各種の高速メモリ方式が応用できる。
【００５１】
図１８は、図１７に示した構成例について、リード動作のタイミングの例を示している。このタイミングチャートに従い、図１７の同期式メモリの動作を説明する。
外部クロックCLKの立ち上がり毎に、コマンドデコーダCDが制御信号CMDを判断し、リードコマンドRが与えられることにより、アドレスADRからロウアドレス及びカラムアドレスをアドレスバッファABに取り込む。アドレスバッファABは、ロウアドレスBXを出力する。これを受けて、セクタSCT1あるいはSCT2内で、ロウアドレスプリデコーダXPDがロウプリデコードアドレスCXを出力し、メモリアレーMAR内で、図１に示したワード線WLが選択される。
【００５２】
また、アドレスバッファABに取り込んだカラムアドレスを初期値として、カラムアドレスカウンタYCTがクロックサイクル毎に動作し、カラムアドレスプリデコーダYPDがバースト動作に対応したカラムアドレスBYを出力する。これを受けて、セクタSCT1あるいはSCT2内で、カラムアドレスプリデコーダYPDがカラムプリデコードアドレスCXを出力し、メモリアレーMAR内で、図１に示した読み出しデータ線DRの選択を行う。
それにより、メイン入出力線MIOへ信号が読み出され、メインアンプMAがリードデータGOを出力し、さらに出力バッファDOBが外部クロックCLKに応じたタイミングでデータを入出力データDQへ出力する。
【００５３】
ここでは、リードコマンドRでロウアドレスとカラムアドレスを同時に取り込んでいる。これにより、ＤＲＡＭでは一般に必要とされているロウアドレス取り込みからカラムアドレス取り込みまでの遅延時間がなく、選択されたデータ線の情報のみを検出できる。ＤＲＡＭと異なり、ＭＲＡＭは非破壊読み出しが可能であり、ワード線上の全メモリセルのデータを検出する必要はないため、このような動作が可能である。選択されたデータ線の情報のみを検出することにより、消費電力が低減できる。
【００５４】
図１９はメモリアレーの構成例を示している。このような構成を、図１７中のメモリアレーMARとして用いる。ただし、メモリ容量によっては、このような構成を複数個繰り返して設け、図１７中のメモリアレーMARとすることもできる。
【００５５】
図１７に示すように、メモリセルアレーMCA中で、ワード線WL0, WL1, …と、読み出しデータ線DR0, DR1, …及び書き込みデータ線DW0, DW1, …との交点に、図１に示した構成のメモリセルMC1がマトリクス状に配置される。また、ダミーセルアレーDCA中で、ワード線WL0, WL1, …と、ダミー読み出しデータ線DDR及びダミー書き込みデータ線DDWとの交点に、メモリセルMC1と同様な構成のダミーセルDC1が配置される。
【００５６】
ワード線WL0, WL1, …は、ロウ制御回路RSWN, RSWFに接続される。ロウ制御回路RSWNは、ワード線を選択的に駆動するワードドライバWDを含む。ロウ制御回路RSWFは、書き込み動作と読み出し動作の切換えなどを行う。読み出しデータ線DR0, DR1, …及び書き込みデータ線DW0, DW1, …とダミー読み出しデータ線DDR及びダミー書き込みデータ線DDWは、カラム制御回路CSWNに接続される。カラム制御回路CSWNは、読み出し動作時に、所望の読み出しデータ線の読み出し信号とダミーデータ線の参照信号を、センスアンプSAの入力LOt, LObへ送る。また、書き込み動作時に、ライトバッファWBの出力LIを所望の書き込みデータ線へ送る。
【００５７】
カラム制御回路CSWNに対しメモリセルアレーMCAをはさんで反対側にカラム制御回路CSWFが設けられ、書き込みデータ線DW0, DW1, …とダミー書き込みデータ線DDWが接続され、書き込み動作の制御を行う。
【００５８】
前述のように、ＭＲＡＭはワード線及びデータ線で選択されたメモリセルのみアクセスする動作が適しているので、センスアンプSA及びライトバッファWBをメモリセルアレーMCAに対し1個ずつとしており、メモリアレーに占めるこれらの面積が小さい。
【００５９】
ここでは、メモリセルMC1の信号電流を検出する際の参照信号発生のために、ダミーセルDC1を設けている。本発明によるメモリセルMC1は、バイポーラトランジスタの電流増幅により信号電流が大きいが、'1'と'0'とで高々数十％程度の違いであるので、メモリセルMC1と同様な構成のダミーセルDC1を用いて参照信号を発生させ、これを用いることにより、プロセスのばらつきや電圧及び温度などの動作条件の変化による素子特性の変化を補償し、高Ｓ／Ｎな読み出し動作が可能になり、高速、高集積、高信頼なＭＲＡＭが実現できる。なお、ここでは、ダミーセルアレーDCAを、メモリセルアレーMCAとロウ制御回路RSWFとの間に配置しているが、これに限定される訳ではなく、例えばメモリセルアレーを二つに分けて間にダミーセルアレーを配置することも可能である。そのように配置することにより、メモリセルとダミーセルとの最大の距離が小さくなり、チップ上の位置による素子特性変化の影響が小さくなる。
【００６０】
図２０は、ワードドライバWDの構成例を示している。
ワードドライバWDは、ｎｐｎバイポーラトランジスタQWDと、ＰＭＯＳトランジスタMPWと、ＮＭＯＳトランジスタMNW0, MNW1で構成されており、ロウデコード信号DXに応じてワード線WLを駆動する。ここで、制御信号RWCは読み出しと書き込みを切換える信号であり、読み出し動作では電源電圧VDDとし、書き込み動作では電源電圧VDDと接地電圧VSSとの中間の中間電圧とする。これにより、図７及び図８に示したようなワード線WLの制御が可能である。なお、電源電圧VDDは、外部電源電圧が適当な値であればそのまま用いても良いし、不適当な場合には内部で発生しても良い。
【００６１】
図１に示したメモリセルでは、読み出し時には所望の電圧をＭＴＪ素子MTJに印加するため、また書き込み時にはバイポーラトランジスタQMCを導通させずにワード線WLに電流IWSを流すため、ワード線の電圧制御が重要である。このワードドライバWDでは、ｎｐｎバイポーラトランジスタQWDのエミッタフォロワにより、小さな出力インピーダンスでワード線WLを駆動できるので、有効である。また、制御信号RWCの電圧を直接ワード線WLの駆動に用いないため、書き込み時の中間電圧を発生する電源系の負担が小さくなる。
ここで、ｎｐｎバイポーラトランジスタQWDは、メモリセル中のバイポーラトランジスタと同時に形成できるので、製造工程が増加しない。
【００６２】
図２１は、センスアンプSAの構成例を示している。
ＰＭＯＳトランジスタMPLt, MPLbは、入力端子LOt, LObに流れる信号電流に対し負荷となる。ＮＭＯＳトランジスタMNSA0, MNSA1, MNSA2とＰＭＯＳトランジスタMPSA1, MPSA2で、カレントミラー型差動アンプを構成している。また、ＮＭＯＳトランジスタMNSA3, MNSA4, MNSA5とＰＭＯＳトランジスタMPSA4, MPSA5も、カレントミラー型差動アンプを構成している。これら二つの差動アンプが、エネーブル信号SAEtにより活性化されると、入力端子LOt, LObの電圧を増幅して、出力端子MOb, MOtに出力する。
【００６３】
このセンスアンプは、ＳＲＡＭで一般に用いられているセンスアンプと同様な構成であり、高速に信号電流を検出できる。図１に示したメモリセルでは、読み出しデータ線DRがＭＴＪ素子MTJを流れる電流の経路に含まれておらず、読み出しデータ線DRの電圧がＭＴＪ素子MTJを流れる電流に影響を与えないため、このようなセンスアンプを用いても問題無く、特殊で複雑なセンスアンプを用いなくて済む。
【００６４】
図２２は、センスアンプの別な構成例を示している。図２１に示したセンスアンプに加え、ｎｐｎバイポーラトランジスタQSAt, QSAbが設けられている。入力端子LOt, LObに流れる信号電流は、ベースにバイアス電圧VBIASが供給されたバイポーラトランジスタQSAt, QSAbのエミッタに入力され、負荷となるＰＭＯＳトランジスタMPLt, MPLbに送られる。その電圧を、ＮＭＯＳトランジスタMNSA0, MNSA1, MNSA2とＰＭＯＳトランジスタMPSA1, MPSA2からなるカレントミラー型差動アンプ及びＮＭＯＳトランジスタMNSA3, MNSA4, MNSA5とＰＭＯＳトランジスタMPSA4, MPSA5からなるカレントミラー型差動アンプにより増幅し、出力端子MOb, MOtに出力する。
【００６５】
このセンスアンプは、入力信号がバイポーラトランジスタのエミッタに入力されるため、入力端子LOt, LObの電圧振幅が小さく、高速動作が可能である。この回路も、図２０に示したワードドライバWDと同様に、メモリセルの形成にｎｐｎバイポーラトランジスタのプロセスが含まれることを、有効利用できる。
【００６６】
図２３は、メモリアレーの別の構成例を示している。メモリセルを、メモリセル2個を相補に用いるいわゆるツインセル構成としていることが特徴である。図１９と同様に、このような構成あるいは複数個繰り返した構成を、図１７中のメモリアレーMARとして用いる。
【００６７】
メモリセルアレーMCA2中で、ワード線WL0, WL1, …と、読み出しデータ線対DR0tとDR0b, DR1tとDR1b, …及び書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …との交点に、メモリセルMC2がマトリクス状に配置される。ここで、メモリセルMC2は、図１に示したメモリセルを2個組み合わせ、2個のＭＴＪ素子と2個のｎｐｎバイポーラトランジスタで構成されている。2個のＭＴＪ素子は、一方が低抵抗状態で他方が高抵抗状態と、互いに異なる状態に制御する。
【００６８】
図１９と同様に、ワード線WL0, WL1, …は、ワードドライバWDを含むロウ制御回路RSWN及びメモリセルアレーMCA2をはさんで反対側に配置されたロウ制御回路RSWFに接続される。ロウ制御回路RSWNは、ワード線を選択的に駆動する。ロウ制御回路RSWFは、書き込み動作と読み出し動作の切換えなどを行う。読み出しデータ線対DR0tとDR0b, DR1tとDR1b, …及び書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …は、カラム制御回路CSWTNに接続される。カラム制御回路CSWTNは、読み出し動作時に、所望の読み出しデータ線対の差動読み出し信号を、センスアンプSAの入力LOt, LObへ送る。また、書き込み動作時に、ライトバッファWBTの相補な出力LIt, LIbを所望の書き込みデータ線対へ送る。カラム制御回路CSWTNに対しメモリセルアレーMCA2をはさんで反対側にカラム制御回路CSWTFが設けられ、書き込みデータ線対DW0tとDW0b, DW1tとDW1b, …が接続され、書き込み動作の制御を行う。
【００６９】
このように、ツインセル構成にすることにより、読み出しデータ線対に、差動の読み出し信号電流が流れる。本発明によるメモリセルMC2は、バイポーラトランジスタの電流増幅により信号電流が大きい上、このような構成にすることにより、さらに高Ｓ／Ｎな読み出し動作が可能になる。また、書き込み時に、書き込みデータ線対に互いに逆方向の電流を流せば良いので、カラム制御回路CSWTFは選択された書き込みデータ線対を互いに接続すれば良い。したがって、簡単な構成にできる。
【００７０】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、図１７に示したような単体のＭＲＡＭだけではなく、ＭＲＡＭを混載したシステムＬＳＩにも適用可能である。本発明は、高Ｓ／Ｎで読み出し動作が可能なため動作マージンを大きくでき、一般に設計期間が短いシステムＬＳＩに好適である。また、ｎｐｎバイポーラトランジスタではなくｐｎｐバイポーラトランジスタを用いて、メモリセルを構成することもできる。その場合、電圧関係を反対にし、直接周辺回路のトランジスタの導電型も適宜入換えれば良い。ｎｐｎバイポーラトランジスタの方が一般に優れた特性であるが、基板の導電型や、直接周辺回路のウェル構成によっては、ｐｎｐバイポーラトランジスタを用いることにより、メモリアレーを小さくできる場合もある。
【００７１】
【発明の効果】
磁気抵抗の変化を利用して情報を記憶するメモリセルを用いたＭＲＡＭにおいて、磁気抵抗素子を流れる電流をバイポーラトランジスタにより電流増幅して読み出すことにより、高Ｓ／Ｎな読み出し動作が可能になる。それにより、高速、高集積、高信頼なＭＲＡＭ及びＭＲＡＭを有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明によるメモリセル構成を示す図。
【図２】従来のメモリセル構成を示す図。
【図３】従来のメモリセルの読み出し動作を示す図。
【図４】従来のメモリセルの書き込み動作を示す図。
【図５】ＭＴＪ素子の書き込み時ヒステリシス特性を示す図。
【図６】ＭＴＪ素子のＭＲ比の電圧依存性を示す図。
【図７】図１のメモリセルの読み出し動作を示す図。
【図８】図１のメモリセルの書き込み動作を示す図。
【図９】図１のメモリセルのレイアウトを示す図。
【図１０】図９に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１１】図９に示したメモリセルのレイアウトのB-B'線に沿った部分の断面構造図。
【図１２】図１のメモリセルの別なレイアウトを示す図。
【図１３】図１２に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１４】図１のメモリセルのさらに別なレイアウトを示す図。
【図１５】図１４に示したメモリセルのレイアウトのA-A'線に沿った部分の断面構造図。
【図１６】図１４に示したメモリセルのレイアウトのB-B'線に沿った部分の断面構造図。
【図１７】同期式メモリの構成例を示す要部ブロック図。
【図１８】同期式メモリのリード動作の一例を示すタイミング図。
【図１９】メモリアレー部の構成例を示すブロック図。
【図２０】ワードドライバの構成例を示す回路図。
【図２１】センスアンプの構成例を示す回路図。
【図２２】センスアンプの別な構成例を示す回路図。
【図２３】メモリアレー部の別な構成例を示すブロック図。
【符号の説明】
AB…アドレスバッファ、ADR…アドレス、CB…コマンドバッファ、CD…コマンドデコーダ、CLK…外部クロック、CLKB…クロックバッファ、CSWF, CSWN, CSWTF, CSWTN…カラム制御回路、DC1…ダミーセル、DCA…ダミーセルアレー、DDR…ダミー読み出しデータ線、DDW…ダミー書き込みデータ線、DIB…入力バッファ、DL…データ線、DOB…出力バッファ、DQ…入出力データ、DR, DR0, DR1…読み出しデータ線、DR0tとDR0b, DR1tとDR1b…読み出しデータ線対、DW, DW0, DW1…書き込みデータ線、DW0tとDW0b, DW1tとDW1b…読み出しデータ線対、MAR…メモリアレー、MC1, MC2…メモリセル、MCA, MCA2…メモリセルアレー、MMC, MNSA0, MNSA1, MNSA2, MNSA3, MNSA4, MNSA5, MNW0, MNW1…ＮＭＯＳトランジスタ、MPLt, MPLb, MPSA1, MPSA2, MPSA4, MPSA5, MPW…ＰＭＯＳトランジスタ、MTJ…ＭＴＪ素子、QMC, QSAt, QSAb…ｎｐｎバイポーラトランジスタ、RSWF, RSWN…ロウ制御回路、SA…センスアンプ、SCT1, SCT2…セクタ、VDD…電源電圧、VSS…接地電圧、WB, WBT…ライトバッファ、WD…ワードドライバ、WL, WL0, WL1…ワード線、WR…読み出しワード線、WW…書き込みワード線、XPD…ロウプリデコーダ、YCT…カラムカウンタ、YPD…カラムプリデコーダ。
Claims (2)
- 複数のメモリセルと
前記複数のメモリセルを選択する複数のワード線と、
前記複数のワード線と直交するように配置され、前記複数のメモリセルから信号が読み出される複数の読み出しデータ線と、前記複数の読み出しデータ線と平行に設けられ前記複数のメモリセルへ情報を書き込むための複数の書き込みデータ線とを有し、
前記複数のメモリセルの各々は、
そのコレクタが前記複数の読み出しデータ線のうち対応する一つに接続され、そのエミッタが接地電圧に接続されたバイポーラトランジスタと、その一端が前記複数のワード線のうち対応する一つに接続され、その他端が前記バイポーラトランジスタのベースに接続される磁気抵抗素子とを含み、
前記複数の書き込みデータ線は、前記複数のメモリセルへ電気的に接続されないことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記磁気抵抗素子は、
磁化の向きが固定された強磁性体からなる固定層と、
トンネル絶縁膜と、
磁化の向きが書き込み動作により反転可能な強磁性体からなる自由層とが積層されてなり、
前記自由層の磁化の向きにより、メモリセルの情報を記憶することを特徴とする半導体装置。
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