JP2004303389A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

【課題】ＭＲＡＭにおいて書き込み電流値の低減とビット情報の熱擾乱耐性の確保を両立させ、高い熱擾乱耐性と高い書き込み効率を実現する。
【解決手段】ＭＴＪ 素子２１ａ の記録層７１ａ は、高結晶磁気異方性材料からなり、ＭＴＪ 素子２１ａ に情報を書き込むための書き込み配線１ を覆う磁性層２ と交換結合しており、ＭＴＪ 素子の記録層に対向する磁性層部分と記録層の磁気ボリュームの和がその他の磁性層部分の磁気ボリュームよりも小さい。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ： Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に係り、特にトンネル型磁気抵抗効果により“１”／“０”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおけるメモリセルの構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ） 効果を用いて“１”／“０”情報の記憶を行う強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ： 以後、ＭＴＪ と表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている（例えば、非特許文献１参照）。
【０００３】
図９は、ＭＲＡＭで用いられるＭＴＪ 素子の断面構造を概略的に示す。
【０００４】
このＭＴＪ 素子は、２つの磁性層（強磁性層、強磁性体膜）７１，７２ で１つの非磁性層（トンネルバリア膜）２３を挟んだ構造を有し、２つの磁性層７１，７２ の磁化の向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【０００５】
通常、２つの磁性層７１，７２ の一方側には反強磁性層７４が配置される。反強磁性層７４は、一方側の磁性層７２の磁化の向きを固定することによって、他方側の磁性層２１の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化の向きが可変の磁性層７１は自由層（または記録層）、磁化の向きが固定の磁性層７２は固定層（またはピン層）と呼ばれる。
【０００６】
図１０（ａ）および（ｂ）は、図９に示したＭＴＪ 素子の２つの磁性層７１，７２ の磁化の向きの２つの状態を示している。
【０００７】
図１０（ａ）に示すように、２つの磁性層７１，７２ の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層７１，７２ に挟まれたトンネルバリア膜７３のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１０（ｂ）に示すように、２つの磁性層７１，７２ の磁化の向きが反平行である場合は、２つの磁性層７１，７２ に挟まれたトンネルバリア膜２３のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
ＭＲＡＭでは、ＭＴＪ 素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図１１は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線ＢＬと複数の書き込みワード線ＷＷＬ が直交方向に配設され、その各交点に対応してＭＴＪ 素子が配設される。このＭＴＪ 素子は、長方形の長辺が書き込みワード線ＷＷＬ に沿い、短辺がビット線ＢＬに沿い、長辺方向に沿うように磁化の向きが付与されている。各ビット線ＢＬは、同一行（または列）の複数のＭＴＪ 素子の各固定層に接続されており、各書き込みワード線ＷＷＬ は同一列（または行）の複数のＭＴＪ 素子の各自由層に近接して対向するように配置されている。
【００１２】
図１２は、図１１中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図１３は、図１２中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１４】
図１２および図１３において、１０は半導体基板（例えばＰ 型Ｓｉ基板）、１１はシャロウトレンチ型の素子分離領域（ＳＴＩ） 、１２はゲート酸化膜、１３は読み出し用セル選択トランジスタ（ＮＭＯＳＦＥＴ ）のドレイン領域またはソース領域となる不純物拡散層（Ｎ＋）、１４はゲート電極（ＧＣ）、１５は第１金属配線層（Ｍ１）、１６は第２金属配線層（Ｍ２）、１７は第３金属配線層（Ｍ３）からなるＭＴＪ 接続用配線、１８は第１金属配線層１５を拡散層１３へ電気的に接続するための導電性のコンタクト、１９は第２金属配線層１６から第１金属配線層１５へ電気的に接続するための導電性のコンタクト、２０は第３金属配線層１７から第２金属配線層１６へ電気的に接続するための導電性のコンタクト、２１はＭＴＪ 素子、２２は第４配線層（Ｍ４）、２３は第４金属配線層２２をＭＴＪ 素子２１へ電気的に接続するための導電性のコンタクト、２５は層間絶縁膜である。
【００１５】
なお、図中、配線の用途として、（ＢＬ）は書き込み／読み出し用のビット線、（ＷＷＬ） は書き込みワード線、（ＳＬ）はソース線、（ＲＷＬ） は読み出しワード線を表わしており、ソース線（ＳＬ）は接地電位に接続される。
【００１６】
次に、図１１乃至図１３を参照してＭＴＪ 素子に対する書き込み動作原理を説明する。
【００１７】
ＭＴＪ 素子に対する書き込みは、書き込みワード線ＷＷＬ およびビット線ＢＬに電流を流し、両配線に流れる電流によリ作られる磁界を用いてＭＴＪ 素子の磁化の向きを平行または反平行にすることにより達成される。
【００１８】
即ち、ＭＴＪ 素子へ情報を書き込む時には、ビット線ＢＬには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Ｈｘを発生させ、書き込みワード線ＷＷＬ には一定方向に向かう電流のみを流して磁界Ｈｙを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線ＢＬに第１の方向に向かう電流を流すと、ＭＴＪ 素子の磁化の向きは平行となり、ビット線ＢＬに第２の方向に向かう電流を流すと、ＭＴＪ 素子の磁化の向きは反平行となる。
【００１９】
ＭＴＪ 素子から情報を読み出す時には、読み出しワード線ＲＷＬ を活性化させ、選択されたＭＴＪ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線ＢＬから接地電位へ電流を流す。その結果、選択されたＭＴＪ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２０】
次に、ＭＴＪ 素子の磁化の向きが変わる仕組みについて、図１４および図１５を参照しながら簡単に説明する。
【００２１】
図１４は、ＭＴＪ 素子の印加磁界による抵抗値の変化特性（ＴＭＲ 曲線）を示している。
【００２２】
図１５は、ＭＴＪ 素子のアステロイド曲線を示している。
【００２３】
図１４に示すＴＭＲ 曲線のように、ＭＴＪ 素子のＥａｓｙ−Ａｘｉｓ （容易軸）方向に磁界Ｈｘをかけると、ＭＴＪ 素子の抵抗値は例えば１７％程度変化する。この変化率（変化の前後の抵抗の比）は、ＭＲ比と呼ばれる。なお、ＭＲ比は、ＭＴＪ 素子の磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＭＴＪ 素子も得られている。ＭＴＪ素子には、Ｅａｓｙ−Ａｘｉｓ 方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ （困難軸）方向の磁界Ｈｙとの合成磁界が印加される。
【００２４】
図１４中の実線および点線に示すように、Ｈａｒｄ−Ａｘｉｓ 方向の磁界Ｈｙの大きさによって、ＭＴＪ 素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ 方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ および選択されたビット線ＢＬの交点に対応して配置されているＭＴＪ 素子のみにデータを書き込むことができる。
【００２５】
即ち、図１５に示すように、Ｅａｓｙ−Ａｘｉｓ 方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ 方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ 素子の磁性層の磁化の向きを反転させることができる。
【００２６】
逆に、Ｅａｓｙ−Ａｘｉｓ 方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ 方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層の磁化の向きを反転させることはできない。
【００２７】
従って、Ｅａｓｙ−Ａｘｉｓ 方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ 方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ 平面内における位置を変えることにより、ＭＴＪ 素子に対するデータの書き込みを制御できる。
【００２８】
ところで、ＭＲＡＭにおける最大の課題は書き込み電流の低減である。本願発明者は、ＭＴＪ 素子の信頼性保持実験の結果、熱擾乱耐性の確保も重要な課題であることを掴んだ。この経緯について以下に説明する。
【００２９】
現状、ＭＴＪ 素子の書き込み電流値は８ 〜１０ｍＡと大きく、実用化のためには、書き込み電流値を許容可能なレベルに低下させることが必須である。本願発明者が試作した１ＫビットレベルのＭＲＡＭのテストチップでも、やはり、書き込み電流値は８ 〜１０ｍＡであった。
【００３０】
さらに、ＭＴＪ 素子のビット情報の保持特性を調べたところ、通常、ハードディスク記憶装置の磁気媒体で考えられている熱擾乱耐性のクライテリアＫｕ＊Ｖ／ｋＢ＊Ｔを８０以上に設定しているにも拘らず、ビット情報が反転するものが生じた。ここで、Ｖ はＭＴＪ 素子の記録層の体積、ｋＢはボルツマン定数、Ｔ は絶対温度である。ＭＲＡＭの場合は、Ｋｕは主に形状磁気異方性により付与することが通例であり、実際は、形状による異方性エネルギーと誘導磁気異方性の和となる。
【００３１】
ビット情報の反転を防止するためにビット情報の熱擾乱耐性を向上させるには、Ｋｕ＊Ｖを大きくすることが定石だが、そうすると、書き込み電流の増加をまねいてしまう。
【００３２】
上記したように従来のＭＲＡＭは、書き込み電流の低減と熱擾乱耐性の確保を両立させることが望ましいが、その具体的な設計案は提案されていないという問題があった。この問題点を見出した経緯について、以下に詳しく説明する。
【００３３】
現在報告されているＭＴＪ 素子の書き込み電流値は、セル幅が０．６ μｍ 程度（セル長さは１．２ μｍ 程度）の場合に、小さいもので８ｍＡ 程度である。
【００３４】
通常、ＭＴＪ 素子の平面形状を長方形や楕円形状として、ＭＴＪ 素子に形状磁気異方性を付与し、ＭＴＪ 素子の磁化の方向を規定し、熱擾乱耐性も付与する。
【００３５】
ＭＴＪ 素子の形状磁気異方性と誘導磁気異方性の和とＭＴＪ 素子の記録層のボリュームとの積がＫｕ＊Ｖである。ここで、ＭＴＪ 素子の記録層の誘導磁気異方性も形状による異方性の方向と同方向に付与し、異方性の分散などが起きないようにする。但し、通常、記録層に使用されるＮｉＦｅは誘導磁気異方性の大きさ（数Ｏｅ）が、形状による異方性磁界の大きさ（数十Ｏｅ）に比べて１桁小さく、熱擾乱耐性、反転磁界もほぼ形状磁気異方性で決まると考えられている。
【００３６】
記録層の磁化情報を書き替えるために必要な反転磁界Ｈｓｗ は、概略、次式（１）で与えられる。
【００３７】
Ｈｓｗ ＝４π＊Ｍｓ＊ｔ／Ｆ （Ｏｅ） …（１）
ここで、Ｍｓは記録層の飽和磁化、ｔ は記録層の厚さ、Ｆ は記録層の幅である。また、形状による異方性エネルギーと誘導磁気異方性の和Ｋｕは、概略、次式（２）で与えられる。
【００３８】
Ｋｕ ＝ Ｈｓｗ＊Ｍｓ／２ …（２）
書き込み電流を低減する方法として、通常の書き込み配線（例えばＣｕ）にＮｉＦｅ等の軟磁性材料を被覆したヨーク（Ｙｏｋｅ）付きの書き込み配線が提案され、２倍程度の高効率化効果（書き込み電流値は１／２ ）が得られることが報告されている（非特許文献２参照）。
【００３９】
図１６（ａ）および（ｂ）は、非特許文献２に記載のヨーク付き書き込み配線の構造の一例と、それを用いた書き込み特性を検討した結果を示している。
【００４０】
図１６（ｂ）において、特性Ａは、ＭＴＪ 素子の記録層に２ｎｍ のＣｏＦｅＮｉ薄膜を用いた場合について、ＭＴＪ 素子の微細化に伴ってスイッチング磁界Ｈｓｗ が増大する様子を示している。
【００４１】
通常の書き込み配線を用いる場合には、１／Ｆ が７程度までは発生磁界の方がスイッチング磁界よりも大きいので書き込み可能である。これに対して、従来の技術により形成されたヨーク付き書き込み配線を用いる場合には、１／Ｆ が７程度を越えても、発生磁界の方がスイッチング磁界よりも大きいので書き込み可能であるが、１／Ｆ が１０程度を越えると発生磁界の方がスイッチング磁界よりも小さくなる。
【００４２】
従来の技術により形成されたヨーク付き書き込み配線を用いた場合について、実験と計算機シミュレーションにより検討した結果、２倍程度の高効率化効果を確認でき、書き込み電流を５ｍＡ に低減できたが、これが限界であり、実用化のために必要な目標値である１ 〜２ｍＡ には程遠い。
【００４３】
また、５０ｎｓｅｃ程度の短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、一定の書き込み電流で書き込みを行った場合の再現性９０％を大きく下回る再現性しか得られなかった。
【００４４】
一方、記録層のＫｕ＊Ｖ／ｋＢ＊Ｔ を８０以上に設定していても、ビット情報が反転するものが生じた。原因は定かではないが、熱擾乱耐性がＫｕ＊Ｖで決まらず、ある不良セルは記録層を構成する粒子が熱擾乱（Ｋｃｒｙｓｔａｌ＊Ｖｇｒａｉｎ、ここで、Ｋｃｒｙｓｔａｌは記録層材料の結晶磁気異方性、Ｖｇｒａｉｎは記録層を構成する粒子の体積）を受け、これが起因となってセルの磁化情報の反転が起こっているようである。即ち、Ｋｃｒｙ＊ｖ（Ｋｃｒｙ結晶磁気異方性エネルギー、ｖ は粒子１個の体積）が熱擾乱耐性を決めているセルがあるものと思われる。
【００４５】
図５は、ヨーク付きの書き込み配線の構造およびＭＴＪ 素子２１との配置関係の一例を示す。
【００４６】
このヨーク付きの書き込み配線１ａは、書き込み配線１ の三面（底面および両側面）にＮｉＦｅ等からなる磁性体２ が被覆されており、通常のヨークなしの書き込み配線と比べて、同じ書き込み電流により大きな磁界が発生できる。
【００４７】
図６は、図５に示したヨーク付き書き込み配線１ａにより発生する磁界分布の一例を示す。この磁界分布によれば、ヨークエッジの近傍ではある程度大きな磁界が発生されるが、ヨークエッジから離れると急激に磁界が小さくなる。
【００４８】
【非特許文献１】
Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ ｅｔ．ａｌ．”Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”，ＩＳＳＣＣ２０００ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ．１２８〜ｐｐ．１２９
【００４９】
【非特許文献２】
Ｓａｉｅｄ Ｔｅｈｒａｎｉ，”Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ＲＡＭ”， ２００１ ＩＥＤＭ ｓｈｏｒｔ ｃｏｕｒｓｅ
【００５０】
【発明が解決しようとする課題】
上記した問題を解決するために、ＭＴＪ 素子の記録層に高結晶磁気異方性を持つ材料を使用することを試みたが、実験の結果、それだけでは良い成果が得られないことが判明した。
【００５１】
まず、図５に示したヨーク付き書き込み配線１ａにより書き込まれるＭＴＪ 素子２１の記録層７１として、結晶磁気異方性が１０^３ ｅｒｇ／ｃｃ程度のＮｉＦｅなどの軟質磁性材料を用いることが考えられる。この場合には、ヨークエッジの近傍の磁束がＮｉＦｅによって記録層７１の中央部分まで導かれ、記録層７１の中心までも大きな磁束が引き込まれる。実験した結果として、２ｍＡ 程度の小さな書き込み電流値でも記録層７１を反転させることができた。これは、ＮｉＦｅが高透磁率を有するからと考えられる。なお、この場合、形状磁気異方性は１０^４ ｅｒｇ／ｃｃ程度とした。
【００５２】
しかし、ＭＴＪ 素子２１の記録層７１の情報の保持特性を調べた結果、磁化が反転するセルが見つかり、１０年間の情報保持ができないセルがあることが判明した。この理由は、図７に示すように、形状異方性からの束縛の小さいセル中央部（記録層の中心部）の磁性体粒子（ＮｉＦｅ粒子）の磁化が熱擾乱により反転することに起因して、記録層の磁化が反転しているためであると予想している。
【００５３】
そこで、図５に示したヨーク付き書き込み配線１ａにより書き込まれるＭＴＪ 素子２１の記録層７１として、結晶磁気異方性がさらに大きな例えばＣｏ系の磁性材料を用いることが考えられる。記録層７１の材料として形状による磁気異方性と結晶磁気異方性が共に１０^４ ｅｒｇ／ｃｃ程度の例えばＣｏＮｉＦｅを使用した場合について実験した結果、反転させるための書き込み電流値が１５ｍＡと非常に大きくなり、かつ、セル毎の書き込み電流値が大きくばらつき、最も大きな書き込み電流値は４０ｍＡを超えた。
【００５４】
この書き込み電流値（４ｍＡ ）として、ＮｉＦｅ系の材料を使用した場合に比べて２倍を予測したが、平均値でも７．５ 倍の書き込み電流が必要であり、書き込み電流の低減化は程遠い結果となった。
【００５５】
また、Ｃｏ系材料の透磁率があまり大きくないことが原因であると思われるが、ヨークエッジの近傍の磁束を記録層中央まで引き込めず、ヨークエッジの磁界は同じでも記録層を反転させることができないので、非常に大きな書き込み電流を必要とするものと理解される。また、図８に示すように、ＣｏＮｉＦｅの結晶の向きがばらつく、即ち、Ｃｏ系の材料では膜面内の結晶配向性の違いによる結晶磁気異方性がセル毎の反転磁界の大きさをばらつかせているので、セル毎の書き込み電流値が大きくばらついているものと推測している。
【００５６】
具体的には、磁性材料は膜面垂直には結晶配向するが、膜面内では不規則となることは避けられず、結晶磁気異方性は記録層の一定方向に付与する形状磁気異方性や誘導磁気異方性と競合する。
【００５７】
形状磁気異方性や誘導磁気異方性の方向と結晶磁気異方性の方向が比較的揃っているセルもあれば、揃っていないセルも発生し、セル毎の反転磁界のばらつきの原因となる。特に、セルの大きさが０．１ μｍ 程度となると、１セルを構成する記録層の粒子の数は１０個程度となり、より大きな問題となる。なお、結晶磁気異方性が小さいＮｉＦｅ系ではこういう現象は観測されず、問題とはならなかった。
【００５８】
以上要約すると、熱擾乱耐性を確保するために記録層に高結晶磁気異方性を持つ材料を使用するアイデアは、実際にＭＲＡＭに適用すると、予想以上に書き込み電流値が大きくなり、かつ、反転磁界が大きくばらつく。
【００５９】
本発明は上記の問題点を解決すべくなされたもので、書き込み電流値の低減とビット情報の熱擾乱耐性の確保を両立させることができ、高い熱擾乱耐性と高い書き込み効率を併せ持つ磁気ランダムアクセスメモリを提供することを目的とする。
【００６０】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に”０”，”１” の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記記録層の結晶磁気異方性が１０^４ ｅｒｇ／ｃｃを超えており、前記書き込み配線の少なくとも前記磁気抵抗素子の記録層に対向する部分を含む周面が磁性層で覆われており、前記記録層は前記磁性層と交換結合しており、前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和がその他の部分の磁性層の磁気ボリュームよりも小さいことを特徴とする。
【００６１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について、ＭＴＪ 素子と書き込み配線とビット線の配置関係を模式的に示す断面図である。
【００６３】
図１において、ＭＴＪ 素子２１ａ は、図９を参照して前述した従来例のＭＴＪ 素子と比べて、それぞれ磁性膜からなる自由層（記録層）７１ａ と固定層（片面側に反強磁性層が配置されている）７２との間にトンネルバリア層７３が挟まれた構造によってトンネル磁気抵抗効果を有する点は同じであるが、
記録層７１ａ は、結晶磁気異方性が１０^４ ｅｒｇ／ｃｃを超える高磁気異方性を有する材料（例えばＣｏＦｅＮｉ， ＣｏＦｅ， ＣｏＣｒ， ＣｏＰｔなどのＣｏ系材料）が使用されている点が異なる（特徴１）。
【００６４】
また、ＭＴＪ 素子２１ａ の固定層７２として例えばＰｔＭｎ／ＣｏＦｅ が使用されており、トンネルバリア層７３として例えばＡｌＯｘが使用されている。本例のＭＴＪ 素子２１ａ は、長方形（あるいは楕円形）を有し、その長辺方向が書き込み配線１ に沿うように配設されており、長辺方向に沿うように磁化の方向が付与されている。ＭＴＪ 素子２１ａ の固定層７２側に接するようにビット線ＢＬが配設されている。
【００６５】
書き込み配線１ として、通常の書き込み配線（例えばＣｕ）の周面のうち少なくともＭＴＪ 素子２１ａ に対向する一面（本例では四面全て）が磁性層（例えばＮｉＦｅ， ＣｏＺｒＮｂ等の磁性材料）２ で覆われたヨーク付き書き込み配線が使用されている。
【００６６】
ＭＴＪ 素子２１ａ とヨーク付き書き込み配線１ の配置関係は、ヨーク付き書き込み配線１ の磁性層２ の一部上に例えばルテニウム（Ｒｕ）膜３ を介してＭＴＪ 素子２１ａ の記録層（本例では下部側）７１ａ が積層されており、ＭＴＪ 素子２１ａの記録層７１ａ を構成する磁性粒子が、ヨーク付き書き込み配線１ の磁性層２ と交換結合している（特徴２）。この交換結合は、フェロ、アンチフェロのいずれでもよい。あるいは、９０度結合であってもよい。
【００６７】
本例では、ヨーク付き書き込み配線１ のＭＴＪ 素子２１ａ に対向する周面を覆う磁性層２ は断面凹状態であり、その凹部内にＭＴＪ 素子２１ａ の下部が配設されている。換言すれば、磁性層２ は、記録層７１ａ に対向する部分の厚さがその他の部分の厚さよりも薄くなっており、書き込み配線１ の幅方向におけるＭＴＪ 素子２１ａ の記録層７１ａ の両端に対向するように磁性層２ の一部が存在している（特徴３）。
【００６８】
なお、磁性層２ の形状は、ＭＴＪ 素子２１ａ に向かって磁束が収束する形状であればよく、種々の変形実施が可能である。また、磁性層２ は、記録層７１ａ よりも透磁率が大きいことが望ましい。また、磁性層２ は、記録層７１ａ よりも高飽和磁束密度を有することが望ましい。
【００６９】
さらに、ヨーク付きの書き込み配線１ の上にＭＴＪ 素子２１ａ が積層された部分の磁性層２ と記録層７１ａ の磁気ボリューム（Ｍｓ＊ｔ）の和が、その他の部分の磁性層２ の磁気ボリューム（Ｍｓ’＊ｔ’）よりも小さく設定されていることが望ましい。この場合、ボリューム比（Ｍｓ＊ｔ／Ｍｓ’＊ｔ’）を０．９ より小さく、特に０．３ より小さく設定することが望ましい（特徴４）。
【００７０】
図１に示す構成によれば、ヨーク付き書き込み配線１ の上面の磁性層２ とＭＴＪ素子２１ａ の記録層（本例では下部側）７１ａ との間にＲｕ膜３ を介在させて積層しているので、積層面の平坦性が良くなり、Ｒｕ膜３ の厚さを制御することによって記録層と磁性層との交換結合の大きさを制御することが可能になる。
【００７１】
上記したような構造を半導体層（例えばＳｉ基板）上に行列状に配置してセルアレイを構成する場合には、図１１乃至図１３を参照して前述したようにセルアレイを構成し、ＭＴＪ 素子の下層側で同一行のＭＴＪ 素子の自由層にそれぞれ近接するように書き込み配線を行方向に配設し、ＭＴＪ 素子の上層側で同一列のＭＴＪ 素子の記録層に共通に連なるようにビット線を列方向に配設する。
【００７２】
次に、上記構成のメモリセルに対する書き込み動作の原理を説明する。
【００７３】
ＭＴＪ 素子２１ａ に対する書き込みは、書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を書き込み配線１ に流し、この電流により作られる磁界を用いてＭＴＪ 素子２１ａ の記録層７１ａ の磁化の向きを平行または反平行にすることにより達成される。
【００７４】
なお、書き込み時に、補助的な書き込み電流としてビット線ＢＬに一定方向の電流を流すことにより、書き込み時に記録層７１ａ の磁化を少し傾けることが可能となる。したがって、従来例で説明したように、書き込み配線１ およびビット線ＢＬに流れる電流によりそれぞれ作られる磁界の合成磁界を用いて記録層７１ａ の磁化の向きを平行または反平行にすることにより、書き込み電流がさらに低減する。
【００７５】
ＭＴＪ 素子２１ａ から情報を読み出す時には、選択されたビット線ＢＬから選択されたＭＴＪ 素子２１ａ に電流を流す経路を形成し、ＭＴＪ 素子２１ａ の抵抗値に応じた電流を流し、ビット線ＢＬに接続されたセンスアンプ（図示せず）で電流値を検出して情報を読み出すことができる。
【００７６】
上記書き込み時の動作に際して、前記構成上の特徴（１）〜（３）により、ヨークの磁束はＭＴＪ 素子２１ａ が積層された部分の磁性層２ と記録層７１ａ に収束され、ヨークエッジからの漏洩磁束も記録層７１ａ に流入するので、書き込み電流が大きく低減した。また、記録層７１ａ とヨーク付きの書き込み配線１ の磁性層２ とは交換結合しているので、各々の結晶配向の違いを平均化でき、書き込み電流値のばらつきが大幅に低減した。さらに、前記構成上の特徴（４）により、書き込み電流値を０．２ ｍＡ程度にまで低減することが可能であることを確認した。
【００７７】
したがって、第１の実施形態によれば、書き込み電流値を実用レベルに小さくでき、かつ、反転電流値のばらつきを解消でき、十分な熱擾乱耐性を確保し、かつ、書き込み電流値の低減を両立するＭＲＡＭを実現することができる。
【００７８】
上記した第１の実施形態の効果について、以下に具体的に説明する。
【００７９】
まず、前記構成上の特徴（１）を採用し、磁性層で覆ったヨーク付き書き込み配線１ に近接して、１０^４ ｅｒｇ／ｃｃ以上の高磁気異方性材料を記録層７１ａ に持ったＭＴＪ 素子２１ａ を配置した。このようなメモリセルについて実験を行った結果、放置試験をしても反転するセルが全く発生しなかった。即ち、熱擾乱の問題は解決したが、前述したように書き込み電流が１５ｍＡ以上と非常に大きくなり、かつ、大きくばらつく問題が発生した。
【００８０】
そこで、さらに、前記構成上の特徴（２）を採用し、ヨーク付き書き込み配線１ の磁性層２ の一部上にＭＴＪ 素子２１ａ を積層し、その記録層７１ａ とヨーク付きの書き込み配線１ の磁性層２ を交換結合させた。このようなメモリセルについて実験を行った結果、書き込み電流値が１ｍＡ 程度になり、しかも、書き込み電流値のばらつきも殆んど解消し、最大の書き込み電流も１．２ｍＡ になった。
【００８１】
さらには、前記構成上の特徴（３）を採用し、ＭＴＪ 素子２１ａ が積層された部分の磁性層２ と記録層７１ａ の磁気ボリューム（Ｍｓ＊ｔ）の和を、その他の部分の磁性層の磁気ボリューム（Ｍｓ’＊ｔ’）よりも小さく設定した。具体的には、磁気ボリューム比（Ｍｓ＊ｔ／Ｍｓ’＊ｔ’）を０．３ より小さく設定した（特徴４）。このようなメモリセルについて実験を行った結果、図２に示すように書き込み電流値を０．５ｍＡ 以下にすることができた。
【００８２】
図２は、図１の構造を採用したメモリセルにおける磁気ボリューム比（Ｍｓ＊ｔ／Ｍｓ’＊ｔ’）と書き込み電流の大きさと書き込みパス率との関係を示す特性図である。
【００８３】
この特性図から、磁気ボリューム比（Ｍｓ＊ｔ／Ｍｓ’＊ｔ’）が０．３ 程度の場合に書き込み電流値は０．５ｍＡ 程度であり、Ｍｓ＊ｔ／Ｍｓ’＊ｔ’が０．３ 程度以下の場合に書き込みパス率は最大であることが分かる。また、Ｍｓ＊ｔ／Ｍｓ’＊ｔ’が０．３ 程度を超える場合でも、書き込み電流の低減効果はあるが、書き込み電流値のばらつきは０．５ｍＡ 程度と大きかった。Ｍｓ＊ｔ／Ｍｓ’＊ｔ’が０．３ 程度を超える場合でも０．９ 程度以下の領域では、書き込みパス率は９０％以上である。
【００８４】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図である。
【００８５】
このメモリセルは、第１の実施形態のメモリセルと比べて、書き込み配線１ の四周面のうちでＭＴＪ 素子２１ａ に対向する周面とは反対側の周面（本例では底面）以外の周面をヨークで被覆した（底面部分のヨークを省略した）点が異なり、その他は同じである。これにより、書き込み電流値は少し大きくなるが、セル面積に余裕がある応用では使用できる。また、工程数を低減することが可能になる。
【００８６】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図である。
【００８７】
このメモリセルは、第１の実施形態のメモリセルと比べて、書き込み配線１ のの四周面のうちでＭＴＪ 素子２１ａ に対向する周面に連なる両側面以外の周面をヨークで被覆した（両側面部分のヨークを省略した）点が異なり、その他は同じである。これにより、書き込み電流値は少し大きくなるが、セル面積に余裕がある応用では使用できる。また、工程数を低減することが可能になる。
【００８８】
＜第４の実施形態＞
第４の実施形態では、前述した各実施形態のメモリセルにおいて、書き込み配線１ に直列に書き込みセル選択用トランジスタを接続した（例えば図３中に点線で示すようにＮＭＯＳトランジスタ１０を接続した）点が異なり、その他は同じである。
【００８９】
このようにすると、書き込みセルの選択と他のセルからの分離を共用することができる。この場合、前述した本発明の効果により書き込み電流値がサブｍＡとなったので、書き込みセル選択用トランジスタ１０をＭＴＪ 素子２１ａ と同等に小さく実現することができ、メモリセルアレイの中に組み込むことが可能となる。
【００９０】
これにより、誤書き込みを皆無とすることができる。また、書き込みに際して選択したセルを書き込み電流などで加熱しながら書き込みを行う熱アシスト記録方式を採用することができる。これにより、ＭＴＪ 素子２１ａ を５０ｎｍオーダーに微細化でき、本発明に係るＭＲＡＭをＤＲＡＭに置き換える可能性も高くなる。
【００９１】
これに対して、従来の熱アシスト記録方式の概念では、書き込みに際してセルの選択性がなかったので、選択セル以外にもある程度の熱が加わり、熱擾乱による記録層の磁化反転を起こす一因となっていた。
【００９２】
なお、本発明は、前記各実施形態におけるＭＴＪ 素子の記録層が多層構造からなる場合にも適用可能である。
【００９３】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込み電流値の低減とビット情報の熱擾乱耐性の確保を両立させ、高い熱擾乱耐性と高い書き込み効率を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＲＡＭで用いられるメモリセルの一例についてＭＴＪ 素子と書き込み配線とビット線の配置関係を模式的に示す断面図。
【図２】図１の構造を採用した場合に磁気ボリューム比（Ｍｓ＊ｔ／Ｍｓ’＊ｔ’）と書き込み電流の大きさと書き込みパス率との関係を示す特性図。
【図３】本発明の第１の実施形態の変形例に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図４】本発明の第３の実施形態に係るＭＲＡＭで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図５】現在考えられているヨーク付きの書き込み配線の構造の一例およびＭＴＪ 素子との配置関係を示す斜視図。
【図６】図５中に示したヨーク付き書き込み配線により発生する磁界分布の一例を示す図。
【図７】図５中に示したＭＴＪ 素子の記録層としてＮｉＦｅを用いた場合に形状異方性からの束縛の小さいセル中央部（記録層の中心部）の磁性体粒子（ＮｉＦｅ粒子）の磁化が熱擾乱により反転する様子を示す図。
【図８】図５中に示したＭＴＪ 素子の記録層としてＣｏＮｉＦｅを用いた場合にＣｏＮｉＦｅの結晶の向きがばらつく様子を示す図。
【図９】ＭＲＡＭで用いられるＭＴＪ 素子の一般的な構造を概略的に示す断面図。
【図１０】図９中のＭＴＪ 素子の２つの磁性層の磁化の向きを示す図。
【図１１】ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１２】図１１中のＡ−Ａ線に沿うビット線に垂直な面内においてメモリセルの１個分に着目して構造の一例を模式的に示す断面図。
【図１３】図１１中のＢ−Ｂ線に沿う書き込みワード線に垂直な面内の構造の一例を模式的に示す断面図。
【図１４】図９に示したＭＴＪ 素子の印加磁界による抵抗値の変化特性を示す特性図。
【図１５】図９に示したＭＴＪ 素子のアステロイド曲線を示す特性図。
【図１６】ヨーク付き書き込み配線の構造の一例を示す斜視図およびそのヨーク付き書き込み配線を用いた書き込み特性を検討した結果を示す特性図。
【符号の説明】
１ …書き込み配線、２ …磁性層、３ …ルテニウム（Ｒｕ）膜、２１ａ …ＭＴＪ 素子、７１ａ…記録層（自由層）、７２…固定層、７３…トンネルバリア層。

Claims (14)

1. 非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”，“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
   前記書き込み配線の少なくとも前記磁気抵抗素子の記録層に対向する部分を含む周面が磁性層で覆われており、
   前記記録層は、その結晶磁気異方性が１０^４ ｅｒｇ／ｃｃを超え、前記磁性層と交換結合しており、
   前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和がその他の部分の磁性層の磁気ボリュームよりも小さいことを特徴とする磁気ランダムアクセスメモリ。
2. 前記磁気抵抗素子の記録層とそれに対向する部分の前記磁性層との間にルテニウム膜が存在することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
3. 前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和は、前記その他の部分の磁性層の磁気ボリュームに対する比が０．９ 以下であることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
4. 前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和は、前記その他の部分の磁性層の磁気ボリュームに対する比が０．３ 以下であることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
5. 前記交換結合はフェロであることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
6. 前記交換結合はアンチフェロであることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
7. 前記交換結合はほぼ９０度結合であることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
8. 前記磁性層は、前記記録層よりも透磁率が大きいことを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
9. 前記磁性層は、前記記録層よりも高飽和磁束密度を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
10. 前記記録層に対向する部分の前記磁性層の厚さがその他の部分の磁性層の厚さよりも薄いことを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
11. 前記記録層は、多層構造からなることを特徴とする請求項１乃至１０のいずれか１項に記載の磁気ランダムアクセスメモリ。
12. 前記書き込み配線に直列に接続された書き込みセル選択用トランジスタを有し、書き込み時に前記書き込みセル選択用トランジスタにより選択された書き込み配線に流れる書き込み電流により前記磁気抵抗素子の記録層を加熱して記録することを特徴とする請求項１乃至１１のいずれか１項に記載の磁気ランダムアクセスメモリ。
13. 非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”，“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
    前記記録層は、その結晶磁気異方性が１０^４ ｅｒｇ／ｃｃを超えており、
    前記書き込み配線の前記磁気抵抗素子に近接して対向する周面を覆うとともに前記磁気抵抗素子の少なくとも記録層が内部に配置される凹部を有する磁性層を具備したことを特徴とする磁気ランダムアクセスメモリ。
14. 前記磁気抵抗素子の記録層とそれに対向する前記磁性層の凹部底面との間にルテニウム膜が介在し、前記ルテニウム膜の厚さによって前記記録層と磁性層との交換結合の大きさを制御可能であることを特徴とする請求項１３記載の磁気ランダムアクセスメモリ。

Images