JP4492052B2 - 磁気記憶セルおよび磁気メモリデバイス - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果発現体を含む磁気記憶セル、並びに複数の磁気記憶セルを備えて情報の記録および読出が可能に構成された磁気メモリデバイスに関するものである。
【０００２】
【従来の技術】
この種の磁気記憶セルを利用した磁気メモリデバイスとして、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ；Magnetic random access memory 」ともいう。）が知られている。このＭＲＡＭでは、磁気抵抗効果素子に含まれる２つの強磁性体における磁化方向の組み合わせ（平行または反平行）を利用して情報を記憶する。一方、記憶情報の読み出しは、２つの強磁性体の磁化方向が平行であるときと反平行であるときとで異なる磁気抵抗効果素子の抵抗値変化（すなわち、電流あるいは電圧の変化）を検知することによって行われる。
【０００３】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Giant magneto-resistive ）効果を利用したものである。このＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭとしては、米国特許第５３４３４２２号に開示されたものが知られている。この場合、ＧＭＲ効果とは、磁化容易軸方向に沿った平行な２つの磁性層における磁化方向が、互いに平行であるときに抵抗値が最小値となり、反平行のときに最大値となる現象を意味する。このＧＭＲ素子を用いたＭＲＡＭとしては、保磁力差型（擬似スピンバルブ型；Pseudo spin valve 型）と、交換バイアス型（スピンバルブ；spin valve型）とが存在する。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性体の保磁力差を利用して情報の書込みおよび読出しを行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有するときの抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との交換結合によって磁化方向が固定された固定層と、外部磁界によって磁化方向が変化する感磁層と、それらの間に挟まれた非磁性層とを有し、固定層と感磁層との磁化方向の違いを利用して情報の書込みおよび読出しを行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」としたときの抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分である。
【０００４】
これらの点を解決するために、トンネル磁気抵抗効果（以下、「ＴＭＲ効果」ともいう。）を利用した図１４に示す構成の磁気抵抗効果素子（本明細書では「記憶素子」ともいう）１２０を磁気記憶セルとして使用したＭＲＡＭが提案されている。このＭＲＡＭは、図１５に示すように、互いに平行に配設された複数のビット線１０５と、互いに平行に配設されると共に各ビット線１０５と直交するように配設された複数の書込ワード線１０６と、各書込ワード線１０６に沿って配設された複数の読出ワード線１１２と、ビット線１０５と書込ワード線１０６との直交部分（交差部分）に挟まれるようにして配設された複数の記憶素子１２０とを備えている。この場合、記憶素子１２０は、図１４に示すように、第１の磁性層１０２、トンネルバリア層１０３および第２の磁性層としての感磁層１０４を備え、これらの各層１０２，１０３，１０４がこの順に積層されて構成されている。
【０００５】
なお、ＴＭＲ効果とは、極薄の絶縁層（非磁性導電層）としてのトンネルバリア層１０３を挟んだ強磁性層としての２つの第１の磁性層１０２および感磁層１０４間における磁化方向の相対角度によってトンネルバリア層１０３を通過して流れるトンネル電流が変化するという効果である。この場合、第１の磁性層１０２および感磁層１０４の各磁化方向が、互いに平行なときに抵抗値が最小となり、互いに反平行のときに最大となる。また、ＴＭＲ効果を利用したＭＲＡＭでは、記憶素子１２０が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいため、ＭＯＳＦＥＴ等の半導体デバイスと組み合わせたときのマッチングが取り易い。このため、ＧＭＲ素子を有するＭＲＡＭと比較して、より高い出力を容易に得ることができ、記憶容量やアクセス速度の向上が期待されている。このＴＭＲ効果を利用したＭＲＡＭでは、図１４に示すビット線１０５と書込ワード線１０６に電流を流すことによって発生する電流磁界により、記憶素子１２０における感磁層１０４の磁化方向を所定の方向に変化させて情報を記憶する。一方、記憶情報を読み出す際には、ビット線１０５と読出ワード線１１２とを介してトンネルバリア層１０３に対して垂直な方向の電流を記憶素子１２０に流して、記憶素子１２０の抵抗変化を検出する。なお、ＴＭＲ効果を用いたＭＲＡＭに関しては、米国特許第５６２９９２２号あるいは特開平９−９１９４９号公報などに開示されている。
【０００６】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００７】
【発明が解決しようとする課題】
ところが、このＴＭＲ効果を利用した記憶素子を用いたＭＲＡＭには、以下の問題点が存在する。すなわち、このＭＲＡＭでは、直交配置されたビット線１０５と書込ワード線１０６を流れる電流による誘導磁界（つまり、電流磁界）によって感磁層１０４の磁化方向を変えて、記憶セルとしての各記憶素子１２０に情報を記憶させている。しかしながら、この電流磁界がオープンな（磁気的に特定の領域に閉じ込められていない）磁界であることに起因して漏れ磁束が多い結果、このＭＲＡＭには、書込効率が低いという問題点がある。同時に、この漏れ磁束に起因して隣接する記憶素子１２０に対して悪影響を与えるおそれがあるという問題点も存在する。
【０００８】
また、記憶素子１２０をより高集積化してＭＲＡＭのさらなる高密度化を図るためには、記憶素子１２０を微小化させる必要がある。一方、微少化した場合、記憶素子１２０における各磁性層１０２，１０４の積層面内方向の幅に対する厚みの比（アスペクト比＝厚み／積層面内方向の幅）が大きくなることに起因して反磁界が増大する結果、感磁層の磁化方向を変えるために必要とされる磁界強度が増大する。また、上述したように、ビット線１０５と書込ワード線１０６とを流れる電流による電流磁界がオープンな磁界のため、書込効率が低くなる。これらの結果、このＭＲＡＭには、感磁層の磁化方向を変えて情報を記録する際に、大きな書込電流を流す必要が生じるという問題点も存在する。
【０００９】
この問題点に関して、発明者は、図３および図４（ａ）に示すような構造を備えた磁気記憶セル１を開発している。この磁気記憶セル（以下、「記憶セル」ともいう）１は、一対の記憶素子１ａ，１ｂを備えている。ここで、各記憶素子１ａ，１ｂは、磁界を発生させる１以上の導線（書込ビット線５ａと書込ワード線６、書込ビット線５ｂと書込ワード線６）によって貫かれる環状磁性層４ａ，４ｂと、環状磁性層４ａ，４ｂにおける磁界によって磁化方向が変化する第１の感磁層１４ａ，１４ｂおよび第１の感磁層１４ａ，１４ｂの表面に配設された磁気抵抗効果発現体２０ａ，２０ｂを含んで積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜（積層体）Ｓ２０ａ，Ｓ２０ｂとをそれぞれ有している。この場合、各ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、第２の磁性層（第２の感磁層）８ａ，８ｂを含む複数の層が積層されて構成されている。また、各環状磁性層４ａ，４ｂは、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂにおける積層面に沿った方向（同図中の紙面に対して直交する方向）を軸方向（各環状磁性層４ａ，４ｂの内部を貫く上記導線の延在方向）として配設されている。なお、各環状磁性層４ａ，４ｂの各軸については、図４（ａ）中においてそれぞれ符号Ｆ，Ｇで示す。また、記憶セル１は、各環状磁性層４ａ，４ｂが、互いの前述した軸方向（延在方向）を一致させて並設されると共に、互いを貫くそれぞれの導線（書込ビット線５ａおよび書込ワード線６と、書込ビット線５ｂおよび書込ワード線６とで）で挟まれた各々の所定部位（共有部位３４）を互いに共有するように構成されている。
【００１０】
この構成を採用することにより、書込ビット線５ａ，５ｂおよび書込ワード線６の双方に流れる電流によって書込ビット線５ａ，５ｂおよび書込ワード線６の周囲に生じる磁束を各環状磁性層４ａ，４ｂよりなる閉磁路内に閉じ込めることができるため、漏れ磁束の発生を低減することができる結果、隣接する記憶セルへの悪影響を大幅に低減することができると共に、書込効率を高めることができる。さらに、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ、および書込ビット線５ａ（５ｂ）と書込ワード線６とによって貫かれる一対の各環状磁性層４ａ，４ｂをそれぞれ有する一対の記憶素子１ａ，１ｂを備えて記憶セル１を構成すると共に、一対の記憶素子１ａ，１ｂが各環状磁性層４ａ，４ｂの一部（共有部位３４）を互いに共有する構成としたことにより、環状磁性層の一部を互いに共有せずに別々に設けた記憶セルと比較して、各環状磁性層４ａ，４ｂの共有部位３４内における磁束密度を増大させることができる結果、各環状磁性層４ａ，４ｂ内の各還流磁界１６ａ，１６ｂ（図４（ｂ）参照）の強度を増強することができる。したがって、漏れ磁束の発生が少ないことと相俟って、より小さな書込電流によって第２の磁性層８ａ，８ｂの磁化反転を行うことができる。ここで、書込電流とは、感磁層（８ａと１４ａ、８ｂと１４ｂ）の磁化方向を反転させるために必要な電流をいう。なお、例えば図４における１つの磁気抵抗効果発現体２０ａと、同図中における１つの環状磁性層４ａとを有する記憶素子（例えば図４における記憶素子１ａ）を備え、一つの環状磁性層４ａと一つの磁気抵抗効果発現体２０ａとによって１ビットの情報を記憶する記憶セルにおいても、書込ビット線５ａ，５ｂおよび書込ワード線６の双方に流れる電流によって書込ビット線５ａ，５ｂおよび書込ワード線６の周囲に生じる磁束を環状磁性層４ａよりなる閉磁路内に閉じこめることができるため、漏れ磁束の発生を低減することができる結果、隣接する記憶セルへの悪影響を大幅に低減することができると共に、書込効率を高めることができる。また、３つ以上の環状磁性層４ａと、その各環状磁性層４ａにそれぞれ設けられた磁気抵抗効果発現体２０ａとによって１ビットの情報を記憶する記憶セルについても同様である。
【００１１】
ところで、このように一対の環状磁性層４ａ，４ｂが各々の一部を共有する構成の記憶セル１では、感磁層（８ａと１４ａ、８ｂと１４ｂ）の磁化方向を反転させる際に、一方の環状磁性層４ａを貫通する書込ビット線５ａおよび書込ワード線６と、他方の環状磁性層４ｂを貫通する書込ビット線５ｂおよび書込ワード線６とにそれぞれ書込電流を供給する構成のため、各記憶素子１ａ，１ｂを完全な同一構造に構成することが製造上困難であることと相俟って、記憶素子１ａ側（書込ビット線５ａおよび書込ワード線６）に供給する書込電流の合計値と、記憶素子１ｂ側（書込ビット線５ｂおよび書込ワード線６）に供給する書込電流の合計値との間の電流差が大きくなり易いという傾向がある。この場合、書込電流の合計値が小さくてもよい記憶素子側にも、他方の記憶素子に供給するのと同じ電流値の書込電流（大きな書込電流）を供給せざるを得ないために、記憶セル１に対して必要以上に大きな書込電流を供給することとなって、書込効率が低下する。
【００１２】
この点に関して、発明者は、書込電流を一層低減させるために、この記憶セル１に関して鋭意研究に努めた結果、第１の感磁層１４ａ，１４ｂ（図４（ａ）参照）の厚みと書込電流の電流値との間に一定の関係が成り立つことを見出すと共に、この関係に基づいて各第１の感磁層１４ａ，１４ｂの厚みを規定することにより、書込電流を低減させ得ることを見出した。
【００１３】
本発明は、かかる要望に鑑みてなされたものであり、少ない電流で効率良く感磁層の磁化方向を変え得る磁気記憶セルおよび磁気メモリデバイスを提供することを主目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成すべく本発明に係る磁気記憶セルは、磁界を発生させる１以上の導線によって貫かれる環状磁性層と、前記環状磁性層における前記磁界によって磁化方向が変化する第１の感磁層および当該第１の感磁層の表面に配設された磁気抵抗効果発現体を含んで積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ有する複数の記憶素子を備え、前記複数の環状磁性層は、当該各環状磁性層の内部を貫く前記導線の延在方向を一致させて並設されると共に各々の所定部位を互いに共有して構成され、前記複数の第１の感磁層は、前記導線に対して同一側で、かつ各々の一端側を共有した状態で同一面上に位置して配設されると共に、その厚みが０．５ｎｍ以上４０ｎｍ以下の範囲内に規定されている。ここで、本明細書における「磁界」とは、導線に流れる電流によって生じる磁界、または、環状磁性層に生じる還流磁界を意味する。また、「環状磁性層」の「環状」とは、内部を貫く導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、その導線を横切る方向の断面が閉じている状態を意味する。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造工程において発生する程度の酸化膜は含んでもよい。また、「磁気抵抗効果発現体」とは、磁気抵抗効果を発現する部位（または物体）を意味する。
【００１５】
ここで、本明細書における「軸方向」とは、この環状磁性層単体に注目したときの環状磁性層の軸に平行な方向、言い換えれば環状磁性層の開口方向、すなわち内部を貫く導線の延在方向を意味する。また、「共有」とは、一対の環状磁性層が、互いに電気的および磁気的に連続した状態を意味する。
【００１６】
この場合、前記磁界によって互いに反平行の向きで磁化されるように前記複数の第１の感磁層を構成するのが好ましい。ここで、本発明における「互いに反平行」とは、互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳密に１８０度である場合のほか、製造上生じる誤差や完全に単軸化されなかったが故に生じる程度の誤差等に起因して１８０度から所定角度だけ外れている場合も含む。
【００１７】
また、０．５ｎｍ以上３０ｎｍ以下の範囲内となるように前記第１の感磁層の厚みを規定するのが好ましい。
【００１８】
さらに、前記環状磁性層が複数の前記導線によって貫かれ、当該複数の導線が、前記環状磁性層を貫く領域において互いに平行に延在しているのが好ましい。
【００１９】
また、前記第１の感磁層と互いに磁気的に交換結合可能な第２の感磁層を含んで前記積層体を構成するのが好ましい。
【００２０】
さらに、非磁性層と、当該非磁性層の一面側に積層されて磁化方向の固定された第１の磁性層と、前記非磁性層の他面側に積層されて前記第２の感磁層として機能する第２の磁性層とを備えて前記積層体を構成し、前記積層体を流れる前記電流に基づいて情報が検出可能に構成するのが好ましい。ここで、本発明における「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００２１】
また、前記第２の磁性層よりも保磁力の大きな材料を用いて前記第１の磁性層を形成するのが好ましい。
【００２２】
また、本発明に係る磁気メモリデバイスは、上記の磁気記憶セルと、前記導線としての書込線と、前記積層体に前記電流を供給する読出線とを備えている。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
まず、図１〜図７を参照して本実施の形態に係る磁気メモリデバイスＭの構成について説明する。
【００２５】
図１に示すように、磁気メモリデバイスＭは、アドレスバッファ５１、データバッファ５２、制御ロジック部５３、記憶セル群５４、第１の駆動制御回路部５６および第２の駆動制御回路部５８を備えている。
【００２６】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号を、Ｙ方向アドレス線５７を介して第１の駆動制御回路部５６に出力すると共に、Ｘ方向アドレス線５５を介して第２の駆動制御回路部５８に出力する。
【００２７】
データバッファ５２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ５２Ａおよび出力バッファ５２Ｂを備えている。また、データバッファ５２は、制御信号線５３Ａを介して制御ロジック部５３に接続されている。この場合、入力バッファ５２Ａは、Ｘ方向書込用データバス６０を介して第２の駆動制御回路部５８に接続され、Ｙ方向書込用データバス６１を介して第１の駆動制御回路部５６に接続されている。一方、出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介して第１の駆動制御回路部５６に接続されている。また、入力バッファ５２Ａおよび出力バッファ５２Ｂは、制御ロジック部５３から制御信号線５３Ａを介して入力した制御信号に従って作動する。
【００２８】
制御ロジック部５３は、入力端子ＣＳおよび入力端子ＷＥを備え、データバッファ５２、第１の駆動制御回路部５６および第２の駆動制御回路部５８の動作を制御する。具体的には、この制御ロジック部５３は、入力端子ＣＳを介して入力したチップセレクト信号、および入力端子ＷＥを介して入力した書込許可信号に基づいて、入力バッファ５２Ａおよび出力バッファ５２Ｂのいずれをアクティブにするか否かを決定すると共に、この決定に従って入力バッファ５２Ａおよび出力バッファ５２Ｂを作動させるための制御信号を生成して制御信号線５３Ａを介してデータバッファ５２に出力する。また、制御ロジック部５３は、チップセレクト信号および書込許可信号を各駆動回路部５６，５８において必要な電圧レベルまで増幅して出力する。
【００２９】
記憶セル群５４は、直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）の各交差部位に磁気記憶セルとしての記憶セル１を多数配列したマトリックス構造を有している。この場合、記憶セル１は、磁気メモリデバイスＭにおいてデータを記憶する最小単位であって、一対の記憶素子（トンネル磁気抵抗効果素子）を備えている。なお、記憶セル１については後に詳述する。
【００３０】
第１の駆動制御回路部５６は、Ｙ方向アドレスデコーダ回路５６Ａ、センスアンプ回路５６ＢおよびＹ方向カレントドライブ回路５６Ｃを有している。一方、第２の駆動制御回路部５８は、Ｘ方向アドレスデコーダ回路５８Ａ、定電流回路５８ＢおよびＸ方向カレントドライブ回路５８Ｃを有している。
【００３１】
この場合、Ｙ方向アドレスデコーダ回路５６Ａは、図７に示すように、Ｙ方向アドレス線５７を介して入力したアドレス信号に基づいてビットデコード線７１（・・・，７１ｎ，７１ｎ＋１，・・・）を選択する。一方、Ｘ方向アドレスデコーダ回路５８Ａは、同図に示すように、Ｘ方向アドレス線５５を介して入力したアドレス信号に基づいてワードデコード線７２（・・・，７２ｍ，７２ｍ＋１，・・・）を選択する。
【００３２】
また、センスアンプ回路５６Ｂおよび定電流回路５８Ｂは、記憶セル群５４に対する読出動作の際に作動する。この場合、センスアンプ回路５６Ｂは、図７に示すように、各読出ビット線１３ａ，１３ｂを介して記憶セル群５４に接続されて、読出動作の際に各読出ビット線１３ａ，１３ｂを流れる各読出電流を検出することによって各記憶セル１に記憶されている情報を読み出す。同様にして、定電流回路５８Ｂは、同図に示すように、読出スイッチ８３および読出ワード線１２を介して記憶セル群５４に接続されて、読出動作の際に各読出ビット線１３ａ，１３ｂを流れる読出電流（記憶セル１を流れる読出電流）の総電流値を一定に制御する。この場合、各読出ビット線１３ａ，１３ｂは、本発明における「読出線」に対応する。
【００３３】
また、Ｙ方向カレントドライブ回路５６ＣおよびＸ方向カレントドライブ回路５８Ｃは、記憶セル群５４に対する書込動作の際に作動する。具体的には、Ｙ方向カレントドライブ回路５６Ｃは、図２に示すように、書込ビット線引出電極４２および各書込ビット線５ａ，５ｂ（以下、区別しないときには「書込ビット線５」ともいう）を介して記憶セル群５４に接続されて、書込動作の際に書込ビット線５ａ，５ｂを介して記憶セル群５４に書込電流を供給する。同様にして、Ｘ方向カレントドライブ回路５８Ｃは、書込ワード線引出電極４１および書込ワード線（本発明における「第１の書込線」）６を介して記憶セル群５４に接続されて、書込動作の際に書込ワード線６を介して記憶セル群５４に書込電流を供給する。この場合、Ｙ方向カレントドライブ回路５６Ｃは、一方に供給する書込電流の向きに対して、他方に供給する書込電流の向きが逆になるように各書込ビット線（本発明における「第２の書込線」）５ａ，５ｂに書込電流を供給する。また、書込ビット線５ａと書込ワード線６、および書込ビット線５ｂと書込ワード線６は、本発明における「導線」に対応する。
【００３４】
次に、磁気メモリデバイスＭにおける情報書込動作に係わる構成について説明する。
【００３５】
図２は、記憶セル群５４の書込動作に係わる要部の平面構成を表す概念図である。同図に示すように、磁気メモリデバイスＭは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差する複数の書込ワード線６とを含んでいる。この場合、書込ビット線５ａ，５ｂおよび書込ワード線６は、互いの交差する各領域において、互いに平行に延在する平行部分１０が形成されて構成されている。この各平行部分１０は、同図に示すように、書込ワード線６が矩形波状にＸ方向に延在する（言い換えれば、＋Ｙ方向に延在する部位と−Ｙ方向に延在する部位とがＸ方向に延在する部位を介して交互に繰り返されるジグザグ形状に形成される）と共に各書込ビット線５ａ，５ｂがＹ方向に沿って直線状に延在し、かつ各書込ビット線５ａ，５ｂと、書込ワード線６における矩形波状の立ち上がり部分（＋Ｙ方向に延在する部位）および立ち下がり部分（−Ｙ方向に延在する部位）とを近接させて平行状態に配設することで構成されている。
【００３６】
また、各書込ビット線５ａ，５ｂの両端には、それぞれ書込ビット線引出電極４２がそれぞれ設けられている。各書込ビット線引出電極４２は、それぞれ一方（例えば同図中の上側の書込ビット線引出電極４２）がＹ方向カレントドライブ回路５６Ｃに接続され、他方（例えば同図中の下側の書込ビット線引出電極４２）が最終的に接地されるように接続されている。同様にして、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられ、各書込ワード線引出電極４１は、それぞれ一方（例えば同図中の左側の書込ワード線引出電極４１）がＸ方向カレントドライブ回路５８Ｃに接続されると共に、他方（例えば同図中の右側の書込ワード線引出電極４１）が最終的に接地されるように接続されている。
【００３７】
各記憶セル１は、図２，３に示すように、環状磁性層４ａ，４ｂ（両者で「環状磁性層４」ともいう）および一対の磁気抵抗効果発現体２０ａ，２０ｂを備えている。また、各記憶セル１は、書込ワード線６における立ち上がり部分に対応する平行部分１０、および当該平行部分１０に隣接する書込ワード線６における立ち下がり部分に対応する平行部分１０を含んで、書込ビット線５ａ，５ｂと書込ワード線６との各交差領域にそれぞれ配設されている。また、各記憶セル１は、図２，３に示すように、書込ワード線６における立ち上がり部分に対応する平行部分１０側が記憶素子１ａとして構成されると共に、書込ワード線６における立ち下がり部分に対応する平行部分１０側が記憶素子１ｂとして構成されている。
【００３８】
この場合、環状磁性層４ａは、図４（ａ）に示すように、磁気抵抗効果発現体２０ａの積層面に沿った方向（磁気抵抗効果発現体２０ａの積層方向と直交する方向。同図中のＹ方向）を軸方向（同図中において軸を符号Ｆで示す。つまり、環状磁性層４ａの内部を後述するように貫く導線（書込ビット線５ａと書込ワード線６）の延在方向）とする環状（一例として四角筒状）に形成されると共に書込ビット線５ａと書込ワード線６とによって貫かれて構成されている。この場合、環状磁性層４ａは、同図中における下壁全体が第１の感磁層１４ａを構成する。また、書込ビット線５ａと書込ワード線６は、一例としてＺ方向に並んで配設されている。また、書込ビット線５ａと書込ワード線６との間、書込ビット線５ａと環状磁性層４ａとの間、および書込ワード線６と環状磁性層４ａとの間には、絶縁膜７ａがそれぞれ配設されて、書込ビット線５ａと書込ワード線６とが電気的に絶縁されると共に、書込ビット線５ａおよび書込ワード線６と環状磁性層４ａとが電気的に絶縁されている。同様にして、環状磁性層４ｂも、磁気抵抗効果発現体２０ｂの積層面に沿った方向（磁気抵抗効果発現体２０ｂの積層方向と直交する方向。同図中のＹ方向）を軸方向（同図中において軸を符号Ｇで示す。つまり、環状磁性層４ｂの内部を後述するように貫く導線（書込ビット線５ｂと書込ワード線６）の延在方向）とする環状（一例として四角筒状）に形成されると共に書込ビット線５ｂと書込ワード線６とによって貫かれて構成されている。この場合、環状磁性層４ｂは、同図中における下壁全体が第１の感磁層１４ｂを構成する。また、書込ビット線５ｂと書込ワード線６は、Ｚ方向に並んで配設されている。また、書込ビット線５ｂと書込ワード線６との間、書込ビット線５ｂと環状磁性層４ｂとの間、および書込ワード線６と環状磁性層４ｂとの間には、絶縁膜７ｂがそれぞれ配設されて、書込ビット線５ｂと書込ワード線６とが電気的に絶縁されると共に、書込ビット線５ｂおよび書込ワード線６と環状磁性層４ｂとが電気的に絶縁されている。さらに、各環状磁性層４ａ，４ｂは、互いの軸Ｆ，Ｇの方向（内部を貫く導線の延在方向）を一致させて並設されると共に、互いを貫くそれぞれの書込ビット線５ａおよび書込ワード線６と、書込ビット線５ｂおよび書込ワード線６とで挟まれた部位（以下、「共有部位３４」ともいう）を互いに共有するように構成されている。具体的には、環状磁性層４ａ，４ｂは、互いの軸Ｆ，Ｇの方向（内部を貫く導線の延在方向）を一致させて平行に、かつ各々の一つの側壁（図４（ａ）中においては、環状磁性層４ａの右側壁と環状磁性層４ｂの左側壁。本発明における所定部位）を共有した状態で並設されている。したがって、共有部位３４は、環状磁性層４ａの右側壁および環状磁性層４ｂの左側壁としても機能する。また、同図に示すように、各第１の感磁層１４ａ，１４ｂは、軸Ｆ，Ｇを含む面Ｈに対して同一側（同図中では下側）に、つまり、各環状磁性層４ａ，４ｂを貫く導線に対して同一側に配設（具体的には並設）されている。また、第１の感磁層１４ａは同図中における右端側が共有部位３４に含まれ、一方、第１の感磁層１４ｂは同図中における左端側が共有部位３４に含まれている。その結果、各第１の感磁層１４ａ，１４ｂは、各々の一端側（第１の感磁層１４ａの右端側および第１の感磁層１４ｂの左端側）を共有した状態で、しかも同一面上に位置して並設されている。
【００３９】
一方、磁気抵抗効果発現体２０ａは、図４（ａ）に示すように、第１の磁性層２ａ、トンネルバリア層（本発明における「非磁性層」）３ａおよび第２の磁性層８ａ（本発明における「第２の感磁層」。以下、「第２の感磁層８ａ」ともいう）がこの順に後述する導電層２４ａ上に積層されて構成されている。また、磁気抵抗効果発現体２０ａは、第１の感磁層１４ａにおける中央部またはその近傍（同図中において、環状磁性層４ａの左側壁３５ａと共有部位３４とで挟まれた符号Ｊで示される範囲内）の表面に、第２の感磁層８ａを第１の感磁層１４ａに電気的に接続させた状態で配設されている。本実施の形態では、一例として、磁気抵抗効果発現体２０ａは、第１の感磁層１４ａの中央部に配設されている。この構成により、磁気抵抗効果発現体２０ａは、第１の感磁層１４ａと共に、ＴＭＲ膜Ｓ２０ａ（本発明における「積層体」）を構成する。このＴＭＲ膜Ｓ２０ａでは、磁気抵抗効果発現体２０ａの積層面に垂直な方向に電流が流れる。
【００４０】
同様にして、磁気抵抗効果発現体２０ｂは、図４（ａ）に示すように、第１の磁性層２ｂ、トンネルバリア層（本発明における「非磁性層」）３ｂおよび第２の磁性層８ｂ（本発明における「第２の感磁層」。以下、「第２の感磁層８ｂ」ともいう）がこの順に後述する導電層２４ａ上に積層されて構成されている。また、磁気抵抗効果発現体２０ｂは、第１の感磁層１４ｂにおける中央部またはその近傍（同図中において、環状磁性層４ｂの右側壁３５ｂと共有部位３４とで挟まれた符号Ｋで示される範囲内）の表面に、第２の感磁層８ｂを第１の感磁層１４ｂに電気的に接続させた状態で配設されている。本実施の形態では、一例として、磁気抵抗効果発現体２０ｂは、第１の感磁層１４ｂの中央部に配設されている。この構成により、磁気抵抗効果発現体２０ｂは、第１の感磁層１４ｂと共に、ＴＭＲ膜Ｓ２０ｂ（本発明における「積層体」）を構成する。このＴＭＲ膜Ｓ２０ｂでは、磁気抵抗効果発現体２０ｂの積層面に垂直な方向に電流が流れる。
【００４１】
この場合、第１の感磁層１４ａおよび第２の感磁層８ａは、互いに磁気的に交換結合している。同様にして、第１の感磁層１４ｂおよび第２の感磁層８ｂも互いに磁気的に交換結合している。一方、各第１の磁性層２ａ，２ｂは、磁化方向が同一方向に予め固定されている。なお、図４では、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの膜構成を説明するために、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを周囲の他の構成要素よりも相対的に大きく誇張して表すと共に、第１の感磁層１４ａ，１４ｂの厚みを周囲の他の構成要素の厚みよりも相対的に厚く誇張して表している。
【００４２】
ＴＭＲ膜Ｓ２０ａは、積層面に垂直方向の電圧を第１の磁性層２ａと第２の感磁層８ａとの間に印加したときに、第１の磁性層２ａおよび第２の感磁層８ａの内の一方の電子がトンネルバリア層３ａを突き抜けて第１の磁性層２ａおよび第２の感磁層８ａの内の他方に移動することによってトンネル電流が流れるように構成されて、記憶速度向上やアクセス速度向上を達成可能に構成されている。このトンネル電流は、トンネルバリア層３ａとの界面部分における第１の磁性層２ａのスピンと第２の感磁層８ａのスピンとの相対的な角度によって変化する。具体的には、第１の磁性層２ａのスピンと第２の感磁層８ａのスピンとが互いに平行なときに抵抗値が最小となり、反平行のときに抵抗値が最大となる。ＴＭＲ膜Ｓ２０ｂについても同様である。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）は、下記の式のように定義される。
（ＭＲ比）＝ｄＲ／Ｒ
ここで、「ｄＲ」は、スピンが互いに平行なときと反平行なときとの抵抗値の差を意味し、「Ｒ」は、スピンが互いに平行なときの抵抗値を意味する。
【００４３】
また、トンネル電流に対する抵抗値（以下、「トンネル抵抗Ｒｔ」ともいう。）は、トンネルバリア層３ａ，３ｂの膜厚Ｔに強く依存する。具体的には、トンネル抵抗Ｒｔは、低電圧領域では、下記の式に示すように、トンネルバリア層３ａ，３ｂの膜厚Ｔに対して指数関数的に増加する。
Ｒｔ∝ｅｘｐ（２χ^Ｔ），χ＝｛８π^２ｍ^＊（φ・Ｅｆ）^０．５｝／ｈ
ここで、「φ」はバリア高さ、「ｍ^＊」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を意味する。一般的に、記憶素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）^２ 程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）^２以下、さらに好ましくは１ｋΩ・（μｍ）^２以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００４４】
なお、各トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができるが、その一方で、第１の磁性層２ａ，２ｂおよび第２の感磁層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるためにＭＲ比が低下することがある。これを防止するため、各トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みに設定する必要があり、具体的には０．３ｎｍ以上に設定することが望ましい。
【００４５】
また、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造に構成されているため、第１の磁性層２ａ，２ｂの保磁力が第２の感磁層８ａ，８ｂの保磁力よりも大きくなるように構成されているのが望ましい。具体的には、第１の磁性層２ａ，２ｂの保磁力は、（５０／４π）×１０^３Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０^３Ａ／ｍ以上であることが望ましい。この構成により、第１の磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１の磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）で構成されている。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等で第１の磁性層２ａ，２ｂを構成することもできる。第２の感磁層８ａ，８ｂは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）で構成することができる。また、第１の磁性層２ａ，２ｂおよび第２の感磁層８ａ，８ｂの磁化容易軸は、第１の磁性層２ａ，２ｂと第２の感磁層８ａ，８ｂとの各磁化方向を互いに平行または反平行となる状態で安定化させるためには、互いに平行であることが望ましい。
【００４６】
環状磁性層４では、上述した構成により、書込ビット線５および書込ワード線６における平行部分１０を流れる書込電流に起因して、その内部に還流磁界が発生する。この還流磁界は、書込ビット線５および書込ワード線６を流れる電流の向きに応じて反転する。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、第１の感磁層１４ａ，１４ｂの保磁力が、（１００／４π）×１０^３Ａ／ｍ以下の範囲内において第１の磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されているのが望ましい。（１００／４π）×１０^３Ａ／ｍを超えるような保磁力では、環流磁界の向きを反転させる際における書込電流の増大に起因する発熱により、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ自体の劣化が生じる可能性があるためである。さらに、第１の感磁層１４ａ，１４ｂの保磁力が第１の磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１の磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子１ａ，１ｂを破壊させるおそれがあるためである。また、書込ビット線５および書込ワード線６による環流磁界を環状磁性層４に集中させるために、環状磁性層４の透磁率はより大きい方が好ましい。具体的には、２０００以上が好ましく、６０００以上であることがより好ましい。
【００４７】
さらに、第１の感磁層１４ａ，１４ｂの膜厚は、０．５ｎｍ以上４０ｎｍ以下の範囲内、好ましくは０．５ｎｍ以上３０ｎｍ以下の範囲内に設定するのが好ましい。第１の感磁層１４ａ，１４ｂの膜厚をこの範囲内に規定（設定）することにより、第１の感磁層１４ａ，１４ｂおよび第２の感磁層８ａ，８ｂの磁化方向を反転させる際に、環状磁性層４ａを貫通する書込ワード線６および書込ビット線５ａに流す各書込電流の合計値（記憶素子１ａ側に流す書込電流の合計値）と、環状磁性層４ｂを貫通する書込ワード線６および書込ビット線５ｂに流す各書込電流の合計値（記憶素子１ｂ側に流す書込電流の合計値）とをバランス（均衡）させることができる結果、記憶セル１全体としての書込電流を低減することができる。
【００４８】
この場合、第１の感磁層１４ａ，１４ｂの厚みが５０ｎｍ以上のときには、記憶素子１ａ側の書込電流の合計値と、記憶素子１ｂ側の書込電流の合計値との間の電流差が大きくなってバランスが悪くなるため、書込電流の合計値が小さい記憶素子（１ａおよび１ｂの一方）に対しても、書込電流の合計値が大きい記憶素子（１ａおよび１ｂの他方）と同じ大きさの書込電流を供給せざるを得なくなる。加えて、各記憶素子１ａ，１ｂに対する書込電流の各合計値が全体的に大きくなっている。これらの結果、厚みが５０ｎｍ以上のときには、記憶セル１に対する書込電流の全体量が大きくなっている。一方、第１の感磁層１４ａ，１４ｂの厚みが５０ｎｍ未満のときには、記憶素子１ａ側の書込電流の合計値と、記憶素子１ｂ側の書込電流の合計値との間の電流差が若干小さくなってバランスが改善される傾向を示すと共に、第１の感磁層１４ａ，１４ｂの厚み（膜厚）が薄くなる程、記憶素子１ａ側の書込電流の合計値および記憶素子１ｂ側の書込電流の合計値が共に低下する傾向を示す。特に、厚みが４０ｎｍ以下のときには、記憶素子１ａ，１ｂ側の書込電流の両合計値間の電流差がさらに小さくなって両者間のバランスが一層改善される傾向を示す。さらに、厚みが３０ｎｍ以下のときには、記憶素子１ａ，１ｂ側の書込電流の両合計値間の電流差がより一層小さくなって両者間のバランスがより一層改善される傾向を示す。しかしながら、第１の感磁層１４ａ，１４ｂを安定した膜として製造するためには、第１の感磁層１４ａ，１４ｂの厚みを０．５ｎｍ以上に設定するのが好ましい。
【００４９】
書込ビット線５および書込ワード線６は、一例として１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と、５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層されて構成されている。
【００５０】
次に、情報読出動作に係わる構成について、図３、図５および図６を参照して説明する。
【００５１】
図５に示すように、各記憶セル１は、複数の読出ワード線１２と複数の読出ビット線１３ａ，１３ｂとの各交差点に配設されている。この場合、図６に示すように、記憶セル１における各記憶素子１ａ，１ｂは、一対のショットキーダイオード７５ａ，７５ｂ（以下、単に「ダイオード７５ａ，７５ｂ」ともいう。）が形成された基体１１の上に、一対の磁気抵抗効果発現体２０ａ，２０ｂ、環状磁性層４（４ａ，４ｂ）の順で積層されて構成されている。また、各記憶セル１（１ａ，１ｂ）の下面（磁気抵抗効果発現体２０ａ，２０ｂが形成された側）は、ダイオード７５ａ，７５ｂ、および各接続層１３Ｔ，１３Ｔを介して読出ビット線１３ａ，１３ｂにそれぞれ接続されている。一方、各記憶素子１ａ，１ｂは、図３，６に示すように、その上面（磁気抵抗効果発現体２０ａ，２０ｂとは反対側）が読出ワード線１２に接続されている。この場合、各読出ビット線１３ａ，１３ｂは、各記憶セル１における一対の記憶素子１ａ，１ｂの各々に読出電流を供給するものであり、図５に示すように、その両端には読出ビット線引出電極４４がそれぞれ設けられている。一方、読出ワード線１２は、記憶素子１ａ，１ｂの各々に流れた読出電流を接地（アース電位）に導くものであり、その両端には、読出ワード線引出電極４３がそれぞれ設けられている。
【００５２】
ダイオード７５ａは、図６に示すように、基板２６、基板２６上に積層されたエピタキシャル層２５、およびエピタキシャル層２５上に積層された導電層２４ａを備え、導電層２４ａとエピタキシャル層２５との間にショットキー障壁が形成されて構成されている。同様にして、ダイオード７５ｂも、同図に示すように、基板２６、基板２６上に積層されたエピタキシャル層２５、およびエピタキシャル層２５上に積層された導電層２４ｂを備え、導電層２４ｂとエピタキシャル層２５との間にショットキー障壁が形成されて構成されている。また、ダイオード７５ａとダイオード７５ｂとは、磁気抵抗効果発現体２０ａ，２０ｂおよび環状磁性層４を介して互いに電気的に接続されると共に、これらの部位以外においては互いに電気的に絶縁されている。なお、同図中において、符号１１Ａ，１７Ａ，１７Ｂで示す各部位は、絶縁層で構成されている。
【００５３】
次に、図７を参照して、磁気メモリデバイスＭにおける読出動作に係わる回路構成について説明する。
【００５４】
図７に示すように、この磁気メモリデバイスＭでは、記憶セル群５４のビット列毎の記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（・・・，８０ｎ，８０ｎ＋１，・・・）を構成しており、この単位読出回路８０がビット列方向に並列に配置されている。各単位読出回路８０は、ビットデコード線７１（・・・，７１ｎ，７１ｎ＋１，・・・）を介してＹ方向アドレスデコーダ回路５６Ａに接続されると共に、Ｙ方向読出用データバス６２を介して出力バッファ５２Ｂに接続されている。
【００５５】
また、各単位読出回路８０に含まれている各記憶セル１の各記憶素子１ａ，１ｂは、各々の一端が一対のダイオード７５ａ，７５ｂを介して各単位読出回路８０毎の読出ビット線１３ａ，１３ｂにそれぞれ接続されている。一方、各単位読出回路８０に含まれている各記憶セル１の各記憶素子１ａ，１ｂは、各々の他端が共に各読出ワード線１２（・・・，１２ｍ，１２ｍ＋１，・・・）にそれぞれ接続されている。
【００５６】
この場合、各読出ワード線１２の一端は、それぞれ読出ワード線引出電極４３（図５参照）を介して各読出スイッチ８３（・・・，８３ｍ，８３ｍ＋１，・・・）に接続され、さらに各読出スイッチ８３は共通の定電流回路５８Ｂに接続されている。また、各読出スイッチ８３は、ワードデコード線７２（・・・，７２ｍ，７２ｍ＋１，・・・）を介してＸ方向アドレスデコーダ回路５８Ａにそれぞれ接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号を入力したときに導通するように構成されている。
【００５７】
一方、各読出ビット線１３ａ，１３ｂは、その一端が読出ビット線引出電極４４（図５参照）を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、各単位読出回路８０における一対の読出ビット線１３ａ，１３ｂをそれぞれ流れる読出電流間の差分に基づいて、各単位読出回路８０において読出電流が流れた記憶セル１に記憶されている情報（２値情報）を検出すると共に、検出した情報を出力線８２（・・・，８２ｎ，８２ｎ＋１，・・・）を介してＹ方向読出用データバス６２に出力する機能を備えている。
【００５８】
次に、磁気メモリデバイスＭの動作について説明する。
【００５９】
まず、図２、図４（ｂ）および図４（ｃ）を参照して、記憶セル１における書込動作について説明する。
【００６０】
図４（ｂ）に示すように、書込ワード線６の記憶素子１ａを通過する部位における電流の向きが紙面の手前側から奥側に（＋Ｙ方向へ）向かうように、書込ワード線６に書込電流を流す。また、各記憶素子１ａ，１ｂの平行部分１０（図２参照）において、各書込ビット線５ａ，５ｂの電流の向きが書込ワード線６の電流の向きと一致するように、各書込ビット線５ａ，５ｂに書込電流を流す。具体的には、同図に示すように、書込ビット線５ａには、紙面の手前側から奥側に（＋Ｙ方向へ）向かうように書込電流を流し、書込ビット線５ｂには、紙面の奥側から手前側に（−Ｙ方向へ）向かうように書込電流を流す。この場合、記憶素子１ａでは、環状磁性層４ａの内部に時計回り方向の還流磁界１６ａが発生する。一方、記憶素子１ｂでは、環状磁性層４ｂの内部に反時計回り方向の還流磁界１６ｂが発生する。これにより、記憶素子１ａでは、第１の感磁層１４ａおよび第２の感磁層８ａの磁化方向が−Ｘ方向となり、記憶素子１ｂでは、第１の感磁層１４ｂおよび第２の感磁層８ｂの磁化方向が＋Ｘ方向となる。つまり、各記憶素子１ａ，１ｂの各感磁層（第１の感磁層１４ａおよび第２の感磁層８ａ、第１の感磁層１４ｂおよび第２の感磁層８ｂ）が互いに反平行の向きで磁化される。また、各環状磁性層４ａ，４ｂの共有部位３４では、各環流磁界１６ａ，１６ｂの方向が一致する。したがって、同図に示すように、記憶素子１ａでは、第２の感磁層８ａの磁化方向と第１の磁性層２ａの磁化方向とが一致する（平行になる）。一方、記憶素子１ｂでは、第２の感磁層８ｂの磁化方向と第１の磁性層２ｂの磁化方向とが逆になる（反平行になる）。この結果、記憶セル１に情報（一例として「０」）が記憶される。
【００６１】
一方、図４（ｃ）に示すように、書込ワード線６および各書込ビット線５ａ，５ｂに、図４（ｂ）のときとは逆向きの電流を流すことにより、記憶素子１ａでは、環状磁性層４ａの内部に反時計回り方向の還流磁界１６ａが発生する。また、記憶素子１ｂでは、環状磁性層４ｂの内部に時計回り方向の還流磁界１６ｂが発生する。これにより、記憶素子１ａでは、第１の感磁層１４ａおよび第２の感磁層８ａの磁化方向が＋Ｘ方向となり、記憶素子１ｂでは、第１の感磁層１４ｂおよび第２の感磁層８ｂの磁化方向が−Ｘ方向となる。つまり、各記憶素子１ａ，１ｂの各感磁層が互いに反平行の向きで磁化される。なお、この場合においても、各環状磁性層４ａ，４ｂの共有部位３４では、各環流磁界１６ａ，１６ｂの方向（同図（ｂ）のときとは逆向き）が一致する。したがって、同図に示すように、記憶素子１ａでは、第２の感磁層８ａの磁化方向と第１の磁性層２ａの磁化方向とが互いに逆方向になる（反平行になる）。一方、記憶素子１ｂでは、第２の感磁層８ｂの磁化方向と第１の磁性層２ｂの磁化方向とが一致する（平行になる）。この結果、記憶セル１に情報（一例として「１」）が記憶される。
【００６２】
この場合、記憶素子１ａ，１ｂでは、第１の磁性層２ａ，２ｂと第２の感磁層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対を成す記憶素子１ａおよび記憶素子１ｂは、必ず一方が低抵抗となり、かつ他方が高抵抗となって情報を記憶する。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れたとき、あるいは、どちらか一方のみに書込電流が流れたときには、各第２の感磁層８ａ，８ｂの磁化方向が反転せずに、データの書き換えは行われない。
【００６３】
次に、図１，７，８を参照して、磁気メモリデバイスＭの読出動作について説明する。
【００６４】
まず、アドレスバッファ５１を介してアドレス信号を入力したＹ方向アドレスデコーダ回路５６Ａが、このアドレス信号に基づいて複数のビットデコード線７１のうちの１つを選択して、対応するセンスアンプ回路５６Ｂに制御信号を出力する。次いで、制御信号を入力したセンスアンプ回路５６Ｂは、接続されている読出ビット線１３ａ，１３ｂに電圧を印加する。これにより、各記憶素子１ａ，１ｂにおけるＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。一方、アドレスバッファ５１を介してアドレス信号を入力したＸ方向アドレスデコーダ回路５８Ａは、このアドレス信号に基づいて複数のワードデコード線７２のうちの１つを選択することにより、対応する読出スイッチ８３を駆動してオン状態（導通状態）に移行させる。これにより、選択されたビットデコード線７１（つまり読出ビット線１３ａ，１３ｂ）とワードデコード線７２（つまり読出ワード線１２）との交差部分に配置された記憶セル１に読出電流が流れる。この場合、記憶セル１における各記憶素子１ａ，１ｂでは、記憶されている情報の値に応じて一方が低抵抗状態で他方が高抵抗状態に維持されると共に、記憶セル１に流れる読出電流の総和が定電流回路５８Ｂによって一定値に維持されている。このため、各記憶素子１ａ，１ｂの一方に流れる読出電流が多く、かつ他方に流れる読出電流が少なくなる。例えば、図８（ａ）に示す記憶セル１の状態では、記憶素子１ａにおいて第１の磁性層２ａと第２の感磁層８ａの各磁化方向が平行となり、記憶素子１ｂにおいて第１の磁性層２ｂと第２の感磁層８ｂの各磁化方向が反平行となっているため、記憶素子１ａが低抵抗状態、記憶素子１ｂが高抵抗状態になっている。これに対して、図８（ｂ）に示す記憶セル１の状態では、各記憶素子１ａ，１ｂにおける第１の磁性層２ａおよび第２の感磁層８ａの各磁化方向が同図（ａ）のときとは逆となる結果、記憶素子１ａが高抵抗状態で、記憶素子１ｂが低抵抗状態になる。
【００６５】
一方、センスアンプ回路５６Ｂは、各記憶素子１ａ，１ｂ間に生じる電流量の差分を検出することにより、記憶セル１に記憶されている情報（２値情報）を取得する。また、センスアンプ回路５６Ｂは、取得した情報を出力バッファ５２Ｂを介して外部データ端子Ｄ０〜Ｄ７に出力する。これにより、記憶セル１に記憶されている２値情報の読み取りが完了する。
【００６６】
このように、この磁気メモリデバイスＭによれば、複数の書込ビット線５ａ，５ｂと、これらの書込ビット線５ａ，５ｂとそれぞれ交差するように延在する複数の書込ワード線６とを備え、かつ上記した構成のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂと、書込ビット線５ａ，５ｂおよび書込ワード線６を取り囲む環状磁性層４とを含む上記構成の記憶素子１ａ，１ｂを備えたことにより、書込ビット線５ａおよび書込ワード線６、また書込ビット線５ｂおよび書込ワード線６に電流を流すことによって生じる合成磁界を、書込ビット線５ａ，５ｂおよび書込ワード線６が交差する構成と比較して大きくすることができると共に、書込ビット線５ａ，５ｂおよび書込ワード線６の双方に流れる電流によって書込ビット線５ａ，５ｂおよび書込ワード線６の周囲に生じる磁束を各環状磁性層４ａ，４ｂからなる閉磁路内に閉じ込めることができるため、漏れ磁束の発生を低減することができる結果、隣接する記憶セルへの悪影響を大幅に低減することができる。また、１つの記憶セル１における一対の記憶素子１ａ，１ｂが環状磁性層４の一部（共有部位３４）を互いに共有するように構成したことにより、環状磁性層４ａ，４ｂを離間して設けた構成と比較して、各環状磁性層４ａ，４ｂの共有部位３４内における磁束密度を増大させることができる結果、各環状磁性層４ａ，４ｂ内の各還流磁界１６ａ，１６ｂの強度を増強することができる。したがって、漏れ磁束の発生の低減と相俟って、より小さな書込電流によって第２の感磁層８ａ，８ｂの磁化反転を行うことができる。
【００６７】
さらに、記憶素子１ａ，１ｂにおける第１の感磁層１４ａ，１４ｂの厚みを０．５ｎｍ以上４０ｎｍ以下の範囲内に規定したことにより、第１の感磁層１４ａ，１４ｂを磁性膜として安定して製造可能な０．５ｎｍ以上の厚みを確保することができる結果、製造上の歩留まりを向上させることができる。また、第１の感磁層１４ａ，１４ｂの厚みを４０ｎｍ以下に規定したことにより、厚みに由来する反磁界が減少するため、記憶素子１ａ，１ｂに対する各書込電流のバランスをある程度確保しつつ、各書込電流の電流値を低下させることができる。さらに、第１の感磁層１４ａ，１４ｂの厚みを３０ｎｍ以下に規定したことにより、厚みに由来する反磁界がさらに減少するため、記憶素子１ａ，１ｂに対する各書込電流をより一層バランスさせつつ、各書込電流の電流値を一層低下させることができる。
【００６８】
また、書込ビット線５ａ，５ｂおよび書込ワード線６の周囲に生じる磁界によって互いに反平行の向きで磁化されるようにして各感磁層（第１の感磁層１４ａおよび第２の感磁層８ａ、第１の感磁層１４ｂおよび第２の感磁層８ｂ）を構成したことにより、各一対の記憶素子１ａ，１ｂのそれぞれの書込ビット線５ａ，５ｂおよび書込ワード線６に電流を流したときに各環状磁性層４ａ，４ｂの共有部位３４に生じる各還流磁界１６ａ，１６ｂの向きを常に揃えることができるため、各環状磁性層４ａ，４ｂの共有部位３４内における磁束密度を確実に増大させることができる。これにより、各環状磁性層４ａ，４ｂ内の各還流磁界１６ａ，１６ｂの強度を増強することができる結果、より小さな書込電流によって感磁層の磁化反転を効率よく行うことができる。
【００６９】
さらに、互いに磁気的に交換結合可能に形成された第１の感磁層１４ａおよび第２の感磁層８ａと、第１の感磁層１４ｂおよび第２の感磁層８ｂとを備えて各感磁層を構成すると共に、各第１の感磁層１４ａ，１４ｂを各環状磁性層４ａ，４ｂの一部で構成したことにより、各感磁層を構成する第２の感磁層８ａ，８ｂの材料として分極率の高い材料を選択することができるため、記憶素子１ａ，１ｂの磁気抵抗変化率を大きくすることができる。
【００７０】
なお、本発明は、上記した実施の形態に限定されない。例えば、上記した磁気メモリデバイスＭでは、環状磁性層４の各第１の感磁層１４ａ，１４ｂと共に、各第２の感磁層８ａ，８ｂを備えた構成の記憶セル１を例に挙げて説明したが、各第２の感磁層８ａ，８ｂを省いて、感磁層として、環状磁性層４の各第１の感磁層１４ａ，１４ｂのみを備えた構成の記憶セルを採用することもできる。また、環状磁性層４の各第１の感磁層１４ａ，１４ｂと各第２の感磁層８ａ，８ｂとの間に非磁性導電層を配設することにより、各第１の感磁層１４ａ，１４ｂと各第２の感磁層８ａ，８ｂとを反強磁性結合させる記憶セルを構成することもできる。また、本発明の実施の形態では、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを保磁力差型構造に構成した記憶セルに本発明を適用した例について説明したが、各ＴＭＲ膜を交換バイアス型に構成した記憶セルに対しても本発明を適用できるのは勿論である。
【００７２】
また、上記した記憶セル１に対して、記憶素子１ａ（または記憶素子１ｂ）と同一構造の記憶素子を、記憶素子１ａにおける環状磁性層４ａの左側壁３５ａまたは記憶素子１ｂにおける環状磁性層４ｂの右側壁３５ｂ側に、１つ以上、互いの軸線（各環状磁性層の内部を貫く導線の延在方向）を一致させて一列に並設することにより、３つ以上の記憶素子によって１ビットの情報を記憶する構成の記憶セルに対しても本願発明を適用することができる。この場合、第１の感磁層１４ａ，１４ｂの厚みを０．５ｎｍ以上４０ｎｍ以下の範囲内（好ましくは０．５ｎｍ以上３０ｎｍ以下の範囲内）に規定する。
【００７３】
【実施例】
次に、実施例を挙げて本発明を詳細に説明する。
【００７４】
（実験１）
図９に示す各部位の寸法Ｌ２〜Ｌ７を図１０に示すタイプＡの欄に記載されている長さにそれぞれ規定したタイプＡの環状磁性層４を想定すると共に、このタイプＡの環状磁性層４における第１の感磁層１４ａ（図９中において右上がりの斜線を付した部位），および第１の感磁層１４ｂ（同図中において右下がりの斜線を付した部位）の各厚みＬ１を、５ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍというように変更したときのタイプＡの環状磁性層４における各記憶素子１ａ，１ｂについての書込電流（Ｉｓｗ）をそれぞれシミュレーションで求めた。ここで、書込電流とは、第１の感磁層１４ａ，１４ｂおよび第２の感磁層８ａ，８ｂの磁化方向を反転させるために必要な電流をいう（以下、各実験においても同様である）。さらに、第１の感磁層１４ａ，１４ｂの厚みＬ１と、求めた書込電流（Ｉｓｗ）との関係を示す特性図（図１１）を作成した。同図中において、○印は記憶素子１ａについての書込電流を示し、●印は記憶素子１ｂについての書込電流を示している。
【００７５】
図１１によれば、タイプＡの環状磁性層４では、厚みＬ１が５０ｎｍを超える領域では、記憶素子１ａ，１ｂの各書込電流のバランスが大きく崩れると共に、全体として書込電流が大きいことが確認される。一方、厚みＬ１が５０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流の電流差が徐々に小さくなって双方が次第にバランスされる（均衡する）傾向を示すと共に、各書込電流が急激かつほぼリニアに低下するのが確認される。特に、厚みＬ１を４０ｎｍ以下に規定することにより、記憶素子１ａ，１ｂに対する各書込電流がほぼバランスされた状態になると共に、記憶素子１ａ，１ｂの各書込電流が１．９ｍＡ以下に低下するのが確認される。さらに、厚みＬ１を３０ｎｍ以下に規定することにより、記憶素子１ａ，１ｂの各書込電流が１．６ｍＡ以下に低下するのが確認される。
【００７６】
（実験２）
図９に示す各部位の寸法Ｌ２〜Ｌ７を図１０に示すタイプＢの欄に記載されている長さにそれぞれ規定したタイプＢの環状磁性層４を想定すると共に、このタイプＢの環状磁性層４における第１の感磁層１４ａ，１４ｂの厚みＬ１を、５ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍというように変更したときのタイプＢの環状磁性層４における各記憶素子１ａ，１ｂについての書込電流（Ｉｓｗ）をそれぞれシミュレーションで求めた。さらに、第１の感磁層１４ａ，１４ｂの厚みＬ１と求めた書込電流（Ｉｓｗ）との関係を示す特性図（図１２）を作成した。同図中において、○印は記憶素子１ａについての書込電流を示し、●印は記憶素子１ｂについての書込電流を示している。
【００７７】
図１２によれば、タイプＢの環状磁性層４では、厚みＬ１が１００ｎｍ以上の領域では、記憶素子１ａ，１ｂの各書込電流が比較的バランスされているものの、各書込電流が全体的に大きいことが確認される。また、厚みＬ１が５０ｎｍ以上１００ｎｍ未満の領域では、記憶素子１ａ，１ｂの各書込電流のバランスが大きく崩れると共に、各書込電流が依然として全体的に大きいことが確認される。一方、厚みＬ１が５０ｎｍ未満の領域では、記憶素子１ａ，１ｂの各書込電流が急激に低下することが確認される。特に、厚みＬ１が２０ｎｍを超え４０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流の電流差が小さくなると共に、各書込電流の値も１．７ｍＡ以下に低下するのが確認される。この場合、厚みＬ１が２０ｎｍを超え３０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流の電流差が極めて小さくなることが確認される。一方、厚みＬ１が５ｎｍ以上２０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流の電流差が若干開いてバランスがやや崩れた状態になるが、各書込電流の電流値が共に０．９ｍＡ以下の極めて低いレベルに維持される結果、記憶セル１全体に対する書込電流は非常に低下することが確認される。
【００７８】
（実験３）
図９に示す各部位の寸法Ｌ２〜Ｌ７を図１０に示すタイプＣの欄に記載されている長さにそれぞれ規定したタイプＣの環状磁性層４を想定すると共に、このタイプＣの環状磁性層４における第１の感磁層１４ａ，１４ｂの厚みＬ１を、５ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍというように変更したときのタイプＣの環状磁性層４における各記憶素子１ａ，１ｂについての書込電流（Ｉｓｗ）をそれぞれシミュレーションで求めた。さらに、第１の感磁層１４ａ，１４ｂの厚みＬ１と求めた書込電流（Ｉｓｗ）との関係を示す特性図（図１３）を作成した。同図中において、○印は記憶素子１ａについての書込電流を示し、●印は記憶素子１ｂについての書込電流を示している。
【００７９】
図１３によれば、タイプＣの環状磁性層４では、厚みＬ１が５０ｎｍ以上の領域では、記憶素子１ａ，１ｂの各書込電流のバランスが大きく崩れると共に、各書込電流が全体的に大きいことが確認される。一方、厚みＬ１が４０ｎｍを超え５０ｎｍ未満の領域では、記憶素子１ａ，１ｂの各書込電流が若干低下するものの、記憶素子１ａ，１ｂの各書込電流の電流差が依然として大きく、かつバランスが崩れた状態にあることが確認される。また、厚みＬ１が４０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流の電流差が徐々に小さくなるとと共に、記憶素子１ａ，１ｂの各書込電流を２．０ｍＡ以下にまで低下させるできることが確認される。特に、厚みＬ１が３０ｎｍ以下の領域では、記憶素子１ａ，１ｂの各書込電流が急激かつほぼリニアに低下するのが確認されると共に、これらの各書込電流の電流差がほぼなくなってバランスされた良好な状態になるのが確認される。
【００８０】
以上の各実験から、いずれのタイプの環状磁性層４においても、第１の感磁層１４ａ，１４ｂの厚みＬ１を５ｎｍ以上４０ｎｍ以下に規定することにより、記憶素子１ａ，１ｂの各書込電流のバランスをある程度確保しつつ、各書込電流を低下させることができるのが確認される。特に、第１の感磁層１４ａ，１４ｂの厚みＬ１を３０ｎｍ以下に規定することにより、記憶素子１ａ，１ｂに対する各書込電流の電流値をほぼバランスさせた状態にすることができると共に、各書込電流を一層低下させることができるのが確認される。また、各実験から、第１の感磁層１４ａ，１４ｂの厚みＬ１が５０ｎｍ未満の領域では、第１の感磁層１４ａ，１４ｂの厚みＬ１を薄くするに従って、記憶素子１ａ，１ｂに対する各書込電流がほぼ一様に低下するのが確認される。このため、シミュレーションは行っていないが、いずれのタイプの環状磁性層４においても、第１の感磁層１４ａ，１４ｂの製造限界である０．５ｎｍまでは、各書込電流のバランスをある程度確保しつつ、これらの電流値を十分に低いレベルに維持することができると考えられる。
【００８２】
以上のように、本発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界を発生させる１以上の導線によって貫かれる環状磁性層と、環状磁性層における磁界によって磁化方向が変化する第１の感磁層および第１の感磁層の表面に配設された磁気抵抗効果発現体を含んで積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ有する複数の記憶素子を備え、内部を貫く互いの導線の延在方向を一致させて並設されると共に各々の所定部位を互いに共有するように複数の環状磁性層を構成し、導線に対して同一側で、かつ各々の一端側を共有した状態で同一面上に位置して配設されると共に０．５ｎｍ以上４０ｎｍ以下の厚みに複数の第１の感磁層を規定したことにより、第１の感磁層を磁性膜として安定して製造可能な０．５ｎｍ以上の厚みを確保することができる結果、製造上の歩留まりを向上させることができる。また、第１の感磁層の厚みを４０ｎｍ以下に規定したことにより、厚みに由来する反磁界が減少するため、記憶素子に対する各書込電流のバランスをある程度確保しつつ、各第１の感磁層の磁化方向を反転するために必要な書込電流を低下させて効率良く第１の感磁層の磁化方向を変えることができる。
【００８３】
また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、磁界によって互いに反平行の向きで磁化されるようにして複数の第１の感磁層を構成したことにより、各一対の記憶素子のそれぞれの導線に電流を流したときに各環状磁性層の共有部分に生じる各磁界の向きを常に揃えることができるため、各環状磁性層の共有部分内における磁束密度を確実に増大させることができる。これにより、各環状磁性層内の各還流磁界の強度を増強することができる結果、より小さな書込電流によって第１の感磁層の磁化反転を効率よく行うことができる。
【００８４】
また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、その厚みが３０ｎｍ以下になるように第１の感磁層を規定したことにより、厚みに由来する反磁界がさらに減少するため、記憶素子に対する各書込電流をより一層バランスさせつつ、第１の感磁層の磁化方向を反転するために必要な各書込電流の電流値を一層低下させて効率良く感磁層の磁化方向を変えることができる。
【００８５】
さらに、本発明に係る記憶セルおよび磁気メモリデバイスによれば、環状磁性層を貫く領域において互いに平行に延在するようにして複数の導線を構成したことにより、複数の導線が交差する構成と比較して、複数の導線に電流を流すことによって生じる合成磁界を大きくすることができる結果、各第１の感磁層をより効率よく磁化反転させることができる。
【００８６】
さらに、本発明に係る記憶セルおよび磁気メモリデバイスによれば、第１の感磁層と互いに磁気的に交換結合可能な第２の感磁層を含んで積層体を構成したことにより、第２の感磁層の材料として分極率の高い材料を選択することができるため、記憶素子の磁気抵抗変化率を大きくすることができる。
【００８７】
また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、非磁性層と、非磁性層の一面側に積層されて磁化方向の固定された第１の磁性層と、非磁性層の他面側に積層されて第２の感磁層として機能する第２の磁性層とを備えて各積層体を構成すると共に、一対の積層体をそれぞれ流れる電流に基づいて情報を検出可能に構成したことにより、トンネル効果を生じさせ得る絶縁層を非磁性層として使用することもできる。
【００８８】
また、本発明に係る記憶セルおよび磁気メモリデバイスによれば、第２の磁性層よりも保磁力の大きな材料を用いて第１の磁性層を形成したことにより、第１の磁性層における磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る磁気メモリデバイスＭの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスＭにおける記憶セル群５４の要部構成を示す部分平面図である。
【図３】図１に示した磁気メモリデバイスＭにおける記憶セル１の構成を示す要部斜視図である。
【図４】（ａ）〜（ｃ）は図２に示した記憶セル１のＶ−Ｖ線に沿った断面図である。
【図５】図１に示した磁気メモリデバイスＭにおける記憶セル群５４の要部構成を示す他の部分平面図である。
【図６】図５に示した記憶セル１のＷ−Ｗ線に沿った断面図である。
【図７】磁気メモリデバイスＭの回路図である。
【図８】図７に示した回路の一部を示す回路図である。
【図９】シミュレーションで第１の感磁層１４ａ，１４ｂの厚みと書込電流との関係を求めた際の記憶セル１についてのタイプＡ〜Ｃの形状を説明する説明図である。
【図１０】図９中の各タイプＡ〜Ｃ毎の寸法を示す寸法図である。
【図１１】タイプＡの記憶セル１についての各第１の感磁層１４ａ，１４ｂの厚みと各書込電流との関係をシミュレーションして得た特性図である。
【図１２】タイプＢの記憶セル１についての各第１の感磁層１４ａ，１４ｂの厚みと各書込電流との関係をシミュレーションして得た特性図である。
【図１３】タイプＣの記憶セル１についての各第１の感磁層１４ａ，１４ｂの厚みと各書込電流との関係をシミュレーションして得た特性図である。
【図１４】記憶素子１２０を主として示す従来の磁気記憶セルの断面図である。
【図１５】従来の磁気メモリデバイスの構成を示す平面図である。
【符号の説明】
１ 記憶セル
１ａ，１ｂ 記憶素子
２ａ，２ｂ 第１の磁性層
３ａ，３ｂ トンネルバリア層
４，４ａ，４ｂ 環状磁性層
５ａ，５ｂ 書込ビット線（複数の導線）
６ 書込ワード線（複数の導線）
８ａ，８ｂ 第２の感磁層
１２ 読出ワード線
１３ａ，１３ｂ 読出ビット線
１４ａ，１４ｂ 第１の感磁層
３４ 共有部位
Ｍ 磁気メモリデバイス
Ｓ２０ａ，Ｓ２０ｂ ＴＭＲ膜（積層体）

Claims (8)

1. 磁界を発生させる１以上の導線によって貫かれる環状磁性層と、前記環状磁性層における前記磁界によって磁化方向が変化する第１の感磁層および当該第１の感磁層の表面に配設された磁気抵抗効果発現体を含んで積層面に垂直な方向に電流が流れるように構成された積層体とをそれぞれ有する複数の記憶素子を備え、
   前記複数の環状磁性層は、当該各環状磁性層の内部を貫く前記導線の延在方向を一致させて並設されると共に各々の所定部位を互いに共有して構成され、
   前記複数の第１の感磁層は、前記導線に対して同一側で、かつ各々の一端側を共有した状態で同一面上に位置して配設されると共に、その厚みが０．５ｎｍ以上４０ｎｍ以下の範囲内に規定されている磁気記憶セル。
2. 前記複数の第１の感磁層は、前記磁界によって互いに反平行の向きで磁化される請求項１記載の磁気記憶セル。
3. 前記第１の感磁層は、その厚みが０．５ｎｍ以上３０ｎｍ以下の範囲内に規定されている請求項１または２記載の磁気記憶セル。
4. 前記環状磁性層は複数の前記導線によって貫かれ、当該複数の導線は、前記環状磁性層を貫く領域において互いに平行に延在している請求項１から３のいずれかに記載の磁気記憶セル。
5. 前記積層体は、前記第１の感磁層と互いに磁気的に交換結合可能な第２の感磁層を含んで構成されている請求項１から４のいずれかに記載の磁気記憶セル。
6. 前記積層体は、非磁性層と、当該非磁性層の一面側に積層されて磁化方向の固定された第１の磁性層と、前記非磁性層の他面側に積層されて前記第２の感磁層として機能する第２の磁性層とを備えて構成され、
   前記積層体を流れる前記電流に基づいて情報が検出可能に構成されている請求項５記載の磁気記憶セル。
7. 前記第１の磁性層は、前記第２の磁性層よりも保磁力の大きな材料を用いて形成されている請求項６記載の磁気記憶セル。
8. 請求項１から７のいずれかに記載の磁気記憶セルと、
   前記導線としての書込線と、
   前記積層体に前記電流を供給する読出線とを備えている磁気メモリデバイス。

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