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KR102373687B1 - 표시장치 및 이의 제조방법 - Google Patents

표시장치 및 이의 제조방법 Download PDF

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KR102373687B1
KR102373687B1 KR1020150065461A KR20150065461A KR102373687B1 KR 102373687 B1 KR102373687 B1 KR 102373687B1 KR 1020150065461 A KR1020150065461 A KR 1020150065461A KR 20150065461 A KR20150065461 A KR 20150065461A KR 102373687 B1 KR102373687 B1 KR 102373687B1
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박재현
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최재호
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삼성디스플레이 주식회사
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Abstract

본 발명은 마스크의 수를 감소시켜 제조비용을 줄일 수 있는 표시장치 및 이의 제조방법에 대한 것으로, 서로 대향하여 위치한 제 1 기판과 제 2 기판; 제 1 기판과 제 2 기판 사이에 위치한 액정층; 제 1 기판 상에 위치하며, 게이트 라인 및 게이트 전극을 포함하는 게이트 전송부재; 제 1 기판 상에 위치하며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 전송부재; 드레인 전극에 연결되며 화소 영역에 위치한 화소 전극; 게이트 전송부재와 실질적으로 동일한 형상으로 게이트 전송부재 상에 위치하며, 상기 게이트 전송부재보다 더 큰 면적을 갖는 제 1 게이트 절연막; 및 게이트 전극, 소스 전극 및 드레인 전극과 중첩하며 제 1 게이트 절연막 상에 위치한 반도체층을 포함한다.

Description

표시장치 및 이의 제조방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시장치에 관한 것으로, 마스크의 수를 줄여 제조비용을 줄일 수 있는 표시장치 및 이의 제조방법에 대한 것이다.
액정 표시장치(Liquid Crystal Display Device, LCD)는 현재 가장 널리 사용되고 있는 평판 표시장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 상기 기판 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있으며, 광시야각을 구현하기 위하여 화소 전극 및 공통 전극을 하나의 기판에 형성하는 PLS(Plane to Line Switching) 모드의 액정 표시장치에 대한 연구가 지속적으로 이루어지고 있다.
한편, 이러한 PLS 모드의 액정 표시장치는 TN(Twisted Nematic) 모드의 액정 표시장치에 비하여 더 많은 수의 마스크 공정을 필요로 하는 바, 이로 인해 제조비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 게이트 전송부재 및 반도체층을 한 번의 마스크 공정으로 함께 제조하고, 데이터 전송부재 및 화소 전극을 한 번의 마스크 공정으로 함께 제조할 수 있는 표시장치 및 이의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 표시장치는 서로 대향하여 위치한 제 1 기판과 제 2 기판; 제 1 기판과 제 2 기판 사이에 위치한 액정층; 제 1 기판 상에 위치하며, 게이트 라인 및 게이트 전극을 포함하는 게이트 전송부재; 제 1 기판 상에 위치하며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 전송부재; 드레인 전극에 연결되며 화소 영역에 위치한 화소 전극; 게이트 전송부재와 실질적으로 동일한 형상으로 게이트 전송부재 상에 위치하며, 상기 게이트 전송부재보다 더 큰 면적을 갖는 제 1 게이트 절연막; 및 게이트 전극, 소스 전극 및 드레인 전극과 중첩하며 제 1 게이트 절연막 상에 위치한 반도체층을 포함한다.
표시장치는 데이터 라인 및 소스 전극과 동일한 형상으로 상기 데이터 라인의 하부 및 상기 소스 전극의 하부에 위치한 더미 패턴을 더 포함한다.
더미 패턴은 상기 화소 전극과 동일한 층상에 위치한다.
더미 패턴과 게이트 전송부재 사이에 틈이 위치한다.
표시장치는 더미 패턴과 상기 반도체층 사이와, 화소 전극과 반도체층 사이에 각각 위치한 저항성 접촉층을 더 포함한다.
화소 전극은, 드레인 전극과 동일한 형상으로 드레인 전극의 하부에 위치한 접속부를 포함한다.
표시장치는 제 1 기판, 게이트 전송부재, 제 1 게이트 절연막, 반도체층, 데이터 전송부재, 화소 전극, 게이트 절연막 상에 위치한 보호막을 더 포함한다.
표시장치는 보호막 상에 위치하여 화소 전극과 중첩하며, 화소 전극의 일부를 노출시키는 슬릿을 갖는 공통 전극을 더 포함한다.
공통 전극은 게이트 전극의 적어도 일부를 노출시키는 개구부를 더 포함한다.
표시장치는 제 1 기판의 비표시부에서 게이트 전송부재와 동일한 층상에 위치하며, 공통 전극에 연결된 패드 전극을 더 포함한다.
표시장치는 패드 전극과 실질적으로 동일한 형상으로 패드 전극과 보호막 사이에 위치하며, 패드 전극보다 더 큰 면적을 갖는 제 2 게이트 절연막을 더 포함한다.
보호막과 상기 패드 전극 사이에 틈이 위치한다.
표시장치는 제 1 기판의 비표시 영역에 위치한 구동 트랜지스터; 및 구동 트랜지스터의 게이트 전극과 구동 트랜지스터의 드레인 전극을 서로 연결하는 브릿지 전극을 더 포함한다.
구동 트랜지스터의 게이트 전극은 게이트 전송부재와 동일한 층상에 위치하고; 구동 트랜지스터의 드레인 전극은 데이터 전송부재와 동일한 층상에 위치한다.
표시장치는 구동 트랜지스터의 게이트 전극과 실질적으로 동일한 형상으로 구동 트랜지스터의 게이트 전극과 보호막 사이에 위치하며, 구동 트랜지스터의 게이트 전극보다 더 큰 면적을 갖는 제 3 게이트 절연막을 더 포함한다.
표시장치는 구동 트랜지스터의 드레인 전극과 제 1 기판 사이에 위치한 더미 드레인 전극을 더 포함한다.
본 발명에 따른 표시장치의 제조방법은, 제 1 기판 상에 게이트 물질, 절연 물질, 반도체 물질 및 저항성 접촉 물질을 순차적으로 형성하는 단계; 저항성 접촉 물질 상에, 서로 다른 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계; 제 1 포토레지스트 패턴을 마스크로 저항성 접촉 물질, 반도체 물질 및 절연 물질을 제거하고, 제 1 포토레지스트 패턴을 마스크로 게이트 물질을 과도 식각 방식으로 제거하여 게이트 전송부재, 제 1 게이트 절연막, 반도체 물질 패턴 및 제 1 저항성 접촉 물질 패턴을 형성하는 단계; 제 1 포토레지스트 패턴 중 두께가 낮은 부분을 제거하는 단계; 낮은 부분이 제거된 제 1 포토레지스트 패턴을 마스크로 반도체 물질 패턴 및 제 1 저항성 접촉 물질 패턴을 제거하여 반도체층 및 제 2 저항성 접촉 물질 패턴을 형성하는 단계; 및 반도체층과 중첩하는 데이터 전송부재 및 데이터 전송부재에 연결되는 화소 전극을 형성하는 단계를 포함한다.
데이터 전송부재 및 화소 전극을 형성하는 단계는, 제 1 게이트 절연막 및 제 2 저항성 접촉 물질 패턴을 포함한 제 1 기판의 전면에 화소 물질 및 데이터 물질을 순차적으로 형성하는 단계; 데이터 물질 상에, 반도체층의 채널 영역을 노출시키며 서로 다른 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계; 제 2 포토레지스트 패턴을 마스크로 화소 물질 및 데이터 물질을 제거하여 더미 패턴, 화소 물질 패턴, 데이터 라인, 드레인 전극 및 데이터 물질 패턴을 형성하는 단계; 제 2 포토레지스트 패턴 중 두께가 낮은 부분을 제거하는 단계; 및 낮은 부분이 제거된 제 2 포토레지스트 패턴을 마스크로 데이터 물질을 제거하여 화소 전극 및 소스 전극을 형성하는 단계를 포함한다.
표시장치의 제조방법은 낮은 부분이 제거된 제 2 포토레지스트 패턴을 마스크로 채널 영역에 위치한 제 2 저항성 접촉 물질 패턴을 제거하여 저항성 접촉층을 형성하는 단계를 더 포함한다.
표시장치의 제조방법은 게이트 전송부재, 제 1 게이트 절연막, 반도체층, 데이터 전송부재 및 화소 전극을 포함한 제 1 기판의 전면에 보호막을 형성하는 단계; 및 보호막 상에, 화소 전극의 일부를 노출시키는 슬릿 및 게이트 전극의 적어도 일부를 노출시키는 개구부를 갖는 공통 전극을 형성하는 단계를 더 포함한다.
본 발명에 따른 표시장치 및 이의 제조방법은 다음과 같은 효과를 제공한다.
본 발명에 따르면 게이트 전송부재 및 반도체층이 한 번의 마스크 공정으로 함께 형성된다. 또한, 데이터 전송부재 및 화소 전극이 한 번의 마스크 공정으로 함께 형성된다. 따라서, 마스크 수가 저감되어 제조비용이 감소될 수 있다.
또한, 반도체층이 게이트 전극 상에만 위치하므로, 백라이트로부터의 광이 반도체층에 도달하지 못한다. 따라서, 백라이트 광에 의해 반도체층이 활성화되는 것이 방지되어 워터폴(waterfall) 현상과 같은 불량이 발생되지 않는다.
도 1은 본 발명의 한 실시예에 따른 액정 표시장치의 평면도이다.
도 2는 도 1에 도시된 하나의 화소에 대한 상세 구성도이다.
도 3은 도 2의 I-I`의 선 및 II-II`의 선을 따라 자른 단면도이다.
도 4는 게이트 전송부재 및 제 1 게이트 절연막의 형태를 설명하기 위한 도면이다.
도 5는 도 2에서 공통 전극만을 따로 나타낸 도면이다.
도 6은 공통 전극과 패드 전극 간의 접속을 설명하기 위한 도면이다.
도 7은 구동 트랜지스터의 게이트 전극과 드레인 전극 간의 접속을 설명하기 위한 도면이다.
도 8 내지 도 39는 본 발명의 한 실시예에 따른 액정 표시장치의 제조방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 한 실시예에 따른 액정 표시장치의 평면도이다.
본 발명의 한 실시예에 따른 액정 표시장치(500)는 표시 패널(105), 상부 패널(도 3의 200), 게이트 구동부(266), 데이터 구동부(271) 및 구동 회로 기판(400)을 포함한다.
표시 패널(105)은 매트릭스(matrix) 형태로 배열된 복수의 화소들(PX11-PXnm)이 위치한 표시부(105a), 그 표시부(105a)를 둘러싸는 비표시부(105b), 복수의 게이트 라인들(GL1-GLn), 복수의 게이트 라인들(GL1-GLn)과 교차하는 복수의 데이터 라인들(DL1-DLm), 제어신호 배선부(CLS) 및 오프 전압라인(VSSL)을 포함한다.
게이트 라인들(GL1-GLn)은 게이트 구동부(266)에 연결된다. 게이트 라인들(GL1-GLn)은 게이트 구동부(266)로부터 순차적으로 발생되는 게이트 신호들을 차례로 입력받는다.
데이터 라인들(DL1-DLm)은 데이터 구동부(271)에 연결된다. 데이터 라인들(DL1-DLm)은 데이터 구동부(271)로부터 아날로그 형태의 데이터 전압들을 입력 받는다.
화소들(PX11-PXnm)은 게이트 라인들(GL1-GLn)과 데이터 라인들(DL1-DLm)이 교차하는 영역에 위치한다. 화소들(PX11-PXnm)은 서로 교차하는 m개의 열들 및 n개의 행들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.
화소들(PX11-PXnm)은 각각 대응하는 게이트 라인들(GL1-GLn)과 데이터 라인들(DL1-DLm)에 연결된다. 화소는 게이트 라인으로부터의 게이트 신호에 응답하여 데이터 라인으로부터 데이터 전압을 공급 받는다. 화소는 데이터 전압에 대응하는 계조를 표시한다.
제어신호 배선부(CLS)는 최 좌측의 연성 회로기판(320_1)을 통해 게이트 구동부(266)에 연결된다. 제어 신호 배선부(CLS)는 구동회로 기판(400)에 실장된 타이밍 컨트롤러(도시되지 않음)로부터 제어 신호들을 수신한다. 제어 신호들은 제어신호 배선부(CLS)를 통해 게이트 구동부(266)에 제공된다. 오프 전압 라인(VSSL)은 최 좌측의 연성 회로기판(320_1)을 통해 게이트 구동부(266)에 연결된다. 오프 전압 라인(VSSL)은 구동회로 기판(400)에 실장된 전압 생성부(도시되지 않음)로부터 오프 전압을 수신할 수 있다. 오프 전압은 오프 전압 라인(VSSL)를 통해 게이트 구동부(266)에 공급된다.
게이트 구동부(266)는 표시부의 일측에 인접한 비표시부(105b)에 배치될 수 있다. 구체적으로 게이트 구동부(266)는 표시부(105a)의 좌측에 인접한 비표시부(105b)에 실장 될 수 있다. 게이트 구동부(266)는 제어신호 배선부(CLS)를 통해 제공된 제어신호들을 이용하여 게이트 신호들을 순차적으로 생성하고, 이 게이트 신호들을 게이트 라인들(GL1-GLn)로 공급한다. 게이트 라인들은 최 상측에 위치한 게이트 라인부터 최 하측에 위치한 게이트 라인까지 순차적으로 구동된다.
데이터 구동부(271)는 타이밍 컨트롤러로부터 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(271)는 데이터 전압들을 데이터 라인들(DL1-DLm)을 통해 화소들(PX11-PXnm)에 공급한다. 데이터 구동부(271)는 복수의 소스 구동칩들(310_1-310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1-310_k)은 대응하는 연성회로기판들(320_1-320_k) 상에 실장된다. 소스 구동칩들(310_1-310_k)은 구동 회로 기판(400)과 표시부(105a)의 상부에 인접한 비표시부(105b) 사이에 연결된다.
한편, 소스 구동칩들(310_1-310_k)은 표시부(105a)의 상부에 인접한 비표시부(105b)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장(mounted) 될 수 있다.
도 2는 도 1에 도시된 하나의 화소에 대한 상세 구성도이고, 도 3은 도 2의 I-I`의 선 및 II-II`의 선을 따라 자른 단면도이다.
도 2 및 도 3을 참고하면, 표시 패널(105)은 서로 마주보는 하부 패널(100) 및 상부 패널(200)과 그 사이에 위치한 액정층(300)을 포함한다.
하부 패널(100)은, 도 2 및 도 3에 도시된 바와 같이, 하부 기판(101), 게이트 전송부재(G), 제 1 게이트 절연막(111a), 반도체층(113), 저항성 접촉층(ohmic contact, 115), 데이터 전송부재(D), 보호막(120), 공통 전극(130), 화소 전극(144)을 포함한다.
하부 기판(101)은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이 될 수 있다.
도 1에 도시된 바와 같이, 게이트 전송부재(G)는 하부 기판(101) 상에 위치한다. 게이트 전송부재(G)는 게이트 라인(GL) 및 게이트 전극(GE)을 포함한다. 게이트 라인(GL)은 게이트 전극(GE)과 다른 폭을 갖는다. 예를 들어, 게이트 전극(GE)은 게이트 라인(GL)보다 더 큰 폭을 가질 수 있다. 다시 말하여, 게이트 전극(GE)의 폭은 게이트 라인(GL)의 폭보다 더 클 수 있다. 게이트 라인부(GL) 및 게이트 전극(GE)은 일체로 구성된다.
도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 게이트 구동부(266)와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 전극은 게이트 라인의 일부일 수도 있다. 또는 게이트 전극은 게이트 라인으로부터 돌출된 형태를 가질 수 있다.
게이트 전송부재(G)는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 전송부재(G)는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전송부재(G)는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 게이트 절연막(111a)은 게이트 전송부재(G) 상에 위치한다.
제 1 게이트 절연막(111a)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 제 1 게이트 절연막(111a)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다. 이때, 두 개의 절연층들은 수직으로 적층된다.
도 4는 게이트 전송부재 및 제 1 게이트 절연막(111a)의 형태를 설명하기 위한 도면으로서, 도 4의 게이트 전송부재는 도 2의 게이트 전송부재와 동일하다. 그리고, 도 4의 제 1 게이트 절연막(111a)은 도 3의 제 1 게이트 절연막(111a)을 도 2와 같은 관점에서 바라다본 도면이다.
도 3 및 도 4에 도시된 바와 같이, 제 1 게이트 절연막(111a)은 게이트 전송부재(G)와 실질적으로 동일한 형상을 갖는다. 단, 제 1 게이트 절연막(111a)은 게이트 전송부재(G)보다 더 큰 면적을 갖는다. 즉, 제 1 게이트 절연막(111a)의 형상과 게이트 전송부재(G)의 형상은 동일한 반면, 제 1 게이트 절연막(111a)의 면적은 게이트 전송부재(G)의 면적보다 더 크다. 다시 말하여, 제 1 게이트 절연막(111a)과 게이트 전송부재(G)는 닮은꼴의 관계를 갖는다.
반도체층(113)은 제 1 게이트 절연막(111a) 상에 위치한다. 이때, 반도체층(113)은 게이트 전송부재(G)와 중첩한다. 예를 들어, 반도체층(113)은 게이트 전송부재(G)의 게이트 전극(GE)과 중첩할 수 있다. 반도체층(113)은 비정질 규소 또는 다결정 규소 또는 IGZO(Indium Gallium Zinc Oxide) 등으로 만들어질 수 있다.
저항성 접촉층(115)은 반도체층(113) 상에 위치한다. 저항성 접촉층(115)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나, 또는 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층(115)은 쌍을 이루어 반도체층(113) 상에 위치할 수 있다. 한 쌍을 이루는 2개의 저항성 접촉층(115)들은 서로 분리되어 있다.
더미 패턴(701)은 하나의 저항성 접촉층(115), 제 1 게이트 절연막(111a) 및 하부 기판(101) 상에 위치한다. 이때, 더미 패턴(701)은 반도체층(113) 및 게이트 전송부(G)와 중첩한다.
더미 패턴(701)과 게이트 전송부재(G) 사이에 틈(621)이 존재한다. 이 틈(621)은 하부 기판(101), 게이트 전송부재(G), 제 1 게이트 절연막(111a) 및 더미 패턴(701)에 의해 둘러싸인 공간이다. 이 틈(621)은 게이트 전송부재(G)와 제 1 게이트 절연막(111a) 간의 면적 차에 의해 발생된다. 이 틈(621)에 의해 더미 패턴(701)과 게이트 전송부재(G)가 서로 전기적으로 분리된 상태로 유지된다.
더미 패턴(701)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
접속부(702)는 화소 전극(144)의 일부로서, 다른 하나의 저항성 접촉층(115), 제 1 게이트 절연막(111a) 및 하부 기판(101) 상에 위치한다. 이때, 접속부(702)는 반도체층(113) 및 게이트 전송부(G)와 중첩한다.
접속부(702)와 게이트 전송부재(G) 사이에 틈(622)이 존재한다. 이 틈(622)은 하부 기판(101), 게이트 전송부재(G), 제 1 게이트 절연막(111a) 및 접속부(702)에 의해 둘러싸인 공간이다. 이 틈(622)은 게이트 전송부재(G)와 제 1 게이트 절연막(111a) 간의 면적 차에 의해 발생된다. 이 틈(622)에 의해 접속부(702)와 게이트 전송부재(G)가 서로 전기적으로 분리된 상태로 유지된다.
접속부(702)는 더미 패턴(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 접속부(702)와 더미 패턴(701)은 동일한 공정으로 동시에 만들어질 수 있다.
화소 전극(144)은 공통 전극(130)과 함께 수평 전계를 생성한다. 화소 전극(144)은 하부 기판(101) 상에 위치한다. 구체적으로, 화소 전극(144)은 하부 기판(101)의 화소 영역(P)에 위치하는 바, 이때 화소 전극(144)은 공통 전극(130)과 중첩한다.
화소 전극(144)은 더미 패턴(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 화소 전극(144)과 더미 패턴(701)은 동일한 공정으로 동시에 만들어질 수 있다.
데이터 전송부재(D)는 데이터 라인(DL), 드레인 전극(DE) 및 소스 전극(SE)을 포함한다.
데이터 전송부재(D)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 이 데이터 전송부재(D)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터 라인(DL) 및 드레인 전극(DE)은 더미 패턴(701) 상에 위치한다. 데이터 라인(DL) 및 드레인 전극(DE)으로 이루어진 구조물은 더미 패턴(701)과 동일한 형상을 갖는다. 이때, 데이터 라인(DL) 및 드레인 전극(DE)으로 이루어진 구조물은 더미 패턴(701)과 동일한 크기를 가질 수 있다.
드레인 전극(DE)은 반도체층(113) 및 게이트 전송부(G)와 중첩한다. 예를 들어, 드레인 전극(DE)은 반도체층(113)의 일부 및 게이트 전송부(G)의 게이트 전극(GE)과 중첩할 수 있다.
드레인 전극(DE)은 데이터 라인(DL)의 일부일 수 있다. 또는 드레인 전극(DE)은 데이터 라인(DL)으로부터 분기된 돌출된 형태를 가질 수도 있다. 드레인 전극이 돌출된 형태를 가질 때, 드레인 전극(DE)은 소스 전극(SE)의 일부를 둘러싸는 C자 형상을 이룰 수 있다. 드레인 전극(DE)의 적어도 일부는 반도체층(113) 및 게이트 전극(GE)과 중첩된다. 한편, 이 드레인 전극(DE)은 C자 대신, 역 C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다.
소스 전극(SE)은 접속부(702) 상에 위치한다. 소스 전극은 접속부(702)와 동일한 형상을 갖는다. 이때, 소스 전극(SE)은 접속부(702)와 동일한 크기를 가질 수 있다. 소스 전극(SE)은 접속부(702)와 접촉한다.
소스 전극(SE)은 반도체층(113) 및 게이트 전송부(G)와 중첩한다. 예를 들어, 소스 전극(SE)은 반도체층(113)의 다른 일부 및 게이트 전송부(G)의 게이트 전극(GE)과 중첩할 수 있다.
소스 전극(SE)은 드레인 전극(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 소스 전극(SE)과 드레인 전극(DE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 전극(GE), 드레인 전극(DE) 및 소스 전극(SE)은 반도체층(113)과 함께 화소 트랜지스터(TFT)를 이룬다. 이때 이 화소 트랜지스터(TFT)의 채널(channel)은 소스 전극(SE)과 드레인 전극(DE) 사이의 반도체층(113) 부분에 형성된다. 채널 부분에 해당하는 반도체층(113) 부분은 그 반도체층(113)의 다른 부분은 비하여 더 낮은 두께를 갖는다.
보호막(120)은 데이터 전송부재(D) 상에 위치한다. 이때, 보호막(120)은 그 데이터 전송부재(D)를 포함한 하부 기판(101)의 전면(全面)에 위치한다.
보호막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 이와 같이 제 1 보호막(120)이 무기 절연물로 만들어질 경우, 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다.
한편, 보호막(120)은 유기막 및 무기막을 포함하는 다중막 구조를 가질 수도 있다. 이와 같이 보호막(120)이 다중막 구조를 가질 경우, 우수한 절연 특성이 확보될 수 있으며, 또한 노출된 반도체층(113) 부분의 손상이 최소화될 수 있다.
보호막(120)은 약 5000Å 이상의 두께, 또는 약 6000 Å 내지 약 8000 Å의 두께를 가질 수 있다. 한편, 보호막은 콘택홀을 갖는 바, 이에 대해서는 차후 설명된다.
공통 전극(130)은 외부로부터 공통 전압을 공급받는다. 공통 전극(130)은 보호막(120) 상에 위치한다. 공통 전극(130)은 하부 기판(101)의 표시부(105a) 전면(全面)에 위치한다. 공통 전극(130)은 소스 전극(SE), 접속부(702) 및 화소 전극(144)과 중첩한다.
공통 전극(130)은 화소 전극(144)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 공통 전극(130)은 화소 전극(144)는 동일한 공정으로 동시에 만들어질 수 있다.
도 5는 도 2에서 공통 전극(130)만을 따로 나타낸 도면으로서, 도 5에는 공통 전극(130)의 일부만이 도시되어 있다.
공통 전극(130)은, 도 5에 도시된 바와 같이, 슬릿(404) 및 개구부(405)를 갖는다. 슬릿(404)은 화소 전극(144)에 대응하게 위치하고, 개구부(405)는 게이트 전극(GE)에 대응하게 위치한다. 슬릿(404)에 의해서 화소 전극(144)과 공통 전극(130) 간에 수평 전계가 발생되며, 개구부(405)에 의해 화소 트랜지스터(TFT)에 백 채널(back channel)이 발생되는 것이 방지될 수 있다.
한편, 도시되지 않았지만, 보호막(120) 및 공통 전극(130) 상에 하부 배향막이 위치할 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함하는 배향막일 수 있다.
하부 배향막은 폴리 아믹산(Polyamic acid), 폴리 실록산(Polysiloxane) 및 폴리 이미드(Polyimide) 중 어느 하나의 물질로 이루어질 수 있다.
상부 패널(200)은, 도 3에 도시된 바와 같이, 상부 기판(201), 차광층(315) 및 컬러 필터(125)를 포함한다.
상부 기판(201)은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판이 될 수 있다.
차광층(315)은 상부 기판(201) 상에 위치한다. 차광층(315)은 화소 영역(P)이 아닌 영역으로부터 광이 방출되는 것을 차단한다. 즉, 차광층(315)은 비화소 영역에서의 빛샘을 방지한다. 이를 위해, 차광층(315)은 화소 영역(P)에 대응하여 개구부를 갖는 바, 그 화소 영역(P)을 제외한 영역을 모두 가린다. 구체적으로, 상부 기판(201)의 표시부(105a) 중 화소 영역(P)을 제외한 부분과 그 상부 기판(201)의 비표시부(105b)는 차광층(315)에 의해 가려진다.
컬러 필터(125)는 상부 기판 상에 위치한다. 구체적으로, 컬러 필터(125)는 상부 기판(201)의 화소 영역(P)에 대응하여 위치한다. 컬러 필터(125)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다.
한편, 컬러 필터(125)는 상부 패널(100)이 아닌 하부 패널(200)에 위치할 수도 있다. 이와 같은 경우, 컬러 필터(125)는 하부 기판(101)의 화소 영역에 위치한다.
한편, 상부 패널(200)은 상부 배향막을 더 포함할 수 있다. 상부 배향막은 차광층(315) 및 컬러 필터(125) 상에 위치한다.
상부 배향막은 전술된 하부 배향막과 동일한 물질로 이루어질 수 있다.
하부 기판(101)과 상부 기판(102) 간의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 하부 기판(101)의 하부면에 상부 편광판이 더 위치하고, 상부 기판(201)의 하부면에 하부 편광판이 더 위치할 수 있다.
상부 편광판의 투과축과 하부 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축과 게이트 라인(GL)은 서로 나란하게 배열된다. 한편, 표시장치는 상부 편광판 및 하부 편광판 중 어느 하나만을 포함할 수도 있다.
액정층(300)은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함할 수 있다. 액정층(300)의 액정 분자는 그 장축 방향이 상부 패널(200) 및 하부 패널(100) 중 어느 하나에 평행하게 배열되어 있고, 그 방향이 하부 패널(100)의 배향막의 러빙 방향으로부터 상부 패널(200)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다. 또는, 네마틱 액정 물질 대신, 액정층(300)은 수직 배향된 액정 물질들을 포함할 수도 있다.
도 6은 공통 전극(130)과 패드 전극(672) 간의 접속을 설명하기 위한 도면이다.
패드 전극(672)은 표시패널(105)의 비표시부(105b)에 위치한다. 외부로부터 발생된 공통 전압은 패드 전극(672)을 통해 공통 전극(130)으로 인가된다.
패드 전극(672)은 게이트 전송부재(G)와 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 패드 전극(672)은 게이트 전송부재(G)는 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 절연막(111b)은 패드 전극(672) 상에 위치한다.
제 2 게이트 절연막(111b)은 제 1 게이트 절연막(111a)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 게이트 절연막(111b)은 제 1 게이트 절연막(111a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 절연막(111b)은 패드 전극(672)과 실질적으로 동일한 형상을 갖는다. 단, 제 2 게이트 절연막(111b)은 패드 전극(672)보다 더 큰 면적을 갖는다. 즉, 제 2 게이트 절연막(111b)의 형상과 패드 전극(672)의 형상은 동일한 반면, 제 2 게이트 절연막(111b)의 면적은 패드 전극(672)의 면적보다 더 크다. 다시 말하여, 제 2 게이트 절연막(111b)과 패드 전극(672)은 닮은꼴의 관계를 갖는다.
보호막(120) 및 제 2 게이트 절연막(111b)은 이들을 관통하는 패드 콘택홀(652)을 갖는 바, 이 패드 콘택홀(652)을 통해 패드 전극(672)과 공통 전극(130)이 서로 연결된다.
보호막(120)과 패드 전극(672) 사이에 틈(711, 712)이 존재한다. 이 틈(711, 712)은 하부 기판(101), 패드 전극(672), 제 2 게이트 절연막(111b) 및 보호막(120)에 의해 둘러싸인 공간이다. 이 틈(711, 712)은 패드 전극(672)과 제 2 게이트 절연막(111b) 간의 면적 차에 의해 발생된다.
도 7은 구동 트랜지스터의 게이트 전극과 드레인 전극 간의 접속을 설명하기 위한 도면이다.
구동 트랜지스터는 게이트 구동부(266)에 위치한다. 게이트 구동부(266)는 게이트 신호를 순차적으로 출력하기 위한 쉬프트 레지스터를 포함하는 바, 구동 트랜지스터는 이 쉬프트 레지스터에 포함된 다수의 스위칭소자들 중 어느 하나일 수 있다. 예를 들어, 이 구동 트랜지스터는 이의 게이트 전극(673)과 드레인 전극(674)이 서로 연결된 다이오드형 구동 트랜지스터일 수 있는 바, 도 7은 그러한 다이오드형 구동 트랜지스터 단면 구조를 나타낸다. 한편, 이 다이오드형 구동 트랜지스터는 반도체층을 포함하는 바, 도 7에는 반도체층이 도시되어 있지 않다.
구동 트랜지스터의 게이트 전극(673)은 하부 기판(101) 상에 위치한다.
구동 트랜지스터의 게이트 전극(673)은 게이트 전송부재(G)와 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 구동 트랜지스터의 게이트 전극(673)은 게이트 전송부재(G)는 동일한 공정으로 동시에 만들어질 수 있다.
제 3 게이트 절연막(111c)은 구동 트랜지스터의 게이트 전극(673) 상에 위치한다.
제 3 게이트 절연막(111c)은 제 1 게이트 절연막(111a)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 3 게이트 절연막(111c)은 제 1 게이트 절연막(111a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 게이트 절연막(111c)은 구동 트랜지스터의 게이트 전극(673)과 실질적으로 동일한 형상을 갖는다. 단, 제 3 게이트 절연막(111c)은 구동 트랜지스터의 게이트 전극(673)보다 더 큰 면적을 갖는다. 즉, 제 3 게이트 절연막(111c)의 형상과 게이트 전극(673)의 형상은 동일한 반면, 제 3 게이트 절연막(111c)의 면적은 게이트 전극(673)의 면적보다 더 크다. 다시 말하여, 제 3 게이트 절연막(111c)과 구동 트랜지스터의 게이트 전극(673)은 닮은꼴의 관계를 갖는다.
더미 드레인 전극(684)은 하부 기판(101) 상에 위치한다.
더미 드레인 전극(684)은 화소 전극(144)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 더미 드레인 전극(684)은 화소 전극(144)은 동일한 공정으로 동시에 만들어질 수 있다.
구동 트랜지스터의 드레인 전극(674)은 더미 드레인 전극(684) 상에 위치한다. 구동 트랜지스터의 드레인 전극(674)은 더미 드레인 전극(684)과 동일한 면적을 가질 수 있다.
보호막(120) 및 제 3 게이트 절연막(111c)은 이들을 관통하는 게이트 콘택홀(604) 및 드레인 콘택홀(605)을 갖는 바, 이 게이트 콘택홀(604) 및 드레인 콘택홀(605)을 통해 구동 트랜지스터의 게이트 전극(673)과 구동 트랜지스터의 드레인 전극(674)이 서로 연결된다.
보호막(120)과 구동 트랜지스터의 게이트 전극(673) 사이에 틈(721, 722)이 존재한다. 이 틈(721, 722)은 하부 기판(101), 구동 트랜지스터의 게이트 전극(673), 제 3 게이트 절연막(111c) 및 보호막(120)에 의해 둘러싸인 공간이다. 이 틈(721, 722)은 구동 트랜지스터의 게이트 전극(673)과 제 3 게이트 절연막(111c) 간의 면적 차에 의해 발생된다.
도 8 내지 도 39는 본 발명의 한 실시예에 따른 액정 표시장치의 제조방법을 설명하기 위한 도면이다.
먼저, 도 8, 도 9 및 도 10에 도시된 바와 같이, 하부 기판(101) 상에 게이트 물질(901), 절연 물질(902), 반도체 물질(903) 및 저항성 접촉 물질(904)이 순차적으로 형성된다. 즉, 먼저 하부 기판(101)의 전면(全面)에 게이트 물질(901)이 형성되고, 다음으로 그 게이트 물질(901)을 포함한 하부 기판(101)의 전면(全面)에 절연 물질(902)이 형성되고, 이어서 그 절연 물질(902)을 포함한 하부 기판(101)의 전면(全面)에 반도체 물질(903)이 형성되고, 이어서 그 반도체 물질(903)을 포함한 하부 기판(101)의 전면에 저항성 접촉 물질(904)이 형성된다.
게이트 물질(901)은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 하부 기판(101)에 증착될 수 있다. 그리고, 절연 물질(902), 반도체 물질(903) 및 저항성 접촉 물질(904)은 화학 기상 증착(chemical vapor depostion: CVD) 방식으로 하부 기판(101) 상에 증착될 수 있다.
이후, 저항성 접촉 물질(904)을 포함한 하부 기판(101)의 전면에 제 1 포토레지스트가 도포된다.
다음으로, 도 9 및 도 10에 도시된 바와 같이, 제 1 마스크(M1)가 제 1 포토레지스트 상에 배치된다. 제 1 마스크(M1)는 광이 투과되는 투과 영역(TA), 광이 차단되는 차단 영역(BA) 및 광이 부분적으로 투과되는 반투과 영역(HTA)을 포함한다. 반투과 영역(HTA)은 다수의 슬릿 또는 반투명막을 포함할 수 있다.
이어서, 자외선과 같은 광이 제 1 마스크(M1)를 통해 제 1 포토레지스트에 선택적으로 조사되어 제 1 포토레지스트가 노광된다. 그리고, 노광된 제 1 포토레지스트가 현상되면, 도 8, 도 9 및 도 10에 도시된 바와 같이 서로 다른 두께를 갖는 제 1 포토레지스트 패턴(PR1)이 저항성 접촉 물질(904) 상에 형성된다. 여기서, 제 1 마스크(M1)의 차단 영역(BA)에 대응되는 제 1 포토레지스트 패턴(PR1)은 제 1 마스크(M1)의 반투과 영역(HTA)에 대응되는 제 1 포토레지스트 패턴(PR1)보다 더 두꺼운 두께를 갖는다. 그리고, 제 1 마스크(M1)의 투과 영역(TA)에 대응되는 부분의 제 1 포토레지스트 패턴(PR1)은 제거된다.
제 1 포토레지스트 패턴(PR1)은 게이트 전송부재(G)가 형성될 부분에 위치하는 바, 이때 두꺼운 두께를 갖는 제 1 포토레지스트 패턴 부분은 화소 트랜지스터(G)의 채널 영역 및 구동 트랜지스터의 채널 영역이 형성될 부분에 위치한다.
다음으로, 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 저항성 접촉 물질(904), 반도체 물질(903), 절연 물질(902) 및 게이트 물질(901)이 차례로 식각된다. 그러면, 도 12 및 도 13에 도시된 바와 같이, 하부 기판(101) 상에 게이트 전송부재(G), 패드 전극(672) 및 구동 트랜지스터의 게이트 전극(673)이 형성됨과 아울러, 그 게이트 전송부재(G), 패드 전극(672) 및 구동 트랜지스터의 게이트 전극(673) 상에 제 1 게이트 절연막(111a), 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c)이 각각 형성된다. 또한, 제 1 게이트 절연막(111a), 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c) 상에 반도체 물질 패턴(903a)이 형성되며, 그 반도체 물질 패턴(903a) 상에 제 1 저항성 접촉 물질 패턴(904a)이 형성된다.
한편, 제 1 포토레지스트 패턴(PR1)에 의해 가려지지 않은 부분의 게이트 물질(901), 절연 물질(902), 반도체 물질(903) 및 저항성 접촉 물질(904)은 제거된다. 따라서, 도 11에 도시된 바와 같이, 그 부분에 위치한 하부 기판(101)의 표면이 드러난다.
절연 물질(902), 반도체 물질(903) 및 저항성 접촉 물질(904)은 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다.
한편, 게이트 물질(901)은 식각액을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다. 이때, 게이트 전송부재(G)가 제 1 게이트 절연막(111a)보다 더 작은 면적을 가질 수 있도록 게이트 물질(901)은 과도 식각(over etch) 방식으로 제거된다. 과도 식각은 일반적인 식각 보다 2배 이상의 시간 동안 수행된다. 예를 들어, 도 12에 도시된 바와 같이, 제 1 게이트 절연막(111a)의 측면 끝단을 지나며 하부 기판(101)면에 수직한 가상의 제 1 면과 게이트 전송부재(G)의 측면 끝단을 지나며 하부 기판(101)면에 수직한 가상의 제 2 면 간의 최단 거리를 d로 정의할 때, 그 최단 거리(d)가 0.3um보다 더 크도록 게이트 물질(901)이 과도 식각될 수 있다. 한편, 최단 거리(d)는 0.5um 내지 0.8um의 범위에서 설정될 수 있다.
이와 같은 과도 식각에 의해 게이트 전송부재(G)는 제 1 게이트 절연막(111a)보다 더 작은 면적을 가지고, 패드 전극(672)은 제 2 게이트 절연막(111b)보다 더 작은 면적을 가지고, 그리고 구동 트랜지스터의 게이트 전극(673)은 제 3 게이트 절연막(111c)보다 더 작은 면적을 갖는다.
다음으로, 도 14, 도 15 및 도 16에 도시된 바와 같이, 애싱(ashing) 공정에 의해 패드 전극(672) 및 구동 트랜지스터의 게이트 전극(673) 상에 위치한 작은 두께의 제 1 포토레지스트 패턴(PR1)이 완전히 제거되어 그 패드 전극(672) 및 게이트 전극(673)의 제 1 저항성 접촉 물질 패턴(904a)이 모두 노출된다. 한편, 이 애싱 공정에 의해, 도 15에 도시된 바와 같이, 게이트 전송부재(G) 상에 위치한 큰 두께의 제 1 포토레지스트 패턴(PR1)도 부분적으로 제거되어 그 두께가 반 정도 감소한다.
이어서, 도 17, 도 18 및 도 19에 도시된 바와 같이, 애싱된 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 제 1 저항성 접촉 물질 패턴(904a) 및 반도체 물질 패턴(903a)이 차례로 식각된다. 그러면, 도 18 및 도 19에 도시된 바와 같이, 제 1 게이트 절연막(111a) 상에 반도체층(113)이 형성되고, 그 반도체층(113) 상에 제 2 저항성 접촉 물질 패턴(904b)이 형성된다. 한편, 이 식각 공정에 의해 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c) 상의 반도체 물질 패턴(903a) 및 제 1 저항성 접촉 물질 패턴(904a)은 모두 제거된다.
다음으로, 애싱된 제 1 포토레지스트 패턴(PR1)이 제거된다.
이후, 도 20, 도 21 및 도 22에 도시된 바와 같이, 제 1 게이트 절연막(111a), 제 2 게이트 절연막(111b), 제 3 게이트 절연막(111c) 및 제 2 저항성 접촉 물질 패턴(904b)을 포함한 하부 기판(101)의 전면(全面)에 화소 물질(911) 및 데이터 물질(912)이 순차적으로 형성된다. 즉, 먼저 제 1 게이트 절연막(111a), 제 2 게이트 절연막(111b), 제 3 게이트 절연막(111c) 및 제 2 저항성 접촉 물질 패턴(904b)을 포함한 하부 기판(101)의 전면(全面)에 화소 물질(911)이 형성되고, 이후 그 화소 물질(911)을 포함한 하부 기판(101)의 전면(全面)에 데이터 물질(912)이 형성된다.
화소 물질(911) 및 데이터 물질(912)은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 하부 기판(101)에 증착될 수 있다.
이후, 데이터 물질(912)을 포함한 하부 기판(101)의 전면에 제 2 포토레지스트가 도포된다.
다음으로, 도 21 및 도 22에 도시된 바와 같이, 제 2 마스크(M2)가 제 2 포토레지스트 상에 배치된다. 제 2 마스크(M2)는 광이 투과되는 투과 영역(TA), 광이 차단되는 차단 영역(BA) 및 광이 부분적으로 투과되는 반투과 영역(HTA)을 포함한다. 반투과 영역(HTA)은 다수의 슬릿 또는 반투명막을 포함할 수 있다.
이어서, 자외선과 같은 광이 제 2 마스크(M2)를 통해 제 2 포토레지스트에 선택적으로 조사되어 제 2 포토레지스트가 노광된다. 그리고, 노광된 제 2 포토레지스트가 현상되면, 도 20, 도 21 및 도 22에 도시된 바와 같이 서로 다른 두께를 갖는 제 2 포토레지스트 패턴(PR2)이 데이터 물질(912) 상에 형성된다. 여기서, 제 2 마스크(M2)의 차단 영역(BA)에 대응되는 제 2 포토레지스트 패턴(PR2)은 제 2 마스크(M2)의 반투과 영역(HTA)에 대응되는 제 2 포토레지스트 패턴(PR2)보다 더 두꺼운 두께를 갖는다. 그리고, 제 2 마스크(M2)의 투과 영역(TA)에 대응되는 부분의 제 2 포토레지스트 패턴(PR2)은 제거된다.
제 2 포토레지스트 패턴(PR2)은 데이터 전송부재(D) 및 화소 전극(144)이 형성될 부분에 위치하는 바, 이때 두꺼운 두께를 갖는 제 2 포토레지스트 패턴 부분은 데이터 전송부재(D)가 형성될 부분과, 구동 트랜지스터의 소스 전극 및 드레인 전극이 형성될 부분에 위치한다.
다음으로, 제 2 포토레지스트 패턴(PR2)을 마스크로 하여 데이터 물질(912) 및 화소 물질(911)이 차례로 식각된다. 그러면, 도 24 및 도 25에 도시된 바와 같이, 하부 기판(101) 상에 더미 패턴(701), 화소 물질 패턴(911a) 및 더미 드레인 전극(684)이 형성되고, 그 더미 패턴(701) 상에 데이터 라인(DL) 및 드레인 전극(DE)이 형성되고, 그 화소 물질 패턴(911a) 상에 데이터 물질 패턴(912a)이 형성되고, 그 더미 드레인 전극(684) 상에 구동 트랜지스터의 드레인 전극(674)이 형성된다. 이때, 게이트 전송부재(G)와 더미 패턴(701) 사이에 틈(621)이 형성되고, 게이트 전송부재(G)와 화소 물질 패턴(911a) 사이에 틈(622)이 형성된다.
한편, 제 2 포토레지스트 패턴(PR2)에 의해 가려지지 않은 부분의 화소 물질(911) 및 데이터 물질(912)은 제거된다. 따라서, 도 23에 도시된 바와 같이, 그 부분에 위치한 하부 기판(101)의 표면이 드러난다.
화소 물질(911) 및 데이터 물질(912)은 습식 식각 방식으로 제거될 수 있다.
이어서, 도 26, 도 27 및 도 28에 도시된 바와 같이, 애싱(ashing) 공정에 의해 화소 영역(P)에 위치한 작은 두께의 제 2 포토레지스트 패턴(PR2)이 완전히 제거되어 그 화소 영역(P)의 데이터 물질(912)이 모두 노출된다. 한편, 이 애싱 공정에 의해, 데이터 라인(DL), 드레인 전극(DE), 화소 영역(P)의 외부에 위치한 데이터 물질(912) 및 구동 트랜지스터의 드레인 전극(674) 상에 위치한 큰 두께의 제 2 포토레지스트 패턴(PR2)도 부분적으로 제거되어 그 두께가 반 정도 감소한다. 이때, 이 애싱 공정에 의해, 채널 부위에 위치한 제 2 저항성 접촉 물질 패턴(904b)의 적어도 일부가 제거될 수도 있다.
이어서, 도 29 및 도 30에 도시된 바와 같이, 애싱된 제 2 포토레지스트 패턴(PR2)을 마스크로 하여 데이터 물질(912)이 식각된다. 그러면, 도 29 및 도 30에 도시된 바와 같이, 접속부(702)를 포함하는 화소 전극(144)이 화소 영역(P)에 형성되고, 그 접속부(702) 상에 소스 전극(SE)이 형성된다.
이후, 도 31, 도 32 및 도 33에 도시된 바와 같이, 애싱된 제 2 포토레지스트 패턴(PR2)을 마스크로 하여 제 2 저항성 접촉 물질 패턴(904b)이 식각된다. 그러면, 도 32에 도시된 바와 같이, 저항성 접촉층(115)이 형성되면서 화소 트랜지스터(TFT)의 채널이 만들어진다. 한편, 저항성 접촉층(115)이 형성되는 과정 중 채널에 위치한 반도체층(113)의 일부가 제거될 수 있다.
다음으로, 제 2 포토레지스트 패턴(PR2)이 제거된다. 한편, 이 제 2 포토레지스터 패턴(PR2)은 전술된 화소 전극(144) 및 소스 전극(SE)이 형성된 후 바로 제거될 수 있다. 이와 같은 경우, 저항성 접촉층(115)은 데이터 전송부재(D)를 마스크로 하여 형성될 수 있다.
이어서, 도 33 및 도 34에 도시된 바와 같이, 데이터 전송부재(D), 화소 전극(144), 제 1 게이트 절연막(111a), 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c)을 포함한 하부 기판(101)의 전면(全面)에 보호막(120)이 형성된다.
다음으로, 보호막(120)을 포함한 하부 기판(101)의 전면에 제 3 포토레지스트가 도포된다.
다음으로, 제 3 마스크(M3)가 제 3 포토레지스트 상에 배치된다. 제 3 마스크(M3)는 광이 투과되는 투과 영역(TA) 및 광이 차단되는 차단 영역(BA)을 포함한다.
이어서, 자외선과 같은 광이 제 3 마스크(M3)를 통해 제 3 포토레지스트에 선택적으로 조사되어 제 3 포토레지스트가 노광된다. 그리고, 노광된 제 3 포토레지스트가 현상되면 제 3 포토레지스트 패턴(PR3)이 보호막(120) 상에 형성된다.
다음으로, 제 3 포토레지스트 패턴(PR3)을 마스크로 하여 보호막(120), 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c)이 식각된다. 그러면, 도 35에 도시된 바와 같이, 패드 전극(672)을 노출시키는 패드 콘택홀(652)이 제 2 게이트 절연막(111b) 및 보호막(120)에 형성되며, 구동 트랜지스터의 게이트 전극(673)을 노출시키는 게이트 콘택홀(604)이 제 3 게이트 절연막(111c) 및 보호막(120)에 형성되며, 그리고 구동 트랜지스터의 드레인 전극(674)을 노출시키는 드레인 콘택홀(605)이 보호막(120)에 형성된다.
보호막(120), 제 2 게이트 절연막(111b) 및 제 3 게이트 절연막(111c)은 건식 식각 방식으로 제거될 수 있다.
이후, 제 3 포토레지스트 패턴(PR3)이 제거된다.
다음으로, 도 36 및 도 37에 도시된 바와 같이, 보호막(120)을 포함한 하부 기판(101)의 전면(全面)에 공통 물질(931)이 형성된다.
이어서, 공통 물질(931)을 포함한 하부 기판(101)의 전면에 제 4 포토레지스트가 도포된다.
이후, 제 4 마스크(M4)가 제 4 포토레지스트 상에 배치된다. 제 4 마스크(M4)는 광이 투과되는 투과 영역(TA) 및 광이 차단되는 차단 영역(BA)을 포함한다.
이어서, 자외선과 같은 광이 제 4 마스크(M4)를 통해 제 4 포토레지스트에 선택적으로 조사되어 제 4 포토레지스트가 노광된다. 그리고, 노광된 제 4 포토레지스트가 현상되면 제 4 포토레지스트 패턴(PR4)(PR4)이 공통 물질(931) 상에 형성된다.
다음으로, 제 4 포토레지스트 패턴(PR4)을 마스크로 하여 공통 물질(931)이 식각된다. 그러면, 도 38 및 도 39에 도시된 바와 같이, 슬릿(404) 및 개구부(405)를 가지며 패드 전극(672)에 연결되는 공통 전극(130)이 보호막(120) 상에 형성된다. 또한, 구동 트랜지스터의 게이트 전극(673) 및 드레인 전극(674)을 연결하는 브릿지 전극이 보호막(120) 상에 형성된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 하부 기판 201: 상부 기판
100: 하부 패널 200: 상부 패널
300: 액정층 DL: 데이터 라인
DE: 드레인 전극 SE: 소스 전극
GE: 게이트 전극 621, 622: 틈
701: 더미 패턴 702: 접속부
144: 화소 전극 404: 슬릿
405: 개구부 115: 저항성 접촉층
113: 반도체층 TFT: 화소 트랜지스터
111a: 제 1 게이트 절연막 315: 차광층
125: 컬러 필터 P: 화소 영역
120: 보호막 130: 공통 전극

Claims (20)

  1. 서로 대향하여 위치한 제 1 기판과 제 2 기판;
    상기 제 1 기판 상에 위치하며, 게이트 라인 및 게이트 전극을 포함하는 게이트 전송부재;
    상기 제 1 기판 상에 위치하며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 전송부재;
    상기 드레인 전극에 연결되며 화소 영역에 위치한 화소 전극;
    상기 게이트 전송부재와 실질적으로 동일한 형상으로 상기 게이트 전송부재 상에 위치하며, 상기 게이트 전송부재보다 더 큰 면적을 갖는 제 1 게이트 절연막;
    상기 게이트 전극, 소스 전극 및 드레인 전극과 중첩하며 상기 제 1 게이트 절연막 상에 위치한 반도체층; 및
    상기 데이터 라인 및 소스 전극과 동일한 형상으로 상기 데이터 라인의 하부 및 상기 소스 전극의 하부에 위치한 더미 패턴을 포함하며,
    상기 게이트 전극은 상기 반도체층보다 더 큰 면적을 가지며,
    상기 게이트 전극은 상기 반도체층의 전체 면적을 중첩하며,
    상기 더미 패턴과 상기 게이트 전송부재 사이에 틈이 위치하며,
    상기 틈은 상기 제 1 기판, 상기 게이트 전송부재, 상기 제 1 게이트 절연막 및 상기 더미 패턴에 의해 둘러싸인 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 더미 패턴은 상기 화소 전극과 동일한 층상에 위치한 표시장치.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 더미 패턴과 상기 반도체층 사이와, 상기 화소 전극과 반도체층 사이에 각각 위치한 저항성 접촉층을 더 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 화소 전극은, 상기 드레인 전극과 동일한 형상으로 상기 드레인 전극의 하부에 위치한 접속부를 포함하는 표시장치.
  7. 제 1 항에 있어서,
    상기 제 1 기판, 상기 게이트 전송부재, 상기 제 1 게이트 절연막, 상기 반도체층, 상기 데이터 전송부재, 상기 화소 전극 상에 위치한 보호막을 더 포함하는 표시장치.
  8. 제 7 항에 있어서,
    상기 보호막 상에 위치하여 상기 화소 전극과 중첩하며, 상기 화소 전극의 일부를 노출시키는 슬릿을 갖는 공통 전극을 더 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 공통 전극은 상기 게이트 전극의 적어도 일부를 노출시키는 개구부를 더 포함하는 표시장치.
  10. 제 8 항에 있어서,
    상기 제 1 기판의 비표시부에서 상기 게이트 전송부재와 동일한 층상에 위치하며, 상기 공통 전극에 연결된 패드 전극을 더 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 패드 전극과 실질적으로 동일한 형상으로 상기 패드 전극과 상기 보호막 사이에 위치하며, 상기 패드 전극보다 더 큰 면적을 갖는 제 2 게이트 절연막을 더 포함하는 표시장치.
  12. 제 10 항에 있어서,
    상기 보호막과 상기 패드 전극 사이에 틈이 위치하는 표시장치.
  13. 제 7 항에 있어서,
    상기 제 1 기판의 비표시 영역에 위치한 구동 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극과 상기 구동 트랜지스터의 드레인 전극을 서로 연결하는 브릿지 전극을 더 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 게이트 전송부재와 동일한 층상에 위치하고;
    상기 구동 트랜지스터의 드레인 전극은 상기 데이터 전송부재와 동일한 층상에 위치하는 표시장치.
  15. 제 13 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극과 실질적으로 동일한 형상으로 상기 구동 트랜지스터의 게이트 전극과 상기 보호막 사이에 위치하며, 상기 구동 트랜지스터의 게이트 전극보다 더 큰 면적을 갖는 제 3 게이트 절연막을 더 포함하는 표시장치.
  16. 제 13 항에 있어서,
    상기 구동 트랜지스터의 드레인 전극과 상기 제 1 기판 사이에 위치한 더미 드레인 전극을 더 포함하는 표시장치.
  17. 제 1 기판 상에 게이트 물질, 절연 물질, 반도체 물질 및 저항성 접촉 물질을 순차적으로 형성하는 단계;
    상기 저항성 접촉 물질 상에, 서로 다른 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 마스크로 상기 저항성 접촉 물질, 반도체 물질 및 절연 물질을 제거하고, 상기 제 1 포토레지스트 패턴을 마스크로 게이트 물질을 과도 식각 방식으로 제거하여 게이트 전송부재, 제 1 게이트 절연막, 반도체 물질 패턴 및 제 1 저항성 접촉 물질 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴 중 두께가 낮은 부분을 제거하는 단계;
    상기 낮은 부분이 제거된 제 1 포토레지스트 패턴을 마스크로 상기 반도체 물질 패턴 및 제 1 저항성 접촉 물질 패턴을 제거하여 반도체층 및 제 2 저항성 접촉 물질 패턴을 형성하는 단계; 및
    상기 반도체층과 중첩하는 데이터 전송부재 및 상기 데이터 전송부재에 연결되는 화소 전극을 형성하는 단계를 포함하며,
    상기 게이트 전송부재는 게이트 라인 및 게이트 전극을 포함하며,
    상기 게이트 전극은 상기 반도체층보다 더 큰 면적을 가지며,
    상기 게이트 전극은 상기 반도체층의 전체 면적을 중첩하며,
    상기 데이터 전송부재 및 상기 화소 전극을 형성하는 단계는,
    상기 제 1 게이트 절연막 및 상기 제 2 저항성 접촉 물질 패턴을 포함한 상기 제 1 기판의 전면에 화소 물질 및 데이터 물질을 순차적으로 형성하는 단계;
    상기 데이터 물질 상에, 상기 반도체층의 채널 영역을 노출시키며 서로 다른 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 제 2 포토레지스트 패턴을 마스크로 상기 화소 물질 및 데이터 물질을 제거하여 더미 패턴, 화소 물질 패턴, 데이터 라인, 드레인 전극 및 데이터 물질 패턴을 형성하는 단계;
    상기 제 2 포토레지스트 패턴 중 두께가 낮은 부분을 제거하는 단계; 및
    상기 낮은 부분이 제거된 제 2 포토레지스트 패턴을 마스크로 상기 데이터 물질을 제거하여 상기 화소 전극 및 소스 전극을 형성하는 단계를 포함하며,
    상기 더미 패턴과 상기 게이트 전송부재 사이에 틈이 위치하며,
    상기 틈은 상기 제 1 기판, 상기 게이트 전송부재, 상기 제 1 게이트 절연막 및 상기 더미 패턴에 의해 둘러싸인 표시장치의 제조방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 낮은 부분이 제거된 제 2 포토레지스트 패턴을 마스크로 상기 채널 영역에 위치한 제 2 저항성 접촉 물질 패턴을 제거하여 저항성 접촉층을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 게이트 전송부재, 상기 제 1 게이트 절연막, 상기 반도체층, 상기 데이터 전송부재 및 상기 화소 전극을 포함한 제 1 기판의 전면에 보호막을 형성하는 단계; 및
    상기 보호막 상에, 상기 화소 전극의 일부를 노출시키는 슬릿 및 상기 게이트 전극의 적어도 일부를 노출시키는 개구부를 갖는 공통 전극을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373687B1 (ko) 2015-05-11 2022-03-17 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
KR102535145B1 (ko) 2016-06-13 2023-05-22 삼성디스플레이 주식회사 표시 장치
JP6999272B2 (ja) 2017-01-20 2022-01-18 株式会社ジャパンディスプレイ 表示装置
CN107065329A (zh) * 2017-06-05 2017-08-18 京东方科技集团股份有限公司 显示基板以及制备方法、显示装置
US10643559B2 (en) * 2017-08-23 2020-05-05 HKC Corporation Limited Display panel driving apparatus and driving method thereof
KR102515511B1 (ko) * 2018-01-24 2023-03-31 삼성디스플레이 주식회사 표시 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100271037B1 (ko) * 1997-09-05 2000-11-01 구본준, 론 위라하디락사 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same)
KR20000061175A (ko) 1999-03-24 2000-10-16 구본준 액정표시장치의 제조방법
JP2001005038A (ja) * 1999-04-26 2001-01-12 Samsung Electronics Co Ltd 表示装置用薄膜トランジスタ基板及びその製造方法
KR100686336B1 (ko) 2003-11-17 2007-02-22 삼성에스디아이 주식회사 액티브 매트릭스 평판표시장치 및 그 제조방법
KR101090250B1 (ko) * 2004-10-15 2011-12-06 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
KR101085132B1 (ko) * 2004-12-24 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR100667137B1 (ko) * 2004-12-31 2007-01-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101100891B1 (ko) * 2005-05-23 2012-01-02 삼성전자주식회사 박막트랜지스터 기판 및 이를 포함한 디스플레이장치
KR20070002492A (ko) * 2005-06-30 2007-01-05 삼성전자주식회사 디스플레이장치 및 그 제조방법
KR101205767B1 (ko) 2006-04-21 2012-11-28 엘지디스플레이 주식회사 액상의 유기 반도체물질을 이용한 액정표시장치용 어레이기판의 제조방법
KR101277218B1 (ko) * 2006-06-29 2013-06-24 엘지디스플레이 주식회사 박막 트랜지스터 제조방법 및 액정표시소자의 제조방법
KR101326129B1 (ko) * 2007-07-24 2013-11-06 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
TWI348765B (en) * 2007-08-29 2011-09-11 Au Optronics Corp Pixel structure and fabricating method for thereof
KR101413577B1 (ko) * 2007-10-31 2014-07-01 삼성디스플레이 주식회사 표시패널
KR101772511B1 (ko) * 2010-06-22 2017-08-30 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101969071B1 (ko) * 2012-08-21 2019-08-14 삼성디스플레이 주식회사 표시 장치
KR102052933B1 (ko) * 2012-11-27 2019-12-09 삼성디스플레이 주식회사 표시 기판
KR101980765B1 (ko) * 2012-12-26 2019-08-28 엘지디스플레이 주식회사 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
KR101996969B1 (ko) * 2013-01-28 2019-07-08 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101984896B1 (ko) * 2013-05-31 2019-06-03 엘지디스플레이 주식회사 액정표시장치 및 이의 제조 방법
KR20150021811A (ko) * 2013-08-21 2015-03-03 삼성전자주식회사 반도체 소자의 제조방법
KR102219516B1 (ko) * 2014-04-10 2021-02-25 삼성디스플레이 주식회사 표시 기판
US9535522B2 (en) * 2014-12-22 2017-01-03 Lg Display Co., Ltd. Flexible organic light emitting diode display device
KR102316458B1 (ko) * 2015-03-24 2021-10-25 삼성디스플레이 주식회사 액정 표시장치
KR102373687B1 (ko) 2015-05-11 2022-03-17 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
US10038096B2 (en) * 2015-09-08 2018-07-31 Globalfoundries Inc. Three-dimensional finFET transistor with portion(s) of the fin channel removed in gate-last flow

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