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KR102272115B1 - 개선된 암 전류 성능을 갖는 반도체 이미징 디바이스 - Google Patents

개선된 암 전류 성능을 갖는 반도체 이미징 디바이스 Download PDF

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KR102272115B1
KR102272115B1 KR1020180152532A KR20180152532A KR102272115B1 KR 102272115 B1 KR102272115 B1 KR 102272115B1 KR 1020180152532 A KR1020180152532 A KR 1020180152532A KR 20180152532 A KR20180152532 A KR 20180152532A KR 102272115 B1 KR102272115 B1 KR 102272115B1
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지-지이 제
이민 후앙
웨이-쳉 수
젠-쳉 리우
펭-치 헝
춘-웨이 창
펭-지아 시우
첸-종 왕
둔-니안 야웅
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예에서, 화소 센서가 제공된다. 화소 센서는 반도체 기판 내에 배열된 제 1 광 검출기를 포함한다. 반도체 기판 내에 제 2 광 검출기가 배열되고, 제 1 실질적으로 직선 축이 제 1 광 검출기의 중심점 및 제 2 광 검출기의 중심점과 교차한다. 제 1 광 검출기 및 제 2 광 검출기로부터 실질적으로 동등한 거리에 있는 지점에서 반도체 기판 내에 플로팅 확산 노드가 배열된다. 반도체 기판 내에 픽업 웰 콘택 영역이 배열되고, 제 1 실질적으로 직선 축에 실질적으로 직교하는 제 2 실질적으로 직선 축이 플로팅 확산 노드의 중심점 및 픽업 웰 콘택 영역의 중심점과 교차한다.

Description

개선된 암 전류 성능을 갖는 반도체 이미징 디바이스{A SEMICONDUCTOR IMAGING DEVICE HAVING IMPROVED DARK CURRENT PERFORMANCE}
관련 출원의 참조
본 출원은 2018년 5월 31일자로 출원된 미국 가출원 제62/678,871호에 우선권을 주장하며, 그 내용은 그 전체가 참조에 의해 여기에 포함된다.
기술 분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 개선된 암 전류 성능을 갖는 반도체 이미징 디바이스에 관한 것이다.
현대의 많은 전자 디바이스(예를 들어, 디지털 카메라, 광학 이미징 디바이스 등)는 이미지 센서를 포함한다. 이미지 센서는 광학 이미지를 디지털 이미지로 표현할 수 있는 디지털 데이터로 변환한다. 이미지 센서는, 광학 이미지를 디지털 데이터로 변환하기 위한 유닛 디바이스인 화소 센서 어레이를 포함한다. 일부 유형의 화소 센서는 전하 결합 소자(charge-coupled device; CCD) 이미지 센서 및 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서를 포함한다. CCD 화소 센서에 비해, CMOS 화소 센서는 저전력 소모, 작은 크기, 빠른 데이터 처리, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해 선호되고 있다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 암전류 및 암전류 불균형을 감소시키기 위해 위치된 픽업 웰 콘택 영역 및 플로팅 확산 노드를 갖는 화소 센서의 일부 실시예의 레이아웃 도면을 예시한다.
도 2a 내지 도 2c는 도 1의 화소 센서를 포함하는 집적 칩(IC)의 다양한 도면을 예시한다.
도 3은 도 2a 내지 도 2c의 IC에 의해 각각 나타내어지는 복수의 집적 칩(IC)을 갖는 이미지 센서(300)의 일부 실시예를 예시한다.
도 4a 내지 도 4c로부터 도 10a 내지 도 10c까지는 도 2a 내지 도 2c의 집적 칩(IC)을 형성하는 방법의 일부 실시예의 일련의 다양한 도면을 예시한다.
도 11은 도 2a 내지 도 2c의 집적 칩(IC)을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
본 발명개시는 도면을 참조하여 이제 설명될 것이고, 여기서 동일한 참조 부호는 도면 전체에 걸쳐 동일한 요소를 가리키기 위해 사용되며, 예시된 구조물은 반드시 일정한 비율로 그려질 필요는 없다. 이 상세한 설명 및 대응하는 도면은 임의의 방식으로 본 발명개시의 범위를 제한하지 않으며, 상세한 설명 및 도면은 단지 발명적 개념이 그들 스스로 나타낼 수 있는 일부 방법을 예시하기 위한 몇몇 예를 제공한다는 것이 인지될 것이다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
일부 상보성 금속 산화물 반도체 이미지 센서(complementary metal-oxide semiconductor image sensor; CIS)는 화소 센서 어레이를 가진다. 화소 센서는 광 검출기를 사용하여 입사 복사선을 기록하고, 복수의 화소 디바이스(예를 들어, 전송 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및/또는 로우(row)-선택 트랜지스터)를 이용하여 기록의 디지털 판독을 용이하게 한다. 일부 화소 센서는 광 검출기 어레이(예를 들어, 2x2 광 검출기 화소 센서)를 포함한다. 이러한 화소 센서에서, 복수의 광 검출기 콜렉터 영역은 화소 센서 웰 영역 내에 배치된다. 또한, 광 검출기는 공통 플로팅 확산 노드(예를 들어, 광 검출기가 판독 동안 축적된 전하를 각각 전송할 수있는 반도체 기판의 영역), 공통 화소 디바이스(예를 들어, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및/또는 로우-선택 트랜지스터), 및 픽업 웰 콘택 영역을 공유한다. 픽업 웰 콘택 영역은 도전성 콘택과 화소 센서 웰 영역 사이에 저 저항 영역을 제공한다. 동작 동안, 바이어스 전압이 도전성 콘택을 통해 화소 센서 웰 영역에 인가되어, 광 검출기가 역 바이어스된다.
상기 화소 센서와 관련된 하나의 도전 과제는 암절류이다. 암전류는 광자가 광 검출기에 들어 가지 않은 때에도 광 검출기를 통과하는 전류이다. 하나의 암전류 소스는 광 검출기 및 플로팅 확산 노드와 관련한 픽업 웰 콘택 영역의 위치(및/또는 근접도)에 기인한다. 예를 들어, 2x2 광 검출기 화소 센서에서, 광 검출기들 중 하나는 전형적으로 플로팅 확산 노드와 픽업 웰 콘택 영역 사이에 직접 배치되어, 픽업 웰 콘택 영역 및 플로팅 확산 노드의 중심점과 교차하는 실질적으로 직선 축이 또한 광 검출기들 중 하나의 콜렉터 영역과 교차한다. 광 검출기가 플로팅 확산 노드와 픽업 웰 콘택 영역 사이에 배열되기 때문에 픽업 웰 콘택 영역으로부터의 암전류가 광 검출기 내에서 증가함으로써 광 검출기의 암전류 성능이 저하된다. 또한, 이러한 레이아웃에서, 픽업 웰 콘택 영역은 광 검출기로부터 상이한 거리에 배열된다. 상이한 거리는 픽업 웰 콘택 영역으로부터의 암 전류가 상이한 광 검출기에 다르게 영향을 주게 하고, 그 결과 상이한 광 검출기들 사이의 큰 암전류 불균형(예를 들어, 센서의 개별 광 검출기들 사이의 암전류의 차이)이 발생한다.
본 출원은 복수의 광 검출기를 갖는 화소 센서에 관한 것이다. 화소 센서는 복수의 광 검출기로부터 실질적으로 동등한 거리에 있고 복수의 광 검출기 중 인접한 광 검출기 사이에서 연장되는 경로에 의해 플로팅 확산 노드로부터 분리되는 위치에서 배열된 픽업 웰 콘택 영역을 가진다. 복수의 광 검출기로부터 실질적으로 동등한 거리에 배열된 픽업 웰 콘택 영역을 가짐으로써, 큰 암전류 불균형이 감소될 수 있다. 또한, 픽업 웰 콘택 영역은 복수의 광 검출기 중 인접하는 광 검출기 사이에서 연장되는 경로에 의해 플로팅 확산 노드로부터 분리되기 때문에, 플로팅 확산 노드는 픽업 웰 콘택 영역에 의해 발생된 암전류를, 암전류가 복수의 광 검출기와 상호작용하기 전에 드레인시킬 수 있다. 따라서, 본 발명개시의 화소 센서는 개선된 암전류 성능을 가질 수 있다.
다양한 실시예에서, 화소 센서는 반도체 기판 내에 배치된 제 1 광 검출기 및 제 2 광 검출기를 가질 수 있으며, 여기서 제 1 실질적으로 직선 축은 제 1 광 검출기의 중심점 및 제 2 광 검출기의 중심점과 교차한다. 제 1 광 검출기와 제 2 광 검출기 사이에서 반도체 기판 내에 플로팅 확산 노드가 배치된다. 또한, 반도체 기판 내에 픽업 웰 콘택 영역이 배치되고, 제 1 실질적으로 직선 축에 실질적으로 직교하는 제 2 실질적으로 직선 축이 플로팅 확산 노드의 중심점 및 픽업 웰 콘택 영역의 중심점과 교차한다. 플로팅 확산 노드가 제 1 광 검출기와 제 2 광 검출기 사이에 배치되기 때문에, 그리고 제 2 실질적으로 직선 축이 제 1 실질적으로 직선 축에 실질적으로 직교하기 때문에 픽업 웰 콘택 영역은 제 1 광 검출기 및 제 2 광 검출기로부터 거의 등거리로 이격되고, 따라서 화소 센서에서의 암전류 불균형을 감소시킨다. 또한, 플로팅 확산 노드 및 픽업 웰 콘택 영역의 중심점이 제 1 광 검출기와 제 2 광 검출기 사이에 있는 실질적으로 직선 축을 따라 배열되기 때문에, 플로팅 확산 노드는 픽업 웰 콘택 영역에 의해 생성된 암전류를 더 많이 드레인시킬 수 있고, 따라서 암전류가 광 검출기와 상호 작용하는 것을 방지하고 화소 센서의 전체 암전류를 감소시킨다. 다르게는, 플로팅 확산 노드와 픽업 웰 콘택 영역의 중심점 사이의 실질적으로 직선 축이 제 1 및 제 2 광 검출기를 가로질러 연장하지 않기 때문에, 플로팅 확산 노드와 픽업 웰 콘택 영역 사이의 암전류는 제 1 및 제 2 광 검출기와 상호 작용하기 어렵다. 예를 들어, 암전류는 대략 20 % 내지 대략 50 %(예를 들어, 약 4.2 전자/화소/초(e/p/s) 내지 약 3.0 e/p/s)만큼 감소될 수 있다.
도 1은 암전류 및 암전류 불균형을 감소시키기 위해 위치된 픽업 웰 콘택 영역 및 플로팅 확산 노드를 갖는 화소 센서(100)의 일부 실시예의 레이아웃 도면을 예시한다.
도 1에 도시된 바와 같이, 화소 센서(100)는 반도체 기판(104) 내에 배치된 화소 센서 웰 영역(102)을 포함한다. 일부 실시예에서, 반도체 기판(104)은 임의의 유형의 반도체 바디[예를 들어, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘온 인슐레이터(silicon on insulator; SOI) 등)을 포함한다. 화소 센서 웰 영역(102)은 제 1 도핑 유형(예를 들어, p형 도핑)을 갖는 반도체 기판(104)의 영역이다.
복수의 광 검출기(106a-d)가 반도체 기판(104) 내에 배치된다. 일부 실시예에서, 광 검출기(106a-d)는 복수의 로우(예를 들어, x축을 따름) 및 칼럼(예를 들어, y축을 따름)을 포함한 어레이 내에 배열된다. 광 검출기(106a-d)는 입사 복사선(예를 들어, 광자)을 흡수하고 입사 복사선에 대응하는 각각의 전기 신호를 생성하도록 구성된다. 일부 실시예에서, 광 검출기(106a-d) 각각은 화소 센서 웰 영역(102) 내에 배치된 광 검출기 콜렉터 영역(108)을 포함한다. 추가의 실시예에서, 광 검출기 콜렉터 영역(108)는 제 1 도핑 유형과는 반대인 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 별개의 영역이다. 또 다른 실시예에서, 광 검출기(106a-d)는 광 검출기 콜렉터 영역(108) 및 공핍 영역이 형성된[예를 들어, 광 검출기 콜렉터 영역(108)과 화소 센서 웰 영역(102)사이의 p-n 접합으로 인해] 광 검출기 콜렉터 영역(108) 주위에 배치된 화소 센서 웰 영역(102)의 부분을 각각 포함한다.
일부 실시예에서, 복수의 광 검출기(106a-d)는 제 1 광 검출기(106a), 제 2 광 검출기(106b), 제 3 광 검출기(106c) 및 제 4 광 검출기(106d)를 포함한다. 일부 실시예에서, 제 1 실질적으로 직선 축(110)은 제 1 방향(예를 들어, x축을 따름)으로 연장되고, 제 1 광 검출기(106a)의 중심점 및 제 2 광 검출기(106b)의 중심점과 교차한다. 추가의 실시예에서, 제 1 실질적으로 직선 축(110)에 평행한 제 2 실질적으로 직선 축(112)은 제 3 광 검출기(106c)의 중심점 및 제 4 광 검출기(106d)의 중심점과 교차한다. 추가의 실시예에서, 제 3 실질적으로 직선 축(114)은 제 1 방향과 실질적으로 직교하는 제 2 방향(예를 들어, y축을 따름)으로 연장되고, 제 1 광 검출기(106a)의 중심점 및 제 3 광 검출기(106c)의 중심점과 교차한다. 추가의 실시예에서, 제 3 실질적으로 직선 축(114)에 평행한 제 4 실질적으로 직선 축(116)은 제 2 광 검출기(106b)의 중심점 및 제 4 광 검출기(106d)의 중심점과 교차한다.
플로팅 확산 노드(118)는 화소 센서 웰 영역(102) 내에 배치된다. 플로팅 확산 노드(118)는 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 영역이다. 일부 실시예에서, 플로팅 확산 노드(118)는 제 1 광 검출기(106a), 제 2 광 검출기(106b), 제 3 광 검출기(106c) 및 제 4 광 검출기(106d) 사이에 배치된다. 일부 실시예에서, 플로팅 확산 노드(118)는 제 1 광 검출기(106a), 제 2 광 검출기(106b), 제 3 광 검출기(106c) 및 제 4 광 검출기(106d)로부터 실질적으로 동등한 거리에서 배치된다. 추가의 실시예에서, 플로팅 확산 노드의 중심점은 제 1 실질적으로 직선 축(110)으로부터, 제 3 실질적으로 직선 축(112)과 거의 동일한 거리만큼 이격된다. 추가의 실시예에서, 플로팅 확산 노드의 중심점은 제 3 실질적으로 직선 축(114)으로부터, 제 4 실질적으로 직선 축(116)과 거의 동일한 거리만큼 이격된다. 또 추가의 실시예에서, 플로팅 확산 노드(118)의 중심점은 광 검출기(106a-d)의 중심점으로부터 거의 등거리로 이격된다.
픽업 웰 콘택 영역(120)은 화소 센서 웰 영역(102) 내에 배치된다. 픽업 웰 콘택 영역(120)은 화소 센서 웰 영역(102)과 도전성 콘택(도시되지 않음) 사이에 저 저항 영역을 제공하도록 구성된다. 픽업 웰 콘택 영역(120)은 제 1 도핑 유형(예를 들어, p형 도핑)을 갖는 반도체 기판(104)의 영역이다. 일부 실시예에서, 픽업 웰 콘택 영역(120)은 화소 센서 웰 영역(102)보다 높은 농도의 제 1 도핑 유형을 가진다.
제 5 실질적으로 직선 축(122)은 제 2 방향으로 연장되고 플로팅 확산 노드(118)의 중심점 및 픽업 웰 콘택 영역(120)의 중심점과 교차한다. 일부 실시예에서, 플로팅 확산 노드(118)는 제 3 실질적으로 직선 축(114)과 제 4 실질적으로 직선 축(116) 사이의 제 2 실질적으로 직선 축(112)의 제 1 측 상에 배치된다. 추가의 실시예에서, 픽업 웰 콘택 영역(120)은 제 1 측과 반대인 제 2 실질적으로 직선 축(112)의 제 2 측 상에서 제 3 실질적으로 직성의 축(114)과 제 4 실질적으로 직선 축(116) 사이에 배치된다. 또 추가의 실시예에서, 제 5 실질적으로 직선 축(122)은 제 1 광 검출기(106a)의 광 검출기 콜렉터 영역(108)과 제 2 광 검출기(106b)의 광 검출기 콜렉터 영역(108) 사이에서 제 2 방향으로 연장된다.
일부 실시예에서, 제 5 실질적으로 직선 축(122)은 제 1 실질적으로 직선 축(110) 및/또는 제 2 실질적으로 직선 축(112)에 실질적으로 직교한다. 추가의 실시예에서, 제 5 실질적으로 직선 축(122)은 제 3 실질적으로 직선 축(114) 및/또는 제 4 실질적으로 직선 축(116)에 실질적으로 평행한다. 추가의 실시예에서, 제 5 실질적으로 직선 축(122)은 제 1 광 검출기(106a)의 중심점과 제 2 광 검출기(106b)의 중심점 사이의 중간 지점에서 제 1 실질적으로 직선 축(110)과 교차한다. 추가의 실시예에서, 제 5 실질적으로 직선 축(122)은 제 3 광 검출기(106c)의 중심점과 제 4 광 검출기(106d)의 중심점 사이의 중간 지점에서 제 2 실질적으로 직선 축(112)과 교차한다. 또 추가의 실시예에서, 픽업 웰 콘택 영역(120)의 중심점은 제 3 광 검출기(106c)의 중심점 및 제 4 광 검출기(106d)의 중심점으로부터 거의 등거리만큼 이격된다.
픽업 웰 콘택 영역(120)은 제 3 광 검출기(106c) 및 제 4 광 검출기(106d)로부터 거의 등거리만큼 이격되기 때문에, 제 3 광 검출기(106c)와 제 4 광 검출기(106d) 사이의 암전류 불균형이 감소될 수 있다. 또한, 제 5 실질적으로 직선 축(122)이 제 3 광 검출기(106c)의 광 검출기 콜렉터 영역(108)과 제 4 광 검출기(106d)의 광 검출기 콜렉터 영역(108) 사이에서 제 2 방향으로 연장되기 때문에, 플로팅 확산 노드(118)는 픽업 웰 콘택 영역(120)에 의해 생성된 암전류를 더 많이 드레인시킬 수 있다. 플로팅 확산 노드(118)가 픽업 웰 콘택 영역(120)에 의해 생성된 암전류를 더 많이 드레인시킬 수 있기 때문에, 화소 센서(100)의 전체 암전류가 감소될 수 있다. 즉, 제 5 실질적으로 직선 축(122)이 제 3 및 제 4 광 검출기(106c, 106d)의 광 검출기 콜렉터 영역(108)을 가로지르지 않기 때문에 제 3 및 제 4 광 검출기(106c, 106d)는 암전류가 통과하는 경로에 있지 않다. 따라서, 화소 센서(100)의 암전류 성능이 개선될 수 있다.
도 2a 내지 도 2c는 도 1의 화소 센서(100)를 포함하는 집적 칩(IC)의 다양한 도면을 예시한다. 도 2a는 반도체 기판(104)의 전면(front-side)(104f)을 향하는 IC(200)의 도면을 도시한다. 도 2b는 도 2a의 라인 A-A'을 따라 취해진 단면도를 도시한다. 도 2c는 도 2a의 라인 B-B'을 따라 취해진 단면도를 도시한다.
도 2a 내지 도 2c에 도시된 바와 같이, 복수의 트랜지스터(224)는 반도체 기판(104)의 전면(102f) 상에 배치된다. 일부 실시예에서, 전송 트랜지스터(224)는 플로팅 확산 노드(118)와 광 검출기(106a-106c)의 중심점 사이에 각각 배치된다. 전송 트랜지스터(224)는 광 검출기(106a-d)와 플로팅 확산 노드(118) 사이에 도전성 채널을 선택적으로 형성하여 광 검출기(106a-d)의 축적된 전하를(예를 들어, 입사 복사선의 흡수를 통해) 플로팅 확산 노드(118)로 전송할 수 있다.
일부 실시예에서, 전송 트랜지스터(224)는, 전송 트랜지스터 게이트 유전체(228)가 반도체 기판(104)의 전면(104f)으로부터 전송 트랜지스터 게이트 전극(226)을 분리하도록 전송 트랜지스터 게이트 유전체(228) 상에 배치된 전송 트랜지스터 게이트 전극 (226)을 각각 포함한다. 일부 실시예에서, 전송 트랜지스터 게이트 전극(226) 및 전송 트랜지스터 게이트 유전체(228)는 반도체 기판(104)의 전면(104f)을 볼 때 삼각형 레이아웃을 가질 수 있다.
일부 실시예에서, 전송 트랜지스터 게이트 전극(226)은 예를 들어, 도핑된 폴리 실리콘, 완전히 실리사이드화된(fully-silicided) 폴리실리콘, 금속(예를 들어, 알루미늄) 등을 포함할 수 있다. 추가의 실시예에서, 전송 트랜지스터 게이트 유전체(228)는 예를 들어, 산화물(예를 들어, SiO2), 질화물(예를 들어, 실리콘 질화물), 하이-k 유전체(예를 들어, 하프늄 산화물) 등을 포함할 수 있다. 추가의 실시예에서, 전송 트랜지스터 측벽 스페이서(230)는 전송 트랜지스터 게이트 전극(226) 및 전송 트랜지스터 게이트 유전체(228)의 측벽을 따라 배치된다. 또 추가의 실시예에서, 전송 트랜지스터 측벽 스페이서(230)는 예를 들어 산화물, 질화물 , 카바이드 등을 포함할 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, IC(200)는 화소 디바이스 영역(232)을 포함한다. 일부 실시예에서, 화소 디바이스 영역(232)은 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236), 및/또는 로우-선택 트랜지스터(238)를 포함한다. 추가의 실시예에서, 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236), 및 로우-선택 트랜지스터(238)는 화소 디바이스 게이트 유전체(242) 상에 적층된 화소 디바이스 게이트 전극(240)을 각각 포함한다. 추가의 실시예에서, 화소 디바이스 게이트 전극(240)은 예를 들어, 도핑된 폴리 실리콘, 완전히 실리사이드화된 폴리실리콘, 금속(예를 들어, 알루미늄) 등을 포함할 수 있다. 또 추가의 실시예에서, 화소 디바이스 게이트 유전체(242)는 예를 들어 산화물, 질화물, 하이-k 유전체 등을 포함할 수 있다.
리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(238)는 각각의 화소 디바이스 게이트 전극(240)의 대향하는 측 상에 배치된 소스/드레인 영역(244)을 각각 포함한다. 일부 실시예에서, 소스/드레인 영역(244)은 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 영역이다. 추가의 실시예에서, 소스/드레인 영역(244) 중 하나는 리셋 트랜지스터(234) 및 소스 팔로워 트랜지스터(236)에 의해 공유되는 공통 소스/드레인 영역(244)이다. 추가의 실시예에서, 소스/드레인 영역(244) 중 다른 하나는 로우-선택 트랜지스터(238) 및 소스 팔로워 트랜지스터(236)에 의해 공유되는 공통 소스/드레인 영역(244)이다. 추가의 실시예에서, 화소 디바이스 측벽 스페이서(246)는 화소 디바이스 게이트 전극(240) 및 화소 디바이스 게이트 유전체(242)의 측벽을 따라 각각 배치된다. 또 추가의 실시예에서, 화소 디바이스 측벽 스페이서(246)는 예를 들어 산화물, 질화물 , 카바이드 등을 포함할 수 있다.
화소 디바이스 영역 격리 구조물(248)은 반도체 기판(104) 내에서, 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(238)의 측면 주위에 배치된다. 화소 디바이스 영역 격리 구조물(248)은 광 검출기(106a-d)과 화소 디바이스 영역(232) 사이에서 전기적 격리를 제공하도록 구성된다. 일부 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(236)의 소스/드레인 영역(244)에 접촉한다. 다른 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(236)의 소스/드레인 영역(244)으로부터 0이 아닌(non-zero) 거리만큼 이격될 수 있다. 추가의 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물 등일 수 있다. 다른 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 제 1 도핑 유형(예를 들어, p형 도핑)을 갖는 반도체 기판(104)의 영역을 포함하는 격리 웰(isolation well)일 수 있다. 이러한 실시예에서, 격리 전압은 광 검출기(106a-d)와 화소 디바이스 영역(232) 사이의 전기적 격리를 제공하기 위해 격리 웰에 인가될 수 있다.
일부 실시예에서, 화소 디바이스 게이트 전극(240), 화소 디바이스 게이트 유전체(242) 및/또는 화소 디바이스 측벽 스페이서(246)는 화소 디바이스 영역 격리 구조물(248)의 내측벽을 넘어 제 2 방향(예를 들어, y축을 따름)으로 연장될 수 있다. 다른 실시예에서, 픽셀 디바이스 영역 격리 구조물(248)의 외측벽은 화소 디바이스 영역(232)의 외부 측면을 정의한다. 다른 실시예에서, 픽업 웰 콘택 영역(120)은 화소 디바이스 영역(232)의 외측에 배치된다. 또 추가의 실시예에서, 픽업 웰 콘택 영역(120)은 화소 디바이스 영역 격리 구조물(248)에 접촉한다. 다른 실시예에서, 픽업 웰 콘택 영역(120)은 화소 디바이스 영역 격리 구조물(248)로부터 0이 아닌 거리만큼 이격될 수 있다.
일부 실시예에서, 제 6 실질적으로 직선 축(250)은 제 1 방향으로 연장되어 픽업 웰 콘택 영역(120)의 중심점, 소스/드레인 영역(244)의 중심점, 및 화소 디바이스 게이트 전극(240)의 중심점과 교차한다. 제 6 실질적으로 직선 축(250)은 제 5 실질적으로 직선 축(122)에 실질적으로 직교하고 제 1 실질적으로 직선 축(110)에 실질적으로 평행할 수 있다. 일부 실시예에서, 화소 디바이스 영역 격리 구조물(248)은, 제 1 방향(250)으로 연장된 화소 디바이스 영역 격리 구조물(248)의 외측벽이 제 6 실질적으로 직선 축(250)에 실질적으로 평행하도록, 제 6 실질적으로 직선 축(250)을 따라 제 1 방향으로 연장될 수 있다.
층간 절연체(interlayer dielectric; ILD) 층(254) 및 복수의 도전성 콘택(256)을 포함한 상호접속 구조물(252)이 반도체 기판(104)의 전면(104f) 상에 배치된다. ILD 층(254)은 반도체 기판(104)의 전면(104f) 상에 배치되고, 화소 센서 웰 영역(102), 플로팅 확산 노드(118), 전송 트랜지스터(224), 픽업 웰 콘택 영역(120), 화소 디바이스 영역 격리 구조(248), 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(238)와 접촉할 수 있다. 추가의 실시예에서, ILD층(254)은 로우-k 유전체 층(즉, 유전 상수가 약 3.9 미만인 유전체), 울트라로우-k 유전체 층, 또는 산화물(예를 들어, 실리콘 산화물) 중 하나 이상을 포함할 수 있다. 또한, 도전성 콘택(256)은 ILD 층(254) 내에 형성된다. 추가의 실시예에서, 도전성 콘택(256)은 예를 들어 텅스텐, 구리 등을 포함할 수 있다.
일부 실시예에서, 전도성 콘택(256)은 ILD 층(254)을 관통하여 연장되어 전송 트랜지스터 게이트 전극(226), 플로팅 확산 노드(118), 픽업 웰 콘택 영역(120), 소스/드레인 영역(244) 및 화소 디바이스 게이트 전극(240)과 접촉한다. 추가의 실시예에서, 도전성 콘택(256)은 소스 팔로워 트랜지스터(236) 및 로우-선택 트랜지스터(238)에 의해 공유된 공통 소스/드레인 영역(244)과 접촉하기 위해 ILD 층(254)을 관통하여 연장되지 않을 수 있다. 추가의 실시예에서, 제 6 실질적으로 직선 축(250)은 픽업 웰 콘택 영역(120), 소스/드레인 영역(244) 및 화소 디바이스 게이트 전극(240)과 접촉하는 도전성 콘택(256)과 교차한다. 추가의 실시예에서, 제 5 실질적으로 직선 축(122)은 픽업 웰 콘택 영역(120) 및 플로팅 확산 노드(118)와 접촉하는 도전성 콘택(256)과 교차한다.
일부 실시예에서, 복수의 후면 격리(back-side isolation; BSI) 구조물(258)이 반도체 기판(104) 내에 배치된다. BSI 구조물(258)은 반도체 기판(104)의 후면(104b)으로부터 반도체 기판(104) 내로 연장된다. BSI 구조물(258)은 광 검출기(106a-d) 사이에 각각 배치될 수 있다. 일부 실시예에서, BSI 구조물(258) 중 하나는 플로팅 확산 노드(118) 및 픽업 웰 콘택 영역(120) 모두에 걸쳐 제 2 방향으로 연장될 수 있다. 추가의 실시예에서, BSI 구조물(258)은 후면 딥 트렌치 격리 구조물일 수 있다.
일부 실시예에 있어서, 반사-방지 층(260)은 반도체 기판(104)의 후면(104b) 상에 배치된다. 일부 실시예에서, 반사-방지 층(260)은 화소 센서 웰 영역(102) 및 BSI 구조물(258)과 접촉한다. 반사-방지 층(260)은 반도체 기판(104)에 의해 반사된 입사 복사선의 양을 감소 시키도록 구성된다. 일부 실시예에서, 반사-방지 층(260)은 예를 들어 산화물, 하이-k 유전체, 질화물 등을 포함한다. 추가의 실시예에서, 반사-방지 층(260)은 하이-k 유전체를 포함하는 제 2 층 상에 적층된 산화물을 포함하는 제 1 층, 또는 그 반대를 포함할 수 있다.
복수의 컬러 필터(262)(예를 들어, 적색 컬러 필터, 청색 컬러 필터, 녹색 컬러 필터 등)가 반사-방지 층(260) 상에 배치된다. 일부 실시예에서, 컬러 필터(262)는 반사-방지 층(260) 위에 어레이로 배열된다. 이러한 실시예에서, 컬러 필터(262)는 광 검출기(106a-d) 위에 각각 배치된다. 컬러 필터(262)는 입사 복사선의 특정 파장을 투과시키도록 각각 구성된다. 예를 들어, 제 1 컬러 필터(예를 들어, 적색 컬러 필터)는 제 1 범위 내의 파장을 갖는 광을 투과시킬 수 있고, 제 2 컬러 필터(예를 들어, 청색 컬러 필터)는 제 1 범위와는 상이한 제 2 범위 내의 파장을 갖는 광을 투과시킬 수 있다. 또한, 복수의 마이크로-렌즈(264)가 컬러 필터(262) 상에 배치된다. 일부 실시예에서, 마이크로-렌즈(264)는 컬러 필터(262) 위에 각각 배치된다. 마이크로-렌즈(264)는 광 검출기(106a-d)를 향하여 입사 복사선(예를 들어, 광자)를 포커싱하도록 구성된다.
도 3은 도 2a 내지 도 2c의 IC(200)에 의해 각각 나타내어지는 복수의 집적 칩(IC)을 갖는 이미지 센서(300)의 일부 실시예를 예시한다.
도 3에 도시된 바와 같이, IC(200)는 IC의 복수의 로우(예를 들어, x축을 따름) 및 IC의 복수의 칼럼(예를 들어, y축을 따름)을 포함한 어레이로 배열된다. 일부 실시예에 있어서, IC(200)는 도전성 라인(302)을 각각 포함한다. 도전성 라인(302)은 각 IC(200)의 플로팅 확산 노드(118), 각 IC(200)의 리셋 트랜지스터(234)의 소스/드레인 영역(244) 중 하나, 및 각 IC(200)의 소스 팔로워 트랜지스터(236)의 화소 디바이스 게이트 전극(240)에 함께 전기적으로 결합된다.
일부 실시예에서, 도전성 라인(302)은(예를 들어, 도 2c의 단면도에 도시된 바와 같이) 상호접속 구조물(252) 내에 배치된다. 이러한 실시예에서, 도전성 라인(302)은, 도전성 라인(302) 및 IMD 층이 ILD 층(254)에 의해 반도체 기판(104)의 전면(104f)으로부터 수직으로 분리되도록, ILD 층(254) 및 도전성 콘택(256) 상에 배치된 금속간 유전체(inter-metal dielectric; IMD) 층(도 2c에 도시되지 않음) 내에 배치될 수 있다. 일부 실시예에서, 도전성 라인(302)은 예를 들어 구리, 알루미늄 등을 포함할 수 있다. 다른 실시예에서, IMD 층은 예를 들어, 로우-k 유전체 층, 울트라로우-k 유전체 층, 산화물 등을 포함할 수 있다. 또 추가의 실시예에서, IC(200) 중 일부의 화소 디바이스 영역(232)은 인접한 IC 칼럼 내에 배치된 제 1 IC(200)의 제 3 광 검출기(106c)와 인접한 IC 칼럼 내에 배치된 제 2 IC(200)의 제 1 광 검출기(106a) 사이에서 제 1 방향을 따라(예를 들어, x축을 따라) 연장될 수 있고, 여기서 제 1 IC(200) 및 제 2 IC(200)는 인접한 IC 칼럼 내에 배열된다.
도 4a 내지 도 4c로부터 도 10a 내지 도 10c까지는 도 2a 내지 도 2c의 집적 칩(IC)을 형성하는 방법의 일부 실시예의 일련의 다양한 도면을 예시한다. 접미사 "a"가 있는 도면은 다양한 형성 공정 동안에 IC의 배향에 대응하는 IC의 전면을 향한 도면 또는 IC의 후면을 향한 도면 중 하나를 예시한다. 접미사 "b"가 있는 도면은 접미사 "a"가 있는 도면의 라인 A-A'를 따라 취해진 것이다. 접미사 "c"가 있는 도면은 접미사 "a"가 있는 도면의 라인 B-B'를 따라 취해진 것이다.
도 4a 내지 도 4c에 도시된 바와 같이, 픽셀 디바이스 영역 격리 구조물(248)은 반도체 기판(104) 내에 형성된다. 일부 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 반도체 기판(104)의 전면(104f)으로부터 반도체 기판(104) 내로 연장되는 트렌치를 반도체 기판(104) 내에 형성하도록 반도체 기판(104)을 선택적으로 에칭하고, 이어서 [예를 들어, 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 열 산화, 스퍼터링(sputtering)에 의해] 트렌치를 유전체 재료로 충전함으로써 형성된다. 추가의 실시예에서, 반도체 기판(104)은 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 형성하고, 이어서 반도체 기판(104)의 마스크되지 않은 부분을 선택적으로 제거하도록 구성된 에천트에 반도체 기판(104)을 노출시킴으로써 선택적으로 에칭된다. 또 추가의 실시예에서, 유전체 재료는 산화물(예를 들어, 실리콘 산화물), 질화물 등을 포함할 수 있다. 다른 실시예에서, 화소 디바이스 영역 격리 구조물(248)은 격리 웰일 수 있다. 그러한 실시예에서, 격리 웰은 반도체 기판(104)에 이온을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 선택적 이온 주입 공정에 의해 형성될 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 화소 센서 웰 영역(102)은 반도체 기판(104) 내에 형성된다. 화소 센서 웰 영역(102)은 제 1 도핑 유형(예를 들어, p형 도핑)을 갖는 반도체 기판(104)의 영역이다. 일부 실시예에서, 화소 센서 웰 영역(102)은 반도체 기판(104)에 이온을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 선택적 이온 주입 공정에 의해 형성될 수 있다. 다른 실시예에서, 화소 센서 웰 영역(102)은 반도체 기판(104)에 이온을 주입하기 위해 블랭킷 이온 주입 공정(예를 들어, 언마스킹 이온 주입)에 의해 형성될 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 복수의 광 검출기(106a-d)은 반도체 기판(104) 내에 형성된다. 광 검출기(106a-d)는 광 검출기 콜렉터 영역(108) 및 공핍 영역이 형성된[예를 들어, 광 검출기 콜렉터 영역(108)과 화소 센서 웰 영역(102)사이의 p-n 접합으로 인해] 광 검출기 콜렉터 영역(108) 주위에 배치된 화소 센서 웰 영역(102)의 부분을 각각 포함한다. 일부 실시예에서, 복수의 광 검출기(106a-d)는 제 1 광 검출기(106a), 제 2 광 검출기(106b), 제 3 광 검출기(106c) 및 제 4 광 검출기(106d)를 포함한다.
일부 실시예에서, 광 검출기(106a-d)를 형성하는 공정은 화소 센서 웰 영역(102) 내에 복수의 광 검출기 콜렉터 영역(108)을 형성하는 것을 포함한다. 광 검출기 콜렉터 영역(108)는 제 1 도핑 유형과는 반대인 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 별개의 영역이다. 일부 실시예에서, 광 검출기 콜렉터 영역(108)은 반도체 기판(104)에 이온을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 선택적 이온 주입 공정에 의해 형성될 수 있다. 광 검출기 콜렉터 영역(108) 및 화소 센서 웰 영역(102)은 반대의 도핑 유형을 가지기 때문에, 공핍 영역(점선으로 둘러싸인 영역으로 도시됨)은 각각의 광 검출기 콜렉터 영역(108) 주위에 배치된 화소 센서 웰 영역(102)의 부분에 형성된다.
도 6a 내지 6c에 도시된 바와 같이, 전송 트랜지스터 게이트 유전체(228)는 반도체 기판(104)의 전면(104f) 상에 형성되고, 전송 트랜지스터 게이트 전극(226)은 전송 트랜지스터 게이트 유전체(228) 상에 각각 형성된다. 또한, 화소 디바이스 게이트 유전체(242)는 반도체 기판(104)의 전면(104f) 상에 형성되고, 화소 디바이스 게이트 전극(240)은 화소 디바이스 게이트 유전체(242) 상에 각각 형성된다. 일부 실시예에서, 반도체 기판(104)의 전면(104f)을 볼 때, 전송 트랜지스터 게이트 유전체(228) 및 전송 트랜지스터 게이트 전극(226)은 삼각형 레이아웃으로 형성될 수 있다.
일부 실시예에서, 전송 트랜지스터 게이트 유전체(228), 화소 디바이스 게이트 유전체(242), 전송 트랜지스터 게이트 전극(226), 및 화소 디바이스 게이트 전극(240)을 형성하는 공정은 (예를 들어, CVD, PVD, ALD, 열 산화, 스퍼터링 등에 의해) 반도체 기판(104)의 전면(104f) 상에 게이트 유전체 층을 퇴적 및/또는 성장시키는 것을 포함한다. 이어서, 게이트 전극 층이 (예를 들어, CVD, PVD, ALD, 스퍼터링, 전기화학 도금, 무전해 도금 등에 의해) 게이트 유전체 층 상에 퇴적될 수 있다. 이어서, 게이트 유전체 층 및 게이트 전극 층이 패터닝되고 에칭되어 전송 트랜지스터 게이트 유전체(228), 화소 디바이스 게이트 유전체(242), 전송 트랜지스터 게이트 전극(226), 및 화소 디바이스 게이트 전극(240)을 형성한다. 추가의 실시예에서, 게이트 전극 층은 예를 들어 폴리실리콘, 알루미늄 등을 포함할 수 있다. 또 추가의 실시예에서, 게이트 전극 층은 예를 들어 산화물, 하이-k 유전체 등을 포함할 수 있다.
도 6a 내지 6c에 도시된 바와 같이, 전송 트랜지스터 측벽 스페이서(230)가 반도체 기판(104)의 전면(104f) 상에, 전송 트랜지스터 게이트 전극(226)의 측벽 및 전송 트랜지스터 게이트 유전체(228)의 측벽을 따라 형성된다. 또한, 화소 디바이스 측벽 스페이서(246)는 반도체 기판(104)의 전면(104f) 상에, 화소 디바이스 게이트 전극(240)의 측벽 및 화소 디바이스 게이트 유전체(242)의 측벽을 따라 형성된다.
일부 실시예에서, 전송 트랜지스터 측벽 스페이서(230) 및 화소 디바이스 측벽 스페이서(246)는 (예들 들어, CVD, PVD, ALD, 스퍼터링 등에 의해) 반도체 기판(104)의 전면(104f), 전송 트랜지스터 게이트 유전체(228), 화소 디바이스 게이트 유전체(242), 전송 트랜지스터 게이트 전극(226) 및 화소 디바이스 게이트 전극(240) 위에 스페이서 층을 퇴적함으로써 형성될 수 있다. 추가의 실시예에서, 후속하여, 스페이서 층이 에칭되어 수평 표면으로부터 스페이서 층을 제거함으로써, 전송 트랜지스터 게이트 전극(226)의 측벽 및 전송 트랜지스터 게이트 유전체(228)의 측벽을 따라 전송 트랜지스터 측벽 스페이서(230)를 형성하고 화소 디바이스 게이트 전극(240)의 측벽 및 화소 디바이스 게이크 유전체(242)의 측벽을 따라 화소 디바이스 측벽 스페이서(246)를 형성한다. 추가의 실시예에서, 스페이서 층은 질화물, 산화물 또는 일부 다른 유전체를 포함할 수 있다. 또 추가의 실시예에서, 전송 트랜지스터 측벽 스페이서(230) 및 화소 디바이스 측벽 스페이서(246)가 형성되기 전에, 화소 디바이스 게이트 전극(240)의 대향하는 측 상에서 반도체 기판(104) 내에 저농도 도핑 소스/드레인 익스텐션(도시되지 않음)이 형성될 수 있다. 그러한 실시예에서, 저농도 도핑 소스/드레인 익스텐션(도시되지 않음)은 반도체 기판(104)에 이온을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 선택적 이온 주입 공정에 의해 형성될 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 소스/드레인 영역(244)은 화소 디바이스 게이트 전극(240)의 대향하는 측 상에서 반도체 기판(104) 내에 형성된다. 일부 실시예에서, 소스/드레인 영역(244)은 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 영역이다. 또 다른 실시예에서, 소스/드레인 영역(244)의 일부의 측면은 화소 디바이스 측벽 스페이서(246)의 대향하는 외측벽과 실질적으로 정렬된다. 또 추가의 실시예에서, 소스/드레인 영역(244)은 각각의 저농도 도핑 소스/드레인 익스텐션(도시되지 않음)에 접촉할 수 있다. 이러한 실시예에서, 저농도 도핑 소스/드레인 익스텐션은 소스/드레인 영역보다 낮은 농도의 제 2 도핑 유형을 가질 수 있다. 추가의 이러한 실시예에서, 화소 디바이스 게이트 전극(240)과 마주보는 저농도 도핑 소스/드레인 익스텐션의 측은 화소 디바이스 게이트 전극(240) 및/또는 화소 디바이스 게이트 유전체(242)의 측벽과 정렬될 수 있다. 일부 실시예에서, 소스/드레인 영역(244)은 반도체 기판(104)에 n형 도펀트(예를 들어, 인)을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 제 1 선택적 이온 주입 공정에 의해 형성될 수 있다.
일부 실시예에서, 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236), 및 로우-선택 트랜지스터(238)는 화소 디바이스 게이트 유전체(242) 상에 적층된 화소 디바이스 게이트 전극(240)을 각각 포함한다. 또한, 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236), 및 로우-선택 트랜지스터(238)는 화소 디바이스 게이트 전극(240) 및 화소 디바이스 게이트 유전체(242) 스택의 대향하는 측 상에 각각 배치된 소스/드레인 영역(244)을 각각 포함한다. 추가의 실시예에서, 리셋 트랜지스터(234), 소스 팔로워 트랜지스터(236), 및 로우-선택 트랜지스터(238)는 화소 디바이스 영역(232) 내에 배치될 수 있다. 그러한 실시예에서, 픽셀 디바이스 영역 격리 구조물(248)의 외부 측면은 화소 디바이스 영역(232)의 외부 측면을 정의한다.
도 7a 내지 도 7c에 도시된 바와 같이, 픽업 웰 콘택 영역(120)은 화소 센서 웰 영역(102) 내에 형성된다. 픽업 웰 콘택 영역(120)은 제 1 도핑 유형(예를 들어, p형 도핑)을 갖는 반도체 기판(104)의 영역이다. 일부 실시예에서, 픽업 웰 콘택 영역(120)은 화소 센서 웰 영역(102)보다 높은 농도의 제 1 도핑 유형을 가진다. 일부 실시예에서, 픽업 웰 콘택 영역(120)은 화소 디바이스 영역(232)의 외측에 배치된다. 추가의 실시예에서, 픽업 웰 콘택 영역(120)은 화소 디바이스 영역 격리 구조물(248)에 접촉하여 형성될 수 있다. 또 추가의 실시예에서, 픽업 웰 콘택 영역(120)은, 제 1 방향으로 연장되는 제 1 실질적으로 직선 축이 화소 디바이스 영역(120)의 중심점, 소스/드레인 영역(244)의 중심점, 화소 디바이스 게이트 전극(240)의 중심점, 및 화소 디바이스 게이트 유전체(242)의 중심점과 교차하도록, 화소 디바이스 영역(232)과 제 1 실질적으로 직선으로 형성된다.
일부 실시예에서, 픽업 웰 콘택 영역(120)은 반도체 기판(104)에 p형 도펀트(예를 들어, 붕소)를 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 제 2 선택적 이온 주입 공정에 의해 형성될 수 있다. 추가의 실시예에서, 제 2 선택적 이온 주입 공정은 제 1 선택적 이온 주입 공정 전에 수행될 수 있다. 추가의 실시예에서, 제 1 선택적 이온 주입 공정은 제 2 선택적 이온 주입 공정 전에 수행될 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 플로팅 확산 노드(118)는 광 검출기(106a-d) 사이의 화소 센서 웰 영역(102) 내에 형성된다. 플로팅 확산 노드(118)는 제 2 도핑 유형(예를 들어, n형 도핑)을 갖는 반도체 기판(104)의 영역이다. 일부 실시예에서, 플로팅 확산 노드(118)는, 제 1 방향에 실질적으로 직교하는 제 2 방향으로 연장되는 제 2 실질적으로 직선 축이 픽업 웰 콘택 영역(120)의 중심점 및 플로팅 확산 노드(118)의 중심점을 교차하도록, 픽업 웰 콘택 영역(120)과 제 2 실질적으로 직선으로 형성된다. 추가의 실시예에서, 제 2 실질적으로 직선 축은, 제 1 광 검출기(106a)의 중심점 및 제 2 광 검출기(106b)의 중심점과 교차하는 제 3 실질적으로 직선 축에 실질적으로 직교할 수 있다. 또 추가의 실시예에서, 제 2 실질적으로 직선 축은, 제 3 광 검출기(106c)의 중심점 및 제 4 광 검출기(106d)의 중심점과 교차하는 제 4 실질적으로 직선 축에 실질적으로 직교할 수 있다.
일부 실시예에서, 플로팅 확산 노드(118)는 제 1 이온 주입 공정에 의해 형성될 수 있다. 이러한 실시예에서, 플로팅 확산 노드(118) 및 소스/드레인 영역(244)은 거의 동일한 농도의 제 2 도핑 유형을 가질 수 있다. 다른 실시예에서, 플로팅 확산 노드(118)는 반도체 기판(104)에 n형 도펀트(예를 들어, 인)을 선택적으로 주입하기 위해 반도체 기판(104)의 전면(104f) 상에 마스킹 층(도시되지 않음)을 이용하는 제 3 선택적 이온 주입 공정에 의해 형성될 수 있다. 이러한 실시예에서, 제 3 선택적 이온 주입 프로세스는 제 1 선택적 이온 주입 프로세스 이전에 또는 그 반대로, 또는 제 2 선택적 이온 주입 프로세스 이전에 또는 그 반대로 수행될 수 있다. 추가의 실시예에서, 소스/드레인 영역(244), 픽업 웰 콘택 영역(120), 및 플로팅 확산 노드(118)가 형성된 후에 어닐링 공정[예를 들어, 레이저 어닐링, 급속 열 어닐링(rapid thermal anneal; RTA) 등]이 수행되어 도펀트를 활성화시킨다.
도 8a 내지 도 8c에 도시된 바와 같이, 층간 유전체(ILD) 층(254)이 반도체 기판(104)의 전면(104f) 상에 형성된다. 일부 실시예에서, ILD 층(254)은 화소 센서 웰 영역(102), 소스/드레인 영역(244), 화소 디바이스 영역 격리 구조물(248), 픽업 웰 콘택 영역(120), 플로팅 확산 노드(118), 화소 디바이스 게이트 전극(240), 전송 트랜지스터 게이트 전극(226), 화소 디바이스 측벽 스페이서(246) 및 전송 트랜지스터 측벽 스페이서(230) 상에 형성된다. ILD 층(254)은 실질적으로 평탄한 상부 표면으로 형성될 수 있고, 산화물, 질화물, 로우-k 유전체 등을 포함할 수 있다. 일부 실시예에서, ILD 층(254)은 CVD, PVD, ALD, 스퍼터링 등에 의해 형성될 수 있다. 추가의 실시예에서, 실질적으로 평탄한 상부 표면을 형성하기 위해 ILD 층(254) 상에 평탄화 공정[예를 들어, 화학 기계적 평탄화(CMP)]이 수행될 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, ILD 층(254)을 관통하여 전송 트랜지스터 게이트 전극(226), 플로팅 확산 노드(118), 픽업 웰 콘택 영역(120), 소스/드레인 영역(244) 및 화소 디바이스 게이트 전극(240)으로 각각 연장되는 복수의 도전성 콘택(256)이 ILD 층(254) 내에 형성될 수 있다. 일부 실시예에서, ILD 층(254)을 관통하여 소스 팔로워 트랜지스터 (236)의 화소 디바이스 게이트 전극(240)과 로우-선택 트랜지스터(238)의 화소 디바이스 게이트 전극(240) 사이에 배치된 소스/드레인 영역 (244)까지 연장되는 도전성 콘택(256)이 ILD 층(254) 내에 형성되지 않는다. 추가의 실시예에서, 도전성 콘택(256)를 형성하는 공정은 도전성 콘택(256)에 대응하는 콘택 개구부를 형성하기 위해 ILD 층(254)에 에칭을 수행하는 것을 포함한다. 추가의 실시예에서, 에칭은 ILD 층(254) 위에 형성된 패터닝된 마스킹 층으로 수행될 수 있다. 또 추가의 실시예에서, 콘택 개구부는 콘택 개구부를 충전하는 ILD 층(254)을 덮는 도전성 재료(예를 들어, 텅스텐)를 퇴적 또는 성장시키고, 이어서 도전성 콘택(256) 및 ILD 층 (254) 상에 평탄화 공정(예를 들어, CMP)을 수행함으로써 충전될 수 있다.
도 9a 내지 도 9c에 도시된 바와 같이, 일부 실시예에서, 반도체 기판(104)은 박막화되어 반도체 기판(104)은 감소된 두께를 가진다. 추가의 실시예에서, 박막화는 반도체 기판(104)의 후면(104b) 상의 화소 센서 웰 영역(102)을 노출시킬 수 있다. 박막화는 예를 들어 평탄화 공정, 에치 백 공정 등에 의해 수행될 수 있다. 다른 실시예에서, 평탄화 공정은 CMP 공정일 수 있다.
도 9a 내지 도 9c에 도시된 바와 같이, 복수의 후면 격리(BSI) 구조물(258)이 반도체 기판(104) 내에 형성된다. BSI 구조물(258)은 반도체 기판(104)의 전면(104f)과 반대인 반도체 기판(104)의 후면(104b)으로부터 반도체 기판(104) 내로 연장된다. 일부 실시예에서, BSI 구조물(258)은 반도체 기판(104) 내에서 광 검출기 콜렉터 영역(108) 각각의 측면 주위에 형성된다.
일부 실시예에서, BSI 구조물(258)을 형성하는 공정은, 반도체 기판(104)의 후면(104B)으로부터 반도체 기판(104) 내로 연장되는 트렌치를 반도체 기판(104) 내에 형성하도록 반도체 기판(104)을 선택적으로 에칭하는 것과, 이어서 (CVD, PVD, ALD, 열 산화, 스퍼터링 등에 의해) 트렌치를 유전체 재료로 충전하는 것을 포함한다. 추가의 실시예에서, 반도체 기판(104)은 반도체 기판(104)의 후면(104b) 상에 마스킹 층(도시되지 않음)을 형성하고, 이어서 반도체 기판(104)의 마스크되지 않은 부분을 선택적으로 제거하도록 구성된 에천트에 반도체 기판(104)을 노출시킴으로써 선택적으로 에칭된다. 추가의 실시예에서, 유전체 재료는 산화물, 질화물 등을 포함할 수 있다. 또 추가의 실시예에서, 실질적으로 평탄한 표면을 형성하기 위해 반도체 기판(104)의 후면(104b) 및 유전체 층 상에 평탄화 공정(예를 들어, CMP)이 수행될 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 반사-방지 층(260)이 반도체 기판(104)의 후면(104b) 상에 형성된다. 일부 실시예에서, 반사-방지 층(260)은 화소 센서 웰 영역(102) 및 BSI 구조물(258) 상에 형성된다. 반사-방지 층(260)은 반도체 기판(104)에 의해 반사된 입사 복사선의 양을 감소 시키도록 구성된다. 일부 실시예에서, 반사-방지 층(260)은 CVD, PVD, ALD, 스퍼터링 등에 의해 형성될 수 있다. 추가의 일부 실시예에서, 반사-방지 층(260)은 형성 후에 (예를 들어, CMP를 통해) 평탄화될 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 복수의 컬러 필터(262)(예를 들어, 적색 컬러 필터, 청색 컬러 필터, 녹색 컬러 필터 등)가 반사-방지 층(260) 상에 형성된다. 일부 실시예에서, 복수의 컬러 필터(262)의 중심점은 각각 광 검출기 콜렉터 영역(108)의 중심점과 수직 방향으로 실질적으로 정렬된다. 추가의 실시예에서, 복수의 컬러 필터(262)는 다양한 컬러 필터 층을 형성하고 컬러 필터 층을 패터닝함으로써 형성될 수 있다. 컬러 필터 층은 특정 범위의 파장을 갖는 복사선(예를 들어, 광)의 투과를 허용하면서 특정 범위를 벗어난 파장의 광을 차단하는 재료로 형성된다. 또한, 일부 실시예에서, 컬러 필터는 형성 후에 (예를 들어, CMP를 통해) 평탄화될 수 있다.
복수의 마이크로-렌즈(264)가 복수의 컬러 필터(262) 위에 형성된다. 일부 실시예에서, 마이크로-렌즈(264)의 중심점은 각각 컬러 필터(262)의 중심점과 수직 방향으로 실질적으로 정렬된다. 추가의 실시예에서, 마이크로렌즈(264)는 (예를 들어, 스핀-온 방법 또는 퇴적 공정에 의해) 컬러 필터(262) 상에 마이크로-렌즈 재료를 퇴적함으로써 형성될 수 있다. 만곡된 상부 표면을 갖는 마이크로-렌즈 템플릿(도시되지 않음)이 마이크로-렌즈 재료 위에 패터닝된다. 일부 실시예에 있어서, 마이크로-렌즈 템플릿은 분포 노광량(distributing exposing light dose)을 사용하여 노광되고(예를 들어, 네거티브 포토레지스트에 대해서, 곡률의 하단에서 더 많은 광이 노출되고 곡률의 상단에서 더 적은 광이 노출됨), 라운딩 형상을 형성하도록 현상되고 베이크된 포토레지스트 재료를 포함할 수 있다. 이어서, 마이크로-렌즈 템플릿에 따라 마이크로-렌즈 재료를 선택적으로 에칭함으로써 마이크로-렌즈(264)가 형성된다.
도 11에 도시된 바와 같이, 도 2a 내지 도 2c의 집적 칩(IC)을 형성하는 방법의 일부 실시예의 흐름도(1100)가 제공된다. 도 11의 흐름도(1100)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
1102에서, 화소 디바이스 영역 격리 구조물이 반도체 기판 내에 형성된다. 도 4a 내지 도 4c는 동작(1102)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1104에서, 화소 센서 웰 영역이 반도체 기판 내에 형성된다. 도 5a 내지 도 5c는 동작(1104)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1106에서, 제 1, 제 2, 제 3 및 제 4 광 검출기가 화소 센서 웰 영역 내에 형성되고, 여기서 제 1 실질적으로 직선 축이 제 1 검출기의 중심점 및 제 2 광 검출기의 중심점과 교차하며, 제 1 실질적으로 직선 축과 실질적으로 평행한 제 2 실질적으로 직선 축이 제 3 광 검출기의 중심점 및 제 4 광 검출기의 중심점과 교차한다. 도 5a 내지 도 5c는 동작(1106)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1108에서, 전송 트랜지스터 게이트 전극, 전송 트랜지스터 게이트 유전체, 전송 트랜지스터 측벽 스페이서, 화소 디바이스 게이트 전극, 화소 디바이스 게이트 유전체, 및 화소 디바이스 측벽 스페이서가 반도체 기판의 전면(front-side) 위에 형성된다. 도 6a 내지 도 6c는 동작(1108)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1110에서, 소스/드레인 영역이 화소 디바이스의 게이트 전극의 대향하는 측 상에서 화소 센서 웰 영역 내에 형성된다. 도 7a 내지 도 7c는 동작(1110)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1112에서, 플로팅 확산 노드가 제 1 광 검출기, 제 2 광 검출기, 제 3 광 검출기, 제 4 광 검출기 사이에서 화소 센서 웰 영역 내에 형성된다. 도 7a 내지 도 7c는 동작(1112)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1114에서, 픽업 웰 영역이 화소 센서 웰 영역 내의 플로팅 확산 노드로부터 이격되어 형성되고, 여기서 제 1 실질적으로 직선 축에 실질적으로 직교하는 제 3 실질적으로 직선 축이 픽업 웰 콘택 영역의 중심점 및 플로팅 확산 노드의 중심점과 교차한다. 도 7a 내지 도 7c는 동작(1114)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1116에서, 상호접속 구조물이 반도체 기판의 전면 상에 형성된다. 도 8a 내지 도 8c는 동작(1116)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1118에서, 후면 격리 구조물이 반도체 기판 내에 형성되고, 후면(back-side) 격리 구조물은 반도체 기판의 후면으로부터 반도체 기판 내로 연장된다. 도 9a 내지 도 9c는 동작(1118)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
1120에서, 반사-방지 층이 상호접속 구조물 및 후면 격리 구조물 상에 형성되고, 복수의 컬러 필터가 반사-방지 층 상에 형성되며, 복수의 마이크로-렌즈가 컬러 필터 상에 형성된다. 도 10a 내지 도 10c는 동작(1120)에 대응하는 일부 실시예의 다양한 도면을 예시한다.
일부 실시예에서, 본 출원은 화소 센서를 제공한다. 화소 센서는 반도체 기판 내에 배치된 제 1 광 검출기를 포함한다. 반도체 기판 내에 제 2 광 검출기가 배치되고, 제 1 실질적으로 직선 축이 제 1 광 검출기의 중심점 및 제 2 광 검출기의 중심점과 교차한다. 제 1 광 검출기 및 제 2 광 검출기로부터 실질적으로 동등한 거리에 있는 지점에서 반도체 기판 내에 플로팅 확산 노드가 배치된다. 반도체 기판 내에 픽업 웰 콘택 영역이 배치되고, 제 1 실질적으로 직선 축에 실질적으로 직교하는 제 2 실질적으로 직선 축이 플로팅 확산 노드의 중심점 및 픽업 웰 콘택 영역의 중심점과 교차한다.
다른 실시예에서, 본 출원은 이미지 센서를 제공한다. 이미지 센서는 반도체 기판 내에 배치되는 제 1 화소 센서 웰 영역 내에 배치된 제 1 플로팅 확산 노드를 포함한다. 제 1 화소 센서 웰 영역 내에 복수의 제 1 광 검출기가 배치되고, 복수의 제 1 광 검출기는 제 1 플로팅 확산 노드로부터 실질적으로 동등한 거리만큼 분리된 제 1 광 검출기 및 제 2 광 검출기를 포함한다. 반도체 기판 내에 배치되는 제 2 화소 센서 웰 영역 내에 제 2 플로팅 확산 노드가 배치된다. 제 2 화소 센서 웰 영역 내에 복수의 제 2 광 검출기가 배치되고, 복수의 제 2 광 검출기는 제 2 플로팅 확산 노드로부터 실질적으로 동등한 거리만큼 분리된 제 3 광 검출기 및 제 4 광 검출기를 포함한다. 복수의 제 1 광 검출기와 복수의 제 2 광 검출기 사이에서 반도체 기판 내에 제 1 픽업 웰 콘택 영역이 배치되고, 제 1 라인이 제 1 플로팅 확산 노드, 제 2 플로팅 확산 노드, 및 제 1 픽업 웰 콘택 영역과 교차한다.
또 다른 실시예에서, 본 출원은 화소 센서를 형성하는 방법을 제공한다. 방법은 반도체 기판 내에 제 1 도핑 유형을 갖는 제 1 도핑 웰 영역을 형성하는 단계를 포함한다. 반도체 기판 내에 제 1 도핑 유형과는 상이한 제 2 도핑 유형을 갖는 제 1 광 검출기 콜렉터 영역이 형성된다. 제 1 광 검출기 콜렉터 영역으로부터 이격되어 반도체 기판 내에 제 2 도핑 유형을 갖는 제 2 광 검출기 콜렉터 영역가 형성되고, 제 1 라인이 제 1 광 검출기 콜렉터 영역 및 제 2 광 검출기 콜렉터 영역과 교차한다. 제 1 광 검출기 콜렉터 영역과 제 2 광 검출기 콜렉터 영역 사이에서 반도체 기판 내에 플로팅 확산 노드가 형성된다. 제 1 도핑 웰 영역 내에 제 1 도핑 유형을 갖는 픽업 웰 콘택 영역이 형성되고, 픽업 웰 콘택 영역은 제 1 도핑 웰 영역보다 높은 농도의 제 1 도핑 유형을 갖고, 제 1 라인과 실질적으로 직교하는 제 2 라인이 플로팅 확산 노드 및 픽업 웰 콘택 영역과 교차한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예1. 화소 센서에 있어서,
반도체 기판 내에 배치된 제 1 광 검출기;
상기 반도체 기판 내에 배치된 제 2 광 검출기 - 제 1 실질적으로 직선 축이 상기 제 1 광 검출기의 중심점 및 상기 제 2 광 검출기의 중심점과 교차함 - ;
상기 제 1 광 검출기 및 상기 제 2 광 검출기로부터 실질적으로 동등한 거리에 있는 지점에서 상기 반도체 기판 내에 배치된 플로팅 확산 노드;
상기 반도체 기판 내에 배치된 픽업 웰 콘택(pick-up well contact) 영역 - 상기 제 1 실질적으로 직선 축에 실질적으로 직교하는 제 2 실질적으로 직선 축이 상기 플로팅 확산 노드의 중심점 및 상기 픽업 웰 콘택 영역의 중심점과 교차함 -
을 포함하는 화소 센서.
실시예 2. 실시예 1에 있어서,
상기 제 1 광 검출기 위에 적어도 부분적으로 배치된 제 1 전송 트랜지스터로서, 상기 플로팅 확산 노드와 상기 제 1 광 검출기의 중심점 사이에 배치되는 상기 제 1 전송 트랜지스터; 및
상기 제 2 광 검출기 위에 적어도 부분적으로 배치된 제 2 전송 트랜지스터로서, 상기 플로팅 확산 노드와 상기 제 2 광 검출기의 중심점 사이에 배치되는 상기 제 2 전송 트랜지스터
를 더 포함하는 화소 센서.
실시예 3. 실시예 1에 있어서,
상기 플로팅 확산 노드는 상기 제 1 실질적으로 직선 축의 제 1 측 상에 배치되고,
상기 픽업 웰 콘택 영역은 상기 제 1 측과 반대인 상기 제 1 실질적으로 직선 축의 제 2 측 상에 배치되는 것인 화소 센서.
실시예 4. 실시예 1에 있어서,
상기 제 1 광 검출기는 제 1 콜렉터 영역을 포함하고,
상기 제 2 광 검출기는 제 2 콜렉터 영역을 포함하며,
상기 제 2 실질적으로 직선 축은 상기 제 1 콜렉터 영역과 상기 제 2 콜렉터 영역 사이에서 측면 방향으로 연장되는 것인 화소 센서.
실시예 5. 실시예 1에 있어서,
상기 제 2 실질적으로 직선 축은 상기 제 1 광 검출기의 중심점과 상기 제 2 광 검출기의 중심점 사이의 중간 지점에서 상기 제 1 실질적으로 직선 축과 교차하는 것인 화소 센서.
실시예 6. 실시예 1에 있어서,
상기 반도체 기판 내에 배치된 제 3 광 검출기; 및
상기 반도체 기판 내에 배치된 제 4 광 검출기 - 상기 제 1 실질적으로 직선 축과 실질적으로 평행한 제 3 실질적으로 직선 축이 상기 제 3 광 검출기의 중심점 및 상기 제 4 광 검출기의 중심점과 교차하고, 상기 플로팅 확산 노드가 상기 제 1 실질적으로 직선 축과 상기 제 3 실질적으로 직선 축 사이에 배치됨 -
를 더 포함하는 화소 센서.
실시예 7. 실시예 6에 있어서,
상기 플로팅 확산 노드의 중심점은 상기 제 1 실질적으로 직선 축으로부터, 상기 제 3 실질적으로 직선 축과 거의 동일한 거리만큼 이격된 것인 화소 센서.
실시예 8. 실시예 7에 있어서,
상기 제 1 광 검출기의 중심점, 상기 제 2 광 검출기의 중심점, 상기 제 3 광 검출기의 중심점, 및 상기 제 4 광 검출기의 중심점은 상기 플로팅 확산 노드의 중심점으로부터 거의 균등하게 이격된 것인 화소 센서.
실시예 9. 실시예 8에 있어서,
상기 제 3 실질적으로 직선 축과 반대인 상기 제 1 실질적으로 직선 축의 일측 상에서 반도체 기판 내에 배치된 소스 팔로워 트랜지스터를 포함하는 픽셀 디바이스 영역
을 더 포함하고,
상기 소스 팔로워 트랜지스터는 한 쌍의 제 1 소스/드레인 영역을 포함하고, 상기 제 1 실질적으로 직선 축과 실질적으로 평행한 제 4 실질적으로 직선 축이 상기 픽업 웰 콘택 영역의 중심점 및 상기 제 1 소스/드레인 영역의 중심점과 교차하는 것인 화소 센서.
실시예 10. 실시예 9에 있어서,
상기 반도체 기판 내에 배치된 화소 디바이스 영역 격리 구조물 - 상기 화소 디바이스 영역 격리 구조물은 링 형상이고, 상기 픽셀 디바이스 영역 격리 구조물의 외측벽은 상기 화소 디바이스 영역의 외측을 규정함 - ;
상기 화소 디바이스 영역 내에 배치된 리셋 트랜지스터 - 상기 제 1 소스/드레인 영역 중 하나는 상기 리셋 트랜지스터와 상기 소스 팔로워 트랜지스터 사이의 제 1 공통 소스/드레인 영역임 - ; 및
상기 화소 디바이스 영역 내에 배치된 선택 트랜지스터 - 상기 제 1 소스/드레인 영역 중 다른 하나는 상기 선택 트랜지스터와 상기 소스 팔로워 트랜지스터 사이의 제 2 공통 소스/드레인 영역임 -
를 더 포함하는 화소 센서.
실시예 11. 실시예 10에 있어서,
상기 픽업 웰 콘택 영역은 상기 화소 디바이스 영역 외측에 배치되는 것인 화소 센서.
실시예 12. 실시예 11에 있어서,
상기 반도체 기판 내에 배치되고 상기 제 1 광 검출기, 상기 제 2 광 검출기, 상기 제 3 광 검출기, 및 상기 제 4 광 검출기를 둘러싸는 제 1 도핑 유형을 포함하는 도핑 웰 영역
을 더 포함하고,
상기 픽업 웰 콘택 영역은 상기 도핑 웰 영역 내에 배치되고, 상기 도핑 웰 영역보다 높은 농도의 상기 제 1 도핑 유형을 포함하는 것인 화소 센서.
실시예 13. 이미지 센서에 있어서,
반도체 기판 내에 배치되는 제 1 화소 센서 웰 영역 내에 배치된 제 1 플로팅 확산 노드;
상기 제 1 화소 센서 웰 영역 내에 배치된 복수의 제 1 광 검출기로서, 상기 제 1 플로팅 확산 노드로부터 실질적으로 동등한 거리만큼 분리된 제 1 광 검출기 및 제 2 광 검출기를 포함하는 상기 복수의 제 1 광 검출기;
상기 반도체 기판 내에 배치되는 제 2 화소 센서 웰 영역 내에 배치된 제 2 플로팅 확산 노드;
상기 제 2 화소 센서 웰 영역 내에 배치된 복수의 제 2 광 검출기로서, 상기 제 2 플로팅 확산 노드로부터 실질적으로 동등한 거리만큼 분리된 제 3 광 검출기 및 제 4 광 검출기를 포함하는 상기 복수의 제 2 광 검출기; 및
상기 복수의 제 1 광 검출기와 상기 복수의 제 2 광 검출기 사이에서 상기 반도체 기판 내에 배치된 제 1 픽업 웰 콘택 영역 - 제 1 라인이 상기 제 1 플로팅 확산 노드, 상기 제 2 플로팅 확산 노드, 및 상기 제 1 픽업 웰 콘택 영역과 교차함 -
을 포함하는 이미지 센서.
실시예 14. 실시예 13에 있어서,
상기 복수의 제 1 광 검출기의 중심점은 상기 제 1 플로팅 확산 노드의 중심점으로부터 거의 균등하게 이격되고,
상기 복수의 제 2 광 검출기의 중심점은 상기 제 2 플로팅 확산 노드의 중심점으로부터 거의 균등하게 이격되는 것인 이미지 센서.
실시예 15. 실시예 13에 있어서,
상기 복수의 제 1 광 검출기와 상기 복수의 제 2 광 검출기 사이에서 상기 반도체 기판 내에 배치된 제 1 소스 팔로워 트랜지스터를 포함하는 제 1 화소 디바이스 영역
을 더 포함하고,
상기 제 1 소스 팔로워 트랜지스터는 한 쌍의 제 1 소스/드레인 영역을 포함하고, 상기 제 1 라인과 실질적으로 직교하는 제 2 라인이 상기 제 1 픽업 웰 콘택 영역의 중심점 및 상기 제 1 소스/드레인 영역 중 하나의 중심점과 교차하는 것인 이미지 센서.
실시예 16. 실시예 15에 있어서,
상기 제 1 픽업 웰 콘택 영역과 반대인 상기 복수의 제 2 광 검출기의 일측 상에서 상기 반도체 내에 배치된 제 2 픽업 웰 콘택 영역 - 상기 제 1 라인은 상기 제 2 픽업 웰 콘택 영역의 중심점과 교차함 - ; 및
상기 복수의 상기 제 2 광 검출기의, 상기 제 2 픽업 웰 콘택 영역과 동일한 측 상에서 상기 반도체 기판 내에 배치된 제 2 소스 팔로워 트랜지스터를 포함하는 제 2 화소 디바이스 영역 - 상기 제 2 소스 팔로워 트랜지스터는 한 쌍의 제 2 소스/드레인 영역을 포함하고, 상기 제 2 라인과 실질적으로 평행한 제 3 라인이 상기 제 2 픽업 웰 콘택 영역의 중심점 및 상기 제 2 소스/드레인 영역 중 하나의 중심점과 교차함 -
을 더 포함하는 이미지 센서.
실시예 17. 실시예 16에 있어서,
상기 제 1 플로팅 확산 노드 및 상기 제 2 플로팅 확산 노드는 상기 제 1 픽업 웰 콘택 영역으로부터 거의 동일한 거리만큼 이격되고,
상기 제 2 픽업 웰 콘택 영역은 상기 제 1 플로팅 확산 노드가 상기 제 1 픽업 웰 콘택 영역으로부터 이격된 것과 거의 동일한 거리만큼 상기 제 2 플로팅 확산 노드로부터 이격되는 것인 이미지 센서.
실시예 18. 실시예 15에 있어서,
상기 제 1 라인과 실질적으로 평행한 제 4 라인은 상기 제 1 광 검출기의 중심점 및 상기 제 3 광 검출기의 중심점과 교차하고,
제 4 라인과 실질적으로 평행한 제 5 라인은 제 2 광 검출기 및 제 4 광 검출기와 교차하는 것인 이미지 센서.
실시예 19. 실시예 18에 있어서,
상기 반도체 기판 내에 배치된 제 3 화소 센서 웰 영역;
상기 제 3 화소 센서 웰 영역 내에 배치된 제 3 플로팅 확산 노드;
상기 제 3 플로팅 확산 노드로부터 실질적으로 동등한 거리만큼 분리되어 상기 제 3 화소 센서 웰 영역 내에 배치된 제 5 광 검출기 및 제 6 광 검출기 - 상기 제 4 라인에 실질적으로 직교하는 제 6 라인이 상기 제 2 광 검출기의 중심점, 상기 제 5 광 검출기의 중심점, 및 상기 제 6 광 검출기의 중심점과 교차함 - ; 및
상기 반도체 기판 내에 배치된 제 1 화소 디바이스 영역 격리 구조물 - 상기 제 1 화소 디바이스 영역 격리 구조물은 상기 제 1 화소 디바이스 영역의 외측을 규정하고, 상기 제 5 라인은 제 1 지점에서 상기 화소 디바이스 영역 격리 구조물과 교차하며, 상기 제 5 라인과 실질적으로 평행한 제 7 라인이 상기 제 5 광 검출기의 중심점과 교차하고 상기 제 1 지점과는 상이한 제 2 지점에서 상기 화소 디바이스 영역 격리 구조물과 교차함 -
을 더 포함하는 이미지 센서.
실시예 20. 화소 센서를 형성하는 방법에 있어서,
반도체 기판 내에 제 1 도핑 유형을 갖는 제 1 도핑 웰 영역을 형성하는 단계;
상기 반도체 기판 내에 상기 제 1 도핑 유형과는 상이한 제 2 도핑 유형을 갖는 제 1 광 검출기 콜렉터 영역을 형성하는 단계;
상기 제 1 광 검출기 콜렉터 영역으로부터 이격되어 상기 반도체 기판 내에 제 2 도핑 유형을 갖는 제 2 광 검출기 콜렉터 영역을 형성하는 단계 - 제 1 라인이 상기 제 1 광 검출기 콜렉터 영역 및 상기 제 2 광 검출기 콜렉터 영역과 교차함 - ;
상기 제 1 광 검출기 콜렉터 영역과 상기 제 2 광 검출기 콜렉터 영역 사이에서 상기 반도체 기판 내에 플로팅 확산 노드를 형성하는 단계; 및
상기 제 1 도핑 웰 영역 내에 상기 제 1 도핑 유형을 갖는 픽업 웰 콘택 영역을 형성하는 단계 - 상기 픽업 웰 콘택 영역은 상기 제 1 도핑 웰 영역보다 높은 농도의 상기 제 1 도핑 유형을 갖고, 상기 제 1 라인과 실질적으로 직교하는 제 2 라인이 상기 플로팅 확산 노드 및 상기 픽업 웰 콘택 영역과 교차함 -
를 포함하는 화소 센서 형성 방법.

Claims (10)

  1. 화소 센서에 있어서,
    반도체 기판 내에 배치된 제 1 광 검출기;
    상기 반도체 기판 내에 배치된 제 2 광 검출기 - 제 1 직선 축이 상기 제 1 광 검출기의 중심점 및 상기 제 2 광 검출기의 중심점과 교차함 - ;
    상기 제 1 광 검출기 및 상기 제 2 광 검출기로부터 동등한 거리에 있는 지점에서 상기 반도체 기판 내에 배치된 플로팅 확산 노드(floating diffusion node);
    상기 반도체 기판 내에 배치된 픽업 웰 콘택(pick-up well contact) 영역 - 상기 제 1 직선 축에 직교하는 제 2 직선 축이 상기 플로팅 확산 노드의 중심점 및 상기 픽업 웰 콘택 영역의 중심점과 교차함 -; 및
    상기 제 1 직선 축의 제 1 측 상에 배치되고, 소스 팔로워 트랜지스터를 포함하는 화소 디바이스 영역 - 상기 소스 팔로워 트랜지스터는 한 쌍의 소스/드레인 영역을 포함하고, 상기 제 1 직선 축에 평행한 제 3 직선 축이 상기 픽업 웰 콘택 영역 및 상기 소스/드레인 영역과 교차함 -
    을 포함하는 화소 센서.
  2. 제 1 항에 있어서,
    상기 제 1 광 검출기 위에 적어도 부분적으로 배치된 제 1 전송 트랜지스터로서, 상기 플로팅 확산 노드와 상기 제 1 광 검출기의 중심점 사이에 배치되는 상기 제 1 전송 트랜지스터; 및
    상기 제 2 광 검출기 위에 적어도 부분적으로 배치된 제 2 전송 트랜지스터로서, 상기 플로팅 확산 노드와 상기 제 2 광 검출기의 중심점 사이에 배치되는 상기 제 2 전송 트랜지스터
    를 더 포함하는 화소 센서.
  3. 제 1 항에 있어서,
    상기 플로팅 확산 노드는 상기 제 1 측과 반대편에 있는 상기 제 1 직선 축의 제 2 측 상에 배치되고,
    상기 픽업 웰 콘택 영역은 상기 제 1 직선 축의 제 1 측 상에 배치되는 것인 화소 센서.
  4. 제 1 항에 있어서,
    상기 제 1 광 검출기는 제 1 콜렉터 영역을 포함하고,
    상기 제 2 광 검출기는 제 2 콜렉터 영역을 포함하며,
    상기 제 2 직선 축은 상기 제 1 콜렉터 영역과 상기 제 2 콜렉터 영역 사이에서 측방향으로 연장되는 것인 화소 센서.
  5. 제 1 항에 있어서,
    상기 제 2 직선 축은 상기 제 1 광 검출기의 중심점과 상기 제 2 광 검출기의 중심점 사이의 중간 지점에서 상기 제 1 직선 축과 교차하는 것인 화소 센서.
  6. 제 1 항에 있어서,
    상기 반도체 기판 내에 배치된 제 3 광 검출기; 및
    상기 반도체 기판 내에 배치된 제 4 광 검출기 - 상기 제 1 직선 축과 평행한 제 4 직선 축이 상기 제 3 광 검출기의 중심점 및 상기 제 4 광 검출기의 중심점과 교차하고, 상기 플로팅 확산 노드가 상기 제 1 직선 축과 상기 제 4 직선 축 사이에 배치됨 -
    를 더 포함하는 화소 센서.
  7. 이미지 센서에 있어서,
    반도체 기판 내에 배치되는 제 1 화소 센서 웰 영역 내에 배치된 제 1 플로팅 확산 노드;
    상기 제 1 화소 센서 웰 영역 내에 배치된 제 1 복수의 광 검출기로서, 상기 제 1 플로팅 확산 노드로부터 동등한 거리만큼 분리된 제 1 광 검출기 및 제 2 광 검출기를 포함하는 상기 제 1 복수의 광 검출기;
    상기 반도체 기판 내에 배치되는 제 2 화소 센서 웰 영역 내에 배치된 제 2 플로팅 확산 노드;
    상기 제 2 화소 센서 웰 영역 내에 배치된 제 2 복수의 광 검출기로서, 상기 제 2 플로팅 확산 노드로부터 동등한 거리만큼 분리된 제 3 광 검출기 및 제 4 광 검출기를 포함하는 상기 제 2 복수의 광 검출기;
    상기 제 1 복수의 광 검출기와 상기 제 2 복수의 광 검출기 사이에서 상기 반도체 기판 내에 배치된 제 1 픽업 웰 콘택 영역 - 제 1 라인이 상기 제 1 플로팅 확산 노드, 상기 제 2 플로팅 확산 노드, 및 상기 제 1 픽업 웰 콘택 영역과 교차함 -; 및
    상기 제 1 복수의 광 검출기와 상기 제 2 복수의 광 검출기 사이에서 상기 반도체 기판 내에 배치된 제 1 소스 팔로워 트랜지스터를 포함하는 제 1 화소 디바이스 영역 - 상기 제 1 소스 팔로워 트랜지스터는 한 쌍의 제 1 소스/드레인 영역을 포함하고, 상기 제 1 라인과 직교하는 제 2 라인이 상기 한 쌍의 제 1 소스/드레인 영역 중 하나와 상기 제 1 픽업 웰 콘택 영역과 교차함 -
    을 포함하는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 제 1 복수의 광 검출기의 중심점은 상기 제 1 플로팅 확산 노드의 중심점으로부터 균등하게 이격되고,
    상기 제 2 복수의 광 검출기의 중심점은 상기 제 2 플로팅 확산 노드의 중심점으로부터 균등하게 이격되는 것인 이미지 센서.
  9. 제 7 항에 있어서,
    상기 제 2 라인이 상기 제 1 픽업 웰 콘택 영역의 중심점 및 상기 제 1 소스/드레인 영역 중 하나의 중심점과 교차하는 것인 이미지 센서.
  10. 화소 센서를 형성하는 방법에 있어서,
    반도체 기판 내에 제 1 도핑 유형을 갖는 제 1 도핑 웰 영역을 형성하는 단계;
    상기 반도체 기판 내에 상기 제 1 도핑 유형과는 상이한 제 2 도핑 유형을 갖는 제 1 광 검출기 콜렉터 영역을 형성하는 단계;
    상기 제 1 광 검출기 콜렉터 영역으로부터 이격되어 상기 반도체 기판 내에 제 2 도핑 유형을 갖는 제 2 광 검출기 콜렉터 영역을 형성하는 단계 - 제 1 라인이 상기 제 1 광 검출기 콜렉터 영역 및 상기 제 2 광 검출기 콜렉터 영역과 교차함 - ;
    상기 제 1 광 검출기 콜렉터 영역과 상기 제 2 광 검출기 콜렉터 영역 사이에서 상기 반도체 기판 내에 플로팅 확산 노드를 형성하는 단계;
    상기 제 1 도핑 웰 영역 내에 상기 제 1 도핑 유형을 갖는 픽업 웰 콘택 영역을 형성하는 단계 - 상기 픽업 웰 콘택 영역은 상기 제 1 도핑 웰 영역보다 높은 농도의 상기 제 1 도핑 유형을 갖고, 상기 제 1 라인과 직교하는 제 2 라인이 상기 플로팅 확산 노드 및 상기 픽업 웰 콘택 영역과 교차함 -; 및
    상기 제 1 라인의 제 1 측 상에 배치되고, 소스 팔로워 트랜지스터를 포함하는 화소 디바이스 영역을 형성하는 단계 - 상기 소스 팔로워 트랜지스터는 한 쌍의 소스/드레인 영역을 포함하고, 상기 제 1 라인에 평행한 제 3 라인이 상기 픽업 웰 콘택 영역 및 상기 소스/드레인 영역과 교차함 -
    를 포함하는 화소 센서 형성 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018122798B4 (de) * 2018-05-31 2021-02-11 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-Bildgebungsvorrichtung mit verbesserter Dunkelstromleistungsfähigkeit
US10797091B2 (en) * 2018-05-31 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor imaging device having improved dark current performance
US11437420B2 (en) 2020-01-03 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with overlap of backside trench isolation structure and vertical transfer gate
US11721774B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Full well capacity for image sensor
CN113314551A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 图像传感器及其形成方法
JP2021190433A (ja) * 2020-05-25 2021-12-13 ソニーセミコンダクタソリューションズ株式会社 受光素子、固体撮像装置及び電子機器
KR20220019548A (ko) 2020-08-10 2022-02-17 삼성전자주식회사 이미지 센서
KR20220043943A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 이미지 센서
US12302659B2 (en) * 2020-10-23 2025-05-13 Samsung Electronics Co., Ltd. Pixel array and an image sensor including the same
US20230013187A1 (en) * 2021-07-14 2023-01-19 Shenzhen GOODIX Technology Co., Ltd. Split-sel cmos image sensor pixel

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118435A (ja) * 2008-11-12 2010-05-27 Sony Corp 固体撮像装置、その製造方法および撮像装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5584982B2 (ja) * 2009-02-09 2014-09-10 ソニー株式会社 固体撮像素子およびカメラシステム
TWI433307B (zh) * 2008-10-22 2014-04-01 Sony Corp 固態影像感測器、其驅動方法、成像裝置及電子器件
US9270912B2 (en) * 2008-12-08 2016-02-23 Sony Corporation Pixel circuit, solid-state image pickup device, and camera system
JP5558801B2 (ja) 2009-12-18 2014-07-23 キヤノン株式会社 固体撮像装置
JP6003291B2 (ja) * 2011-08-22 2016-10-05 ソニー株式会社 固体撮像装置及び電子機器
JP2013090139A (ja) * 2011-10-18 2013-05-13 Sony Corp 撮像素子およびカメラシステム
JP2013090233A (ja) * 2011-10-20 2013-05-13 Sony Corp 撮像素子およびカメラシステム
US9165959B2 (en) * 2013-02-25 2015-10-20 Omnivision Technologies, Inc. Image sensor with pixel units having mirrored transistor layout
US9391101B2 (en) * 2013-11-05 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor pickup region layout
US9887234B2 (en) * 2014-01-24 2018-02-06 Taiwan Semiconductor Manufacturing Company Limited CMOS image sensor and method for forming the same
JP2016058818A (ja) * 2014-09-08 2016-04-21 キヤノン株式会社 撮像装置及び撮像システム
US9659987B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Approach for reducing pixel pitch using vertical transfer gates and implant isolation regions
US9954022B2 (en) 2015-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extra doped region for back-side deep trench isolation
KR102473154B1 (ko) * 2016-01-11 2022-12-02 에스케이하이닉스 주식회사 이미지 센서
KR102617389B1 (ko) * 2016-10-06 2023-12-26 에스케이하이닉스 주식회사 이미지 센서
KR102651415B1 (ko) * 2017-02-20 2024-03-28 에스케이하이닉스 주식회사 이미지 센서 및 그 동작방법
KR102333610B1 (ko) * 2017-03-06 2021-12-03 에스케이하이닉스 주식회사 이미지 센서
KR102427832B1 (ko) * 2017-04-12 2022-08-02 삼성전자주식회사 이미지 센서
KR102356913B1 (ko) * 2017-07-03 2022-02-03 에스케이하이닉스 주식회사 이미지 센서
KR102358317B1 (ko) * 2017-07-20 2022-02-08 에스케이하이닉스 주식회사 이미지 센서
US10593714B2 (en) * 2017-07-24 2020-03-17 Panasonic Intellectual Property Management Co., Ltd. Imaging device
KR102568744B1 (ko) * 2018-01-29 2023-08-22 에스케이하이닉스 주식회사 이미지 센서
US10797091B2 (en) * 2018-05-31 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor imaging device having improved dark current performance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118435A (ja) * 2008-11-12 2010-05-27 Sony Corp 固体撮像装置、その製造方法および撮像装置

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Publication number Publication date
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