TWI433307B

TWI433307B - 固態影像感測器、其驅動方法、成像裝置及電子器件

Info

Publication number: TWI433307B
Application number: TW98134157A
Authority: TW
Inventors: Takeshi Yanagita; Keiji Mabuchi; Hiroaki Ishiwata
Original assignee: Sony Corp
Priority date: 2008-10-22
Filing date: 2009-10-08
Publication date: 2014-04-01
Also published as: CN101729805A; KR20100044708A; US8570412B2; EP2393117A8; EP2180514A2; US20100097508A1; US20160088254A1; KR20170053156A; US20140042302A1; KR101836039B1; EP2393117A1; EP2180514B1; KR20160030139A; US10136092B2; EP2595191A1; TW201030951A; US20180007306A1; US9781371B2; EP2595191B1; EP2180514A3

Description

固態影像感測器、其驅動方法、成像裝置及電子器件

本發明係關於一種固態影像感測器、一種驅動一固態影像感測器之方法、一種成像裝置及一種電子器件。

放大固態影像感測器為使用X-Y定址方案之一類固態影像感測器。放大固態影像感測器包括(例如)CMOS(互補金氧半導體)固態影像感測器(此亦包括MOS器件)。下文，此等固態影像感測器被稱作CMOS影像感測器。

在CMOS影像感測器中，按二維陣列排列含有光偵測器之複數個像素。除了光偵測器之外，每一個別像素在其像素邊界內亦包括許多組成元件(例如，電晶體)，其構成諸如讀取閘、重設閘及放大器之組件。因此，當試圖使像素小型化時存在限制。

然而，近來，已提議多像素共用架構，其中通常提供給每個像素的組成元件之一部分改為在複數個像素間共用。如此一來，抑制了每像素的佔據面積(不包括光偵測器)。此等多像素共用架構在用於CMOS成像器之小型化像素之設計中正變為至關重要的技術。

一個此多像素功能共用架構涉及在兩個光偵測器之間排列一供應該兩個光偵測器之電荷至電壓轉換器以及其他組成元件群組(亦即，構成一重設閘及其他組件之電晶體群組)(例如，參看美國專利案第6,423,994號)。另一架構涉及在兩個光偵測器之間共用一電荷至電壓轉換器及其他組成元件群組，同時另外地排列該等共用之組成元件群組以便與每一光偵測器在一條線上(例如，參看日本未審查專利申請公開案第2001-298177號)。

在此等CMOS影像感測器中，像素架構通常為前光照明式，使得在前側上捕獲入射光，在該情況下將前側取作為相對於光偵測器安置金屬層之側。然而，與此相反，亦存在背光照明像素架構，使得在後側(或換言之，與金屬層之側相反的側)上捕獲入射光(例如，參看日本未審查專利申請公開案第2003-031785號)。

同時，為了防止自光偵測器溢流之電荷洩放(bleed)至鄰近像素內，前光照明式像素架構通常採用圖1中展示之垂直溢漏(overflow drain)架構。此垂直溢漏架構涉及設定光偵測器(PD)51之底面的電位障壁比轉移閘53下之電位障壁低，且將自光偵測器51溢流之電荷拋棄至基板52內。

同時，由於在背光照明式像素架構中不存在基板，所以並非如上所述拋棄自光偵測器溢流之電荷。因此，背光照明式像素架構採用一水平溢漏架構，其中使自光偵測器51溢流之電荷在轉移閘53下通過且將其拋棄至浮動擴散區(下文被稱作FD)內。附帶言之，防止自光偵測器51溢流之電荷洩放至鄰近像素內亦抑制了模糊(blooming)(未接收入射光之部分亦顯得明亮之現象)。

另一抗模糊技術涉及與調整曝光時間(亦即，電荷聚積時間)之電子快門同時地啟動電子抗模糊快門。甚至關於在單一圖框週期期間根本不讀取其電荷之像素列啟動電子抗模糊快門(例如，參看日本未審查專利申請公開案第2008-288904號)。此另一抗模糊技術主要地經設計用於前光照明式固態影像感測器，且經組態以經由FD 54將光偵測器51之電荷拋棄至電源。

此外，近年來，使用固態影像感測器之裝置(諸如，數位相機及數位攝錄機)正愈來愈被廣泛使用。此外，在行動電話及類似行動手機之領域，併有相機功能之產品正變為規範。存在將CMOS(互補金氧半導體)影像感測器(CIS)而非CCD(電荷耦合器件)用於此等應用中之趨勢。

在CIS中，每一像素包括一光偵測器(PD)以及一轉移電晶體(TRF)。通常，每一像素亦包括一浮動擴散區(FD)、一放大器電晶體(AMP)、一重設電晶體(RST)及一選擇電晶體(SEL)。

雖然此等CIS感測器正被應用至行動電話，但近來已存在對細節更豐富的影像之需求。為了滿足此需求，近年來已將像素大小自2.5μm小型化至2.0μm，至1.75μm，藉此實現增加數目的像素。同時，亦存在對減小相機模組之大小之需求，以便使行動電話自身的大小更小。為了滿足此需求，已減小了像素大小及光學器件大小，藉此實現了相機模組之大小的減小。仍不斷需要減少像素大小。

另一方面，若使像素大小更小，則將入射光轉換為電信號的光電二極體之表面積亦變得更小。此導致諸如敏感度及飽和信號強度之因子的減小，此使成像效能降級。為了防止此降級，已提議在複數個像素間共用浮動擴散區、放大器電晶體、重設電晶體及選擇電晶體。已提議藉由共用，可減少每像素的電晶體之數目，且可增加光電二極體之表面積。

舉例而言，在日本未審查專利申請公開案第2007-201863號中提議之組態中，在於水平及垂直方向上按2×2布局排列之四個像素間共用浮動擴散區，且增加了光電二極體之表面積。此外，在日本未審查專利申請公開案第2005-268537號中提議之組態中，個別地設定重設電晶體之汲極電位及放大器電晶體之汲極電位。

圖25說明在JP-A-2005-268537中描述的成像裝置之一例示性組態。圖25中展示之成像裝置係由兩個像素單元PD1及PD2形成。像素單元PD1包括：具有光電轉換功能之光電二極體1；將在光電二極體1中聚積之光載流子(photocarrier)傳輸至浮動擴散區之轉移電晶體2；及用於重設浮動擴散區之電位之重設電晶體3。

像素單元PD2包括：具有光電轉換功能之光電二極體4；將在光電二極體4中聚積之光載流子傳輸至浮動擴散區之轉移電晶體5；及放大且輸出傳輸至浮動擴散區之信號之放大器電晶體6。

像素單元PD1及PD2藉由浮動擴散區相互電連接。光電二極體1及轉移電晶體2串聯連接於固定電位GND與浮動擴散區之間。轉移電晶體2之閘極電連接至接受作為輸入的控制信號TX1之控制端子7。重設電晶體3經安置於浮動擴散區FD與控制端子9之間，控制電位Vref1經施加至控制端子9。重設電晶體3之閘極電連接至接受作為輸入的重設控制信號RST之控制端子8。

光電二極體4及轉移電晶體5串聯連接於固定電位GND與浮動擴散區之間。轉移電晶體5之閘極電連接至接受作為輸入的控制信號TX2之控制端子10。放大器電晶體6經安置於控制端子11(控制電位Vref2經施加至控制端子11)與輸出放大之信號的輸出端子12之間。放大器電晶體6之閘極電連接至浮動擴散區FD。

藉由實施多像素共用架構而使像素小型化後，若要考慮由增加之像素解析度需要的進一步像素小型化以便滿足對細節更豐富的影像之需求，則需要減小光偵測器之佔據面積以匹配像素佔據面積之大小減小。然而，若減小了光偵測器之佔據面積，則獲得足夠的飽和特性變得困難，因為由每一光偵測器處置的電荷量(亦即，可聚積的電荷量)由此減少了。

因此，需要提供一種固態影像感測器，其能夠在藉由實施多像素共用架構使其中之像素小型化後獲得足夠飽和特性。此外，進一步需要提供一種用於驅動此固態影像感測器之方法，以及一種使用此固態影像感測器之成像裝置。

當多像素共用架構實施於背光照明式像素架構中時，關於讀出列事先拋棄共用FD之像素之光偵測器內之電荷。若未拋棄電荷，則發生如下之問題。若電荷存留在共用FD之像素之光偵測器內，則電荷在低電位障壁轉移閘下通過且洩放至讀出列上的像素之FD內。由於此原因，不維持信號輸出之線性，因為此信號輸出視如由電子快門調整之電荷聚積時間而定。(稍後將給出進一步的細節。)

雖然以上描述了關於已實施多像素共用架構的背光照明式像素架構之問題，但可以說，對於採用水平溢漏架構之前光照明式像素架構存在類似問題。更具體而言，視電荷聚積時間而定之信號輸出不能維持線性之問題可以說是大體上適用於具有水平溢漏架構且亦採用多像素共用架構之所有固態影像感測器。

因此需要提供一種具有水平溢漏架構之固態影像感測器，其能夠當採用多像素共用架構時維持視電荷聚積時間而定之信號輸出之線性。此外，進一步需要提供一種用於驅動此固態影像感測器之方法，以及一種包括此固態影像感測器之電子器件。

在JP-A-2007-201863中，提議在四個像素間共用浮動擴散區。然而，即使藉由排列四個像素之此等群組來組態成像裝置，亦存在布局變大之可能性。此外，即使可達成減小的大小，亦存在成像效能將降級之可能性。換言之，難以有利地實現減小的大小使得影像效能不受降級。

在JP-A-2005-268537中，重設電晶體及放大器電晶體經分開地安置於兩個像素之各別像素區中。換言之，在JP-A-2005-268537中，在像素間共用重設電晶體及放大器電晶體，但其仍由導線電連接。由於此原因，增加導線之數目，且結果，在小型化中存在潛在困難。

考慮到前述情況，需要抑制成像效能之降級，即使當減小了像素大小時亦如此。

根據本發明之一實施例的一種固態影像感測器包括：複數個電荷至電壓轉換器；一像素陣列，其具有排列於其中之複數個像素，其中每一像素包括一光偵測器以及經組態以將由該光偵測器光電轉換之電荷轉移至該等電荷至電壓轉換器中之一者的一轉移閘；複數個重設閘，其經組態以重設該等光偵測器；及複數個放大器，其經組態以輸出一對應於該等光偵測器之電位的信號。本文中，在複數個像素間共用每一電荷至電壓轉換器、重設閘及放大器。此外，該重設閘電源之電壓位準經設定比該放大器電源之電壓位準高。

該重設閘將該電荷至電壓轉換器重設至一重設電壓，該重設電壓經設定至比該放大器電源之該電壓位準高的一電壓位準。如此一來，該電荷至電壓轉換器之電位變得比當該重設電壓經設定至該放大器電源之該電壓位準時的電位深(亦即，在量值上較大)。若可使在重設時該電荷至電壓轉換器之該電位加深，則該等光偵測器之該電位可經設計以在一等效程度上加深。結果，由該等光偵測器處置的電荷量可增加超出當該重設電壓經設定至該放大器電源之該電壓位準時之電荷量。

根據本發明之另一實施例的一種固態影像感測器包括：複數個電荷至電壓轉換器；一像素陣列，其具有排列於其中之複數個像素，其中每一像素包括一光偵測器以及經組態以將由該光偵測器光電轉換之電荷轉移至該等電荷至電壓轉換器中之一者的一轉移閘；複數個重設閘，其經組態以重設該等光偵測器；及複數個放大器，其經組態以輸出一對應於該等光偵測器之電位的信號。本文中，在複數個像素間共用每一電荷至電壓轉換器、重設閘及放大器。該複數個像素經界定為屬於同一像素行之四個連續像素，而此外，將該四個像素中之鄰近像素配對為兩個群組。在一群組中，在其中之兩個像素間共用一電荷至電壓轉換器及一重設閘，其中該重設閘經安置於該兩個像素之各別光偵測器區域間。在另一群組中，在其中之兩個像素間共用一電荷至電壓轉換器及一放大器，其中該放大器經安置於該兩個像素之各別光偵測器區域間。

在每一群組中，在其中之兩個像素間共用一電荷至電壓轉換器，其中一重設閘或一放大器經提供於該兩個像素間。所得布局對於保證由該等光偵則器佔據之區域係有效率的。因此，可在有限的像素邊界內獲取光偵測器之大的佔據面積，甚至當試圖藉由採用多像素共用架構來進一步使像素小型化以便滿足對細節更豐富的影像之需求時亦如此。

根據本發明之另一實施例的一種固態影像感測器包括：複數個電荷至電壓轉換器；及一像素陣列，其具有排列於其中之複數個像素，其中每一像素包括一光偵測器以及經組態以將由該光偵測器光電轉換之電荷轉移至該等電荷至電壓轉換器中之一者的一轉移閘。該像素陣列經組態使得自該等光偵測器中之一者溢流的電荷穿過該等轉移閘中之一者，且經拋棄至該等電荷至電壓轉換器中之一者內。該像素陣列亦經組態使得至少在複數個像素間共用每一電荷至電壓轉換器。在掃描一列以自該像素陣列中之各別像素讀出信號的同時，在與該讀出列上之像素共用一電荷至電壓轉換器之像素(亦即，共用像素)之光偵測器中重設電荷。與自該讀出列上之該等像素讀出該等信號同時或在自該讀出列上之該等像素讀出該等信號前進行電荷重設。

自該光偵測器溢流之電荷穿過該轉移閘且被拋棄至該電荷至電壓轉換器內所藉助於之架構為一水平溢漏架構。在一具有此水平溢漏架構且經組態使得在複數個像素間共用每一電荷至電壓轉換器之固態影像感測器中，與自該讀出列上之該等像素讀出該等信號同時或在自該讀出列上之該等像素讀出該等信號前重設該等共用像素之該等光偵測器中之電荷。作為此重設操作之結果，拋棄存留於該等共用像素之該等光偵測器中之任何電荷。由於此原因，在自該讀出列上之該等像素讀出該等信號前，自該等共用像素之該等光偵測器溢流之電荷不洩放至該等電荷至電壓轉換器內。

根據本發明之另一實施例的一種成像裝置包括：一像素陣列，其具有排列於其中之複數個像素，其中每一像素包括一轉移電晶體；複數個浮動擴散區域，每一者經提供於在水平及垂直方向上按2×2布局排列之四個像素之中心中；複數個放大器電晶體；及複數個重設電晶體。構成該四個像素之該等轉移電晶體在四個方向上經安置於該浮動擴散區周圍，使得該浮動擴散區由該等轉移電晶體包圍。每一浮動擴散區、放大器電晶體及重設電晶體在該四個像素間被共用。將藉由垂直安置該四個像素之兩個集合形成的八個像素之群組取作該像素陣列之基本組成單元。

可分開地安置每一重設電晶體之汲電極及每一放大器電晶體之汲電極。

可將一脈衝施加至每一重設電晶體之汲電極，而將一恆電位施加至每一放大器電晶體之汲電極。

可將重設電晶體之汲電極處的高(High)電位設定得比放大器電晶體之汲極電位高。

可每隔一行地接合來自像素之信號輸出線。

在根據本發明之另一實施例的一種成像裝置中，每一浮動擴散區可提供於在水平及垂直方向上按2×2布局排列之四個像素之中心中，使得每一浮動擴散區由該等轉移電晶體包圍。另外，可在四個像素間共用每一浮動擴散區、放大器電晶體及重設電晶體。

根據本發明之一實施例，可增加由光偵測器處置的電荷量，甚至當減小光偵測器佔據面積以匹配像素面積之大小減小時亦如此。由於此原因，可獲得比重設電壓經設定至放大器電源之電壓位準的情況之飽和特性高的飽和特性。

此外，可在有限的像素邊界內獲取光偵測器之大的佔據面積，且可增加由光偵測器處置的電荷量，甚至當為了像素小型化減小像素面積時亦如此。由於此原因，可獲得比未採用根據本發明之一實施例的布局之架構之飽和特性高的飽和特性。

根據本發明之另一實施例，在具有水平溢漏架構之固態影像感測器中，自一共用像素之光偵測器溢流的電荷不洩放至電荷至電壓轉換器內。由於此原因，維持了視讀出列上之像素中的電荷聚積時間而定之信號輸出之線性。

根據本發明之另一實施例，抑制成像效能之降級，甚至當減小像素大小時亦如此。

在下文中，將詳細且參看隨附圖式描述本發明之實施例。

[系統組態]

圖3為概述本發明之一實施例已應用至的一固態影像感測器(諸如，CMOS影像感測器)之組態之系統圖。

在下文，各別組件由以下參考數字指示：CMOS影像感測器10、像素陣列11、垂直驅動器12、行處理器13、水平驅動器14、系統控制器15、像素驅動線16、垂直信號線17、升壓器電路18、像素20(20-1至20-4)、光電二極體21(21-1至21-4)、轉移電晶體22(22-1至22-4)、重設電晶體23、放大器電晶體24及浮動擴散區(FD)25。

如圖3中所示，根據本實施例之CMOS影像感測器10經組態具有形成於半導體基板(亦即，晶片；未圖示)上之像素陣列11，以及(例如)與像素陣列11整合至相同的半導體基板上之周邊電路。提供之周邊電路可包括(例如)垂直驅動器12、行處理器13、水平驅動器14、系統控制器15及升壓器電路18。

在像素陣列11中，按二維陣列排列單元像素(下文亦簡稱為像素；未圖示)。每一單元像素含有一光偵測器，其將入射的可見光光電轉換為對應於光強度之電荷。稍後將給出像素之較具體組態。

另外，在像素陣列11中形成關於每一像素列之像素驅動線16，且其如圖3中所示自左至右延伸(亦即，像素經排列成列之方向)。同樣地關於每一行形成垂直信號線17，且其如圖3中所示自底部至頂部延伸(亦即，像素經排列成行之方向)。雖然圖3中僅展示一條線，但像素驅動線16之數目不限於一。每一像素驅動線16之一端連接至垂直驅動器12中之每列輸出端子。

垂直驅動器12可藉助於諸如移位暫存器或位址解碼器之組件實現。雖然自本文中之說明省略了具體組態，但垂直驅動器12經組態以包括一讀出掃描子系統及一重設掃描子系統。讀出掃描子系統按列之次序選擇性地掃描單元像素以自其讀出信號。

同時，重設掃描子系統進行重設掃描，其自待由讀出掃描子系統掃描的讀出列上之單元像素之光偵測器重設(亦即，放電)非吾人所樂見之電荷。重設掃描領先於讀出掃描之時間量等於快門速度。藉由藉助於重設掃描子系統重設(亦即，放電)非吾人所樂見之電荷，進行電子快門操作。本文中，電子快門操作指拋棄光偵測器中之光電電荷且開始新的曝光(亦即，開始光電電荷之聚積)所藉助於之操作。

由讀出掃描子系統之讀出操作讀出之信號對應於自從上次讀出操作或電子快門操作以來入射之光強度。開始於上次讀出操作之讀出時序或上次電子快門操作之重設時序且結束於當前讀出操作之讀出時序的時間週期變為單元像素之光電電荷聚積時間(亦即，曝光時間)。

自在由垂直驅動器12選擇性掃描之像素列上的各別單元像素輸出之信號經由個別垂直信號線17供應至行處理器13。對於像素陣列11之每一像素行，行處理器13進行關於自選定列上之個別像素20輸出的類比像素信號之各種信號處理。

由行處理器13進行之信號處理可包括(例如)用於移除像素特定(pixel-specific)、固定型樣雜訊之相關雙取樣(CDS)。亦可能將用於將類比像素信號轉換至數位像素信號之AD轉換功能併入至行處理器13內。

水平驅動器14可藉助於諸如移位暫存器或位址解碼器之組件實現，且順序選擇對應於行處理器13中之像素行之電路部分。作為由水平驅動器14執行之選擇掃描的結果，順序地輸出由行處理器13處理之像素信號。

系統控制器15可藉助於產生各種時序信號之時序產生器實現。系統控制器15基於由時序產生器產生之各種時序信號來控制垂直驅動器12、行處理器13及水平驅動器14之驅動。

升壓器電路18採取由諸如垂直驅動器12之組件使用的電源電壓之電壓位準Vdd，且將電壓位準升壓至比電壓位準Vdd高之位準Vdd+α。舉例而言，可將普通電荷泵電路用作升壓器電路18。將已由升壓器電路18升壓之電壓位準Vdd+α用作進行像素選擇的選擇電源SELVdd之高電壓位準。稍後將給出進一步的細節。

(照明架構)

存在光照明像素中之光偵測器所藉助於之兩個架構：前光照明式架構，其中光照在半導體基板(在其上形成光偵測器)之前表面上；及背光照明式架構，其中光照在半導體基板之後表面上。如上文組態之CMOS影像偵測器10可與前光照明式及背光照明式架構兩者相容。現在，以下將概述此等照明架構之組態。

圖4A及圖4B分別為光照明像素之光偵測器所藉助於之架構。圖4A為概述前光照明式像素架構之橫截面。圖4B為概述背光照明式像素架構之橫截面。

<前光照明式架構>

如圖4A中所示，在前光照明式架構中，藉由在半導體基板101之一表面(亦即，前表面)上形成一光電二極體(PD)102來實現光偵測器。金屬層103經提供於光電二極體102之頂部上。在金屬層103之頂部上，安置一彩色濾光片104及一微透鏡105(按彼次序)。

如較早先所描述，由於在前光照明式架構中，金屬層103經定位於光由CMOS影像感測器10捕獲之側上，所以金屬層103中之電線布局經設計以避開入射光之路徑。然而，存在對金屬層103中之電線布局可經設計以避開光路徑之良好程度的限制。因此，使入射光在電線之間通過且由微透鏡105聚焦於光電二極體102上。可能將本發明之所有實施例應用前光照明式固態影像感測器，其中每一實施例在其中展示其特定優點。

<背光照明式架構>

如圖4B中所示，在背光照明式架構中，藉由在藉由將半導體基板拋光至預定厚度形成之元件層201上形成光電二極體(PD)202來實現光偵測器。在元件層201之一表面(亦即，後表面)上，安置一彩色濾光片204及一微透鏡205(按彼次序)。在元件層201之另一表面(亦即，前表面)上，提供一金屬層203。

如較早先所描述，因為背光照明式架構經組態以捕獲照在與金屬層203之表面相反的表面(亦即，後表面)上之入射光，所以可不考慮光電二極體202之光敏感表面而設計金屬層203中之電線布局。因為在電線布局設計中存在較大自由度，所以背光照明式架構因此具有允許與前光照明式架構相比較容易的像素小型化之優點。此外，光電二極體202與彩色濾光片204之間的距離極其短(與前光照明式架構之情況下的彼距離相比)，且因此入射光之聚焦變得較不重要。在極端情況下，甚至可能省略微透鏡205。

可將本發明之所有實施例應用於背光照明式固態影像感測器，其中每一實施例在其中展示出其特定優點。

(多像素共用架構)

在本實施例中，如上文組態之CMOS影像感測器10採用一特徵性的多像素共用架構，其中通常對於每個像素提供之組成元件的一部分改為在像素陣列11中之複數個像素間被共用。在描述本實施例前，將描述未採用多像素共用架構之像素組態。

<未採用多像素共用架構之像素電路>

圖5為說明未採用多像素共用架構之一例示性像素電路之電路圖。如圖5中所示，根據例示性電路之像素20包括一光偵測器(諸如，光電二極體21)以及三個電晶體：轉移電晶體22、重設電晶體23及放大器電晶體24。本文中，以實例說明，使用N通道MOS電晶體說明電晶體22至24。

本文中，轉移電晶體22形成將已由光電二極體21光電轉換之電荷轉移至浮動擴散區(FD)25(其充當電荷至電壓轉換器)之轉移閘。重設電晶體23形成重設FD 25之電位的重設閘。放大器電晶體24形成將對應於FD 25之電位的信號輸出至垂直信號線17之放大器。

在圖5中，將光電二極體21之陽極接地。轉移電晶體22經連接於光電二極體21之陰極與FD 25之間，其中自垂直驅動器12選擇性施加轉移脈衝TRG至其閘極。當施加轉移脈衝TRG時，轉移電晶體22經接通，且已由光電二極體21光電轉換且聚積之信號電荷(本文中，光電子)被轉移至FD 25。

重設電晶體23分別地在其汲極處連接至選擇電源SELVdd及在其源極處連接至FD 25，其中自垂直驅動器12選擇性施加重設脈衝RST至其閘極。重設脈衝RST之施加在自光電二極體21之電荷轉移前。當施加重設脈衝RST時，接通重設電晶體23，且藉由將FD 25之電荷拋棄至選擇電源SELVdd內來重設FD 25。本文中，選擇電源SELVdd選擇性地採取兩個電源電壓中之一者：Vdd位準及，例如，GND位準。

放大器電晶體24經組態為源極隨耦器，其分別在其閘極處連接至FD 25，在其汲極處連接至選擇電源SELVdd，及在其源極處連接至垂直信號線17。作為選擇電源SELVdd切換至Vdd位準之結果，放大器電晶體24變為操作的，在該點，放大器電晶體24將重設位準輸出至垂直信號線17，該重設位準呈在由重設電晶體23重設後的FD 25之電位之形式。另外，放大器電晶體24亦將一信號位準輸出至垂直信號線17，該信號位準呈在接收到由轉移電晶體22進行之電荷轉移後的FD 25之電位之形式。

本文中，選擇電源SELVdd選擇性地採取兩個電源電壓位準中之一者：GND位準(0V)或附近的第一電壓位準(諸如，0.6V)；及Vdd位準。藉由自GND位準或第一電壓位準切換至Vdd位準，選擇電源SELVdd進行像素選擇。

可能將本發明之所有實施例應用至具有不採用多像素共用架構之像素電路的固態影像感測器，其中每一實施例在其中展示出其特定優點。

<根據本實施例的採用多像素共用架構之像素電路>

圖6為說明根據本發明之一實施例的採用多像素共用架構之一例示性像素電路之電路圖。在圖6中，相同的參考數字用於類似於圖5中展示之部分的部分。

在根據本實施例之像素電路中，將複數個鄰近像素(諸如，屬於同一像素行之四個垂直鄰近像素20-1、20-2、20-3及20-4)作為單一單元處理。此單元經組態，使得在其中之四個像素間共用一單一FD 25。當在複數個鄰近像素間共用組件時，在同一像素行上之共用允許對自個別像素讀出信號之容易的時序控制。

形成以上單元之四個像素20-1、20-2、20-3及20-4分別包括充當光偵測器之光電二極體21-1、21-2、21-3及21-4。亦將四個像素20-1、20-2、20-3及20-4分組為兩組(亦即，配對)。放大器電晶體24經提供於形成一群組的兩個像素20-1及20-2之像素區域中，而重設電晶體23經提供於形成另一群組的兩個像素20-3及20-4之像素區域中。

在較早先所描述的未採用多像素共用架構之像素電路中，重設電晶體23及放大器電晶體24皆在其各別汲極處連接至選擇電源SELVdd。換言之，將共同的選擇電源SELVdd準備為用於重設電晶體23及放大器電晶體24兩者之汲極電源。

相比之下，在根據本實施例之像素電路中，將分開的電源準備為重設電晶體23及放大器電晶體24之各別汲極電源。該等分開的電源為電源電壓(亦即，電壓位準)恆定之固定電源Vdd以及其電源電壓可變之選擇電源SELVDD。選擇電源SELVDD選擇性採取兩個電源電壓位準中之一者：例如，GND位準(0V)或附近的第一電壓位準；及比固定電源Vdd之電壓位準Vdd高的第二電壓位準VDD。藉由自第一電壓位準切換至第二電壓位準VDD，選擇電源SELVDD進行像素選擇。將如較早先所描述的由升壓器電路18升壓之經升壓電壓位準Vdd+α用作第二電壓位準VDD。

此外，重設電晶體23之汲極連接至選擇電源SELVDD，而放大器電晶體24之汲極連接至固定電源Vdd。重設電晶體23之源極連接至在四個垂直像素20-1、20-2、20-3及20-4間共用之FD 25。將重設脈衝RST選擇性施加至重設電晶體23之閘極。放大器電晶體24之閘極連接至FD 25，而源極連接至垂直信號線17。

<根據本實施例之像素電路中的電路操作>

現將使用圖7中展示之時序圖描述如上文所組態的根據本發明之一實施例之像素電路中的電路操作。

在時間t11，選擇電源SELVDD自第一電壓位準(例如，GND)切換至第二電壓位準VDD。結果，第一至第四列中之像素變得經選擇。同時，重設脈衝RST變得有效(在本實例中，H位準)，其使由四個像素(亦即，第一至第四列中之像素)共用之重設電晶體23被接通。如此一來，由四個像素共用之FD 25中的電荷穿過重設電晶體23且被拋棄至選擇電源SELVDD內。結果，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。另外，在此點時的FD 25之電位由放大器電晶體24輸出至垂直信號線17，作為第一列像素20-1之重設位準。

接下來，在已使重設脈衝RST轉變至非有效狀態(在本實例中，L位準)後，在時間t12，第一列轉移脈衝TR1變得有效(在本實例中，H位準)，其使像素20-1之轉移電晶體22-1被接通。如此一來，已由光電二極體21-1光電轉換之信號電荷(亦即，光電子)由轉移電晶體22-1轉移至FD 25。在此點，FD 25之電位變為對應於自光電二極體21-1轉移的信號電荷之電荷量的電位。隨後，FD 25之電位由放大器電晶體24輸出至垂直信號線17，作為第一列像素20-1之信號位準。

其後，在時間t13，重設脈衝RST變得有效，且在隨後時間t14，選擇電源SELVDD自第二電壓位準VDD切換至第一電壓位準GND。結果，第一至第四列中之像素變得經取消選擇。

在時間t21，選擇電源SELVDD自第一電壓位準GND切換至第二電壓位準VDD。結果，第一至第四列中之像素再次變得經選擇。同時，重設脈衝RST變得有效，其使由四個像素共用之重設電晶體23被接通。如此一來，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。另外，在此點時的FD 25之電位由放大器電晶體24輸出至垂直信號線17，作為第二列像素20-2之重設位準。

接下來，在重設脈衝RST已轉變至非有效狀態後，第二列轉移脈衝TR2在時間t22變得有效，其使像素20-2之轉移電晶體22-2被接通。如此一來，已由光電二極體21-2光電轉換之信號電荷由轉移電晶體22-2轉移至FD 25。在此點，FD 25之電位亦由放大器電晶體24輸出至垂直信號線17，作為第二列像素20-2之信號位準。

其後，在時間t23，重設脈衝RST變得有效，且在隨後時間t24，選擇電源SELVDD自第二電壓位準VDD切換至第一電壓位準GND。結果，第一至第四列中之像素變得經取消選擇。

在時間t31，選擇電源SELVDD自第一電壓位準GND切換至第二電壓位準VDD。結果，第一至第四列中之像素再次變得經選擇。同時，重設脈衝RST變得有效，其使由四個像素共用之重設電晶體23被接通。如此一來，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。另外，在此點時的FD 25之電位由放大器電晶體24輸出至垂直信號線17，作為第三列像素20-3之重設位準。

接下來，在重設脈衝RST已轉變至非有效狀態後，第三列轉移脈衝TR3在時間t32變得有效，其使像素20-3之轉移電晶體22-3被接通。如此一來，已由光電二極體21-3光電轉換之信號電荷由轉移電晶體22-3轉移至FD 25。在此點，FD 25之電位亦由放大器電晶體24輸出至垂直信號線17，作為第三列像素20-3之信號位準。

其後，在時間t33，重設脈衝RST變得有效，且在隨後時間t34，選擇電源SELVDD自第二電壓位準VDD切換至第一電壓位準GND。結果，第一至第四列中之像素變得經取消選擇。

在時間t41，選擇電源SELVDD自第一電壓位準GND切換至第二電壓位準VDD。結果，第一至第四列中之像素再次變得經選擇。同時，重設脈衝RST變得有效，其使由四個像素共用之重設電晶體23被接通。如此一來，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。另外，在此點時的FD 25之電位由放大器電晶體24輸出至垂直信號線17，作為第四列像素20-4之重設位準。

接下來，在重設脈衝RST已轉變至非有效狀態後，第四列轉移脈衝TR4在時間t42變得有效，其使像素20-4之轉移電晶體22-4被接通。如此一來，已由光電二極體21-4光電轉換之信號電荷由轉移電晶體22-4轉移至FD 25。在此點，FD 25之電位亦由放大器電晶體24輸出至垂直信號線17，作為第四列像素20-4之信號位準。

其後，在時間t43，重設脈衝RST變得有效，且在隨後時間t44，選擇電源SELVDD自第二電壓位準VDD切換至第一電壓位準GND。結果，第一至第四列中之像素變得經取消選擇。其後，對所有像素列重複將四個列作為一單元處理之以上一系列電路操作。

如上所述，在根據本實施例之像素電路中，使重設電晶體23及放大器電晶體24之各別汲極電源為分開的電源，其中選擇電源SELVDD之高(H)電壓位準VDD經設定比固定電源Vdd之電壓位準Vdd高。更具體言之，用以重設FD 25之電壓位準VDD經設定比固定電源Vdd之電壓位準Vdd高出一預定值α(VDD=Vdd+α)。

如此一來，使在重設時的FD 25之電位比當將FD 25之重設電壓設定至Vdd時的電位深，已增加對應於預定值α之量。若可使在重設時的FD 25之電位加深，則光電二極體21之電位可經設計以在一等效程度上加深。結果，可使由光電二極體21處置之電荷量(亦即，可聚積之電荷量)增加超出當FD 25之重設位準為Vdd位準時的電荷量。

藉由實施多像素共用架構而使像素20小型化後，若要考慮由增加之像素解析度需要的進一步像素小型化以便滿足對細節更豐富的影像之需求，則需要減小光電二極體21之佔據面積以匹配像素佔據面積之大小減小。然而，若光電二極體21之佔據面積減小，則變得難以獲得足夠的飽和特徵，因為由每一光電二極體21處置之電荷量因此減少。

相比之下，在根據本實施例之像素電路中，FD 25之重設電壓經設定得比Vdd位準高，且因此使在重設時FD 25之電位變深。如此一來，增加了由光電二極體21處置的電荷量。結果，可增加由光電二極體21處置的電荷量，甚至當歸因於像素區域之小型化而減小了光電二極體21之佔據面積時亦如此。由於此原因，可獲得比當重設電壓為Vdd位準時的飽和特性高的飽和特性。

現將描述提供分開的電源作為用於根據本實施例之像素電路中的重設電晶體23及放大器電晶體24之各別汲極電源之原因。

當將包括垂直驅動器12之周邊電路與像素陣列11整合至相同之晶片(亦即，半導體基板)上時，通常自晶片外部輸入由周邊電路使用之各種電源電壓。在此點，若將自晶片外輸入與電壓位準Vdd不同之新電壓位準VDD，則為彼目的添加額外端子接腳。然而，若添加更多端子接腳為不合意的，則可採用其中在晶片上提供升壓器電路，且電壓位準Vdd由升壓器電路升壓至電壓位準VDD之方法。當在晶片上形成升壓器電路時，通常使用電荷泵電路作為升壓器電路。

本文中，若假定將同一選擇電源SELVDD用作用於重設電晶體23及放大器電晶體24之各別汲極電源，則流入至放大器電晶體24內之電流比當使用圖5中展示之選擇電源SELVdd時的電流大。大電流因此亦流入至產生選擇電源SELVDD之電荷泵電路內。然而，通常，使大電流流入至電荷泵電路內並不可行。因此，當採用其中將由電荷泵電路組成之升壓器電路整合於晶片上之系統組態時，將分開的電源提供作為用於重設電晶體23及放大器電晶體24之各別汲極電源以便防止大電流流入至電荷泵電路內。

在前述實例中，將作為一單元處理之複數個像素取作為屬於同一像素行之四個鄰近像素20-1至20-4。此外，將像素20-1至20-4分組為兩組。在一群組中，在兩個像素20-1與20-2間共用放大器電晶體24，而在另一群組中，在兩個像素20-3與20-4間共用重設電晶體23。應瞭解，前述僅為一實例。然而，在同一像素行上共用確實允許對於自個別像素讀出信號之容易的時序控制。

下文待描述的本發明之實施例可應用至執行以上像素電路之電路操作的固態影像感測器，其中每一實施例在其中展示出其特定優點。

<根據本實施例之像素電路之布局>

現將描述根據本實施例的採用多像素共用架構之像素電路之布局。

圖8為說明根據本實施例的像素電路之一例示性布局之平面型樣圖。圖8說明在將四個垂直像素作為一單一單元處理之情況下的在兩個像素行A及B中的一共八個像素之布局。

首先，將描述像素行A中的四個像素20-1A、20-2A、20-3A及20-4A之布局。

在第一群組中，像素20-1A之光電二極體21-1A及像素20-2A之光電二極體21-2A按一預定間隔分開地形成。FD 25-1A亦形成於光電二極體21-1A與21-2A之間，例如，在左側。此外，轉移電晶體22-1A之閘極221A安置於光電二極體21-1A與FD 25-1A之間。同樣地，轉移電晶體22-2A之閘極222A安置於光電二極體21-2A與FD 25-1A之間。

放大器電晶體24A形成於光電二極體21-1A與21-2A之間的中心部分之右側。放大器電晶體24A之源極區域經由接觸部分31A電連接至垂直信號線17。放大器電晶體24A之汲極區域經由接觸部分32電連接至固定電源Vdd。

在第二群組中，像素20-3A之光電二極體21-3A及像素20-4A之光電二極體21-4A按一預定間隔分開地形成。FD 25-2A亦形成於光電二極體21-3A與21-4A之間，例如，在左側。此外，轉移電晶體22-3A之閘極223A安置於光電二極體21-3A與FD 25-2A之間。同樣地，轉移電晶體22-4A之閘極224A安置於光電二極體21-4A與FD 25-2A之間。

重設電晶體23A形成於光電二極體21-3A與21-4A之間。重設電晶體23A之源極區域與FD 25-2A整體地形成。重設電晶體23A之汲極區域經由接觸部分33電連接至選擇電源SELVDD。

在第一群組之像素20-1A及20-2A中，FD 25-1A由接觸部分34A電連接至一分開的層中之導線(未圖示)。同樣地，在第二群組之像素20-3A及20-4A中，FD 25-2A由接觸部分35A電連接至同一導線。換言之，FD 25-1A與FD 25-2A經由以上導線相互電連接。

接下來，將描述鄰近像素行A之像素行B中的四個像素20-1B、20-2B、20-3B及20-4B之布局。

在第一群組中，像素20-1B之光電二極體21-1B及像素20-2B之光電二極體21-2B按一預定間隔分開地形成。FD 25-1B亦形成於光電二極體21-1B與21-2B之間，例如，在右側。此外，轉移電晶體22-1B之閘極221B安置於光電二極體21-1B與FD 25-1B之間。同樣地，轉移電晶體22-2B之閘極222B安置於光電二極體21-2B與FD 25-1B之間。

放大器電晶體24B形成於光電二極體21-1B與21-2B之間的中心部分之左側。放大器電晶體24B之源極區域經由接觸部分31B電連接至垂直信號線17。放大器電晶體24B之汲極區域與放大器電晶體24A之汲極區域整體地形成。因此，放大器電晶體24B之汲極區域亦經由接觸部分32電連接至固定電源Vdd。

在第二群組中，像素20-3B之光電二極體21-3B及像素20-4B之光電二極體21-4B按一預定間隔分開地形成。FD 25-2B亦形成於光電二極體21-3B與21-4B之間，例如，在右側。此外，轉移電晶體22-3B之閘極223B安置於光電二極體21-3B與FD 25-2B之間。同樣地，轉移電晶體22-4B之閘極224B安置於光電二極體21-4B與FD 25-2B之間。

重設電晶體23B形成於光電二極體21-3B與21-4B之間。重設電晶體23B之源極區域與FD 25-2B整體地形成。重設電晶體23B之汲極區域與重設電晶體23A之汲極區域整體地形成。因此，重設電晶體23B之汲極區域亦經由接觸部分33電連接至選擇電源SELVDD。

在第一群組之像素20-1B及20-2B中，FD 25-1B由接觸部分34B電連接至一分開的層中之導線(未圖示)。同樣地，在第二群組之像素20-3B及20-4B中，FD 25-2B由接觸部分35B電連接至同一導線。換言之，FD 25-1B與FD 25-2B經由以上導線相互電連接。

在以上組態之像素電路之布局中，將一FD提供至兩個像素的每一群組，其中在兩個像素間共用單一FD區域(亦即，FD)。更具體言之，在像素20-1A與20-2A之間共用FD 25-1A，且在像素20-3A與20-4A之間共用FD 25-2A。同樣地，在像素20-1B與20-2B之間共用FD 25-1B，且在像素20-3B與20-4B之間共用FD 25-2B。

此外，布局為使得將重設電晶體23或放大器電晶體24提供於每一群組中之兩個像素間。換言之，根據本實施例之像素電路係基於其中單一像素包括三個電晶體(Tr)22、23及24(參看圖5)之組態。然而，儘管圖5中展示之像素具有3 Tr組態，但根據本實施例之像素電路中的一單一像素具有1.5 Tr組態。此外，圖8特別表明了將像素行A中之四像素單元及像素行B中之四像素單元相對於像素行A與B之間的邊界線對稱安置之方式。換言之，布局為使得將各別群組相互面對地安置。

換言之，根據本實施例之布局首先經組態使得在每一群組中之兩個像素間共用FD區域，且亦使得將重設電晶體23或放大器電晶體24提供於兩個像素間。此布局對於保證由光電二極體21佔據之區域係有效率的。此外，根據本實施例之布局經組態使得每兩個像素經安置成跨越像素行相互面對。藉由採用此布局，可在兩個像素行A與B之間共用固定電源Vdd之接觸部分32以及選擇電源SELVDD之接觸部分33。由於此原因，進一步改良了布局之效率。

如上所述，由於根據本實施例之布局係有效率的，因此可能保證光電二極體21之大的佔據面積，甚至當採用多像素共用架構且試圖進一步小型化以便滿足對細節更豐富的影像之需求時亦如此。特定言之，當將本布局應用於較早先描述之背光照明式架構(參看圖4B)時，可在有限像素區域中使光電二極體21之光敏感區域最大化，因為在捕獲入射光之側上不存在金屬層。因此，與當不採用根據本實施例之布局時相比，可增加由光電二極體21處置之電荷量，且因此可獲得高飽和特性。

下文待描述的本發明之實施例可應用至具有以上像素電路之布局的固態影像感測器，其中每一實施例在其中展示出其特定優點。

[修改]

前文描述將本發明之一實施例應用至CMOS影像感測器之實例，該CMOS影像感測器具有排列於其中之單元像素陣列，且其中由每一單元像素偵測之實體量為對應於可見光之強度的信號電荷。然而，應瞭解，本發明在應用上不限於CMOS影像感測器，且亦可應用於其中藉由採用多像素共用架構來試圖進行像素小型化之普通固態成像裝置。

此外，本發明不限於按列掃描像素陣列中之個別像素且接著自選定列上之個別像素讀取信號之固態成像裝置。實情為，本發明亦可應用於每像素地選擇任意像素且接著每像素地自選定像素讀取信號之X-Y定址固態成像裝置。

此固態成像裝置可形成為單晶片解決方案，或形成為具有經封裝之成像功能且含有成像器以及信號處理器或光學器件之模組。

此外，本發明在應用上不限於固態成像裝置，且亦可應用於其他類型之成像裝置。此等其他類型之成像裝置可指相機系統(諸如，數位相機及攝影機)，以及指具有成像功能之電子器件(諸如，行動電話)。在一些情況下，成像裝置可以模組形式提供且併入至此電子器件中。換言之，成像裝置可為相機模組。

下文待描述的本發明之所有實施例可應用於根據以上修改而組態之成像裝置，其中每一實施例在其中展示出其特定優點。

[成像裝置]

圖9為說明根據本發明之一實施例的成像裝置之一例示性組態之方塊圖。如圖9中展示，舉例而言，根據本發明之一實施例之成像裝置100包括：光學器件，其包括諸如透鏡群組101之組件；影像感測器102；充當相機信號處理電路之DSP電路103；圖框記憶體104；顯示器105；記錄單元106；使用者介面系統107；及電源系統108。DSP電路103、圖框記憶體104、顯示器105、記錄單元106、使用者介面系統107及電源系統108經由匯流排線109相互連接。

透鏡群組101捕獲來自主體之入射光(亦即，影像光)且使捕獲之光聚焦於影像感測器102之光偵測器表面上。影像感測器102將由透鏡群組101聚焦於其光偵測器表面上之入射光的強度轉換為像素單元中之電信號，且接著輸出結果作為像素信號。可將根據前述實施例之CMOS影像感測器用作本文中之影像感測器102。

顯示器105由諸如液晶顯示器(LCD)或有機電致發光(有機EL)顯示器之平板型顯示裝置組成。顯示器105顯示由影像感測器102獲取之視訊或靜止影像。記錄單元106將由影像感測器102獲取之視訊或靜止影像記錄於諸如視訊磁帶或DVD(數位多功能光碟)之記錄媒體上。

基於由使用者進行之操作，使用者介面系統107發出用於成像裝置之各種功能之操作指令。電源系統108適當地將電力供應至充當DSP電路103、圖框記憶體104、顯示器105、記錄單元106及使用者介面系統107之操作電源之各種電源。

下文待描述的本發明之所有實施例可應用於以上成像裝置，其中每一實施例在其中展示出其特定優點。

[第二實施例]

在下文中，將詳細且參看隨附圖式描述使用前述像素陣列的本發明之第二實施例。描述將如下進行。

1.　第二實施例應用至的固態影像感測器(CMOS影像感測器實例)

2.　背光照明式像素架構

3.　多像素共用架構(四像素共用實例)

4.　當在背光照明式像素架構中採用多像素共用架構時之問題

5.　本實施例之特性

6.　電子器件(成像裝置實例)

7.　像素單元實例

<1.第二實施例應用至的固態影像感測器> (系統組態)

圖10為概述本發明之一實施例已應用至的一CMOS影像感測器(X-Y定址固態影像感測器之類型)之系統組態之系統圖。本文中，CMOS影像感測器指藉由應用或部分使用CMOS製程而產生之影像感測器。

根據本申請案實例之CMOS影像感測器110經組態為具有形成於半導體基板(下文亦被稱作晶片)111上之像素陣列112，以及與像素陣列112整合於相同的晶片111上之周邊電路。在本實例中，提供之周邊電路包括列掃描器(亦即，垂直驅動器)113、行處理器114、行掃描器(亦即，水平驅動器)115，及系統控制器116。

在像素陣列112中，按二維陣列排列單元像素(下文亦簡稱為像素)。每一單元像素含有一產生且在內部聚積光電荷(其量對應於入射光強度)之光偵測器。稍後將給出單元像素之較具體組態。

另外，在像素陣列112中關於每一像素列形成像素驅動線117，且其在水平/列方向(亦即，像素經排列成列之方向)上延伸。同樣地關於每一行形成垂直信號線118，且其在垂直/行方向(亦即，像素經排列成行之方向)上延伸。像素驅動線117傳輸驅動信號，其驅動對來自像素之信號之讀取。雖然僅一條線展示於圖10中，但像素驅動線117之數目不限於一。每一像素驅動線117之一端連接至列掃描器113中之每列輸出端子。

列掃描器113可藉助於諸如移位暫存器或位址解碼器之組件實現。列掃描器113為同時驅動像素陣列112中之所有像素或基於每列地驅動像素陣列112中之像素之像素驅動器。雖然自本文中之說明省略了具體組態，但列掃描器113通常經組態以包括兩個掃描子系統：一讀出掃描子系統及一重設掃描子系統。

讀出掃描子系統按列之次序選擇性地掃描像素陣列112中之單元像素以自其讀出信號。自單元像素讀出之信號為類比信號。重設掃描子系統進行關於待由讀出掃描子系統掃描的讀出列之重設掃描。重設掃描領先於讀出掃描之時間量等於快門速度。

藉助於由重設掃描子系統進行之重設掃描，自讀出列上之單元像素之光偵測器排出非吾人所樂見之電荷，藉此重設光偵測器。藉由藉助於重設掃描子系統重設(亦即，放電)非吾人所樂見之電荷，進行電子快門操作。本文中，電子快門操作指拋棄光偵測器中之光電電荷且開始新的曝光(亦即，開始光電電荷之聚積)所藉助於之操作。

由讀出掃描子系統之讀出操作讀出之信號對應於自從上次讀出操作或電子快門操作以來的入射光之強度。開始於上次讀出操作之讀出時序或上次電子快門操作之重設時序且結束於當前讀出操作之讀出時序的時間之週期變為單元像素之光電電荷聚積時間(亦即，曝光時間)。

自在由列掃描器113選擇性掃描之像素列上的各別單元像素輸出之信號經由個別垂直信號線118供應至行處理器114。對於像素陣列112之每一像素行，行處理器114進行關於分別經由垂直信號線118自選定列上之個別像素輸出的信號之預定信號處理。另外，行處理器114亦暫時地儲存經處理之像素信號。

更具體言之，由行處理器114應用於接收之單元像素信號之信號處理可包括(例如)藉助於相關雙取樣(CDS)之雜訊移除、信號放大及類比至數位(AD)轉換。雜訊移除處理用以移除像素特定、固定型樣雜訊，諸如，重設雜訊及放大器電晶體中之臨限值變化。應瞭解，藉由本文中之實例描述之信號處理僅為實例，且信號處理不限於上述者。

行掃描器115可藉助於諸如移位暫存器或位址解碼器之組件實現，且順序地選擇對應於行處理器114中之像素行之單元電路。作為由行掃描器115執行之選擇掃描的結果，將由行處理器114處理之像素信號順序地輸出至水平匯流排119，且接著經由水平匯流排119傳輸離開晶片111。

系統控制器116接收自晶片111外提供的時脈及規定操作模式之資料，同時亦輸出CMOS影像感測器110之資料及其他內部資訊。系統控制器116亦包括一產生各種時序信號之時序產生器。基於由時序產生器產生之各種時序信號，系統控制器116控制諸如列掃描器113、行處理器114及行掃描器115的周邊電路之驅動。

對於前光照明式及背光照明式像素架構，上述CMOS影像感測器110之組態基本上係相同的。然而，假定根據本發明之一實施例的CMOS影像感測器採用背光照明式像素架構。下文，將描述背光照明式像素架構之一具體組態。

<2.　背光照明式像素架構>

圖11為說明背光照明式像素架構之一例示性組態之橫截面。在圖11中，說明兩個像素之橫截面架構。

在圖11中，充當光偵測器之光電二極體122以及驅動光電二極體122之像素電晶體123形成於矽部分121中。換言之，矽部分121為元件形成部分。

經由層間薄膜124將彩色濾光片125併入至矽部分121之一表面上。如此一來，入射於矽部分121之一表面上的光被導引經過彩色濾光片125且至光電二極體122之光敏感表面上。

同時，金屬層127形成於矽部分121之另一表面上。金屬層127自身為多層式，其含有像素電晶體123之閘極及在層間絕緣薄膜內之其他金屬組件。在與矽部分121之側相反的金屬層127之側上，藉由黏著劑128黏附支撐基板129。

在以上像素架構中，矽部分121之在金屬層127之側上的表面被稱作前面，而矽部分121之與金屬層127之表面相反的表面被稱作背面。給定此等定義，本像素架構為背光照明式像素架構，因為照至矽部分121之背面上之入射光被捕獲。

根據此背光照明式像素架構，入射光可在與金屬層127相反的表面(亦即，背面)上被捕獲，而不必設計考慮了光電二極體122之光敏感表面的金屬層127中的組件之布局。因為在電線布局設計中存在較大自由度，所以背光照明式架構因此具有允許與前光照明式架構相比較容易的像素小型化之優點。

此外，光電二極體122與彩色濾光片125之間的距離與前光照明式架構之情況下的該距離相比極其短。因此，雖然通常將微透鏡(亦即，晶片上透鏡)提供於背光照明式像素架構中，但可設想在一實施例中省略微透鏡。

<3.　多像素共用架構>

CMOS影像感測器110因此採用如上文組態之背光照明式像素架構。在本實施例中，CMOS影像感測器110此外還採用多像素共用架構，其中通常對於每個像素提供之組成元件的一部分改為在複數個像素間共用。在描述本實施例前，將描述不採用多像素共用架構之像素組態。

(未採用多像素共用架構之像素電路)

本文中，轉移電晶體22形成將已由光電二極體21光電轉換之電荷轉移至浮動擴散區(FD)25之轉移閘，該浮動擴散區充當電荷至電壓轉換器。重設電晶體23形成重設FD 25之電位的重設閘。放大器電晶體24形成將對應於FD 25之電位的信號輸出至垂直信號線118之放大器。

在圖5中，將光電二極體21之陽極接地。轉移電晶體22經連接於光電二極體21之陰極與FD 25之間，其中自列掃描器113選擇性施加轉移脈衝TRG至其閘極。當施加轉移脈衝TRG時，轉移電晶體22經接通，且已由光電二極體21光電轉換且聚積之信號電荷(本文中，光電子)被轉移至FD 25。

重設電晶體23分別地在其汲極處連接至選擇電源SELVdd及在其源極處連接至FD 25，其中自列掃描器113選擇性施加重設脈衝RST至其閘極。重設脈衝RST之施加在自光電二極體21之電荷轉移前。當施加重設脈衝RST時，接通重設電晶體23，且藉由將FD 25之電荷拋棄至選擇電源SELVdd內來重設FD 25。本文中，選擇電源SELVdd選擇性地採取兩個電源電壓中之一者：Vdd位準及，例如，GND位準。

放大器電晶體24經組態為源極隨耦器，其分別在其閘極處連接至FD 25，在其汲極處連接至選擇電源SELVdd且在其源極處連接至垂直信號線118。作為選擇電源SELVdd切換至Vdd位準之結果，放大器電晶體24變為操作的，在該點，放大器電晶體24將重設位準輸出至垂直信號線118，該重設位準呈在由重設電晶體23重設後FD 25之電位之形式。另外，放大器電晶體24亦將一信號位準輸出至垂直信號線118，該信號位準呈在接收到由轉移電晶體22進行之電荷轉移後FD 25之電位之形式。

(根據本實施例的採用多像素共用架構之像素電路)

圖6為說明根據本發明之一實施例的採用多像素共用架構之一例示性像素電路之電路圖。在圖6中，相同的參考數字用於類似於圖5中展示之部分的部分。本文中，藉由實例描述四像素共用架構，其中在通常基於每像素提供之組成元件中，至少在複數個附近的像素間共用FD 25(亦即，電荷至電壓轉換器)。舉例而言，可在屬於同一像素行之四個垂直鄰近的像素間共用FD 25。

在採用四像素共用架構之像素電路中，將複數個鄰近像素(諸如，屬於同一像素行之四個垂直鄰近像素20-1、20-2、20-3及20-4)作為一單一單元處理。此單元經組態，使得在其中之四個像素間共用一單一FD 25。當在複數個鄰近像素間共用組件時，在同一像素行上之共用允許對於自個別像素讀出信號之容易的時序控制。

相比之下，在根據本實施例之像素電路中，將分開的電源準備為重設電晶體23及放大器電晶體24之各別汲極電源。該等分開的電源為電源電壓(亦即，電壓位準)恆定之固定電源Vdd以及其電源電壓可變之選擇電源SELVDD。選擇電源SELVDD選擇性採取兩個電源電壓中之一者：例如，GND位準(0V)或附近的第一電壓位準；及比固定電源Vdd之電壓位準Vdd高的第二電壓位準VDD。藉由自第一電壓位準切換至第二電壓位準VDD，選擇電源SELVDD進行像素選擇。

此外，重設電晶體23之汲極連接至選擇電源SELVDD，而放大器電晶體24之汲極連接至固定電源Vdd。重設電晶體23之源極連接至在四個垂直像素20-1、20-2、20-3及20-4間共用之FD 25。將重設脈衝RST選擇性施加至重設電晶體23之閘極。放大器電晶體24之閘極連接至FD 25，而源極連接至垂直信號線118。

(根據本實施例之像素電路中的電路操作)

現將使用圖12中展示之時序圖描述在如上文組態之四像素共用像素電路中之電路操作，且以當電荷聚積時間為1H(其中H為水平掃描週期)時之情況為例。

在時間t10，選擇電源SELVDD自第一電壓位準(例如，GND)切換至第二電壓位準VDD。結果，第一至第四列中之像素變得經選擇。在時間t11，第一列轉移脈衝TRG1及重設脈衝RST皆變得有效，其使像素20-1之轉移電晶體22-1以及由四個像素共用的重設電晶體23皆被接通。結果，在光電二極體21-1內之電荷(亦即，非吾人所樂見之電荷)穿過FD 25且被拋棄至選擇電源SELVDD內。

在時間t12，選擇電源SELVDD自第二電壓位準VDD切換至第一電壓位準，其使重設電晶體23被斷開。如此一來完成了重設操作，藉此來自光電二極體21-1之電荷穿過FD 25及重設電晶體23且至選擇電源SELVDD內。此重設操作藉由拋棄光電二極體21-1內之電荷而重設光電二極體21-1，且因此為調整電荷聚積時間之電子快門操作。

在時間t13，第一列轉移脈衝TRG1及重設脈衝RST皆變得非有效(在本實例中，L位準)。如此一來，像素20-1之轉移電晶體22-1以及重設電晶體23皆被斷開。藉由斷開轉移電晶體22-1，經光電轉換之信號電荷(亦即，光電子)開始在第一列光電二極體21-1中聚積。

在隨後時間t14，重設脈衝RST再次變得有效，且在時間t15，選擇電源SELVDD切換至第二電壓位準VDD。結果，由四個像素共用之重設電晶體23經接通，其使由四個像素共用之FD 25內的電荷穿過重設電晶體23，且被拋棄至選擇電源SELVDD內。結果，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。

在時間t16，重設脈衝RST變得非有效，藉此結束FD 25重設操作。在此點的FD 25之電位變為第一列像素20-1之重設位準。被稱作P相位位準之此重設位準接著由放大器電晶體24輸出至垂直信號線118。

在時間t17，第一列轉移脈衝TRG1變得有效，其使像素20-1之轉移電晶體22-1被接通。結果，在光電二極體21-1中被光電轉換之信號電荷由轉移電晶體22-1轉移至FD 25。換言之，時間t13與時間t17之間的週期為第一列像素20-1中的信號電荷之聚積週期。

在時間t18，第一列轉移脈衝TRG1變得非有效，藉此結束第一列的信號電荷之轉移。在此點，FD 25之電位變為對應於自光電二極體21-1轉移的信號電荷之電荷量的電位。FD 25之此電位變為第一列像素20-1之信號位準。被稱作D相位位準之此信號位準接著由放大器電晶體24輸出至垂直信號線118。

在時間t19，第二列轉移脈衝TRG2及重設脈衝RST皆變得有效，其使像素20-2之轉移電晶體22-2以及重設電晶體23皆被接通。結果，在光電二極體21-2內之電荷穿過FD 25且被拋棄至選擇電源SELVDD內。

在時間t20，選擇電源SELVDD切換至第一電壓位準GND，其使重設電晶體23被斷開。如此一來完成了重設操作，藉此來自光電二極體21-2之電荷穿過FD 25及重設電晶體23且被拋棄至選擇電源SELVDD內(亦即，重設光電二極體21-2所藉助於之操作)。

在時間t21，第二列轉移脈衝TRG2變得非有效。結果，像素20-2之轉移電晶體22-2被斷開，且經光電轉換之信號電荷開始聚積於第二列光電二極體21-2中。

在隨後時間t22，重設脈衝RST變得有效，且在時間t23，選擇電源SELVDD切換至第二電壓位準VDD。結果，重設電晶體23經接通，其使FD 25內的電荷穿過重設電晶體23，且被拋棄至選擇電源SELVDD內。結果，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。

在時間t24，重設脈衝RST變得非有效，藉此結束FD 25重設操作。在此點時的FD 25之電位接著由放大器電晶體24輸出至垂直信號線118，作為第二列像素20-2之重設(P相位)位準。

在時間t25，第二列轉移脈衝TRG2變得有效，其使像素20-2之轉移電晶體22-2被接通。結果，在光電二極體21-2中被光電轉換之信號電荷由轉移電晶體22-2轉移至FD 25。換言之，時間t21與時間t25之間的週期為第二列像素20-2中的信號電荷之聚積週期。

在時間t26，第二列轉移脈衝TRG2變得非有效，藉此結束第二列的信號電荷之轉移。在此點，FD 25之電位變為對應於自光電二極體21-2轉移的信號電荷之電荷量的電位。FD 25之此電位接著由放大器電晶體24輸出至垂直信號線118，作為第二列像素20-2之信號(D相位)位準。

在時間t27，第三列轉移脈衝TRG3及重設脈衝RST皆變得有效，其使像素20-3之轉移電晶體22-3以及重設電晶體23皆被接通。結果，在光電二極體21-3內之電荷穿過FD 25且被拋棄至選擇電源SELVDD內。

在時間t28，選擇電源SELVDD切換至第一電壓位準GND，其使重設電晶體23被斷開。如此一來完成了重設操作，藉此來自光電二極體21-3之電荷穿過FD 25及重設電晶體23且被拋棄至選擇電源SELVDD內(亦即，重設光電二極體21-3所藉助於之操作)。

在時間t29，第三列轉移脈衝TRG3變得非有效。結果，像素20-3之轉移電晶體22-3被斷開，且經光電轉換之信號電荷開始聚積於第三列光電二極體21-3中。

在隨後時間t30，重設脈衝RST變得有效，且在時間t31，選擇電源SELVDD切換至第二電壓位準VDD。結果，重設電晶體23經接通，其使FD 25內的電荷穿過重設電晶體23，且被拋棄至選擇電源SELVDD內。結果，FD 25之電位經重設至選擇電源SELVDD之第二電壓位準VDD。

在時間t32，重設脈衝RST變得非有效，藉此結束FD 25重設操作。在此點時的FD 25之電位接著由放大器電晶體24輸出至垂直信號線118，作為第三列像素20-3之重設(P相位)位準。

在時間t33，第三列轉移脈衝TRG3變得有效，其使像素20-3之轉移電晶體22-3被接通。結果，在光電二極體21-3中被光電轉換之信號電荷由轉移電晶體22-3轉移至FD 25。換言之，時間t29與時間t33之間的週期為第三列像素20-3中的信號電荷之聚積週期。

在時間t34，第三列轉移脈衝TRG3變得非有效，藉此結束第三列的信號電荷之轉移。在此點，FD 25之電位變為對應於自光電二極體21-3轉移的信號電荷之電荷量的電位。FD 25之此電位接著由放大器電晶體24輸出至垂直信號線118，作為第三列像素20-3之信號(D相位)位準。

在時間t35，第四列轉移脈衝TRG4及重設脈衝RST皆變得有效，其使像素20-4之轉移電晶體22-4以及重設電晶體23皆被接通。結果，在光電二極體21-4內之電荷穿過FD 25且被拋棄至選擇電源SELVDD內。

隨後，第四列像素20-4之重設(P相位)位準及信號(D相位)位準由放大器電晶體24類似地讀取且輸出至垂直信號線118。其後，對所有像素列重複處理作為一單元之四個列的以上一系列電路操作。

<4.　當在背光照明式像素架構中採用多像素共用架構時之問題>

如較早先所描述，除了背光照明式像素架構之外還採用多像素共用架構係有問題的，因為其涉及預先拋棄與讀出列共用FD 25之像素之光電二極體21內的電荷。現將描述此問題。

以上問題的發生係因為背光照明式像素架構採用了水平溢漏架構，其中自光電二極體21溢流之電荷在轉移電晶體22之閘極下通過且被拋棄至FD 25內。換言之，若電荷在共用FD 25的像素中之一者之光電二極體21內存留，則彼電荷在轉移電晶體22之低電位障壁轉移閘下通過，且洩放至讀出列上的像素之FD 25內。由於此原因，不維持信號輸出之線性，因為此信號輸出視如由電子快門調整之電荷聚積時間而定。

現將參看圖13中展示之時序圖，以早先描述之四像素共用像素電路為例更具體地描述以上問題。

在四像素共用像素電路之情況下，若電荷聚積時間為3H或更少之短週期，則並非所有列皆經受快門操作。由於不在一些列上進行用於拋棄來自共用像素之光電二極體21之電子(亦即，電荷)的快門操作，因此電子洩放至FD 25內，更具體言之，若電荷聚積時間為1H，則電子溢流，因為不存在用於第二、第三及第四列上的光電二極體21-2、21-3及21-4之快門。若電荷聚積時間為2H，則電子溢流，因為不存在用於第三及第四列上的光電二極體21-3及21-4之快門。若電荷聚積時間為3H，則電子溢流，因為不存在用於第四列上的光電二極體21-4之快門。以上三個情況分別由圖13中之虛線圓指示。

若電子以此方式洩放至FD 25內，則不維持信號輸出之線性，因為信號輸出視如由電子快門調整之電荷聚積時間而定，如圖14中所示。在四像素共用像素電路之情況下，對於不少於4H之電荷聚積時間，維持信號輸出之線性。然而，對於3H或更少之電荷聚積時間，失去信號輸出之線性。

前述內容藉由實例描述了四像素共用像素電路之情況，但在不由四像素單元組成之其他像素共用電路中亦發生類似問題。舉例而言，在兩像素共用像素電路之情況下，若電荷聚積時間為1H之短週期，則不對共用像素之光電二極體21進行快門操作，如圖15中所示。由於此原因，當電荷聚積時間為1H時，失去了信號輸出對電荷聚積時間之相依性。

換言之，給定其中在n個像素間共用FD 25之像素電路(其中，n為等於或大於2之整數)，則當電荷聚積為(n-1)H或更少之短週期時，不維持視電荷聚積時間而定的信號輸出之線性。

雖然已以背光照明式像素架構為例描述關於電荷聚積時間的信號輸出非線性之問題，但此問題不限於背光照明式像素架構。換言之，可設想採用用於將自光偵測器51溢流之電荷拋棄至FD 54內的水平溢漏架構，甚至在前光照明式像素架構中亦如此。

更具體言之，在圖1中，藉由設定施加至轉移閘53之閘極電壓的電壓值使得在轉移閘53下之電位障壁比在光偵測器51之底面處的電位障壁低來實現水平溢漏架構。當以此方式採用水平溢漏架構時，不維持視電荷聚積時間而定的信號輸出之線性，甚至在前光照明式像素架構中亦如此。

<5.　本實施例之特性>

如上所述，在根據本實施例的具有水平溢漏架構之固態影像感測器中，當採用其中至少在複數個像素間共用FD 25之多像素共用架構時，解決了視電荷聚積時間而定的信號輸出之非線性之問題。此外，本實施例經組態以當採用多像素共用架構時執行下列(操作)。當自讀出列上之像素20讀出信號時，在共用FD 25之像素(亦即，共用像素)的光電二極體21中重設電荷。與自該讀出列上之像素20讀出信號同時或在自該讀出列上之像素20讀出信號前(亦即，在其之前)進行電荷重設。

下文，將更詳細地描述本實施例之特徵。本文中，將藉由如圖6中展示之四像素共用架構的實例描述多像素共用架構，其中在屬於同一像素行之四個附近的像素間共用FD 25。然而，應瞭解，以下內容在應用上不限於四像素共用架構。

可藉由基於圖12中展示之時序圖且藉由實例較早先描述的電路操作來驅動採用四像素共用架構之固態影像感測器。當以此方式驅動影像感測器時，對共用FD 25之四個像素20-1至20-4中的每一者，但僅當作為由列掃描器113進行之掃描的結果選擇一特定像素作為讀出列之部分時進行重設操作以拋棄光電二極體21-1至21-4內之電荷(亦即，電子快門操作)。

更具體言之，在圖12中展示之時序圖中，在自t11至t12之週期期間對第一列像素20-1、在t19至t20之週期期間對第二列像素20-2、在t27至t28之週期期間對第三列像素20-3及其後類似地進行電子快門操作。換言之，在由列掃描器113選擇之每一讀出列上，分別對光電二極體21-1至21-4進行一次用於調整電荷聚積時間之電子快門操作作為重設操作。

當以此方式驅動影像感測器，使得僅當選擇含有光電二極體21之像素作為讀出列之部分時進行用於拋棄在彼光電二極體21內之電荷的重設操作時，在自讀出列上之像素20讀出信號前，電荷存留在其他共用像素之光電二極體21中。此外，在具有水平溢漏架構之固態影像感測器中，存在關於電荷聚積時間的信號輸出之非線性之問題，其發生於當在共用像素之光電二極體21內的存留電荷通過轉移電晶體22之閘極下且洩放至讀出列上之像素內時，如較早先所描述。

因此，在根據本實施例的具有水平溢漏架構且亦採用多像素共用架構之固態影像感測器中，與自讀出列上之像素20讀出信號同時或在自讀出列上之像素20讀出信號前重設共用像素之光電二極體21中之電荷。現將參看圖16中展示之時序圖描述影像感測器驅動之詳情。圖16說明在電荷聚積時間為1H之情況下在第一至第四列之驅動時序間的關係。

本文中，藉由實例描述列掃描器113選擇第一列作為讀出列之情況。當選擇第一列作為讀出列時，在自第一列上之每一像素讀出信號前進行電子快門操作。如在參看圖12進行的電路操作之描述中所解釋，此電子快門操作判定光電二極體21-1中的信號電荷之電荷聚積時間。更具體言之，在圖12中展示之時序圖中，信號電荷聚積開始於時間t13，此時重設脈衝RST及轉移脈衝TRG1皆變得非有效。

在本實例中，與第一列電子快門之時序一致地進行關於共用像素(亦即，分別在第二至第四列上的像素20-2至20-4中之光電二極體21-2至21-4)之重設操作。此等重設操作由列掃描器113在系統控制器116之控制下進行。

更具體言之，當第一相位轉移脈衝TRG1及重設脈衝RST變得有效時，第二至第四列之轉移脈衝TRG2至TRG4亦變得有效，其使第二至第四列中之轉移電晶體22-2至22-4被接通。由於此原因，在第二至第四列上之每一光電二極體21-2至21-4內的電荷穿過FD 25及重設電晶體23，且被拋棄至選擇電源SELVDD內。

此等重設操作係關於共用像素進行，且與關於讀出列上之像素進行的電子快門操作不同。此等重設操作類似於在日本未審查專利申請公開案第2008-288904號中揭示之技術中進行的抗模糊快門操作，且因此在本說明書中被稱作抗模糊快門操作。

在四像素共用之情況下，使對三個共用像素之抗模糊快門操作與對讀出列上之第四像素之電子快門操作同步，如圖17中所示。在圖17中，圓圈表示用於自讀出列上之像素讀出信號之讀出時序，正方形表示關於讀出列之電子快門時序，且交叉線表示共用像素之抗模糊快門時序。

此外，在圖17中，在同一像素列上的圓圈與正方形之間的時間指示信號電荷之電荷聚積時間(在本實例中，1H)。又，在圖17中，在鄰近像素列上的圓圈與正方形之間的時間t指示在鄰近像素列上的信號讀出與電子快門之間的時序差(參看圖12)。

在圖17中展示之實例中，若將電荷聚積時間取作1H且將讀出列取作第零列，則在第零列讀出操作前1H時進行第零列電子快門操作。在與第零列電子快門操作之時序相同的時序進行對共用像素(亦即，第一至第三列上之各別像素)之抗模糊快門操作。接著基於每列按次序重複此等電子快門、抗模糊及讀出操作。

藉助於以上抗模糊快門操作，可在進行用於自讀出列上之像素讀出信號之讀出操作前拋棄在所有共用像素之光電二極體21內部的電荷。如此一來，在自讀出列上之像素讀出信號前，防止電荷自所有共用像素之光電二極體21溢流及洩放至由四個像素共用之FD 25內。由於此原因，可維持關於讀出列上之像素之電荷聚積時間的信號輸出之線性。

當應用於採用背光照明式像素架構之固態影像感測器時，用於維持關於電荷聚積時間的信號輸出之線性之此技術特別有用。此係因為背光照明式像素架構缺乏將自光電二極體21溢流之電荷拋棄至的基板，且結果，多數背光照明式像素架構採用其中電荷在轉移電晶體22之閘極下通過且被拋棄至FD 25內的水平溢漏架構。

在本實例中，關於共用像素之抗模糊快門操作與對讀出列之電子快門操作之時序一致，或換言之，在自讀出列上之像素讀出信號前。然而，亦可能與自讀出列上之像素讀出信號同時進行抗模糊快門操作。

本文中，自讀出列上之像素讀出信號開始於重設(P相位)位準之讀出，如圖12中之時序圖所示。因此，與自讀出列上之像素讀出信號之同時點指時間t16(在第一列為讀出列之情況下)，在該點，選擇電源SELVDD處於第二電壓位準VDD，且重設脈衝RST自有效狀態轉變至非有效狀態。

(取樣讀出)

前述內容因此描述如應用於順序讀出(其中像素陣列12中之個別像素20由列掃描器113基於每列按次序掃描及讀取)之用於維持關於電荷聚積時間的信號輸出之線性的技術之一實施例。然而，以上亦可應用於取樣讀出。本文中，取樣讀出指用於按固定列間隔跳過像素列且自剩餘像素列上之像素讀出信號之技術。可藉由使用此取樣讀出來實現快速成像，因為可減少垂直讀出線之數目(亦即，列或線之數目)。

當將以上實施例應用至取樣讀出時，可與自經選擇為讀出列之像素列上之像素讀出信號同時(或在此之前)關於所有共用像素之光電二極體21類似地進行抗模糊快門操作。

舉例而言，考慮1/3取樣讀出之情況，其中列被分為三列，跳過兩列且自剩餘列讀出信號。在此情況下，電子快門、抗模糊與讀出操作間之時序關係如圖18中所示。

在圖18中，在同一像素列上的圓圈與正方形之間的時間指示信號電荷之電荷聚積時間(在本實例中，1H)。又，在鄰近像素列上的圓圈與正方形之間的時間指示在鄰近像素列上的信號讀出與電子快門之間的時序差。

在1/3取樣讀出之情況下，按次序選擇第零、第三、第六、第九、第十二…像素列作為讀出列。本文中，舉例而言，若待選擇第十二列作為讀出列，則在第十二列讀出操作前1H時進行第十二列電子快門操作。

另外，在與第十二列電子快門操作之時序相同的時序對共用像素中之一者(具體言之，第十四列上之像素)進行抗模糊快門操作。在第十二列電子快門操作前的電子快門操作時亦對其他共用像素(具體言之，第十三及第十五列上之像素)進行抗模糊快門操作。

如此一來，當自一單一像素(來自共用FD 25之四個像素)讀出信號時，在自該像素讀出信號前進行關於所有共用像素之光電二極體21的抗模糊快門操作。在本實例中，當自第十二列像素讀出信號時，在讀出像素之電子快門時序時對第十四列像素進行抗模糊快門操作，同時在先前的電子快門時序時對第十三列及第十五列像素進行抗模糊快門操作，如圖18中之由虛線圓包圍之符號所展示。

圖19、圖20及圖21說明其他取樣讀出型樣之電子快門、抗模糊快門與讀出操作之間的時序關係。在圖19、圖20及圖21中，在同一像素列上的圓圈與正方形之間的時間指示信號電荷之電荷聚積時間(在本實例中，1H)。又，在鄰近像素列上的圓圈與正方形之間的時間指示在鄰近像素列上的信號讀出與電子快門之間的時序差。

圖19解釋在2/8取樣讀出之情況下的抗模糊快門操作。圖20解釋在2/15取樣讀出之情況下的抗模糊快門操作。圖21解釋在1/5取樣讀出之情況下的抗模糊快門操作。

如圖18至圖21表明，抗模糊快門操作之快門計數在各別取樣操作間不同。然而，與使用哪一取樣讀出型樣無關，將共用FD 25之像素作為一單元來處理，其中在自讀出列上之像素讀出信號前(或與其同時)進行關於所有共用像素之光電二極體21的抗模糊快門操作。

以此方式，藉由將根據本實施例之技術應用至取樣讀出，可實現快速成像，同時亦維持關於電荷聚積時間的信號輸出之線性。本文中，當將根據本實施例之技術應用至取樣讀出時，較佳地，將在各別讀出列之每一電子快門時序時的抗模糊快門操作之快門計數(亦即，重設光電二極體21之次數)組態為相同(參看圖18至圖21)。

藉由將在各別讀出列之每一電子快門時序時的抗模糊快門操作之快門計數組態為相同，可抑制被稱作快門條帶效應(shutter banding)之現象，藉此使得可獲得有利的影像。本文中之快門條帶效應指，歸因於快門操作在垂直成像週期期間停止，水平帶出現於獲取之影像中的現象。此等帶接著根據快門速度上下移動。

雖然藉由實例描述為應用至CMOS影像感測器，但前述實施例在應用上不限於CMOS影像感測器。換言之，亦可能應用至普通X-Y定址固態影像感測器，其中單元像素經排列成陣列，每一單元像素偵測呈對應於可見光之強度之電荷之形式的實體量，且接著輸出偵測之結果作為電信號。

應瞭解，固態影像感測器可形成為單晶片解決方案或形成為具有經封裝之成像功能且含有成像器以及信號處理器或光學器件之模組。

<6.　電子器件>

根據本發明之一實施例之固態影像感測器亦可被併入至使用固態影像感測器作為成像器(亦即，光偵測單元)之部分的普通電子器件內。此等電子器件可包括：相機系統，諸如，數位相機或攝影機；具有成像功能之攜帶型器件，諸如，行動電話；及使用固態影像感測器作為掃描器之部分的複製機。在一些情況下，可將影像感測器提供為併入至電子器件內之相機模組。

(成像裝置)

圖9為說明根據本發明之一實施例的成像裝置之一例示性組態之方塊圖，該成像裝置為電子器件之一實例。如圖9中展示，根據本發明之一實施例之成像裝置100包括：光學器件，其包括諸如透鏡群組101之組件；影像感測器102；充當相機信號處理器之DSP電路103；圖框記憶體104；顯示器105；記錄單元106；使用者介面系統107；及電源系統108。DSP電路103、圖框記憶體104、顯示器105、記錄單元106、使用者介面系統107及電源系統108經由匯流排線109相互連接。

此成像裝置100可應用於攝影機或數位相機，且此外應用於用於諸如行動電話之行動器件的相機模組。藉由應用根據前述實施例之CMOS影像感測器作為成像裝置100中之影像感測器102，關於電荷聚積時間的信號輸出之線性可由CMOS影像感測器維持，且因此可提供有利的影像。

<7.　像素單元實例>

類似於前述實施例，下文待描述之實施例可應用於具有影像感測器之裝置，諸如，數位攝影機及數位相機。此外，由於可使下文待描述之成像裝置小型化，同時仍防止成像效能之降級，因此成像裝置亦可應用於行動手機，諸如，應用於提供於行動電話中之相機。

因此，根據本實施例的成像裝置之一特徵為其小型化之能力。首先，將給出當使成像裝置小型化時要考慮的若干點，且將參看圖22描述考慮到此等點之具體組態。

下文，使用下列參考數字：350為影像感測器，351至358為像素，361至368為光電二極體PD，371至378為轉移電晶體TRF，381及382為放大器電晶體AMP，391及392為浮動擴散區FD，401為重設電晶體RST，且402為重設汲極RDN。

在成像裝置中，由於CMOS(互補金氧半導體)影像感測器(CIS)的低功率消耗，常使用CMOS(互補金氧半導體)影像感測器(CIS)。在CIS中，每一像素包括一光偵測器(亦即，光電二極體PD)以及一轉移電晶體(TRF)。通常，每一像素亦包括一浮動擴散區(FD)、一放大器電晶體(AMP)、一重設電晶體(RST)及一選擇電晶體(SEL)。

在數位相機及類似器件中使用的成像裝置之一效能量度為信雜比(S/N)。改良成像裝置之S/N特性涉及增加信號(S)或減少雜訊(N)。

信號(S)由入射光之強度、量化效率(亦即，入射光經光電轉換、引導至光電二極體內且儲存為信號電荷之率)及轉換效率(亦即，將單一電子轉換為電位之比率)判定。入射光之強度視像素大小而定。量化效率視光電二極體之孔徑比(亦即，每單元像素表面積光電二極體之孔徑之表面積)而定。給定此等關係，若減小像素大小，則降低了入射於像素上的光之強度，此導致信號亦被減少。

雜訊(N)由諸如1/f雜訊、散粒雜訊(shot noise)及熱雜訊之分量組成。由於散粒雜訊視入射光之強度而定，因此在經受較低強度之入射光的微小像素上增加了其效應。1/f雜訊視電晶體之閘極長度(L)及閘極寬度(W)而定，且傾向於隨較小的電晶體大小而增加。

如上所述，若減小像素大小，則實體上減小了每像素的入射光之強度，藉此減少信號(S)。此外，散粒雜訊增加，因為其視入射光之強度而定，藉此增加雜訊(N)。此外，若增加了每一單元像素中之電晶體佔據面積，則光電二極體PD之孔徑比減小，此導致降低之量化率以及減少的信號(S)。另一方面，若使電晶體佔據面積較小，則1/f雜訊增加，此導致增加的雜訊(N)。

就S/N比而言，成像裝置(更具體言之，構成成像裝置之像素)的小型化因此係不利的。由於由實體量判定，入射光之強度不能改良。由於此原因，改良S/N比涉及改良量化及轉換效率或減少雜訊。

改良信號(S)之一方式為藉由升高光電二極體PD之孔徑比以藉此增加量化效率。用於升高光電二極體PD之孔徑比的一有效方法為多像素共用，其中在鄰近像素間共用放大器電晶體AMP、選擇電晶體SEL、重設電晶體RST及浮動擴散區FD。

舉例而言，考慮四電晶體組態之CIS。放大器電晶體AMP、選擇電晶體SEL、重設電晶體RST及浮動擴散區FD由兩個鄰近像素共用，其中每一像素含有一光電二極體PD及一轉移電晶體TRF。以此方式組態CIS使每像素的電晶體區域之數目保持為(1×2+3)/2=2.5，且對於升高光電二極體PD之孔徑比係有利的。

另外，可在四個鄰近像素間共用放大器電晶體AMP、選擇電晶體SEL、重設電晶體RST及浮動擴散區FD，其中每一像素含有一光電二極體PD及一轉移電晶體TRF。以此方式組態CIS使每像素的電晶體區域之數目保持為(1×4+3)/4=1.75，且對於升高光電二極體PD之孔徑比更有利。

現在考慮將CIS像素架構改變為三電晶體類型之組態，其中在四個鄰近像素間共用放大器電晶體AMP、重設電晶體RST及浮動擴散區FD，其中每一像素含有一光電二極體PD及一轉移電晶體TRF。以此方式組態CIS使每像素的電晶體區域之數目保持為(1×4+2)/4=1.5，且對於升高光電二極體PD之孔徑比甚至更加有利。

考慮到以上內容，圖22中展示之成像裝置因此經組態為三電晶體類型CIS，其中在四個鄰近像素間共用放大器電晶體AMP、重設電晶體RST及浮動擴散區FD，其中每一像素含有一光電二極體PD及一轉移電晶體TRF。此組態對於升高光電二極體PD之孔徑比及增加信號(S)係有利的。

改良信號(S)之另一方式涉及增加轉換效率，且可藉由減小浮動擴散區FD之擴散電容以及導線電容來實現。前述內容描述可藉由在複數個像素間共用電晶體來升高光電二極體PD之孔徑比之方式。若此多像素共用經組態使得四個垂直像素共用電晶體，則浮動擴散區FD之擴散區域被分為兩至五個部位。此組態導致浮動擴散區FD的增加之擴散電容、連接此等浮動擴散區FD之導線的增加之長度，且具有增加導線電容之可能性。

因此，雖然實施了多像素共用，但該架構經組態使得在於水平及垂直方向上按2×2布局排列之四個像素間共用電晶體。更具體言之，浮動擴散FD區域形成於四個此等像素之中心中，其中四個鄰近像素之轉移電晶體TRF經安置以便包圍浮動擴散區FD。以此方式組態CIS將浮動擴散區FD之擴散區域保持為兩個部位：鄰近四個轉移電晶體TRF之部分(汲極側)，及重設電晶體RST之源極側。因此，可減小擴散電容之一組態變得可能。

此外，由於此兩個區域經定位成緊靠在一起，因此可縮短連接此等區域的導線之長度。因此，可減小此組態中之導線電容。浮動擴散區FD因此形成於在水平及垂直方向上按2×2布局排列之四個像素之中心中，其中四個鄰近像素之轉移電晶體TRF經安置以便包圍浮動擴散區FD。藉由以此方式組態CIS，可同時減小浮動擴散區FD之擴散電容及導線電容，藉此增加轉換效率及允許實現信號(S)之改良。

進一步維持(或改良)S/N比涉及減小雜訊(N)。增加放大器電晶體AMP之大小為用於減少構成雜訊(N)之部分的1/f雜訊之有用方式。

用於CIS感測器之代表性像素架構包括由放大器電晶體AMP、選擇電晶體SEL、重設電晶體RST、轉移電晶體TRF及浮動擴散區FD組成之四電晶體類型，以及省略了選擇電晶體SEL之三電晶體類型。

在四電晶體類型中，串聯連接放大器電晶體AMP與選擇電晶體SEL。然而，放大器電晶體AMP與選擇電晶體SEL之電晶體區域之間的擴散區域不存在於三電晶體類型中。因此，藉由採用三電晶體類型，由在三電晶體類型中不存在之以上區域提供之空間可應用於減小像素間距或增加放大器電晶體AMP之電晶體大小。因此，可能藉由將此空間應用於增加放大器電晶體AMP之電晶體大小來減少如上所述之雜訊(N)。

影像感測器之另一特性為飽和信號強度(Qs)。雖然影像感測器之敏感性由以上信號(S)判定，但藉由升高飽和信號強度(Qs)改良了影像感測器之動態範圍(DR)。動態範圍為來自影像感測器之色調(tone)資訊。若動態範圍窄，則舉例而言，在亮部分中之色調將失去且皆變成白，此導致被稱作「白化(whiteout)」之狀況及色彩資訊之失去。另外，若飽和信號強度(Qs)過低，則光電轉換之光子的數目減少，由散粒雜訊分量(其由光子之數目判定)支配的影像之比例增加，且成像效能變壞。

增加光電二極體PD之孔徑比亦對升高飽和信號強度(Qs)有效。因此，藉由採用上述多像素共用架構，減少了每像素的電晶體之數目，且減小了電晶體區域，其允許光電二極體PD之表面積的增加。稍後將給出考慮了此等額外點的採用多像素共用架構之本實施例之一組態。

飽和信號強度(Qs)由光電二極體PD之表面積及空乏電位判定。若光電二極體PD之空乏電位變得較深，則可聚積於光電二極體PD中的電子之數目增加，但若轉移電晶體TRF未完全接通，則結果深電位亦可引起呈後像(afterimage)之形式的像素效能降級。當考慮自光電二極體PD之電荷轉移時，需要足夠用於轉移電晶體TRF之電位梯度。不足夠的電位梯度可引起歸因於熱振動的自轉移電晶體TRF至光電二極體PD的電荷(電子數目位準)之回流或轉移不充分(under-transfer)。

以此方式，不僅轉移電晶體TRF之電位而且來自光電二極體PD之電位的橫向電場皆對實際電荷轉移有影響，且升高浮動擴散區FD之重設電位可輔助轉移。另一方面，自電晶體可靠性之觀點看，升高持續電位係不利的。由於此原因，在本實施例中，僅在大約轉移操作週期期間升高重設電晶體RST之汲極電位，而在所有其他週期內降低重設電晶體RST之汲極電位。如此一來，可靠性變壞的時間量被抑制於類似於當電位連續接通而不增加時的位準，且維持了可靠性。稍後將參看圖24描述此組態。

圖22及圖23說明根據本發明之一實施例的成像裝置，其考慮到以上內容。圖22及圖23中展示的成像裝置350之基本組成單元為按4×2(四個垂直、兩個水平)布局排列的八個像素之群組。圖22及圖23說明一個此基本組成單元之組態。

圖22及圖23中展示的成像裝置350類似於圖6及圖8中展示的成像裝置，其中，提供一單一重設汲極RDN。因此，可能使用與圖7及圖12至圖21中展示之方法相同的驅動方法驅動圖22及圖23中展示之成像裝置350，其中每一驅動方法在其中展示出其特定優點。

相比之下，圖22及圖23中展示之成像裝置350與圖6及圖8中展示之成像裝置不同，其中為每八個像素提供兩個重設電晶體RST。

藉由將光電二極體PD 361連接至轉移電晶體TRF 371來實現像素351。藉由將光電二極體PD 362連接至轉移電晶體TRF 372來實現像素352。藉由將光電二極體PD 363連接至轉移電晶體TRF 373來實現像素353。藉由將光電二極體PD 364連接至轉移電晶體TRF 374來實現像素354。像素351至354構成成像裝置350中按2×2布局排列之四個像素。

類似地，藉由將光電二極體PD 365連接至轉移電晶體TRF 375來實現像素355。藉由將光電二極體PD 366連接至轉移電晶體TRF 376來實現像素356。藉由將光電二極體PD 367連接至轉移電晶體TRF 377來實現像素357。藉由將光電二極體PD 368連接至轉移電晶體TRF 378來實現像素358。像素355至358構成成像裝置350中按2×2布局排列之四個像素。

自像素351至像素358之八個像素構成成像裝置350之基本組成單元，其由按4×2(四個垂直、兩個水平)布局排列的像素組成。此外，成像裝置350經組態使得放大器電晶體AMP、浮動擴散區FD及重設電晶體RST由每一2×2像素群組共用。

換言之，舉例而言，由像素351至354組成的2×2像素群組共用放大器電晶體AMP 381、浮動擴散區FD 391及重設電晶體RST 401。同樣地，由像素355至358組成的2×2像素群組共用放大器電晶體AMP 382、浮動擴散區FD 392及重設電晶體RST 402。每一個別像素分別地包括轉移電晶體TRF 371至378中之一者。

以此方式，成像裝置350為三電晶體型CIS，三個電晶體為放大器電晶體AMP、重設電晶體RST及轉移電晶體TRF。CIS具有在四個鄰近像素間共用以上三個電晶體之多像素共用架構。如較早先所描述，此CIS對於升高光電二極體PD之孔徑比及增加信號(S)係有利的。此外，由於三電晶體類型使放大器電晶體AMP之大小能夠增加(如較早先所描述)，因此亦可能減少雜訊(N)。

圖22及圖23表明在成像裝置350之基本組成單元中將浮動擴散區FD安置於2×2像素群組之中心中的方式，其中轉移電晶體TRF在四個方向上安置於浮動擴散區FD周圍，以便包圍浮動擴散區FD。

作為一具體實例，浮動擴散區FD 391經安置於由像素351至354組成的2×2像素群組之中心中，如圖23中所示。另外，轉移電晶體TRF分別在四個方向上安置於浮動擴散區FD 391周圍。在圖23中，轉移電晶體TRF 371至374分別經安置於浮動擴散區FD 391之右上方、左上方、右下方及左下方。

類似地，浮動擴散區FD 392經安置於由像素355至358組成的2×2像素群組之中心中，如圖23中所示。另外，轉移電晶體TRF在四個方向上安置於浮動擴散區FD 392周圍。在圖23中，轉移電晶體TRF 375至378分別經安置於浮動擴散區FD 392之右上方、左上方、右下方及左下方。

藉由以此方式組態待由轉移電晶體TRF在四個方向上包圍之浮動擴散區FD，減小了有效接面表面積及接面長度，藉此使得可能減小接面電容。

如圖22及圖23中所示，藉由垂直排列兩個2×2像素群組來實現成像裝置350。本文中，將由像素351至354組成之四像素共用單元取作上部部分(被稱作U部分)，而將由像素355至358組成之四像素共用單元取作下部部分(被稱作D部分)

藉由在同一擴散層中接合U及D重設電晶體RST之汲極來安置U及D部分。如此一來，每隔一列地安置一放大器電晶體AMP列及一重設電晶體RST列。

換言之，由於在U部分之頂部存在一放大器電晶體AMP 381(如圖23中所示)，因此此部分變為放大器電晶體AMP列。由於在U部分之底部(亦即，在D部分之頂部)存在一重設電晶體RST 401，因此此部分變為重設電晶體RST列。由於在D部分之底部存在一放大器電晶體AMP 382，因此此部分變為放大器電晶體AMP列。以此方式，所安置的電晶體列在為放大器電晶體AMP列與重設電晶體RST列之間交替。

在基本組成單元之八個像素中，轉移電晶體TRF之閘極分別連接至控制線(TRF1、TRF2、TRF3、TRF4、TRF5、TRF6、TRF7及TRF8)。如此一來，每像素的電晶體之數目變為(1×4+2)/4=1.5。

由於浮動擴散區FD 391(例如)因此在四個方向上由轉移電晶體TRF 371至374包圍，因此可減小有效接面表面積及接面長度，且可減小本發明之一實施例已應用至的成像裝置350中之P-N接面電容。結果，轉換效率得以改良，且增加了信號(S)。

此外，由於浮動擴散FD區域及重設電晶體RST源極區域被安置成空間上接近，因此可縮短接合此等元件的導線之長度。結果，轉換效率得以改良，且增加了信號(S)。又，由於如圖22中所示每隔一列地接合來自每一像素351至358之信號輸出線(亦即，垂直信號線)，因此可進一步縮短在成像裝置350中的導線之長度。

藉由採用如上之組態，增加信號(S)變得可能。結果，即使使成像裝置350小型化，也可能防止成像特性之降級。

現將描述成像裝置350之操作。對於當施加重設汲極電壓(RDN)402之情況，參看圖24描述操作。在時間t1，將一脈衝施加至重設汲電極RDN 402，藉此使重設電晶體RST 401變為高位準。當不施加脈衝電位時，將重設汲電極RDN 402之電壓取為(例如)0.6V。當施加脈衝電位時，將電壓取為Vdd(亦即，放大器電晶體AMP之汲極電位)。

另外，當重設電晶體RST 401之電壓高時，將其取為Vdd，且當低時，取為-1V或0V。亦將一脈衝施加至重設電晶體RST 401之汲電極，同時將一固定電位施加至放大器電晶體AMP 381(或382)之汲電極。

當將重設電晶體RST 401之臨限電位Vth設定至使得浮動擴散區FD之電位經歷硬重設(hard reset)之電位時，將浮動擴散區FD之電位設定至下列電位中之一者：重設汲電極RDN 402之電位，或當重設電晶體RST 401斷開時自重設汲電極RDN 402之電位的耦合電位。圖24展示當電位變得與重設汲電極RDN 402之電位相同時之情況的脈衝狀態。

返回圖22，放大器電晶體AMP 381(或放大器電晶體AMP 382)及重設汲電極RDN 402經展示為在分開的線上。更具體言之，重設電晶體RST 401之重設汲電極402及放大器電晶體AMP 381(或382)之汲電極在分開的線上。由於此原因，可能分開地控制重設電晶體RST 401及放大器電晶體AMP 381(或382)。

因此，可能進行控制使得當將脈衝施加至重設汲電極RDN 402時所得之電位不為Vdd，而替代地為比Vdd高之電位。舉例而言，可將當施加脈衝時的重設汲電極RDN 402之電位設定至自Vdd升高的電位(Vdd+0.3V)。

類似地，當重設電晶體RST 401處於高狀態下時，可將其電位設定至自Vdd升高的電位(Vdd+0.3V)。此外，當升高重設汲電極RDN 402之電位時，轉移電晶體TRF(諸如，轉移電晶體TRF 371)之電位以及浮動擴散區FD(諸如，浮動擴散區FD 391)之電位亦變為升高的電位，諸如，自Vdd升高的電位(Vdd+0.3V)。

以此方式，藉由將比Vdd高之電位施加至重設電晶體RST 401之汲極電位(亦即，至重設汲電極RDN 402之電位)，升高浮動擴散區FD之電位使之高於Vdd變得可能。由於此原因，可實現自光電二極體PD之電荷轉移的裕度，且可增加光電二極體PD之飽和信號強度(Qs)以緩和關於後像之關注問題。

此外，控制重設電晶體RST之汲極電位以便僅在大約轉移操作週期期間升高，且在所有其他週期內降低。如上所述，如此一來將可靠性變壞的時間量抑制至類似於當電位連續接通而不增加時的位準，且維持了可靠性。

藉由因此控制重設電晶體RST 401之汲極電位(亦即，重設汲極電壓402)，增加飽和信號強度(Qs)且改良影像感測器之動態範圍(DR)特性變得可能。此外，藉由改良動態範圍(DR)，有可能防止被稱作「白化」之狀況及隨之發生的色彩資訊之失去。此外，由於可增加飽和信號強度(Qs)，因此光電轉換之光子的數目增加，且由散粒雜訊分量(其由光子之數目判定)支配的影像之比例減小。結果，有可能防止成像特性之降級。

如圖22及圖23中所示，根據本發明之一實施例的成像裝置350經組態以使得可分開地驅動個別像素中之轉移電晶體TRF。由於此原因，有可能改進每一個每像素電晶體之驅動。藉由進行此等改進，可獨佔式地利用輸出線，甚至當每隔一鄰近行地接合來自每一像素之輸出線時亦如此。此外，由於此利用變得可能，因此可將連接至輸出信號線之電路(諸如，行ADC)安置於每隔一行上，而非每一行上。因為該布局因此含有較少組件，所以有可能減小電路規模、減小晶片晶粒表面積。結果，可預期良率之增加及製造成本之降低。

此外，由於分開地驅動個別像素中之轉移電晶體TRF變得可能，因此可將連接至來自每一像素之輸出信號線之電路(諸如，行ADC)安置於每一行上，且可輸入允許實現同時讀出之脈衝。由於此原因，有可能將成像裝置350調適用於快速讀出(亦即，高圖框率)或增加數目的像素之讀出操作。藉由改進信號脈衝，成像裝置350可進一步可調適用於快速讀出。

亦可能使用與圖4中展示之驅動方法相同的驅動方法驅動圖6及圖8中展示之成像裝置，其中彼驅動方法在其中展示出其特定優點。

以上實施例之像素單元亦可應用至等效於圖9中展示之相機系統的相機系統。

然而，應瞭解，本發明之實施例不限於在前文中描述之實施例，且在不脫離本發明之範疇及精神之情況下，各種修改係可能的。

本申請案含有與在2008年10月22日於日本專利局申請之日本優先權專利申請案JP 2008-271673、2009年5月29日於日本專利局申請之日本優先權專利申請案JP 2009-129783及2008年12月12日於日本專利局申請之日本優先權專利申請案JP 2008-316452中所揭示之發明主體有關之發明主體，該等案之全部內容在此以引用的方式併入。

熟習此項技術者應理解，可視設計要求及其他因素而進行各種修改、組合、子組合及更改，只要該等修改、組合、子組合及更改在附加之申請專利範圍或其等效內容之範疇內便可。

10．．．CMOS影像感測器

11．．．像素陣列

12．．．垂直驅動器

13．．．行處理器

14．．．水平驅動器

15．．．系統控制器

16．．．像素驅動線

17．．．垂直信號線

18．．．升壓器電路

20．．．像素2

20-1．．．第一列像素

20-1A．．．像素

20-1B．．．像素

20-2．．．第二列像素

20-2A．．．像素

20-2B．．．像素

20-3．．．第三列像素

20-3A．．．像素

20-3B．．．像素

20-4．．．第四列像素

20-4A．．．像素

20-4B．．．像素

21．．．光電二極體

21-1．．．光電二極體

21-1A．．．光電二極體

21-1B．．．光電二極體

21-2．．．光電二極體

21-2A．．．光電二極體

21-2B．．．光電二極體

21-3．．．光電二極體

21-3A．．．光電二極體

21-3B．．．光電二極體

21-4．．．光電二極體

21-4A．．．光電二極體

21-4B．．．光電二極體

22．．．轉移電晶體

22-1．．．轉移電晶體

22-2．．．轉移電晶體

22-3．．．轉移電晶體

22-4．．．轉移電晶體

23．．．重設電晶體

23A．．．重設電晶體

23B．．．重設電晶體

24．．．放大器電晶體

24A．．．放大器電晶體

24B．．．放大器電晶體

25．．．浮動擴散區(FD)

25-1A．．．FD

25-1B．．．FD

25-2A．．．FD

25-2B．．．FD

31A．．．接觸部分

31B．．．接觸部分

32．．．接觸部分

33．．．接觸部分

34A．．．接觸部分

34B．．．接觸部分

35A．．．接觸部分

35B．．．接觸部分

51．．．光偵測器

52．．．基板

53．．．轉移閘

54．．．FD

100．．．成像裝置

101．．．半導體基板/透鏡群組

102．．．光電二極體(PD)/影像感測器

103．．．金屬層/DSP電路

104．．．彩色濾光片/圖框記憶體

105．．．微透鏡/顯示器

106．．．記錄單元

107．．．使用者介面系統

108．．．電源系統

109．．．匯流排線

110．．．CMOS影像感測器

111．．．晶片

112．．．像素陣列

113．．．列掃描器

114．．．行處理器

115．．．行掃描器

116．．．系統控制器

117．．．像素驅動線

118．．．垂直信號線

119．．．水平匯流排

121．．．矽部分

122．．．光電二極體

123．．．像素電晶體

124．．．層間薄膜

125．．．彩色濾光片

127．．．金屬層

128．．．黏著劑

129．．．支撐基板

201．．．元件層

202．．．光電二極體(PD)

203．．．金屬層

204．．．彩色濾光片

205．．．微透鏡

221A．．．轉移電晶體之閘極

221B．．．轉移電晶體之閘極

222A．．．轉移電晶體之閘極

222B．．．轉移電晶體之閘極

223A．．．轉移電晶體之閘極

223B．．．轉移電晶體之閘極

224A．．．轉移電晶體之閘極

224B．．．轉移電晶體之閘極

350．．．成像裝置

351．．．像素

352．．．像素

353．．．像素

354．．．像素

355．．．像素

356．．．像素

357．．．像素

358．．．像素

361．．．光電二極體PD

362．．．光電二極體PD

363．．．光電二極體PD

364．．．光電二極體PD

365．．．光電二極體PD

366．．．光電二極體PD

367．．．光電二極體PD

368．．．光電二極體PD

371．．．轉移電晶體TRF

372．．．轉移電晶體TRF

373．．．轉移電晶體TRF

374．．．轉移電晶體TRF

375．．．轉移電晶體TRF

376．．．轉移電晶體TRF

377．．．轉移電晶體TRF

378．．．轉移電晶體TRF

381．．．放大器電晶體AMP

382．．．放大器電晶體AMP

391．．．浮動擴散區FD

392．．．浮動擴散區FD

401．．．重設電晶體RST

402．．．重設汲極RDN

PD1．．．像素單元

PD2．．．像素單元

PD3．．．像素單元

PD4．．．像素單元

TRF1．．．控制線

TRF2．．．控制線

TRF3．．．控制線

TRF4．．．控制線

TRF5．．．控制線

TRF6．．．控制線

TRF7．．．控制線

TRF8．．．控制線

圖1為說明前光照明式像素架構之橫截面；

圖2為說明背光照明式像素架構之橫截面；

圖3為概述本發明之一實施例已應用至的一CMOS影像感測器之組態之系統圖；

圖4A為概述前光照明式像素架構之橫截面；

圖4B為概述背光照明式像素架構之橫截面；

圖5為說明未採用多像素共用架構之一例示性像素電路之電路圖；

圖6為說明根據本發明之一實施例的採用多像素共用架構之一例示性像素電路之電路圖；

圖7為伴隨有對根據本發明之一實施例的像素電路中之電路操作之解釋之時序圖；

圖8為說明根據本發明之一實施例的像素電路之一例示性布局之平面型樣圖；

圖9為說明根據本發明之一實施例的成像裝置之一例示性組態之方塊圖；

圖10為概述本發明之一實施例已應用至的一CMOS影像感測器之系統組態之系統圖；

圖11為說明背光照明式像素架構之一例示性組態之橫截面；

圖12為用於解釋具有4像素共用架構之像素電路中的電路操作之時序圖；

圖13為用於解釋在關於具有4像素共用架構之像素電路之先前技術中的問題之時序圖；

圖14解釋視電荷聚積時間而定之信號輸出之線性；

圖15為用於解釋在關於具有2像素共用架構之像素電路之先前技術中的問題之時序圖；

圖16為用於解釋在4像素共用架構之情況下的在根據本發明之一實施例之CMOS影像感測器中的像素驅動之時序圖。

圖17解釋在串列讀出之情況下的抗模糊快門操作；

圖18解釋在藉由1/3取樣讀出之情況下的抗模糊快門操作；

圖19解釋在藉由2/8取樣讀出之情況下的抗模糊快門操作；

圖20解釋在藉由2/15取樣讀出之情況下的抗模糊快門操作；

圖21解釋在藉由1/5取樣讀出之情況下的抗模糊快門操作；

圖22說明本發明之一實施例已應用至的一成像裝置；

圖23說明一成像裝置之一組態；

圖24說明一成像裝置中的電位之變化；及

圖25說明先前技術之成像裝置之一例示性組態。