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KR102217246B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

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KR102217246B1
KR102217246B1 KR1020140157335A KR20140157335A KR102217246B1 KR 102217246 B1 KR102217246 B1 KR 102217246B1 KR 1020140157335 A KR1020140157335 A KR 1020140157335A KR 20140157335 A KR20140157335 A KR 20140157335A KR 102217246 B1 KR102217246 B1 KR 102217246B1
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gate line
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insulating
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구자흠
김명철
이진욱
한성기
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Abstract

집적회로 소자는 기판상에 복수의 활성 영역과 교차하는 방향으로 일 직선 상에서 연장되고 상호 이격되어 있는 제1 게이트 라인 및 제2 게이트 라인과, 제1 게이트 절연막 및 제2 게이트 절연막과, 제1 게이트 라인과 제2 게이트 라인과의 사이에 개재되고 제1 단축 방향 측벽 및 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함한다. 집적회로 소자를 제조하기 위하여, 복수의 활성 영역 중 더미 게이트 라인의 양 측에서 노출되는 부분에 한 쌍의 소스/드레인 영역을 형성한 후, 더미 게이트 라인을 제거하여 게이트 홀을 형성한다. 게이트 홀 내에 게이트 절연막 및 게이트층을 형성한 후, 게이트층 중 일부를 제거하여 복수의 게이트 라인으로 분리한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 이에 따라, 집적 회로들의 성능을 결정하는 중요한 인자인 트랜지스터들의 동작 안정도 및 신뢰성을 향상시키기 위하여 집적회로 소자의 제조 공정 및 구조를 개선하기 위한 다양한 노력이 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 RMG (replacement metal gate) 공정을 이용하여 형성되는 복수의 게이트 라인을 포함하는 집적회로 소자에서 게이트 라인의 분리 영역 근방에서 발생되는 문제점들을 해결할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 RMG 공정을 이용하여 형성되는 복수의 게이트 라인을 포함하는 집적회로 소자를 제조하는 데 있어서, 게이트 라인의 분리 영역 근방에서 발생되는 문제점들을 해결할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판상에 제1 방향으로 연장되는 복수의 활성 영역과, 상기 복수의 활성 영역과 교차하는 제2 방향으로 일 직선 상에서 연장되고 상호 이격되어 있는 제1 게이트 라인 및 제2 게이트 라인과, 상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과, 상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과, 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함한다.
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 금속을 포함할 수 있다.
상기 복수의 활성 영역은 상기 기판으로부터 돌출된 복수의 핀형(fin-type) 활성 영역으로 이루어질 수 있다. 그리고, 상기 제1 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되는 적어도 하나의 핀형 활성 영역을 포함하는 제1 그룹 활성 영역을 덮도록 연장되고, 상기 제2 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되고 상기 제1 그룹 활성 영역과는 분리되어 있는 적어도 하나의 핀형 활성 영역을 포함하는 제2 그룹 활성 영역을 덮도록 연장될 수 있다.
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 기판상의 제1 레벨에서 평탄하게 연장되는 상면을 가질 수 있다.
일부 실시예들에서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 상기 게이트간 절연 영역을 사이에 두고 서로 이격될 수 있다.
다른 일부 실시예들에서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 일체로 연결될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 기판과 상기 게이트간 절연 영역과의 사이에 개재된 제3 게이트 절연막을 더 포함할 수 있다. 그리고, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 상기 제3 게이트 절연막을 통해 일체로 연결될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 게이트 절연막을 사이에 두고 상기 제1 게이트 라인의 상기 제1 장축 방향 측벽을 덮는 제1 절연 스페이서와, 상기 제2 게이트 절연막을 사이에 두고 상기 제2 게이트 라인의 상기 제2 장축 방향 측벽을 덮는 제2 절연 스페이서를 더 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 일체로 연결될 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연 영역의 일부를 덮는 제3 절연 스페이서를 더 포함하고, 상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 상기 제3 절연 스페이서를 통해 일체로 연결될 수 있다.
또 다른 일부 실시예들에서, 상기 제1 게이트 절연막을 사이에 두고 상기 제1 게이트 라인의 상기 제1 장축 방향 측벽을 덮는 제1 절연 스페이서와, 상기 제2 게이트 절연막을 사이에 두고 상기 제2 게이트 라인의 상기 제2 장축 방향 측벽을 덮는 제2 절연 스페이서를 더 포함하고, 상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 서로 이격될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에 형성된 복수의 SRAM (static random access memory) 셀을 포함하는 SRAM 어레이를 포함한다. 상기 SRAM 어레이는 기판상에 제1 방향으로 연장되는 복수의 활성 영역과, 상기 복수의 활성 영역과 교차하는 제2 방향으로 일 직선 상에서 연장되고 상호 이격되어 있는 제1 게이트 라인 및 제2 게이트 라인과, 상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과, 상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과, 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함한다.
상기 SRAM 어레이는 각각 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 복수의 인버터와, 상기 복수의 인버터의 출력 노드에 각각 연결되는 복수의 패스 트랜지스터를 포함하고, 상기 제1 게이트 라인은 상기 풀업 트랜지스터 및 풀다운 트랜지스터에 의해 공유되고, 상기 제2 게이트 라인은 상기 복수의 패스 트랜지스터 중에서 선택되는 2 개의 패스 트랜지스터에 의해 공유될 수 있다.
상기 SRAM 어레이는 각각 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 복수의 인버터와, 상기 복수의 인버터의 출력 노드에 각각 연결되는 복수의 패스 트랜지스터를 포함하고, 상기 제1 게이트 라인은 상기 복수의 인버터 중에서 선택되는 제1 인버터를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터에 의해 공유되고, 상기 제2 게이트 라인은 상기 복수의 인버터 중에서 선택되는 제2 인버터를 구성하는 풀업 트랜지스터 및 풀다운 트랜지스터에 의해 공유될 수 있다.
상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고, 상기 제1 게이트 라인 및 제2 게이트 라인은 각각 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 동일 도전형의 채널을 가지는 복수의 트랜지스터에 의해 공유될 수 있다.
상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고, 상기 제1 게이트 라인 및 제2 게이트 라인은 각각 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고, 상기 제1 게이트 라인 및 제2 게이트 라인 중 어느 하나는 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 동일 도전형의 채널을 가지는 복수의 트랜지스터에 의해 공유되고, 상기 제1 게이트 라인 및 제2 게이트 라인 중 다른 하나는 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
상기 복수의 활성 영역은 상기 기판으로부터 돌출된 복수의 핀형 활성 영역으로 이루어지고, 상기 제1 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되는 제1 핀형 활성 영역의 양 측벽 및 상면을 덮도록 연장되고, 상기 제2 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되고 상기 제1 핀형 활성 영역과는 이격되어 있는 제2 핀형 활성 영역의 양 측벽 및 상면을 덮도록 연장될 수 있다.
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 제2 방향으로 연장되고 상기 기판상의 제1 레벨에서 상기 기판과 평행하게 연장되는 평탄한 상면을 가지는 금속층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 각각 셀 바운더리 (cell boundary)를 가지고 적어도 하나의 논리 함수 (logic function) 회로를 포함하는 복수의 셀을 가지는 기판과, 상기 복수의 셀 중 서로 이웃하는 제1 셀 및 제2 셀 내에서 제1 방향으로 연장되는 복수의 활성 영역과, 상기 제1 셀 내에서 상기 복수의 활성 영역과 교차하는 제2 방향으로 연장되는 제1 게이트 라인과, 상기 제2 셀 내에서 상기 제1 게이트 라인과 일 직선상에서 상기 제2 방향으로 연장되고 상기 제1 게이트 라인과 이격되어 있는 제2 게이트 라인과, 상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과, 상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과, 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함한다.
상기 게이트간 절연 영역은 상기 제1 셀의 셀 바운더리와 상기 제2 셀의 셀 바운더리와의 사이에 배치될 수 있다.
상기 복수의 활성 영역은 각각 상기 기판으로부터 돌출된 복수의 핀형(fin-type) 활성 영역으로 이루어지고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 기판상에 형성된 복수의 FinFET (fin field effect transistor) 소자에 의해 공유될 수 있다.
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 기판상에 형성된 복수의 평면형 MOSFET (metal oxide semiconductor field effect transistor) 소자에 의해 공유될 수 있다.
상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 제2 방향으로 연장되고 상기 기판상의 제1 레벨에서 상기 기판과 평행하게 연장되는 평탄한 상면을 가지는 금속층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판상에 제1 방향으로 연장되는 복수의 활성 영역과, 상기 복수의 활성 영역을 한정하는 소자분리막을 형성한다. 상기 소자분리막 위에 상기 복수의 활성 영역과 교차하는 제2 방향으로 연장되는 더미 게이트 라인을 형성한다. 상기 복수의 활성 영역 중 상기 더미 게이트 라인의 양 측에서 노출되는 부분에 한 쌍의 소스/드레인 영역을 형성한다. 상기 더미 게이트 라인의 주위에서 상기 소자분리막 및 상기 소스/드레인 영역을 덮는 절연막을 형성한다. 상기 더미 게이트 라인을 제거하여 상기 한 쌍의 소스/드레인 영역 사이에서 연장되는 게이트 홀을 형성한다. 상기 게이트 홀 내에 게이트 절연막 및 게이트층을 형성한다. 상기 게이트층 중 상기 소자분리막 위에 있는 부분의 일부를 제거하여 상기 게이트층을 복수의 게이트 라인으로 분리한다.
상기 게이트층을 복수의 게이트 라인으로 분리하는 단계는 상기 게이트층을 제1 게이트 라인 및 제2 게이트 라인으로 분리하여 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 공간을 형성하는 단계를 포함할 수 있다. 그리고, 상기 게이트층을 복수의 게이트 라인으로 분리하는 단계 후, 상기 공간에 게이트간 절연 영역을 형성하는 단계를 더 포함할 수 있다.
상기 게이트간 절연 영역은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합을 포함하도록 형성될 수 있다.
상기 공간을 형성한 후, 상기 게이트간 절연 영역을 형성하기 전에, 상기 공간 내부에서는 상기 게이트 절연막이 노출되고, 상기 게이트간 절연 영역은 상기 게이트 절연막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 게이트층을 복수의 게이트 라인으로 분리하는 동안 상기 게이트 절연막 중 상기 소자분리막 위에 있는 부분의 일부를 제거하여 상기 게이트 절연막을 서로 이격된 제1 게이트 절연막 및 제2 게이트 절연막으로 분리하는 단계를 더 포함할 수 있다. 그리고, 상기 게이트간 절연 영역은 상기 제1 게이트 절연막과 상기 제2 게이트 절연막과의 사이에서 상기 제1 게이트 절연막 및 제2 게이트 절연막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 공간을 형성한 후, 상기 게이트간 절연 영역을 형성하기 전에, 상기 공간 내부에서는 상기 소자분리막이 노출되고, 상기 게이트간 절연 영역은 상기 소자분리막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 더미 게이트 라인을 형성한 후, 상기 한 쌍의 소스/드레인 영역을 형성하기 전에, 상기 더미 게이트 라인의 양 측벽에 절연 스페이서를 형성하는 단계를 더 포함하고, 상기 게이트층을 복수의 게이트 라인으로 분리한 후, 상기 복수의 게이트 라인 사이에서 상기 소자분리막 및 상기 절연 스페이서가 노출될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 게이트 라인 각각의 사이의 공간에 게이트간 절연 영역을 형성하는 단계를 더 포함하고, 상기 게이트간 절연 영역은 상기 소자분리막 및 상기 절연 스페이서에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 게이트층을 복수의 게이트 라인으로 분리하는 동안 상기 절연 스페이서 중 상기 소자분리막 위에 있는 부분의 일부를 제거하여 상기 절연 스페이서를 서로 이격된 제1 절연 스페이서 및 제2 절연 스페이서로 분리하는 단계를 더 포함할 수 있다. 그리고, 상기 게이트간 절연 영역은 상기 제1 절연 스페이서와 상기 제2 절연 스페이서와의 사이에서 상기 제1 절연 스페이서 및 제2 절연 스페이서에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 활성 영역과, 상기 복수의 활성 영역을 한정하는 소자분리막을 형성하는 단계는, 상기 기판으로부터 돌출된 복수의 핀형(fin-type) 활성 영역을 형성하는 단계와, 상기 복수의 핀형 활성 영역을 덮는 절연막을 형성하는 단계와, 상기 복수의 핀형 활성 영역이 돌출되도록 상기 절연막을 일부 제거하여 상기 절연막의 남은 부분으로 이루어지는 상기 소자분리막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 게이트층을 복수의 게이트 라인으로 분리하는 단계는 상기 게이트층을 분리하여 서로 이격된 제1 게이트 라인 및 제2 게이트 라인을 형성하는 단계를 포함할 수 있다. 그리고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 복수의 활성 영역 중 적어도 2 개의 활성 영역과 교차하도록 연장될 수 있다.
본 발명의 기술적 사상에 의하면, RMG 공정을 이용하여 집적회로 소자에 필요한 복수의 게이트 라인을 형성하는 데 있어서, 더미 게이트 라인을 제거하여 마련된 공간에 최종 구조에서 필요로 하는 금속 재료로 이루어지는 게이트층을 형성한 후, 상기 게이트층을 분리하여 복수의 게이트 라인을 형성하는 방법을 이용한다. 따라서, 집적회로 소자의 스케일링(scailing)에 따라 점차 초고집적화 및 미세화된 집적회로 소자를 제조하는 경우, 트랜지스터의 온 커런트 (ON-current)를 극대화시키기 위하여 게이트의 높이가 증가하더라도, 게이트컷 영역 주변에서 더미 게이트 라인의 잔류물, 또는 열처리용 폴리실리콘 희생막의 잔류물이 완전히 제거되지 않고 남게 되는 문제를 근본적으로 제거할 수 있다. 또한, 소스/드레인 영역이 형성된 후 게이트컷 공정이 수행되므로, 상기 소스/드레인 영역 형성시 게이트컷 영역으로 인해 상기 소스/드레인 영역에 결함이 발생되는 문제를 근본적으로 제거할 수 있다. 따라서, RMG 공정을 이용하여 형성되는 복수의 게이트 라인을 포함하는 집적회로 소자를 제조하는 데 있어서, 게이트 라인의 분리 영역 근방에서 발생되는 문제점들을 해결할 수 있으며, 게이트 컷으로 인해 집적회로 소자의 특성이 열화되는 원인을 근본적으로 제거할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a에 예시한 집적회로 소자의 주요 구성을 도시한 평면도이고, 도 1c는 도 1b의 C - C' 선 단면도이고, 도 1d는 도 1b의 D - D' 선 단면도이고, 도 1e는 도 1b의 E - E' 선 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 사시도이고, 도 2b는 도 2a에 예시한 집적회로 소자의 주요 구성을 도시한 평면도이고, 도 2c는 도 2b의 C - C' 선 단면도이고, 도 2d는 도 2b의 D - D' 선 단면도이고, 도 2e는 도 2b의 E - E' 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 사시도이고, 도 3b는 도 3a에 예시한 집적회로 소자의 주요 구성을 도시한 평면도이고, 도 3c는 도 3b의 C - C' 선 단면도이고, 도 3d는 도 3b의 D - D' 선 단면도이고, 도 3e는 도 3b의 E - E' 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 게이트 라인의 예시적인 구조를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 게이트 라인의 다른 예시적인 구조를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 회로도이다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면도이다. 도 7b는 도 7a의 7B - 7B' 선 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면도이다. 도 9b는 도 9a의 9B - 9B' 선 단면도이다.
도 10a 내지 도 20c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 10a, 도 11a, ..., 도 20a는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이고, 도 10b, 도 11b, ..., 도 20b는 각각 도 10a, 도 11a, ..., 도 20a의 PB - PB' 선 단면도이고, 도 10c, 도 11c, ..., 도 20c는 각각 도 10a, 도 11a, ..., 도 20a의 PC - PC' 선 단면도이다.
도 21a 내지 도 25b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 21a, 도 22a, ..., 도 25a는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이고, 도 21b, 도 22b, ..., 도 25b는 각각 도 21a, 도 22a, ..., 도 25a의 PC - PC' 선 단면도이다.
도 26은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록도이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템을 설명하는 도면이다.
도 29는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템을 설명하는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 사시도이다.
도 1b는 도 1a에 예시한 집적회로 소자(100)의 주요 구성을 도시한 평면도이다. 도 1c는 도 1b의 C - C' 선 단면도이고, 도 1d는 도 1b의 D - D' 선 단면도이고, 도 1e는 도 1b의 E - E' 선 단면도이다.
도 1a 내지 도 1e를 참조하면, 집적회로 소자(100)는 기판(110)상에 제1 방향(X 방향)으로 연장되는 복수의 활성 영역(AC)을 포함한다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 복수의 활성 영역(AC)은 일 방향 (X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 활성 영역(AC)은 기판(110)으로부터 돌출된 복수의 핀형 (fin-type) 활성 영역으로 이루어질 수 있다.
상기 기판(110)상에서 상기 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 상기 복수의 활성 영역(AC)은 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 기판(110)상에서 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)이 상기 복수의 활성 영역(AC)과 교차하는 제2 방향(Y 방향)으로 일 직선상에서 연장되어 있다. 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 상기 소자분리막(112) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 활성 영역(AC)과 교차하여 연장된다.
일부 실시예들에서, 상기 제1 게이트 라인(GLA)은 상기 복수의 활성 영역(AC) 중에서 선택되는 적어도 하나의 활성 영역을 포함하는 제1 그룹 활성 영역(AC1)을 덮도록 연장될 수 있다. 상기 제2 게이트 라인(GLB)은 상기 복수의 활성 영역(AC) 중에서 선택되고 상기 제1 그룹 활성 영역(AC1)과는 분리되어 있는 적어도 하나의 활성 영역(AC)을 포함하는 제2 그룹 활성 영역(AC2)을 덮도록 연장될 수 있다. 도 1a 내지 도 1e에서, 상기 제1 그룹 활성 영역(AC1) 및 제2 그룹 활성 영역(AC2)이 각각 2 개의 활성 영역(AC)을 포함하는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 제1 그룹 활성 영역(AC1) 및 제2 그룹 활성 영역(AC2)은 각각 1 개의 활성 영역(AC), 또는 3 개 이상의 활성 영역(AC)을 포함할 수도 있다.
상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 각각 금속을 포함할 수 있다. 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 각각 제2 방향(Y 방향)으로 연장되고 상기 기판(110)상의 제1 레벨(LV1)에서 상기 기판(110)과 평행하게 연장되는 평탄한 상면(GTA, GTB)을 가질 수 있다. 상기 상면(GTA, GTB)은 각각 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)을 구성하는 금속층의 일부일 수 있다. 상기 상면(GTA, GTB)은 각각 상기 기판(110)의 연장 방향, 즉 X-Y 평면의 연장 방향과 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD (atomic layer deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 퇴적될 때 퇴적을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막 또는 TiN 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
상기 제1 게이트 라인(GLA)과 복수의 활성 영역(AC) 중 일부 활성 영역(AC)과의 사이에는 제1 게이트 절연막(118A)이 개재되어 있다. 그리고, 상기 제2 게이트 라인(GLB)과 복수의 활성 영역(AC) 중 일부 활성 영역(AC)과의 사이에는 제2 게이트 절연막(118B)이 개재되어 있다.
상기 집적회로 소자(100)는 상기 제1 게이트 절연막(118A) 및/또는 제2 게이트 절연막(118B)과 복수의 활성 영역(AC)과의 사이에 개재된 인터페이스막 (도시 생략)을 더 포함할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 복수의 활성 영역(AC)의 표면을 산화시켜 얻어질 수 있으나, 이에 한정되는 것은 아니다. 상기 복수의 활성 영역(AC)과 제1 게이트 절연막(118A) 및/또는 제2 게이트 절연막(118B)과의 사이의 불량 계면을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막은 실리케이트, 또는 실리케이트와 상기 예시한 절연 물질층의 구성 물질들과의 조합으로 이루어질 수 있다.
상기 제1 게이트 절연막(118A)은 상기 제1 게이트 라인(GLA)의 일부를 덮는다. 도 1a 내지 도 1e의 예에서, 상기 제1 게이트 절연막(118A)은 상기 제1 게이트 라인(GLA) 중 복수의 활성 영역(AC)의 일부에 대면하는 제1 표면(G1A)과, 제2 방향(Y 방향)을 따라 연장되는 제1 장축 방향 측벽(G2A)은 덮지만, 상기 제1 게이트 라인(GLA) 중 상기 제2 게이트 라인(GLB)에 대면하는 제1 단축 방향 측벽(G3A)은 덮지 않는다.
상기 제2 게이트 절연막(118B)은 상기 제2 게이트 라인(GLB)의 일부를 덮는다. 도 1a 내지 도 1e의 예에서, 상기 제2 게이트 절연막(118B)은 상기 제2 게이트 라인(GLB) 중 복수의 활성 영역(AC)의 일부에 대면하는 제2 표면(G1B)과, 제2 방향(Y 방향)을 따라 연장되는 제2 장축 방향 측벽(G2B)은 덮지만, 상기 제2 게이트 라인(GLB) 중 상기 제1 게이트 라인(GLA)에 대면하는 제2 단축 방향 측벽(G3B)은 덮지 않는다.
상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 게이트간 절연 영역(IGR1)을 사이에 두고 상호 이격되어 있다. 상기 게이트간 절연 영역(IGR1)은 복수의 활성 영역(AC)과 수직으로 오버랩되지 않는 위치에 배치될 수 있다. 상기 게이트간 절연 영역(IGR1)은 소자 분리막(114) 위에 배치될 수 있다.
상기 게이트간 절연 영역(IGR1)은 단일의 절연 물질, 또는 복수의 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트간 절연 영역(IGR1)은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트간 절연 영역(IGR1)은 제1 게이트 라인(GLA)의 제1 단축 방향 측벽(G3A)과, 상기 제2 게이트 라인(GLB)의 제2 단축 방향 측벽(G3B)에 각각 접해 있다.
상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 일부 실시예들에서, 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 양 측벽 및 상면에 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 MOS 트랜지스터의 채널은 복수의 활성 영역(AC)의 양 측벽에 형성되고 복수의 활성 영역(AC)의 상면에는 채널이 형성되지 않을 수도 있다.
상기 제1 게이트 절연막(118A) 및 제2 게이트 절연막(118B)은 게이트간 절연 영역(IGR1)을 사이에 두고 서로 이격되어 있다.
상기 제1 게이트 절연막(118A) 및 제2 게이트 절연막(118B)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 게이트 절연막(118A) 및 제2 게이트 절연막(118B)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 제1 게이트 라인(GLA)의 양측에 있는 제1 장축 방향 측벽(G2A)은 각각 제1 게이트 절연막(118A)을 사이에 두고 제1 절연 스페이서(124A)에 의해 덮여 있다. 또한, 상기 제2 게이트 라인(GLB)의 양측에 있는 제2 장축 방향 측벽(G2B)은 각각 제2 게이트 절연막(118B)을 사이에 두고 제2 절연 스페이서(124B에 의해 덮여 있다. 상기 게이트간 절연 영역(IGR1)의 양 측벽은 제3 절연 스페이서(124C)에 의해 덮여 있다. 상기 제1 절연 스페이서(124A) 및 제2 절연 스페이서(124B)는 제3 절연 스페이서(124C)를 통해 일체로 연결되어 하나의 절연 스페이서(124)를 구성할 수 있다. 일부 실시예들에서, 상기 절연 스페이서(124)를 구성하는 제1 내지 제3 절연 스페이서(124A, 124B, 124C)는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트간 절연 영역(IGR1)의 제1 방향(X 방향)에 따른 폭(W11) (도 1b 및 도 1e 참조)은 상기 게이트간 절연 영역(IGR1)의 양 측에 각각 배치되는 제3 절연 스페이서(124C)에 의해 한정될 수 있다. 상기 게이트간 절연 영역(IGR1)의 제2 방향(Y 방향)에 따른 폭(W12) (도 1c 참조)은 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)에 의해 한정될 수 있다.
상기 게이트간 절연 영역(IGR1)의 제1 방향(X 방향)에 따른 폭(W11) (도 1b 및 도 1e 참조)은 제1 게이트 라인(GLA)의 양 측에서 제1 장축 방향 측벽(G2A)을 덮는 한 쌍의 제1 절연 스페이서(124A) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제1 거리(L11)(도 1b 참조)보다 더 작고, 제2 게이트 라인(GLB)의 양 측에서 제2 장축 방향 측벽(G2B)을 덮는 한 쌍의 제2 절연 스페이서(124B) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제2 거리(L12)(도 1b 참조)보다 더 작다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 주요 구성을 도시한 사시도이다.
도 2b는 도 2a에 예시한 집적회로 소자(200)의 주요 구성을 도시한 평면도이다. 도 2c는 도 2b의 C - C' 선 단면도이고, 도 2d는 도 2b의 D - D' 선 단면도이고, 도 2e는 도 2b의 E - E' 선 단면도이다.
도 2a 내지 도 2e에 있어서, 도 1a 내지 도 1e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a 내지 도 2e를 참조하면, 상기 제1 게이트 라인(GLA)과 복수의 활성 영역(AC) 중 일부 활성 영역(AC)인 제1 그룹 활성 영역(AC1)과의 사이에는 제1 게이트 절연막(218A)이 개재되어 있다. 그리고, 상기 제2 게이트 라인(GLB)과 복수의 활성 영역(AC) 중 다른 일부 활성 영역(AC)인 제2 그룹 활성 영역(AC2)과의 사이에는 제2 게이트 절연막(218B)이 개재되어 있다.
도 2a 내지 도 2e의 예에서, 상기 제1 게이트 절연막(218A)은 상기 제1 게이트 라인(GLA) 중 복수의 활성 영역(AC)의 일부에 대면하는 제1 표면(G1A)과, 제2 방향(Y 방향)을 따라 연장되는 제1 장축 방향 측벽(G2A)은 덮지만, 상기 제1 게이트 라인(GLA) 중 상기 제2 게이트 라인(GLB)에 대면하는 제1 단축 방향 측벽(G3A)은 덮지 않는다. 상기 제2 게이트 절연막(218B)은 상기 제2 게이트 라인(GLB) 중 복수의 활성 영역(AC)의 일부에 대면하는 제2 표면(G1B)과, 제2 방향(Y 방향)을 따라 연장되는 제2 장축 방향 측벽(G2B)은 덮지만, 상기 제2 게이트 라인(GLB) 중 상기 제1 게이트 라인(GLA)에 대면하는 제2 단축 방향 측벽(G3B)은 덮지 않는다.
상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 게이트간 절연 영역(IGR2)을 사이에 두고 상호 이격되어 있다.
상기 게이트간 절연 영역(IGR2)은 단일의 절연 물질, 또는 복수의 절연 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트간 절연 영역(IGR1)은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트간 절연 영역(IGR2)은 제1 게이트 라인(GLA)의 제1 단축 방향 측벽(G3A)과, 상기 제2 게이트 라인(GLB)의 제2 단축 방향 측벽(G3B)에 각각 접해 있다.
상기 집적회로 소자(200)는 기판(110)과 게이트간 절연 영역(IGR2)과의 사이에 개재된 제3 게이트 절연막(218C)을 더 포함한다. 상기 제1 게이트 절연막(218A) 및 제2 게이트 절연막(218B)은 상기 제3 게이트 절연막(218C)을 통해 일체로 연결되어 있다.
상기 제1 내지 제3 게이트간 절연막(218A, 218B, 218C)에 대한 보다 상세한 사항은 도 1a 내지 도 1e를 참조하여 제1 및 제2 게이트 절연막(118A, 118B)에 대하여 설명한 바와 같다.
상기 게이트간 절연 영역(IGR2)의 제1 방향(X 방향)에 따른 폭(W21) (도 2b 및 도 2e 참조)은 상기 게이트간 절연 영역(IGR2)의 양 측에 각각 배치되는 제3 게이트 절연막(218C)에 의해 한정될 수 있다. 상기 게이트간 절연 영역(IGR2)의 제2 방향(Y 방향)에 따른 폭(W22) (도 2c 참조)은 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)에 의해 한정될 수 있다.
상기 게이트간 절연 영역(IGR2)의 제1 방향(X 방향)에 따른 폭(W21) (도 2b 및 도 2e 참조)은 제1 게이트 라인(GLA)의 양 측에서 제1 장축 방향 측벽(G2A)을 덮는 한 쌍의 제1 게이트 절연막(218A) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제1 거리(L21)(도 2b 참조)보다 더 작고, 제2 게이트 라인(GLB)의 양 측에서 제2 장축 방향 측벽(G2B)을 덮는 한 쌍의 제2 게이트 절연막(218B) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제2 거리(L22)(도 2b 참조)보다 더 작다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 주요 구성을 도시한 사시도이다.
도 3b는 도 3a에 예시한 집적회로 소자(300)의 주요 구성을 도시한 평면도이다. 도 3c는 도 3b의 C - C' 선 단면도이고, 도 3d는 도 3b의 D - D' 선 단면도이고, 도 3e는 도 3b의 E - E' 선 단면도이다.
도 3a 내지 도 3e에 있어서, 도 1a 내지 도 1e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 내지 도 3e를 참조하면, 집적회로 소자(300)는 제1 게이트 라인(GLA)의 양측에서 각각 제1 게이트 절연막(118A)을 사이에 두고 제1 장축 방향 측벽(G2A)을 덮는 제1 절연 스페이서(124A)를 포함한다. 또한, 집적회로 소자(300)는 제2 게이트 라인(GLB)의 양측에서 각각 제2 게이트 절연막(118B)을 사이에 두고 제2 장축 방향 측벽(G2B)을 덮는 제2 절연 스페이서(124B)를 포함한다.
상기 제1 절연 스페이서(124A) 및 상기 제2 절연 스페이서(124B)는 게이트간 절연 영역(IGR3)을 사이에 두고 서로 이격되어 있다.
상기 게이트간 절연 영역(IGR3)의 제1 방향(X 방향)에 따른 폭(W11) (도 3a 및 도 3b 참조)은 제1 게이트 라인(GLA)의 양 측에서 제1 장축 방향 측벽(G2A)을 덮는 한 쌍의 제1 절연 스페이서(124A) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제1 거리(L31)(도 3b 참조)보다 더 크고, 제2 게이트 라인(GLB)의 양 측에서 제2 장축 방향 측벽(G2B)을 덮는 한 쌍의 제2 절연 스페이서(124B) 각각의 외측 측벽 사이의 제1 방향(X 방향)에 따르는 제2 거리(L32)(도 3b 참조)보다 더 크다.
상기 게이트간 절연 영역(IGR3)의 제2 방향(Y 방향)에 따른 폭(W32) (도 3c 참조)은 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)에 의해 한정될 수 있다.
도 4는 도 1a 내지 도 3e에 예시한 집적회로 소자들(100, 200, 300)에 포함된 제1 게이트 라인(GLA) 및/또는 제2 게이트 라인(GLB)을 구성할 수 있는 게이트 라인(GL1)의 예시적인 구조를 설명하기 위한 단면도이다.
도 4에서는 도 1d에 예시한 도 1b의 D - D' 선 단면도에 대응하는 부분의 구조를 예시한다. 도 1a 내지 도 3e에 예시한 집적회로 소자들(100, 200, 300)에 포함된 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 각각 도 4에 예시한 게이트 라인(GL1)과 동일한 구조를 가질 수 있다. 도 4에서는 게이트 라인(GL1)의 일부가 도 1a 내지 도 1e에 예시한 제1 게이트 절연막(118A) 및 제1 절연 스페이서(124A)로 덮여 있는 구조를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 4를 참조하면, 상기 게이트 라인(GL1)은 제1 게이트 절연막(118A) 위에 차례로 적층된 금속 질화물 함유막(132), 일함수 조절용 금속 함유막(134), 도전성 캡핑층(136), 및 갭필 금속막(138)을 포함하는 금속 함유막(130A)으로 이루어질 수 있다.
상기 금속 질화물 함유막(132)은 Ti 질화막으로 이루어질 수 있다.
상기 일함수 조절용 금속 함유막(134)은 Ta 및 Ti 중 적어도 하나의 제1 금속을 포함할 수 있다. 일부 실시예들에서, 상기 일함수 조절용 금속 함유막(134)은 Al 원자 또는 C 원자를 포함할 수 있다.
상기 캡핑층(336)은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 캡핑층(136)은 생략 가능하다.
상기 갭필 금속막(138)은 갭필 특성이 우수한 금속으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 금속막(138)은 W 또는 TiN을 포함할 수 있다. 상기 갭필 금속막(138)은 상기 캡핑층의 상면에 형성될 수 있는 리세스 공간을 보이드 없이 매립할 수 있다.
상기 게이트 라인(GL1)이 NMOS 트랜지스터를 구성하는 경우, 상기 일함수 조절용 금속 함유막(134)은 약 4.1 ∼ 4.5 eV 사이의 일함수를 가지도록 형성될 수 있다.
도 5는 도 1a 내지 도 3e에 예시한 집적회로 소자들(100, 200, 300)에 포함된 제1 게이트 라인(GLA) 및/또는 제2 게이트 라인(GLB)을 구성할 수 있는 게이트 라인(GL2)의 다른 예시적인 구조를 설명하기 위한 단면도이다.
도 5에서는 도 1d에 예시한 도 1b의 D - D' 선 단면도에 대응하는 부분의 구조를 예시한다. 도 1a 내지 도 3e에 예시한 집적회로 소자들(100, 200, 300)에 포함된 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 각각 도 5에 예시한 게이트 라인(GL2)과 동일한 구조를 가질 수 있다.
도 5에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 상기 게이트 라인(GL2)은 제1 게이트 절연막(118A) 위에 차례로 적층된 제1 금속 질화물 함유막(131), 제2 금속 질화물 함유막(133), Al 도핑된 금속 함유막(135), 도전성 캡핑층(136), 및 갭필 금속막(138)을 포함하는 금속 함유막(130B)으로 이루어질 수 있다.
상기 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물로 이루어질 수 있다. 일부 실시예에서, 상기 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)은 각각 Ti 함량보다 N 함량이 더 높은 Ti 질화막으로 이루어질 수 있다. 상기 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)은 각각 O (산소) 성분을 더 포함할 수 있다.
일부 실시예들에서, 상기 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)은 서로 다른 두께를 가질 수 있다. 일부 실시예들에서, 상기 제1 금속 질화물 함유막(131) 내에서의 질소 함량은 상기 제2 금속 질화물 함유막(133) 내에서의 질소 함량보다 더 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제2 금속 질화물 함유막(133)은 도 5를 참조하여 설명한 금속 질화물 함유막(132)과 동일한 조성 및 동일한 두께를 가질 수 있다.
상기 게이트 라인(GL2)이 PMOS 트랜지스터를 구성하는 경우, 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)에 의해 일함수가 결정될 수 있다. 일부 실시예들에서, 상기 제1 금속 질화물 함유막(131) 및 제2 금속 질화물 함유막(133)은 약 4.8 ∼ 5.2 eV 사이의 일함수를 가지도록 구성될 수 있다.
상기 Al 도핑된 금속 함유막(135)은 Al 원자들이 상기 제1 게이트 절연막(118A) 내부로 확산되는 것을 막아주는 배리어 역할을 할 수 있다. 일부 실시예들에서, 상기 Al 도핑된 금속 함유막(135)은 도 5를 참조하여 설명한 일함수 조절용 금속 함유막(134)과 동일한 조성 및 동일한 두께를 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 회로도이다. 도 6에는 6 개의 트랜지스터를 포함하는 6T SRAM (static random access memory) 셀의 회로도를 예시한다.
도 6을 참조하면, 집적회로 소자(400)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
상기 제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
상기 제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 7a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400A)의 주요 구성을 도시한 평면도이다. 도 7b는 도 7a의 7B - 7B' 선 단면도이다. 도 7a 및 도 7b에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 집적회로 소자(400A)는 기판상에 행렬로 배열된 복수의 SRAM 셀(410A, 410B, 410C, 410D)을 포함하는 SRAM 어레이(410)를 포함한다. 도 7a 및 도 7b에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(410A, 410B, 410C, 410D)이 예시되어 있다.
상기 SRAM 어레이(410)는 도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자(100, 200, 300)의 특징들을 포함할 수 있다.
상기 복수의 SRAM 셀(410A, 410B, 410C, 410D)은 도 6에 예시한 회로 구성을 가질 수 있다.
상기 복수의 SRAM 셀(410A, 410B, 410C, 410D)은 각각 제1 방향(X 방향)을 따라 서로 평행하게 연장되는 복수의 활성 영역(AC)을 포함한다. 상기 복수의 활성 영역(AC)은 각각 기판(110)으로부터 돌출된 복수의 핀형 활성 영역으로 이루어질 수 있다.
또한, 상기 복수의 SRAM 셀(410A, 410B, 410C, 410D)은 상기 복수의 활성 영역(AC)의 양 측벽 및 상면을 덮도록 연장되고 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 게이트 라인(SGL)을 포함할 수 있다. 상기 복수의 게이트 라인(SGL) 중 이웃하는 2 개의 게이트 라인(SGL)은 도 1a 내지 도 3e를 참조하여 설명한 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)에 대응하는 구성을 가질 수 있다.
상기 복수의 게이트 라인(SGL) 중 이웃하는 2 개의 게이트 라인(SGL) 사이에는 게이트간 절연 영역(IGR)이 개재될 수 있다. 상기 게이트간 절연 영역(IGR)은 도 1a 내지 도 1e를 참조하여 설명한 게이트간 절연 영역(IGR1), 도 2a 내지 도 2e를 참조하여 설명한 게이트간 절연 영역(IGR2), 또는 도 3a 내지 도 3e를 참조하여 설명한 게이트간 절연 영역(IGR3)과 동일 또는 유사한 구성을 가질 수 있다.
상기 복수의 SRAM 셀(410A, 410B, 410C, 410D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 핀형 트랜지스터로 구현될 수 있다. 특히, 상기 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 상기 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
상기 복수의 SRAM 셀(410A, 410B, 410C, 410D)에서, 복수의 게이트 라인(SGL)은 SRAM 어레이(410)의 복수의 SRAM 셀(410A, 410B, 410C, 410D) 내에서 복수의 활성 영역(AC)과 교차하는 방향으로 상호 평행하게 연장된다.
복수의 활성 영역(AC)과 복수의 게이트 라인(SGL)과의 교차점에서 각각 트랜지스터가 형성될 수 있다. 예를 들면, SRAM 셀(410A) 내에서는 복수의 활성 영역(AC)과 복수의 게이트 라인(SGL)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되어, 상기 SRAM 셀(410A) 내에 6 개의 트랜지스터가 형성될 수 있다.
상기 SRAM 셀(410A)에서, 제1 패스 트랜지스터(PS1)는 활성 영역(AC5)과 게이트 라인(SGL3)과의 교차점에서 형성된다. 제2 패스 트랜지스터(PS2)는 활성 영역(AC1)과 게이트 라인(SGL2)과의 교차점에서 형성된다. 제1 풀다운 트랜지스터(PD1)는 활성 영역(AC5)과 게이트 라인(SGL1)과의 교차점에서 형성된다. 제2 풀다운 트랜지스터(PD2)는 활성 영역(AC1)과 게이트 라인(SGL4)과의 교차점에서 형성된다. 제1 풀업 트랜지스터(PU1)는 활성 영역(AC4)과 게이트 라인(SGL1)과의 교차점에서 형성된다. 제2 풀업 트랜지스터(PU2)는 활성 영역(AC3)과 게이트 라인(SGL4)과의 교차점에서 형성된다. 복수의 게이트 라인(SGL)은 각각 2 개의 트랜지스터에 의해 공유될 수 있다.
예를 들면, SRAM 셀(410A)에서와 같이, 게이트 라인(SGL1)은 제1 풀다운 트랜지스터(PD1) 및 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다. 그리고, 상기 게이트 라인(SGL1)과 일직선상에 있고 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하고 있는 게이트 라인(SGL2)은 제2 패스 트랜지스터(PS2)를 구성할 수 있다.
서로 이웃하는 2 개의 SRAM 셀(410A, 410B)에서, 서로 일직선상에 있고 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하는 2 개의 게이트 라인(SGL) 중 SRAM 셀(410A)에 있는 게이트 라인(SGL1)은 SRAM 셀(410A)을 구성하는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)에 의해 공유되고, 게이트간 절연 영역(IGR)을 사이에 두고 상기 게이트 라인(SGL1)에 이웃하는 게이트 라인(SGL5)은 SRAM 셀(410B)을 구성하는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)에 의해 공유될 수 있다.
일 예예서, 상기 복수의 게이트 라인(SGL) 중 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하는 2 개의 게이트 라인(SGL)은 각각 동일 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
다른 예에서, 상기 복수의 게이트 라인(SGL) 중 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하는 2 개의 게이트 라인(SGL)은 각각 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
또 다른 예에서, 상기 복수의 게이트 라인(SGL) 중 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하는 2 개의 게이트 라인(SGL)에서 선택되는 어느 하나의 게이트 라인(SGL)은 각각 동일 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되고, 상기 이웃하는 2 개의 게이트 라인(SGL)에서 선택되는 다른 하나의 게이트 라인(SGL)은 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
도 7a 및 도 7b의 예에서, 상기 SRAM 셀(410A)을 구성하는 게이트 라인(SGL1)은 NMOS 트랜지스터로 이루어지는 제1 풀다운 트랜지스터(PD1)와, PMOS 트랜지스터로 이루어지는 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다. 그리고, 게이트간 절연 영역(IGR)을 사이에 두고 상기 게이트 라인(SGL1)과 이웃하는 게이트 라인(SGL5)은 SRAM 셀(410B)을 구성하는 것으로서, NMOS 트랜지스터로 이루어지는 제1 풀다운 트랜지스터(PD1)와, PMOS 트랜지스터로 이루어지는 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다.
또한, 서로 이웃하는 2 개의 SRAM 셀(410A, 410B)에서, 서로 일직선상에 있고 게이트간 절연 영역(IGR)을 사이에 두고 서로 이웃하는 2 개의 게이트 라인(SGL) 중 SRAM 셀(410A)에 있는 게이트 라인(SGL4)은 PMOS 트랜지스터로 이루어지는 제2 풀업 트랜지스터(PU2) 및 NMOS로 이루어지는 제2 풀다운 트랜지스터(PD2)에 의해 공유되고, 게이트간 절연 영역(IGR)을 사이에 두고 상기 게이트 라인(SGL4)에 이웃하는 게이트 라인(SGL3)은 NMOS 트랜지스터로 이루어지는 2 개의 제1 패스 트랜지스터(PS1)에 의해 공유될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400B)를 설명하기 위한 평면도이다.
도 8에 예시한 집적회로 소자(400B)는 도 7a에 예시한 집적회로 소자(400A)와 대체로 동일한 구성을 가진다. 단, 도 8에 예시한 집적회로 소자(400B)는 도 7a에 예시한 게이트간 절연 영역(IGR) 대신 2 개의 게이트 라인(SGL)에 걸쳐서 X 방향으로 연장되는 게이트간 절연 영역(IGRT)을 포함하는 SRAM 어레이(420)를 포함한다. 상기 게이트간 절연 영역(IGRT)은 X 방향의 장축과 Y 방향의 단축을 가진다.
상기 집적회로 소자(400B)에서, 복수의 게이트 라인(SGL) 중 X 방향으로 이웃하는 한 쌍의 게이트 라인(SGL11, SGL12)과, 상기 한 쌍의 게이트 라인(SGL11, SGL12)으로부터 Y 방향으로 이격되어 있고 X 방향으로 이웃하는 다른 한 쌍의 게이트 라인(SGL13, SGL14)을 포함한다. 상기 한 쌍의 게이트 라인(SGL11, SGL12)과 상기 다른 한 쌍의 게이트 라인(SGL13, SGL14)은 각각 상기 게이트간 절연 영역(IGRT)을 사이에 두고 이격되어 있으며, 상기 게이트간 절연 영역(IGRT)에 직접 접하는 단부를 가진다.
상기 게이트간 절연 영역(IGRT)은 도 1a 내지 도 1e를 참조하여 설명한 게이트간 절연 영역(IGR1), 도 2a 내지 도 2e를 참조하여 설명한 게이트간 절연 영역(IGR2), 또는 도 3a 내지 도 3e를 참조하여 설명한 게이트간 절연 영역(IGR3)과 동일 또는 유사한 구성을 가질 수 있다.
도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 주요 구성을 도시한 평면도이다. 도 9b는 도 9a의 9B - 9B' 선 단면도이다. 도 9a 및 도 9b에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 집적회로 소자(500)는 기판(110)상에 형성되고, 각각 셀 바운더리(cell boundary)(510)를 가지고 적어도 하나의 논리 함수 (logic function) 회로를 포함하는 복수의 셀(LC1, LC2)을 가질 수 있다. 상기 복수의 셀(LC1, LC2)은 서로 이웃하는 제1 셀(LC1) 및 제2 셀(LC2)을 포함한다.
상기 제1 셀(LC1) 및 제2 셀(LC2)은 각각 제1 소자 영역(520A) 및 제2 소자 영역(520B)을 포함한다. 상기 제1 셀(LC1) 및 제2 셀(LC2)에서 상기 제1 소자 영역(520A) 및 제2 소자 영역(520B) 내에는 복수의 활성 영역(AC)이 제1 방향(X 방향)으로 연장되어 있다.
기판(110)상에서 상기 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 상기 복수의 활성 영역(AC)은 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 제1 셀(LC1) 내에는 복수의 제1 게이트 절연막(118A) 및 복수의 제1 게이트 라인(LGL1)이 복수의 활성 영역(AC)과 교차하도록 제2 방향(Y 방향)으로 연장되어 있다. 상기 제2 셀 (LC2)내에는 복수의 제2 게이트 절연막(118B) 및 복수의 제2 게이트 라인(LGL2)이 복수의 활성 영역(AC)과 교차하고 상기 복수의 제1 게이트 라인(LGL1)과 각각 일 직선상에서 연장되도록 상기 제2 방향(Y 방향)으로 연장되어 있다. 상기 복수의 제2 게이트 절연막(118B) 및 상기 복수의 제2 게이트 라인(LGL2)은 게이트간 절연 영역(IGRL)을 사이에 두고 상기 복수의 제1 게이트 절연막(118A) 및 상기 복수의 제1 게이트 라인(LGL1)과 이격되어 있다.
상기 집적회로 소자(500)는 도 1a 내지 도 5를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자(100, 200, 300)의 주요 특징들을 포함할 수 있다.
상기 복수의 제1 게이트 라인(LGL1) 및 복수의 제2 게이트 라인(LGL2) 중 게이트간 절연 영역(IGRL)을 사이에 두고 서로 이웃하는 제1 게이트 라인(LGL1) 및 제2 게이트 라인(LGL2)은 도 1a 내지 도 3e를 참조하여 설명한 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)에 대응하는 구성을 가질 수 있다.
상기 이웃하는 제1 게이트 라인(LGL1) 및 제2 게이트 라인(LGL2) 사이에 개재된 게이트간 절연 영역(IGRL)은 상기 제1 셀(LC1)의 셀 바운더리(510)와 상기 제2 셀(LC2)의 셀 바운더리(510)와의 사이에 배치될 수 있다.
도 9a 및 도 9b에는 게이트간 절연 영역(IGRL)이 서로 이웃하는 제1 셀(LC1)과 제2 셀(LC2)과의 사이에서 상기 제1 셀(LC1) 및 제2 셀(LC2)의 폭(LCW)에 대응하는 길이(L)와, 상기 서로 이웃하는 제1 셀(LC1)과 제2 셀(LC2)과의 사이의 이격 거리(D)에 대응하는 폭(W)을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상의 범위 내에서 상기 게이트간 절연 영역(IGRL)의 크기 및 형상에 대하여 다양한 변형 및 변경이 가능하다. 일부 실시예들에서, 상기 게이트간 절연 영역(IGRL)은 도 1a 내지 도 1e를 참조하여 설명한 게이트간 절연 영역(IGR1), 도 2a 내지 도 2e를 참조하여 설명한 게이트간 절연 영역(IGR2), 또는 도 3a 내지 도 3e를 참조하여 설명한 게이트간 절연 영역(IGR3)과 동일 또는 유사한 구성을 가질 수 있다.
상기 복수의 활성 영역(AC)은 각각 기판(110)으로부터 돌출된 복수의 핀형 활성 영역으로 이루어질 수 있다. 그리고, 상기 복수의 제1 게이트 라인(LGL1) 및 복수의 제2 게이트 라인(LGL2)과 상기 복수의 활성 영역(AC)이 교차하는 교차점에는 각각 트랜지스터가 형성될 수 있다. 상기 복수의 제1 게이트 라인(LGL1) 및 복수의 제2 게이트 라인(LGL2)은 각각 기판(110)상에 형성된 복수의 FinFET 소자에 의해 공유될 수 있다.
상기 제1 셀(LC1) 및 제2 셀(LC2)은 각각 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 구성할 수 있다. 예를 들면, 제1 셀(LC1) 및 제2 셀(LC2)은 각각 AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 대하여 첨부 도면을 참조하여 상세히 설명한다. 이하의 설명에서 도 1a 내지 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서, 이들에 대한 상세한 설명은 생략한다.
도 10a 내지 도 20c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)(도 20a 내지 도 20c 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 10a, 도 11a, ..., 도 20a는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 10b, 도 11b, ..., 도 20b는 각각 도 10a, 도 11a, ..., 도 20a의 PB - PB' 선 단면도로서, 도 1a의 D - D'선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 10c, 도 11c, ..., 도 20c는 각각 도 10a, 도 11a, ..., 도 20a의 PC - PC' 선 단면도로서, 도 1a의 E - E'선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 20c를 참조하여 도 1a 내지 도 1e에 예시한 집적회로 소자(100)와 유사한 구조를 가지는 집적회로 소자(600)의 예시적인 제조 방법을 설명한다.
도 10a 내지 도 10c를 참조하면, 기판(110)을 준비한 후, 상기 기판(110)의 일부 영역을 식각하여, 기판(110)으로부터 상부로 돌출되고 제1 방향(X 방향)으로 연장되는 복수의 활성 영역(AC)을 한정하는 트렌치(T)를 형성한다.
상기 복수의 활성 영역(AC)은 상기 복수의 활성 영역(AC)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 기판(110)상에 복수의 활성 영역(AC)을 덮는 절연막을 형성한 후, 상기 절연막을 일부 제거하여 트렌치(T) 내에 남아 있는 상기 절연막의 잔류 부분으로 이루어지는 소자분리막(112)을 형성한다.
상기 소자분리막(112)에 의해 복수의 활성 영역(AC)이 한정될 수 있다.
일부 실시예들에서, 상기 소자분리막(112)이 남도록 상기 절연막을 일부 제거하기 위하여 에치백(etchback) 공정을 이용할 수 있다. 상기 소자분리막(112)을 형성한 후, 상기 복수의 활성 영역(AC)이 상기 소자분리막(112)의 상면 위로 돌출되어 노출된다.
상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 소자분리막(112)은 열산화막으로 이루어지는 절연 라이너와, 상기 절연 라이너 위에서 트렌치(T)를 매립하는 매립 절연막을 포함할 수 있다.
도 12a 내지 도 12c를 참조하면, 복수의 활성 영역(AC) 위에서 상기 복수의 활성 영역(AC)에 교차하여 연장되는 더미 게이트 구조체(D120)를 형성한다.
상기 더미 게이트 구조체(D120)는 각각 활성 영역(AC) 위에 순차적으로 적층된 더미 게이트 절연막(D122), 더미 게이트 라인(D124), 및 더미 게이트 캡핑층(D126)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D122)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D124)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D126)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(D120)의 양 측벽에 절연 스페이서(124)를 형성한다. 상기 절연 스페이서(124)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 상기 더미 게이트 구조체(D120)의 양 측에서 노출되는 복수의 활성 영역(AC) 위에 에피텍셜 성장 공정에 의해 반도체층(ES)을 형성하고, 상기 복수의 활성 영역(AC)의 일부 영역과 그 위에 형성된 반도체층(ES)에 각각 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)을 형성한다.
상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)은 상승된(elevated) 소스/드레인 영역의 형상을 가질 수 있다. 그리고, 상기 제2 소스/드레인 영역(120B)의 상면은 활성 영역(AC)의 상면보다 더 높은 레벨에 있을 수 있다.
일부 실시예들에서, 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)은 도 12b에 예시한 형상으로 한정되는 것은 아니다. 예를 들면, 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)은 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수도 있다.
도 13a 내지 도 13c를 참조하면, 소자분리막(112), 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B), 더미 게이트 구조체(D120) 및 절연 스페이서(124)를 덮는 절연막(620)을 형성한다.
상기 절연막(620)은 하부로부터 차례로 형성된 제1 절연막(622), 제2 절연막(624) 및 제3 절연막(626)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연막(622) 및 제3 절연막(626)은 산화막으로 이루어지고, 상기 제2 절연막(624)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 절연막(620)을 형성하기 위하여, 상기 소자분리막(112), 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B), 더미 게이트 구조체(D120) 및 절연 스페이서(124)를 충분한 두께로 덮는 제1 절연막(622)을 형성한 후, 상기 제1 절연막(622)을 리세스(recess)시켜, 상기 제1 절연막(622)의 상면의 레벨이 도 13b 및 도 13c에 예시한 바와 같이 더미 게이트 캡핑층(D126)의 저면의 레벨보다 더 낮아지도록 함으로써, 상기 더미 게이트 구조체(D120)를 다시 노출시킬 수 있다. 그 후, 상기 제1 절연막(622) 및 더미 게이트 구조체(D120) 위에 제2 절연막(624)을 형성한 후, 상기 제2 절연막(624) 위에 제3 절연막(626)을 형성할 수 있다. 그 후, 상기 더미 게이트 구조체(D120) 위에서 제2 절연막(624)이 노출될 때까지 상기 제3 절연막(626)을 CMP (chemical mechanical polishing) 등과 같은 연마 공정에 의해 상부로부터 일부 제거한 후, 에치백 공정을 이용하여 상기 더미 게이트 구조체(D120) 위에서 노출된 제2 절연막(624)을 제거하여 상기 더미 게이트 구조체(D120)를 다시 노출시켜 도 13b 및 도 13c에 예시한 바와 같은 단면 구조를 가지는 결과물을 얻을 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 절연막(620)을 통해 노출되는 더미 게이트 구조체(D120)를 제거하여 게이트 홀(GH)을 형성한다.
상기 게이트 홀(GH)을 통해 절연 스페이서(124) 및 활성 영역(AC)이 노출될 수 있다.
도 15a 내지 도 15c를 참조하면, 게이트 홀(GH) (도 14a 내지 도 14c 참조) 내에 복수의 인터페이스막(616), 게이트 절연막(118) 및 게이트층(630)을 형성한다.
상기 복수의 인터페이스막(616)을 형성하는 공정은 게이트 홀(GH) 내에서 노출되는 활성 영역(AC)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 복수의 인터페이스막(616)은 그 위에 형성되는 복수의 게이트 절연막(118)과 하부의 활성 영역(AC)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(616)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(616)을 형성하는 공정은 생략 가능하다. 상기 복수의 인터페이스막(616)을 형성하는 공정을 생략한 경우, 도 1a 내지 도 5에 예시한 바와 유사하게, 게이트 절연막이 활성 영역의 바로 위에 형성되는 구조가 얻어질 수 있다.
상기 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 게이트층(630)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 게이트층(630)의 구성 물질에 대한 보다 상세한 사항은 도 1a 내지 도 5를 참조하여 제1 게이트 라인(GLA), 제2 게이트 라인(GLB), 게이트 라인(GL1), 및 게이트 라인(GL2) 에 대하여 설명한 바를 참조한다. 일부 실시예들에서, 상기 게이트층(630)을 형성하기 위하여, ALD (atomic layer deposition), MOALD (metal organic ALD), CVD (chemical vapor deposition), MOCVD (metal organic CVD), 또는 PVD (physical vapor deposition) 공정을 이용할 수 있으나, 본 발명의 기술적 사상에 의하면 상기 예시된 공정들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트층(630)을 형성하는 데 있어서, 게이트 절연막(118)을 구성하는 고유전막과 게이트층(630)을 구성하는 금속막 적층 구조의 신뢰성을 향상시키기 위하여 상기 게이트 절연막(118) 위에 게이트층(630)을 구성하는 금속막 적층 구조를 구성하는 일부 금속막을 형성한 후, 그 위에 열처리용 폴리실리콘 희생막을 퇴적하고, 결과물을 열처리한 후, 상기 열처리용 폴리실리콘 희생막을 다시 제거할 수 있다. 그 후, 열처리된 일부 금속막 위에 나머지 금속막을 형성하여 상기 게이트층(630)을 형성할 수 있다.
도 16a 내지 도 16c를 참조하면, 도 15a 및 도 15b의 결과물에 대하여 게이트 절연막(118) 및 게이트층(630)을 일부 제거하여, 게이트 절연막(118) 및 게이트층(630)이 게이트 홀(GH) (도 14a 및 도 14b 참조) 내에만 남도록 한다.
상기 게이트 절연막(118) 및 게이트층(630)을 일부 제거하는 데 있어서, 절연막(620)에 포함된 제2 절연막(624)을 평탄화 정지층으로 이용하여 상기 제2 절연막(624)의 평탄한 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
그 결과, 절연 스페이서(124) 및 절연막(620)이 각각의 상면으로부터 소정 두께 만큼 소모되어 Z 방향을 따르는 두께가 작아질 수 있으며, 상기 게이트층(630)의 상면 주위에서 게이트 절연막(118), 절연 스페이서(124) 및 제2 절연막(624)이 노출될 수 있다.
도 17a 내지 도 17c를 참조하면, 게이트층(630) 위에 게이트층(630)의 상면의 일부와 게이트 절연막(118)의 상면의 일부를 노출시키는 게이트 분리용 마스크 패턴(640)을 형성한다.
상기 게이트 분리용 마스크 패턴(640)에는 상기 게이트층(630)의 상면의 일부와 상기 게이트 절연막(118)의 상면의 일부를 노출시키는 마스크 홀(640H)이 형성되어 있다.
상기 게이트 분리용 마스크 패턴(640)은 단일층 또는 다중층으로 이루어질 수 있다. 도 17a 내지 도 17c에는 상기 게이트 분리용 마스크 패턴(640)이 제1 하드마스크층(642) 및 제2 하드마스크층(644)을 포함하는 이중층으로 이루어지는 경우를 예시하였다. 일부 실시예들에서, 상기 제1 하드마스크층(642) 및 제2 하드마스크층(644)은 각각 실리콘 산화막, 실리콘질화막, 폴리실리콘, SOH (spin-on hard mask) 재료와 같은 탄소 함유막으로 이루어질 수 있다. 상기 SOH 재료로 이루어지는 탄소 함유막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 예를 들면, 상기 제1 하드마스크층(642)은 SOH 재료로 이루어지는 탄소 함유막으로 이루어지고, 상기 제2 하드마스크층(644)은 실리콘 산화막으로 이루어질 수 있다.
도 18a 내지 도 18c를 참조하면, 상기 게이트 분리용 마스크 패턴(640), 절연 스페이서(124), 및 제2 절연막(624)을 식각 마스크로 이용하여 게이트층(630) 및 게이트 절연막(118)(도 17a 내지 도 17c 참조)의 노출된 부분을 제거하여, 상기 게이트층(630)의 남은 부분으로 이루어지는 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)을 형성하고, 상기 게이트 절연막(118)의 남은 부분으로 이루어지는 제1 게이트 절연막(118A) 및 제2 게이트 절연막(118B)을 형성한다.
그 결과, 상기 제1 게이트 라인(GLA) 및 제1 게이트 절연막(118A)과, 상기 제2 게이트 라인(GLB) 및 제2 게이트 절연막(118B)과의 사이에는 소자분리막(112)의 상면을 일부 노출시키는 공간(650)이 형성된다.
상기 제1 게이트 라인(GLA), 제2 게이트 라인(GLB), 제1 게이트 절연막(118A), 및 제2 게이트 절연막(118B)이 형성된 후, 상기 게이트 분리용 마스크 패턴(640)에 형성된 마스크 홀(640H) 및 공간(650)을 통해 소자분리막(112)의 상면 중 일부가 노출되고, 제1 게이트 라인(GLA)의 제1 단축 방향 측벽(G3A), 제2 게이트 라인(GLB)의 제2 단축 방향 측벽(G3B), 제1 게이트 절연막(118A)의 끝부(AE), 및 제2 게이트 절연막(118B)의 끝부(BE)가 노출될 수 있다.
본 예에서는 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)이 각각 2 개의 활성 영역(AC)과 교차하도록 Y 방향으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 제1 게이트 라인(GLA) 및 제2 게이트 라인(GLB)은 각각 1 개 또는 3 개 이상의 활성 영역(AC)과 교차하도록 연장될 수도 있다.
도 19a 내지 도 19c를 참조하면, 상기 게이트 분리용 마스크 패턴(640)(도 18a 내지 도 18c 참조)을 제거하여, 제1 게이트 라인(GLA)의 상면, 제2 게이트 라인(GLB)의 상면, 제1 게이트 절연막(118A)의 상면, 및 제2 게이트 절연막(118B)의 상면과, 제2 절연막(624)의 상면을 노출시킨다.
도 20a 내지 도 20c를 참조하면, 제1 게이트 라인(GLA) 및 제1 게이트 절연막(118A)과, 상기 제2 게이트 라인(GLB) 및 제2 게이트 절연막(118B)과의 사이의 공간(650)(도 19a 내지 도 19c 참조)을 채우는 게이트간 절연 영역(IGR1)을 형성한다.
상기 게이트간 절연 영역(IGR1)을 형성하기 위하여, 상기 공간(650)을 채우기에 충분한 두께를 가지면서 상기 제2 절연막(624)의 상면을 덮는 절연 물질을 퇴적한 후, 상기 제2 절연막(624)의 상면이 노출될 때까지 상기 절연 물질을 에치백 또는 평탄화하는 공정을 이용할 수 있다.
상기 게이트간 절연 영역(IGR1)은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트간 절연 영역(IGR1)은 제1 게이트 라인(GLA)의 제1 단축 방향 측벽(G3A), 제2 게이트 라인(GLB)의 제2 단축 방향 측벽(G3B), 제1 게이트 절연막(118A)의 끝부(AE), 제2 게이트 절연막(118B)의 끝부(BE), 절연 스페이서(124), 및 소자분리막(112)에 접하도록 형성될 수 있다.
도 10a 내지 도 20c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)의 제조 방법에 따르면, RMG (replacement metal gate) 공정을 이용하여 상기 집적회로 소자(600)에 필요한 복수의 게이트 라인(GLA, GLB)을 형성하는 데 있어서, 상기 더미 게이트 라인(D124)을 제거하여 마련된 공간에 최종 구조에서 필요로 하는 금속 재료로 이루어지는 게이트층(630)을 형성한 후, 상기 게이트층(630)을 분리하여 복수의 게이트 라인(GLA, GLB)을 형성하는 방법을 이용한다.
집적회로 소자의 스케일링(scailing)에 따라 집적회로 소자가 점차 초고집적화 및 미세화되어 가고 있다. 이에 따라, FinFET의 온 커런트 (ON-current)를 극대화시키기 위한 노력 중 하나로서 FinFET을 구성하는 핀(fin)의 측벽을 채널로 이용하는 효과를 증가시키기 위하여 게이트의 소자분리막 위에서의 높이가 점차 증가되고 있는 추세이다. 이와 같이 게이트의 높이가 증가됨에 따라, RMG 공정을 이용하여 상기 집적회로 소자(600)에 필요한 복수의 게이트 라인(GLA, GLB)을 형성하는 데 있어서, 공정 윈도우(window)가 점차 감소되고 있다.
본 발명의 기술적 사상에 의한 방법과는 달리, RMG 공정을 이용하여 상기 집적회로 소자(600)에 필요한 복수의 게이트 라인(GLA, GLB)을 형성하는 데 있어서, 예를 들면 도 12a 내지 도 12c에 예시한 더미 게이트 라인(D124)을 복수의 더미 게이트 라인으로 분리하는 게이트컷(gate-cut) 공정을 수행한 후, 상기 분리된 복수의 더미 게이트 라인(D124)을 최종 구조에서 필요로 하는 금속 게이트 라인으로 치환하는 공정을 이용하는 경우에는, 상기 더미 게이트 라인(D124)의 게이트컷 공정에 대한 윈도우가 감소한다. 특히, RMG 공정에 따라 더미 게이트 라인(D124)으로부터 분리된 복수의 더미 게이트 라인을 제거하는 데 있어서, 핀 활성 영역과 게이트컷 영역과의 사이에 남아 있는 비교적 좁은 폭으로 남게 되는 더미 게이트 라인(D124)의 잔류 부분을 제거하기 위한 공정 난이도가 증가한다. 또한, 집적회로 소자의 제조 공정에 있어서, 도 15a 내지 도 15c를 참조하여 설명한 바와 유사하게, 게이트컷 공정이 완료된 결과물상에서, 상기 더미 게이트 라인(D124)으로부터 분리된 복수의 더미 게이트 라인을 제거한 결과로서 마련된 복수의 공간에 최종 구조에서 필요로 하는 복수의 금속 게이트 라인을 형성할 때, 게이트 절연막을 구성하는 고유전막과 게이트를 구성하는 금속막 적층 구조의 신뢰성을 향상시키기 위하여 상기 게이트 절연막 위에 게이트를 구성하는 금속막 적층 구조를 구성하는 일부 금속막을 형성한 후, 그 위에 열처리용 폴리실리콘 희생막을 퇴적하고, 결과물을 열처리한 후, 상기 열처리용 폴리실리콘 희생막을 다시 제거하는 공정을 이용할 수 있다. 이 때, 게이트컷 공정이 완료된 결과물상에 남아 있는 복수의 공간에 최종 구조에서 필요로 하는 복수의 금속 게이트 라인을 형성하는 경우, 핀 활성 영역과 게이트컷 영역과의 사이의 비교적 좁은 공간에 상기 열처리용 폴리실리콘 희생막을 채우게 되고, 상기 열처리 후에는 상기 핀 활성 영역과 게이트컷 영역과의 사이의 비교적 좁은 공간에 채워진 상기 열처리용 폴리실리콘 희생막을 제거하여야 한다. 그러나, 집적회로 소자의 스케일링에 따라 상기 핀 활성 영역과 게이트컷 영역과의 사이의 공간은 점차 작아지게 되고, 이와 같이 좁은 공간으로부터 상기 열처리용 폴리실리콘 희생막을 제거할 때, 상기 열처리용 폴리실리콘 희생막이 완전히 제거되지 않고 남게 되어 집적회로 소자의 특성이 열화되는 결과를 초래할 수 있다.
반면, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)의 제조 방법에 따르면, RMG 공정을 이용하여 상기 집적회로 소자(600)에 필요한 복수의 게이트 라인(GLA, GLB)을 형성하는 데 있어서, 상기 더미 게이트 라인(D124)을 제거하여 마련된 공간에 최종 구조에서 필요로 하는 금속 재료로 이루어지는 게이트층(630)을 형성한 후, 상기 게이트층(630)에 대하여 게이트컷 공정을 수행하여 복수의 게이트 라인(GLA, GLB)을 형성하는 방법을 이용한다. 따라서, 게이트컷 영역 주변에서 더미 게이트 라인(D124)의 잔류물, 또는 열처리용 폴리실리콘 희생막의 잔류물이 완전히 제거되지 않고 남게 되는 문제를 근본적으로 제거할 수 있다.
또한, 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)이 형성된 후 게이트컷 공정이 수행되므로, 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B) 형성시 게이트컷 영역으로 인해 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)에 결함이 발생되는 문제를 근본적으로 제거할 수 있다.
도 21a 내지 도 25b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(700)(도 25a 및 도 25b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 21a, 도 22a, ..., 도 25a는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 21b, 도 22b, ..., 도 25b는 각각 도 21a, 도 22a, ..., 도 25a의 PC - PC' 선 단면도이다. 도 21a 내지 도 25b에 있어서, 도 10a 내지 도 20c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21a 및 도 21b를 참조하면, 도 10a 내지 도 15c를 참조하여 설명한 바와 같은 방법으로 게이트 홀(GH) (도 14a 내지 도 14c 참조) 내에 복수의 인터페이스막(616), 게이트 절연막(118) 및 게이트층(630)을 형성하는 공정까지 수행한 후, 도 16a 내지 도 16c를 참조하여 설명한 바와 유사하게, 도 15a 및 도 15b의 결과물에 대하여 게이트 절연막(118) 및 게이트층(630)을 일부 제거한다. 단, 본 예에서는 상기 게이트 절연막(118) 및 게이트층(630)의 일부를 제거하는 동안, 제2 절연막(624)의 상면이 노출된 후, 상기 제2 절연막(624) 및 절연 스페이서(124)를 식각 마스크로 이용하여 상기 게이트 절연막(118) 및 게이트층(630)을 제1 두께(D1)만큼 더 식각한다. 그 결과, 게이트 홀(GH) 내에 리세스된 게이트 절연막(118R) 및 리세스된 게이트층(630R)이 남게 되고, 상기 리세스된 게이트 절연막(118R) 및 리세스된 게이트층(630R)의 상면 위에서 상기 게이트 홀(GH)의 입구측 일부 공간이 상기 제1 두께(D1)에 대응하는 깊이만큼 남게 된다.
도 22a 및 도 22b를 참조하면, 도 17a 내지 도 17c를 참조하여 설명한 바와 유사한 방법으로, 도 21a 및 도 21b의 결과물 위에 리세스된 게이트 절연막(118R)의 일부와 리세스된 게이트층(630R)의 일부를 노출시키는 게이트 분리용 마스크 패턴(640)을 형성한다.
상기 게이트 분리용 마스크 패턴(640)에는 리세스된 게이트 절연막(118R)의 일부와 리세스된 게이트층(630R)의 일부를 노출시키는 마스크 홀(640H)이 형성되어 있다. 상기 마스크 홀(640H)은 게이트 홀(GH)의 입구측 일부 공간과 연통되어 있다.
도 23a 및 도 23b를 참조하면, 도 18a 내지 도 18c를 참조하여 설명한 바와 유사한 방법으로, 상기 게이트 분리용 마스크 패턴(640), 절연 스페이서(124), 및 제2 절연막(624)을 식각 마스크로 이용하여, 리세스된 게이트층(630R) 및 리세스된 게이트 절연막(118R)의 노출된 부분을 제거하여, 상기 리세스된 게이트층(630R)의 남은 부분으로 이루어지는 제1 리세스된 게이트 라인(GLAR) 및 제2 리세스된 게이트 라인(GLBR)을 형성하고, 상기 리세스된 게이트 절연막(118R)의 남은 부분으로 이루어지는 제1 리세스된 게이트 절연막(118AR) 및 제2 리세스된 게이트 절연막(118BR)을 형성한다.
그 결과, 상기 제1 리세스된 게이트 라인(GLAR) 및 제1 리세스된 게이트 절연막(118AR)과, 상기 제2 리세스된 게이트 라인(GLBR) 및 제2 리세스된 게이트 절연막(118BR)과의 사이에는 소자분리막(112)의 상면을 일부 노출시키는 공간(650)이 형성된다.
도 24a 및 도 24b를 참조하면, 게이트 분리용 마스크 패턴(640)을 제거하여, 제1 리세스된 게이트 라인(GLAR)의 상면, 제1 리세스된 게이트 절연막(118AR)의 상면, 상기 제2 리세스된 게이트 라인(GLBR)의 상면, 및 제2 리세스된 게이트 절연막(118BR)의 상면을 노출시킨다.
도 25a 및 도 25b를 참조하면, 도 20a 내지 도 20c를 참조하여 설명한 바와 유사한 방법으로, 제1 리세스된 게이트 라인(GLAR) 및 제1 리세스된 게이트 절연막(118AR)과, 상기 제2 리세스된 게이트 라인(GLBR) 및 제2 리세스된 게이트 절연막(118BR)과의 사이의 공간(650)(도 24a 및 도 24b 참조)을 채우는 게이트간 절연 영역(IGR7)을 형성한다.
상기 게이트간 절연 영역(IGR7)을 형성하기 위하여, 상기 공간(650)을 채우기에 충분한 두께를 가지면서 상기 제2 절연막(624)의 상면을 덮는 절연 물질을 퇴적한 후, 상기 제2 절연막(624)의 상면이 노출될 때까지 상기 절연 물질을 에치백 또는 평탄화하는 공정을 이용할 수 있다.
상기 게이트간 절연 영역(IGR7)의 구성 물질은 도 20a 내지 도 20c를 참조하여 게이트간 절연 영역(IGR1)에 대하여 설명한 바와 같다.
상기 게이트간 절연 영역(IGR7)이 형성되는 동안 상기 게이트간 절연 영역(IGR7)과 일체로 연결되고 상기 제1 리세스된 게이트 라인(GLAR), 제1 리세스된 게이트 절연막(118AR), 제2 리세스된 게이트 라인(GLBR), 및 제2 리세스된 게이트 절연막(118BR) 각각의 상면을 덮도록 연장되는 절연 캡핑층(750)이 동시에 형성될 수 있다.
상기 절연 캡핑층(750)의 제2 두께(D2)는 도 21b에 예시한 제1 두께(D1)에 대응하는 크기를 가질 수 있다.
도 21a 내지 도 25b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(700)의 제조 방법에 따르면, 도 10a 내지 도 20c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)의 제조 방법에서와 유사하게, RMG 공정을 이용하여 상기 집적회로 소자(700)에 필요한 복수의 리세스된 게이트 라인(GLAR, GLBR)을 형성하는 데 있어서, 상기 더미 게이트 라인(D124)을 제거하여 마련된 공간에 최종 구조에서 필요로 하는 금속 재료로 이루어지는 리세스된 게이트층(630R)을 형성한 후, 상기 리세스된 게이트층(630R)을 분리하여 복수의 리세스된 게이트 라인(GLAR, GLBR)을 형성한다. 따라서, 게이트컷 영역 주변에서 더미 게이트 라인(D124)의 잔류물, 또는 열처리용 폴리실리콘 희생막의 잔류물이 완전히 제거되지 않고 남게 되는 문제를 근본적으로 제거할 수 있다.
또한, 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)이 형성된 후 게이트컷 공정이 수행되므로, 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B) 형성시 게이트컷 영역으로 인해 상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)에 결함이 발생되는 문제를 근본적으로 제거할 수 있다.
도 26은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(800)의 제조 방법을 설명하기 위한 단면도이다.
도 26을 참조하여, 에어 스페이스(air space)를 포함하는 절연 영역(IGR8)을 가지는 집적회로 소자(800) 및 그 제조 방법에 대하여 설명한다.
도 26을 참조하면, 도 21a 내지 도 24b를 참조하여 설명한 바와 같은 방법으로, 게이트 분리용 마스크 패턴(640)을 제거하여, 제1 리세스된 게이트 라인(GLAR)의 상면, 제1 리세스된 게이트 절연막(118AR)의 상면, 상기 제2 리세스된 게이트 라인(GLBR)의 상면, 및 제2 리세스된 게이트 절연막(118BR)의 상면을 노출시키는 공정까지 수행한다.
그 후, 제1 리세스된 게이트 라인(GLAR) 및 제1 리세스된 게이트 절연막(118AR)과, 상기 제2 리세스된 게이트 라인(GLBR) 및 제2 리세스된 게이트 절연막(118BR)과의 사이의 공간(650)(도 24a 및 도 24b 참조)이 노출된 상태에서, 절연 캡핑층(850)을 형성한다.
상기 절연 캡핑층(850)을 형성하는 데 있어서, 상기 공간(650)에 에어 스페이스(AS)가 남게 되도록 상기 제1 리세스된 게이트 라인(GLAR), 제1 리세스된 게이트 절연막(118AR), 제2 리세스된 게이트 라인(GLBR), 및 제2 리세스된 게이트 절연막(118BR) 각각의 상면을 덮는 절연 물질을 퇴적할 수 있다.
상기 절연 캡핑층(850) 형성을 위한 절연 물질의 퇴적 공정을 수행하는 데 있어서, 상기 공간(650)을 완전히 채우지 않고 상기 에어 스페이스(AS)가 남도록 퇴적 공정 조건을 제어할 수 있다. 일부 실시예들에서, 상기 공간(650)에 에어 스페이스(AS)가 남도록 하기 위하여, 상기 절연 캡핑층(850) 형성을 위한 절연 물질의 퇴적 공정시 비교적 열화된 스텝 커버리지 (step coverage)를 가지는 공정 조건을 채택할 수 있다. 상기 절연 캡핑층(850)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 절연 캡핑층(850)은 HDP (high density plasma) 산화막으로 이루어질 수 있다.
도 26에 예시한 집적회로 소자(800)에 따르면, 제1 리세스된 게이트 라인(GLAR) 및 제1 리세스된 게이트 절연막(118AR)과, 상기 제2 리세스된 게이트 라인(GLBR) 및 제2 리세스된 게이트 절연막(118BR)과의 사이의 공간(650)에 에어 스페이스(AS)가 형성됨으로써, 서로 이웃하는 제1 리세스된 게이트 라인(GLAR)과 제2 리세스된 게이트 라인(GLBR)과의 사이에서의 비유전율 (relative permitivity)이 감소될 수 있고, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다.
이상, 도 10a 내지 도 26을 참조하여 도 1a 내지 도 1e에 예시한 집적회로 소자(100)와 유사한 구조를 가지는 집적회로 소자(600)와, 절연 캡핑층(750)을 더 가지는 집적회로 소자(700)와, 에어 스페이스(AS)를 포함하는 집적회로 소자(800)의 예시적인 구조 및 제조 방법을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 10a 내지 도 26을 참조하여 설명한 바로부터, 도 2a 내지 도 2e에 예시한 집적회로 소자(200), 도 3a 내지 도 3e에 예시한 집적회로 소자(300), 도 7a 내지 도 8에 예시한 집적회로 소자(100, 400A, 400B), 도 9a 및 도 9b에 예시한 집적회로 소자(500), 또는 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 26을 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 불휘발성 메모리 소자(900)의 블록도이다. 도 27을 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 불휘발성 메모리 소자(900)를 설명한다.
도 27을 참조하면, 불휘발성 메모리 소자(900)는, 예를 들면, 낸드 플래시 메모리 소자로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 불휘발성 메모리 소자(900)는 낸드 플래시 메모리 소자에 국한되지 않으며, 예를 들면 노아(NOR) 플래시 메모리, RRAM (Resistive Random Access Memory), PRAM (Phase-Change RAM), MRAM (Magnetoresistive Random Access Memory), 강유전체 메모리 (Ferroelectric Random Access Memory) 등과 같은 다양한 소자로 이루어질 수도 있다.
상기 불휘발성 메모리 소자(900)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 본 발명의 기술적 사상에 의한 불휘발성 메모리 소자(900)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 소자뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash: CTF) 메모리 소자에도 모두 적용 가능하다.
상기 불휘발성 메모리 소자(900)는 메모리 셀 어레이(910), 행 디코더 회로(920), 읽기/쓰기 회로(930), 전압 발생 회로(940), 그리고 제어 로직 및 입출력 인터페이스 블록(950)을 포함할 수 있다.
메모리 셀 어레이(910)는 행 방향으로 배열된 워드 라인들과 열 방향으로 배열된 비트 라인들을 포함하는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 메모리 블록들을 구성할 수 있다.
상기 행 디코더 회로(920)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어될 수 있으며, 메모리 셀 어레이(910)의 워드 라인들에 대한 선택 및 구동을 행할 수 있다.
상기 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어되며, 동작 모드에 따라 읽기 회로 또는 쓰기 회로로서 동작할 수 있다. 예를 들면, 읽기 동작시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어하에 메모리 셀 어레이(910)로부터 데이터를 읽는 읽기 회로로서 동작할 수 있다. 쓰기 동작 (또는, 프로그램 동작)시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어하에 메모리 셀 어레이(910)에 데이터를 쓰는 쓰기 회로로서 동작할 수 있다.
상기 전압 발생 회로(940)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해서 제어되며, 불휘발성 메모리 소자(900)를 동작시키기 위한 전압들을 발생할 수 있다. 예를 들면, 전압 발생 회로(940)는 메모리 셀 어레이(910)의 워드 라인들에 공급될 프로그램 전압, 패스 전압, 검증 전압, 선택 전압 등과 같은 워드 라인 전압들과 메모리 셀 어레이(910)의 기판, 또는 기판에 형성된 웰(well)에 공급될 웰 바이어스 전압(Vbb)을 발생할 수 있다. 웰 바이어스 전압(Vbb)은 동작 모드에 따라 0 V 및 음의 전압 중 어느 하나일 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)의 전반적인 동작을 제어할 수 있다. 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)와 외부 장치, 예를 들면, 메모리 제어기 또는 호스트 사이의 데이터 전송 채널을 제공할 수 있다. 프로그램 동작이 요청될 때, 제어 로직 및 입출력 인터페이스 블록(950)은 메모리 셀들이 형성된 기판, 또는 기판에 형성된 웰이 음의 전압으로 바이어스되도록 전압 발생 회로(940)를 제어할 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 400A, 400B, 500, 600, 700, 800) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템(1000)을 설명하는 도면이다.
도 28을 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030), 및 메모리 소자(1040)를 포함한다.
상기 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 그리고 메모리 소자(1040)를 제어할 수 있다. 상기 프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.
상기 프로세서 장치(1030) 및 메모리 소자(1040) 중 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 400A, 400B, 500, 600, 700, 800) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
상기 입력 장치(1010)와 출력 장치(1020)는 각각 키패드, 키보드 또는 표시 장치 (display device)를 포함할 수 있다.
상기 메모리 소자(1040)는 메모리(1042), 예를 들면 휘발성 메모리 소자 또는 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다.
도 29는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템(1100)을 설명하는 블록도이다.
도 29를 참조하면, 메모리 시스템(1100)은 인터페이스부(1130), 콘트롤러(1140), 및 메모리 소자(1120)를 포함할 수 있다.
상기 인터페이스부(1130)는 메모리 시스템, 예를 들면 도 28에 예시한 전자 시스템(1000)과 호스트와의 인터페이싱을 제공할 수 있다. 상기 인터페이스부(1130)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 상기 인터페이스부(1130)는 USB (Universal Serial Bus), MMC (Multi-Media Card), PCI-E (Peripheral Component Interconnect-Express), SAS (Serial-attached SCSI), SATA (Serial Advanced Technology Attachment), PATA (Parallel Advanced Technology Attachment), SCSI (Small Computer System Interface), ESDI (Enhanced Small Disk Interface), 및 IDE (Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신할 수 있다.
상기 콘트롤러(1140)는 인터페이스부(1130)를 통해 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 상기 콘트롤러(1140)는 호스트로부터 제공되는 데이터 및 어드레스를 참조하여 메모리 소자, 예를 들면 도 28에 예시한 메모리 소자(1040)를 액세스할 수 있다. 상기 콘트롤러(1140)는 메모리 소자(1120)로부터 읽혀진 데이터를 인터페이스부(1130)를 경유하여 호스트로 전달할 수 있다.
상기 콘트롤러(1140)는 버퍼 메모리(1150)를 포함할 수 있다. 상기 버퍼 메모리(1150)에는 호스트로부터 제공되는 쓰기 데이터, 또는 메모리 소자(1120)로부터 읽혀진 데이터가 일시 저장될 수 있다.
상기 메모리 소자(1120)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다. 예를 들면, 메모리 소자(11200)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, 또는 이들의 조합으로 이루어질 수 있다. 상기 메모리 소자(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 400A, 400B, 500, 600, 700, 800) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
도 29에 예시한 메모리 시스템(1100)은 개인 휴대용 정보 단말기 (PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛 (web tablet), 디지털 카메라, PMP (Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드 (Secure Digital Card), 마이크로 SD 카드, 메모리 스틱 (Memory Stick), ID 카드, PCMCIA (Personal Computer Memory Card International Association) 카드, 칩 카드 (Chip Card), USB 카드, 스마트 카드 (Smart Card), CF 카드 (Compact Flash Card) 등으로 구현될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400, 400A, 400B, 500, 600, 700, 800: 집적회로 소자, 118A: 제1 게이트 절연막, 118B: 제2 게이트 절연막, 124: 절연 스페이서, 124A: 제1 절연 스페이서, 124B: 제2 절연 스페이서, 124C: 제3 절연 스페이서, GLA: 제1 게이트 라인, GLB: 제2 게이트 라인, IGR1: 게이트간 절연 영역.

Claims (20)

  1. 기판상에 제1 방향으로 연장되는 복수의 활성 영역과,
    상기 복수의 활성 영역과 교차하는 제2 방향으로 일 직선 상에서 연장되고 상호 이격되어 있는 제1 게이트 라인 및 제2 게이트 라인과,
    상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과,
    상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과,
    상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 금속을 포함하는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 복수의 활성 영역은 상기 기판으로부터 돌출된 복수의 핀형(fin-type) 활성 영역으로 이루어지고,
    상기 제1 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되는 적어도 하나의 핀형 활성 영역을 포함하는 제1 그룹 활성 영역을 덮도록 연장되고,
    상기 제2 게이트 라인은 상기 복수의 핀형 활성 영역 중에서 선택되고 상기 제1 그룹 활성 영역과는 분리되어 있는 적어도 하나의 핀형 활성 영역을 포함하는 제2 그룹 활성 영역을 덮도록 연장되는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 상기 게이트간 절연 영역을 사이에 두고 서로 이격되어 있는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 일체로 연결되어 있는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 절연막을 사이에 두고 상기 제1 게이트 라인의 상기 제1 장축 방향 측벽을 덮는 제1 절연 스페이서와,
    상기 제2 게이트 절연막을 사이에 두고 상기 제2 게이트 라인의 상기 제2 장축 방향 측벽을 덮는 제2 절연 스페이서를 더 포함하고,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 일체로 연결되어 있는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 게이트 절연막을 사이에 두고 상기 제1 게이트 라인의 상기 제1 장축 방향 측벽을 덮는 제1 절연 스페이서와,
    상기 제2 게이트 절연막을 사이에 두고 상기 제2 게이트 라인의 상기 제2 장축 방향 측벽을 덮는 제2 절연 스페이서를 더 포함하고,
    상기 제1 절연 스페이서 및 상기 제2 절연 스페이서는 상기 게이트간 절연 영역을 사이에 두고 서로 이격되어 있는 것을 특징으로 하는 집적회로 소자.
  8. 기판상에 형성된 복수의 SRAM (static random access memory) 셀을 포함하는 SRAM 어레이를 포함하고,
    상기 SRAM 어레이는
    기판상에 제1 방향으로 연장되는 복수의 활성 영역과,
    상기 복수의 활성 영역과 교차하는 제2 방향으로 일 직선 상에서 연장되고 상호 이격되어 있는 제1 게이트 라인 및 제2 게이트 라인과,
    상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과,
    상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과,
    상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 SRAM 어레이는
    각각 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 복수의 인버터와,
    상기 복수의 인버터의 출력 노드에 각각 연결되는 복수의 패스 트랜지스터를 포함하고,
    상기 제1 게이트 라인은 상기 풀업 트랜지스터 및 풀다운 트랜지스터에 의해 공유되고,
    상기 제2 게이트 라인은 상기 복수의 패스 트랜지스터 중에서 선택되는 2 개의 패스 트랜지스터에 의해 공유되는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고,
    상기 제1 게이트 라인 및 제2 게이트 라인은 각각 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 동일 도전형의 채널을 가지는 복수의 트랜지스터에 의해 공유되는 것을 특징으로 하는 집적회로 소자.
  11. 제9항에 있어서,
    상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고,
    상기 제1 게이트 라인 및 제2 게이트 라인은 각각 상기 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터 중에서 선택되는 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 것을 특징으로 하는 집적회로 소자.
  12. 각각 셀 바운더리 (cell boundary)를 가지고 적어도 하나의 논리 함수 (logic function) 회로를 포함하는 복수의 셀을 가지는 기판과,
    상기 복수의 셀 중 서로 이웃하는 제1 셀 및 제2 셀 내에서 제1 방향으로 연장되는 복수의 활성 영역과,
    상기 제1 셀 내에서 상기 복수의 활성 영역과 교차하는 제2 방향으로 연장되는 제1 게이트 라인과,
    상기 제2 셀 내에서 상기 제1 게이트 라인과 일 직선상에서 상기 제2 방향으로 연장되고 상기 제1 게이트 라인과 이격되어 있는 제2 게이트 라인과,
    상기 제1 게이트 라인 중 상기 복수의 활성 영역의 일부에 대면하는 제1 표면과 상기 제2 방향을 따라 연장되는 제1 장축 방향 측벽은 덮고, 상기 제1 게이트 라인 중 상기 제2 게이트 라인에 대면하는 제1 단축 방향 측벽은 덮지 않도록 연장되는 제1 게이트 절연막과,
    상기 제2 게이트 라인 중 상기 복수의 활성 영역의 다른 일부에 대면하는 제2 표면과 상기 제2 방향을 따라 연장되는 제2 장축 방향 측벽은 덮고, 상기 제2 게이트 라인 중 상기 제1 게이트 라인에 대면하는 제2 단축 방향 측벽은 덮지 않도록 연장되는 제2 게이트 절연막과,
    상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 개재되고 상기 제1 단축 방향 측벽 및 상기 제2 단축 방향 측벽에 각각 접하는 게이트간 절연 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 게이트간 절연 영역은 상기 제1 셀의 셀 바운더리와 상기 제2 셀의 셀 바운더리와의 사이에 배치되는 것을 특징으로 하는 집적회로 소자.
  14. 기판상에 제1 방향으로 연장되는 복수의 활성 영역과, 상기 복수의 활성 영역을 한정하는 소자분리막을 형성하는 단계와,
    상기 소자분리막 위에 상기 복수의 활성 영역과 교차하는 제2 방향으로 연장되는 더미 게이트 라인을 형성하는 단계와,
    상기 복수의 활성 영역 중 상기 더미 게이트 라인의 양 측에서 노출되는 부분에 한 쌍의 소스/드레인 영역을 형성하는 단계와,
    상기 더미 게이트 라인의 주위에서 상기 소자분리막 및 상기 소스/드레인 영역을 덮는 절연막을 형성하는 단계와,
    상기 더미 게이트 라인을 제거하여 상기 한 쌍의 소스/드레인 영역 사이에서 연장되는 게이트 홀을 형성하는 단계와,
    상기 게이트 홀 내에 게이트 절연막 및 게이트층을 형성하는 단계와,
    상기 게이트층 중 상기 소자분리막 위에 있는 부분의 일부를 제거하여 상기 게이트층을 복수의 게이트 라인으로 분리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 게이트층을 복수의 게이트 라인으로 분리하는 단계는 상기 게이트층을 제1 게이트 라인 및 제2 게이트 라인으로 분리하여 상기 제1 게이트 라인과 상기 제2 게이트 라인과의 사이에 공간을 형성하는 단계를 포함하고,
    상기 게이트층을 복수의 게이트 라인으로 분리하는 단계 후, 상기 공간에 게이트간 절연 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 더미 게이트 라인을 형성한 후, 상기 한 쌍의 소스/드레인 영역을 형성하기 전에, 상기 더미 게이트 라인의 양 측벽에 절연 스페이서를 형성하는 단계를 더 포함하고,
    상기 게이트층을 복수의 게이트 라인으로 분리한 후, 상기 복수의 게이트 라인 사이에서 상기 소자분리막 및 상기 절연 스페이서가 노출되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 게이트 라인 각각의 사이의 공간에 게이트간 절연 영역을 형성하는 단계를 더 포함하고,
    상기 게이트간 절연 영역은 상기 소자분리막 및 상기 절연 스페이서에 접하도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 게이트층을 복수의 게이트 라인으로 분리하는 동안 상기 절연 스페이서 중 상기 소자분리막 위에 있는 부분의 일부를 제거하여 상기 절연 스페이서를 서로 이격된 제1 절연 스페이서 및 제2 절연 스페이서로 분리하는 단계를 더 포함하고,
    상기 게이트간 절연 영역은 상기 제1 절연 스페이서와 상기 제2 절연 스페이서와의 사이에서 상기 제1 절연 스페이서 및 제2 절연 스페이서에 접하도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 복수의 활성 영역과, 상기 복수의 활성 영역을 한정하는 소자분리막을 형성하는 단계는
    상기 기판으로부터 돌출된 복수의 핀형(fin-type) 활성 영역을 형성하는 단계와,
    상기 복수의 핀형 활성 영역을 덮는 절연막을 형성하는 단계와,
    상기 복수의 핀형 활성 영역이 돌출되도록 상기 절연막을 일부 제거하여 상기 절연막의 남은 부분으로 이루어지는 상기 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 게이트층을 복수의 게이트 라인으로 분리하는 단계는 상기 게이트층을 분리하여 서로 이격된 제1 게이트 라인 및 제2 게이트 라인을 형성하는 단계를 포함하고,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 각각 상기 복수의 활성 영역 중 적어도 2 개의 활성 영역과 교차하도록 연장되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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