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KR100674914B1 - 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법 Download PDF

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KR100674914B1
KR100674914B1 KR1020040077593A KR20040077593A KR100674914B1 KR 100674914 B1 KR100674914 B1 KR 100674914B1 KR 1020040077593 A KR1020040077593 A KR 1020040077593A KR 20040077593 A KR20040077593 A KR 20040077593A KR 100674914 B1 KR100674914 B1 KR 100674914B1
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삼성전자주식회사
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Abstract

반도체소자의 전류 이동도 특성이 향상된 변형된 채널층을 포함하는 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명의 모스 트랜지스터는, 반도체기판의 표면상에서 적어도 하나의 제1 반도체층과 상기 제1 반도체층과 접하며 상기 제1 반도체층과 격자상수가 결정결함을 유발하지 않을 만큼 다른 적어도 하나의 제2 반도체층을 포함하는 채널 패턴을 구비하며, 상기 채널 패턴의 상부면 및 양 측면상의 게이트절연층상에서 상기 채널 패턴을 가로지르는 게이트전극 및 상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역을 포함한다.
핀 구조, 수직형, 채널, 전류 이동도, 변형, 격자상수, 실리콘저머늄층

Description

변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having strained channel layer and methods of manufacturing thereof}
도 1a는 본 발명에 따른 변형된 채널층을 갖는 모스 트랜지스터를 제조하기 위해 반도체기판상에 SiGe/Si층의 스택을 형성한 단계를 나타내는 사시도이다.
도 1b는 도 1a에서 AA'선 방향을 따라 자른 단면도이다.
도 2a는 본 발명에 따른 변형된 채널층을 갖는 모스 트랜지스터를 제조하기 위해 SiGe/Si층 스택상에 마스크층을 형성한 단계를 나타내는 사시도이다.
도 2b는 도 2a에서 AA'선 방향을 따라 자른 단면도이다.
도 2c도 도 2a에서 BB'선 방향을 따라 자른 단면도이다.
도 3a는 본 발명에 따라 트랜치를 형성한 단계를 나타내는 사시도이다.
도 3b는 도 3a에서 BB'선 방향을 따라 자른 단면도이다.
도 4a는 본 발명에 따라 트랜치내에 절연물질층을 매립한 단계를 나타내는 사시도이다.
도 4b는 도 4a에서 BB'선 방향을 따라 자른 단면도이다.
도 5a는 본 발명에 따라 트랜치내에 매립된 절연물질층의 일부를 식각하여 SiGe/Si층 스택을 노출시킨 단계를 나타내는 사시도이다.
도 5b는 도 5a에서 BB'선 방향을 따라 자른 단면도이다.
도 5c는 도 5b에서 (100)면과 (110)면에서의 SiGe층과 Si층의 원자 배치관계를 보여주는 개략적인 도면이다.
도 6a는 본 발명에 따라 SiGe/Si층 스택의 표면상에 실리콘층을 형성한 단계를 나타내는 사시도이다.
도 6b는 도 6a에서 AA'선 방향을 따라 자른 단면도이다.
도 6c도 도 6a에서 BB'선 방향을 따라 자른 단면도이다.
도 6d는 도 6c에서 (100)면과 (110)면에서의 SiGe/Si층 스택상에 형성된 실리콘층의 변형관계를 보여주는 개략적인 도면이다.
도 7a는 본 발명에 따라 게이트전극 및 소오스/드레인영역을 형성한 단계를 나타내는 사시도이다.
도 7b는 도 7a에서 AA'선 방향을 따라 자른 단면도이다.
도 7c는 도 7a에서 BB'선 방향을 따라 자른 단면도이다.
도 8a는 본 발명의 다른 실시예에 따라 소오스/드레인영역을 형성한 단계를 나타내는 사시도이다.
도 8b는 도 8a에서 AA'선 방향을 따라 자른 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 ; 반도체기판 12 ; 제1 반도체층
14 ; 제2 반도체층 16 ; 마스크층
18 ; 트랜치 20 ; 절연물질층
22 ; 채널층 24 ; 게이트절연층
26 ; 게이트전극 28,32 ; 소오스영역
30,34 ; 드레인영역 36 ; 스페이서
38 ; 소오스/드레인 확장층
본 발명은 모스(MOS) 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라서 소자활성영역의 크기도 대응하여 감소하게 되었고, 소자활성영역내에 형성되는 모스 트랜지스터의 채널 길이도 줄어들게 되었다. 모스 트랜지스터에 있어서 채널 길이가 감소하게 되면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는 소위 쇼트-채널 효과(short channel effect)가 발행하며, 소자활성영역의 축소는 채널 영역의 폭도 감소하게 되어 트랜지스터의 문턱전압(treshold voltage)이 감소하는 역협채널 효과(inverse narrow width effect)가 발생한다.
따라서, 반도체기판 상에 형성되는 소자들의 크기를 감소시키는 동시에 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구되어왔다. 그 대표적인 것이 핀(fin) 구조, 델타(DELTA; fully Depleted Lean-channel Transistor) 구조, GAA(Gate All Around) 구조와 같은 3차원형 트랜지스터 구조를 들 수 있다.
특히, 핀 구조에 대해서는 예를 들어, 미합중국 특허 제6,413,802호에는 평 행한 복수개의 얇은 실리콘 채널 핀이 소오스/드레인 영역 사이에 제공되고, 상기 채널의 상부면 및 양 측면상으로 게이트전극이 연장되는 구조의 핀형 모스 트랜지스터가 개시되어 있다. 상기 핀형 모스 트랜지스터에서는 채널 핀의 양 측면상에 게이트전극이 연장 형성되어 있어서 양 측면의 게이트전극으로부터도 게이트 제어가 이루어짐으로써 숏-채널 효과를 감소시킬 수 있다.
그러나 종래의 핀형 모스 트랜지스터는 기생 커패시턴스의 문제로 실리콘-온-인슐레이터(SOI) 기판상에 주로 형성하였으며, 핀 구조의 채널 측벽인 (110)면에서는 전자의 이동도가 작아서 전자의 이동에 의해 제어되는 NMOS 트랜지스터에 있어서는 소자 특성이 열화된다는 문제점이 있었다.
본 발명의 제1 목적은 반도체소자의 전류 이동도 특성이 향상된 변형된 채널층을 포함하는 모스 트랜지스터를 제공하는 데 있다.
본 발명의 제2 목적은 반도체소자의 전류 이동도 특성이 향상된 변형된 채널층을 포함하는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 제1 형태에 따른 모스 트랜지스터는, 반도체기판의 표면상에서 적어도 하나의 제1 반도체층과 상기 제1 반도체층과 접하며 상기 제1 반도체층과 격자상수가 결정결함을 유발하지 않을 만큼 다른 적어도 하나의 제2 반도체층을 포함하며 제1 방향으로 연장된 채널 패턴; 상기 채널 패턴의 상부면 및 양 측면상에 형성된 게이트절연층; 상기 게이트절연층 상에서 상기 채널 패턴을 가로지르는 제2 방향으로 연장된 게이트전극; 및 상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역을 포함한다.
상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 제2 형태에 따른 모스 트랜지스터는, 반도체기판의 표면상에서 적어도 하나의 제1 반도체층과, 상기 제1 반도체층과 접하는 적어도 하나의 제2 반도체층을 포함하며, 상기 제1 반도체층의 적어도 일부가 변형된 (strained) 층을 포함하며 제1 방향으로 연장된 채널 패턴; 상기 채널 패턴의 상부면 및 양 측면상에 형성된 게이트절연층; 상기 게이트절연층상에서 상기 채널 패턴을 가로지르는 제2 방향으로 연장된 게이트전극; 및 상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역을 포함한다.
상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 제3 형태에 따른 모스 트랜지스터는, 반도체기판의 표면상에서 수직상으로 적어도 하나의 실리콘층과, 상기 실리콘층과 접하는 적어도 하나의 실리콘저머늄층이 적층되어 이루어진 제1 방향으로 연장된 채널 패턴; 상기 채널 패턴의 상부면 및 양 측면상에 형성된 게이트절연층; 상기 게이트절연층상에서 상기 채널 패턴을 가로지르는 제2 방향으로 연장된 게이트전극; 및 상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역을 포함한다.
상기 본 발명의 제2 목적을 달성하기 위한 본 발명에 제4 형태에 따른 모스 트랜지스터는, 반도체기판의 표면상에 제1 반도체층과 상기 제1 반도체층과 격자상 수가 결정결함을 유발하지 않을 만큼 다른 제2 반도체층을 포함하며 제1 방향으로 연장된 채널 패턴을 형성하는 단계; 상기 채널 패턴에 대응하여 상기 채널 패턴의 양 측벽 하부의 상기 반도체기판내에 트랜치를 형성하는 단계; 상기 트랜치를 절연물질층으로 매립한 후 식각하여 상기 채널 패턴을 노출시키는 단계; 상기 채널 패턴의 상부면 및 양 측면상에 게이트절연층을 형성하는 단계; 상기 게이트절연층상에 상기 채널 패턴의 상부면 및 양 측면을 가로지르는 제2 방향으로 연장되는 게이트전극을 형성하는 단계; 상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되는 소오스/드레인영역을 형성하는 단계를 포함한다.
본 발명에 의하면, 게이트전극에 대향하는 채널 영역의 적어도 일부에 변형된 채널층을 형성시킴으로써 모스 트랜지스터에서의 전자의 이동도 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 변형된 채널층을 갖는 모스 트랜지스터를 제조하기 위해 반도체기판상에 SiGe/Si층의 스택을 형성한 단계를 나타내는 사시도이며, 도 1b는 도 1a에서 AA'선 방향을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체기판(10)의 표면상에 제1 반도체층(12) 및 제2 반도체층(14)이 반복되어 적층되도록 형성된다. 본 실시예에서 상기 반도체기판(10)은 단결정 실리콘기판이지만, 실리콘저머늄층이나 실리콘-온-인슐레이터(SOI) 기판 또는 실리콘저머늄-온-인슐레이터(SGOI)등의 어느 것을 사용할 수 있다. 제1 반도체층(12)과 제2 반도체층(14)은 적어도 격자상수가 결정결함이 발생되지 않는 범위내에서 서로 다른 물질로 이루어진다. 본 실시예에서는 예를 들어, 상기 제1 반도체층(12)은 실리콘저머늄(SiGe)층이며, 상기 제2 반도체층(14)은 단결정 실리콘층이다. 실리콘의 격자상수는 5.431Å이며, 저머늄의 격자상수는 5.657Å이므로 실리콘저머늄층은 실리콘저머늄층내에 함유된 저머늄의 농도에 따라 이들 사이의 값이 된다. 상기 제1 반도체층(12) 및 제2 반도체층(14)은 다양한 증착 방법에 의해 형성할 수 있으며, 본 실시예에서는 두께 조정성이 뛰어난 에피택셜 성장법에 의해 성장시킨다.
제1 반도체층(12)/제2 반도체층(14) 적층체의 형성 두께는 설계값에 따라 달라질 수 있지만 수십 내지 수천 Å의 범위내에서 형성하며, 본 실시예에서는 약 1000 Å 정도의 두께가 되도록 하였다. 실리콘저머늄층에서 저머늄의 농도를 약 20% 정도로 하였을 때 상기 실리콘저머늄층(12)의 두께는 약 25 nm 정도로 하며, 실리콘층(14)의 두께는 약 1 내지 5 nm 정도로 하여 반복 성장시킨다. 제1 반도체층(12)/제2 반도체층(14) 적층체의 최상층은 제1 반도체층(12) 또는 제2 반도체층(14) 중의 어느 것이라도 상관없으나, 후술하는 채널층(도 6b의 22)과의 관계상 서로 격자상수가 다른 물질을 선택하는 것이 바람직하다. 본 실시예에서는 최상층은 실리콘저머늄층으로 형성한다.
본 발명에서는 제1 반도체층(12)/제2 반도체층(14) 적층체를 제1 반도체층(12)인 실리콘저머늄 단일 물질층으로 형성함을 배제하는 것은 아니다. 그러나 에피택셜 성장법에 의해 실리콘저머늄층을 어느 정도 이상의 두께로 성장시키면 성장되는 실리콘저머늄층에 디스로케이션 등과 같은 결함이 발생할 우려가 있으며, 이러한 결함등을 방지하기 위해 일정한 두께의 범위내에서 실리콘저머늄층을 성장시킨 후 완충 역할을 할 수 있도록 실리콘층을 이들 실리콘저머늄층 사이 사이에 성장시키는 것이 바람직하다.
도 2a는 본 실시예에 따라 SiGe층/ Si층 적층체(stack) 상에 마스크층을 형성한 단계를 나타내는 사시도이며, 도 2b는 도 2a에서 AA'선 방향을 따라 자른 단면도이고, 도 2c는 도 2a에서 BB'선 방향을 따라 자른 단면도이다.
제1 반도체층(12)인 실리콘저머늄층이 형성된 반도체기판(10)의 전면에 식각마스크 역할을 할 수 있는 하드 마스크물질층을 형성시킨다. 본 실시예에서는 실리콘나이트라이드층을 형성한 후 통상적인 사진식각공정에 의해 채널 패턴을 한정하는 마스크층(16)을 형성시킨다. 실리콘나이트라이드층을 형성하기 전에 버퍼층으로서 실리콘옥사이드층을 더 형성시킬 수 있으며, 실리콘나이트라이드층을 형성시킨 후 사진식각 공정을 위해 포토레지스트층을 형성하기전에 반사방지막을 더 형성시킬 수 있음은 물론이다.
상기 마스크층(16)은 모스 트랜지스터에서 제1 방향으로 길게 연장되는 채널의 폭을 결정하는 변수가 되며, 동시에 채널 패턴의 양 측벽에 대응하여 그 측벽 하방을 따라 형성되는 후술하는 트랜치의 영역을 한정하는 수단이 된다.
도 3a는 본 실시예에 따라 트랜치를 형성한 단계를 나타내는 사시도이며, 도 3b는 도 3a에서 BB'선 방향을 따라 자른 단면도이다.
상기 마스크층(16)을 식각마스크로 하여 제1 반도체층(12) 및 제2 반도체층(14)을 순차적으로 이방성 식각하여 제거함으로써, 제1 반도체층(12') 및 제2 반도체층(14')으로 이루어진 제1 방향으로 길게 연장된 채널 패턴을 형성한다. 계속하여, 이방성 식각 공정을 계속 수행하여 제1 방향으로 길게 연장된 채널 패턴에 대응하여 그 하방에 존재하는 반도체기판(10)내에 트랜치(18)를 형성시킨다. 트랜치(18)의 폭은 인접하는 채널 패턴 사이의 거리에 해당한다. 상기 트랜치(18)의 깊이는 인접하는 반도체소자간의 분리를 위해 적절한 깊이로 형성시킨다.
도 4a는 본 실시예에 따라 트랜치내에 절연물질층을 매립한 단계를 나타내는 사시도이며, 도 4b는 도 4a에서 BB'선 방향을 따라 자른 단면도이다.
트랜치(18)가 형성된 반도체기판(10)의 전면에 절연물질층(20)을 두껍게 형성하여 트랜치(18) 및 인접한 채널 패턴 사이의 공간을 완전히 매립한 후, 에치백이나 화학기계적 연마(CMP) 등과 같은 표면평탄화 공정에 의해 마스크층(16)의 표면을 노출시킨다. 상기 절연물질층(20)은 실리콘나이트라이드층인 마스크층(16)과 식각선택비가 있는 실리콘옥사이드층으로 형성시키는 것이 바람직하다.
도 5a는 본 발명의 실시예에 따라 트랜치내에 매립된 절연물질층(20)의 일부를 식각하여 SiGe/Si층 체널 패턴을 노출시킨 단계를 나타내는 사시도이며, 도 5b는 도 5a에서 BB'선 방향을 따라 자른 단면도이다.
상기 채널 패턴의 최상층에 잔류하는 마스크층(16)을 식각마스크로 하여 절연물질층(20)에 대한 건식 또는 습식 방식으로 식각공정을 수행하며, 채널 패턴의 최하층의 제1 반도체층(12a')이 노출될 때까지 시간 제어 방식으로 수행한다. 이때 반도체층(10)의 표면 아래로 일정한 깊이까지 과식각할 수도 있다. 식각공정에 의해 트랜치(18)내에는 일부의 절연물질층(20a)만이 잔류하게 된다. 절연물질층(20a)에 대한 식각 공정이 완료되면, 식각 조건을 변경하여 채널 패턴상에 잔류하는 마스크층(16)을 실리콘나이트라이드 식각액으로 제거한다.
도 5c는 도 5b에서 (100)면과 (110)면에서의 SiGe층과 Si층의 원자 배치관계를 보여주는 개략적인 도면이다. 전술한 바와 같이, 실리콘의 격자상수는 5.431Å이며, 저머늄의 격자상수는 5.657Å이기 때문에 실리콘저머늄층(12b', 12c')에서의 원자간 간격은 실리콘층(14b')에서의 원자간 간격에 비하여 크다는 것을 알 수 있다. (100)면은 채널 패턴의 상부면의 면지수이며, (110)면은 채널 패턴의 측면의 면지수이다.
도 6a는 본 발명의 실시예에 따라 제1 반도체층(12')/제2 반도체층(14')(SiGe/Si층) 적층체의 표면상에 채널층(22)을 형성시킨 단계를 나타내는 사시도이며, 도 6b는 도 6a에서 AA'선 방향을 따라 자른 단면도이고, 도 6c도 도 6a에서 BB'선 방향을 따라 자른 단면도이다.
본 실시예에서 채널층(22)은 단결정 실리콘층이며, 채널 패턴의 노출된 표면상에 균일한 두께의 채널층(22)을 형성시키기 위해 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)법을 사용한다. 채널층(22)의 두께는 약 수 내 지 수백 nm의 범위내일 수 있지만, 얇은 채널층을 위해 약 1 내지 50 nm의 범위내에서 형성하는 것이 바람직하다. 상기 SEG 공정은 약 500 내지 950℃의 온도 범위내에서 수행할 수 있다.
도 6d는 도 5c에 대응하는 도면으로써, 도 6c에서 (100)면과 (110)면에서의 채널층(22)의 변형 관계를 보여주는 개략적인 도면이다.
채널 패턴의 표면에 존재하는 실리콘저머늄층(12b', 12c')의 실리콘 원자 또는 저머늄 원자와, 실리콘층(14b')의 실리콘 원자는 채널층(22)의 각 실리콘 원자와 대응하여 결합을 한다. 이때 채널 패턴의 측벽인 (110)면에서는 원자간 간격이 실리콘층(22)에 비하여 큰 실리콘저머늄층(12b', 12c') 으로 인하여 실리콘저머늄층(12b', 12c')과 접하는 부분의 채널층(22)내의 실리콘층에는 인장력이 발생하고, 원자간 간격이 같은 실리콘층(22)과 실리콘층(14b')사이에는 변형이 거의 발생되지 않아서 실리콘층(14b')과 접하는 부분의 채널층(22)내에는 거의 변형이 없지만 실리콘저머늄층(12b',12c')과 접하는 부분의 실리콘층(22)에서 발생된 인장력에 의하여 상대적으로 압축력이 작용하여 전체적으로 변형된(strained) 채널층(22)이 형성된다. (100)면에서는 채널층(22)의 실리콘 원자들은 거의 실리콘층의 원자간 간격을 유지하게 된다.
채널 패턴의 노출 표면상에 상기와 같이 스트레스가 유기된 변형된 채널층(22)이 존재함으로 인하여 채널층(22)내에서의 전자 이동도가 크게 향상되기 때문에 특히 NMOS 소자의 (110)면에서의 전류 이동도 특성이 매우 향상될 수 있다. 또한 채널 패턴의 측벽에 실리콘저머늄층이 그대로 노출된 상태에서 후술하는 게이트 절연층을 형성하는 경우 저머늄과 산소와의 결합에 의해 실리콘저머늄층의 표면부터 수용성 성질을 갖는 GeO2가 SiO2 보다 먼저 형성되기 때문에 바람직스럽지 않기도 하다.
도 7a는 본 발명의 실시예에 따라 게이트전극 및 소오스/드레인영역을 형성한 단계를 나타내는 사시도이며, 도 7b는 도 7a에서 AA'선 방향을 따라 자른 단면도이고, 도 7D는 도 7a에서 BB'선 방향을 따라 자른 단면도이다.
보다 구체적으로 설명하면, 채널층(22)이 형성된 반도체기판(10)의 전면에 게이트절연층(24)을 위한 게이트절연물질층을 형성시키고, 게이트전극(26)을 위한 게이트전극 물질층을 형성시킨 후 통상의 사진식각 공정에 의해 채널 패턴이 확장되는 제1 방향과 수직하는 제2 방향으로 게이트전극(26)을 형성시킨다. 따라서 게이트전극(26)과 인접한 채널 패턴의 상부면 및 양 측면상의 채널층(22)은 게이트전극에 인가되는 게이트전압에 의해 채널층으로서 역할을 하게된다.
이어서, 도 7a는 도면의 명료화를 위해 도시하지 않았지만, 도 7d에서 보여지는 바와 같이 게이트 전극(26)이 형성된 반도체기판(10)의 전면에 절연물질층, 예를 들어 실리콘옥사이드 물질층 또는 실리콘 나이트라이드 물질층을 두껍게 형성한 후 이방성 식각하여 게이트전극(26)의 양 측벽을 따라 스페이서(36)를 형성시킨다. 이어서, 스페이서(36)와 게이트전극(26)을 이온주입 마스크로 하여 불순물이온을 주입하여 소오스영역(28) 및 드레인영역(30)을 형성시킨다. 이때 소오스/드레인영역(28,30)과 게이트전극(26) 하부의 채널층(22) 사이에는 이들 사이를 연결해주 는 소오스/드레인 확장층(38)이 동시에 형성된다. 본 실시예에서는 소오스/드레인영역(28,30), 소오스/드레인 확장층(38) 및 채널층(22)에 의해 둘러싸인 채널 패턴이 불순물이온의 도핑 프로파일을 달리 하지만 모두 동일한 형태의 물질층 배치를 갖게된다.
도 7c는 본 발명의 다른 실시예에 따라 제조된 모스 트랜지스터의 단면도로서 도 7b에 대응하는 도면이다. 앞서의 실시예에서는 채널층(22)에 의해 둘러싸인 채널 패턴이 제1 반도체층(12)/제2 반도체층(14)이 반복된 적층체의 구조를 갖지만, 도 7c에서는 채널층(22)의 격자상수와 다른 물질로 된 단일의 반도체층(12d)으로 구성된다는 점을 제외하고는 앞서의 실시예와 동일하다.
도 8a는 본 발명의 또다른 실시예에 따라 소오스/드레인영역을 형성한 단계를 나타내는 사시도이며, 도 8b는 도 8a에서 AA'선 방향을 따라 자른 단면도이다.
채널층(22)상에 게이트절연층(24) 및 게이트전극(26)을 형성한 후, 도 8b에서 보여지는 바와 같이 게이트 전극(26)의 양 측벽을 따라 스페이서(36)를 형성시킨다. 이어서, 스페이서(36)와 게이트전극(26)을 식각마스크로 하여 스페이서(36)외측에 소오스/드레인영역이 형성될 부분에 존재하는 제1 반도체층(12') 및 제2 반도체층(14')으로 된 채널 패턴의 일부를 반도체기판(10)이 노출될 때까지 제거한다. 이어서, 노출된 반도체기판(10)상에 SEG 공정을 통하여 단결정 실리콘층을 성장시킨다. 이때 성장되는 단결정 실리콘층에 불순물이온을 함께 주입하거나 단결정 실리콘층이 모두 성장된 뒤에 스페이서(36) 및 게이트전극(26)을 이온주입 마스크로 하여 불순물이온을 주입하여 소오스영역(32) 및 드레인영역(34)을 형성시킬 수 있다. 이때 소오스/드레인영역(32,34)과 게이트전극(26) 하부의 채널층(22) 사이에는 이들 사이를 연결해주는 소오스/드레인 확장층(38)이 동시에 형성된다. 본 실시예에서는 소오스/드레인영역(32,34)은 단결정 실리콘층이지만, 소오스/드레인 확장층(38) 및 채널층(22)에 의해 둘러싸인 채널 패턴은 동일한 형태의 물질층 배치를 갖게 된다.
도 8c는 본 발명의 또다른 실시예에 따라 제조된 모스 트랜지스터의 단면도로서 도 8b에 대응하는 도면이다. 본 실시예에서는 소오스/드레인영역(32,34) 및 소오스/드레인 확장층(38)은 채널층(22)에 의해 둘러싸인 채널 패턴과는 달리 단일 물질층, 예를 들어 단결정 실리콘층으로 구성되며, 소오스/드레인영역(32,34)에 불순물이온이 고농도로 주입된 실시예이다. 이것은 게이트전극(26)을 형성한 후 스페이서(36)를 형성하지 않고, 게이트전극(26)을 식각마스크로 하여 게이트전극(26)의 외측에 잔류하는 채널 패턴 부분을 제거한 후 SEG 공정에 의해 단결정 실리콘층을 성장시킴으로써 형성할 수 있다.
이상은 본 발명의 바람직한 실시예에 대한 구체적인 설명이지만, 본 발명은 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자의 기술수준에 따라 여러 가지로 변경을 가하는 것이 가능하다.
본 발명에 의하면, 전자 이동도가 향상될 수 있는 변형층을 채널층의 적어도 일부에 형성시킴으로서 반도체소자의 전류 이동도 특성을 향상시킬 수 있다.
또한 본 발명에 의하며, 핀 구조의 수직형 트랜지스터를 SOI 기판 뿐만 아니라 상대적으로 가격 경쟁력이 있는 벌크 기판상에서도 형성할 수 있다.

Claims (86)

  1. 반도체기판의 표면상에서 적어도 하나의 제1 반도체층과, 상기 제1 반도체층과 접하며 상기 제1 반도체층과 격자상수가 결정결함을 유발하지 않을 만큼 다른 적어도 하나의 제2 반도체층을 포함하며 제1 방향으로 연장된 채널 패턴;
    상기 채널 패턴의 상부면 및 양 측면상에 형성된 게이트절연층;
    상기 게이트절연층상에서 상기 채널 패턴을 가로지르는 제2 방향으로 연장된 게이트전극;
    상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역; 및
    상기 소오스/드레인영역과 상기 채널 패턴의 양 단부 사이에 각기 형성된 소오스/드레인 확장층;
    을 포함하는 모스(MOS) 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 채널 패턴 하방의 상기 반도체기판에는 상기 채널 패턴의 양 측벽에 대응하여 식각된 후 절연물질층으로 매립된 트랜치가 형성된 것을 특징으로 하는 모스 트랜지스터.
  4. 제1항에 있어서, 상기 반도체기판은 실리콘, 실리콘저머늄, 실리콘-온-인슐레이터 및 실리콘저머늄-온-인슐레이터의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 모스 트랜지스터.
  5. 제1항에 있어서, 상기 채널 패턴은 상기 제1 반도체층 및 상기 제2 반도체층이 수직상으로 복수개가 적층되어 있는 것을 특징으로 하는 모스 트랜지스터.
  6. 제5항에 있어서, 상기 채널 패턴에서 상기 제2 반도체층은 적어도 2층 이상이 포함되어 있는 것을 특징으로 하는 모스 트랜지스터.
  7. 제1항에 있어서, 상기 채널 패턴은 상기 제1 반도체층 및 상기 제2 반도체층이 수직상으로 복수개가 적층되어 있으며, 상기 적층된 제1 반도체층 및 제2 반도체층의 측벽 및 상부면상에 상기 제1 반도체층이 더 형성된 것임을 특징으로 하는 모스 트랜지스터.
  8. 제1항에 있어서, 상기 채널 패턴은 상기 반도체기판상에 형성된 제2 반도체층과 상기 제2 반도체층의 측벽 및 상부면상에 형성된 제1 반도체층으로 이루어진 것임을 특징으로 하는 모스 트랜지스터.
  9. 제1항에 있어서, 제1 반도체층은 실리콘층이며, 상기 제2 반도체층은 실리콘저머늄층임을 특징으로 하는 모스 트랜지스터.
  10. 제1항에 있어서, 상기 소오스/드레인영역은, 상기 채널 패턴과 동일한 물질층을 포함하며, 상기 채널 패턴과 동일한 물질층에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  11. 제1항에 있어서, 상기 소오스/드레인영역은, 상기 채널 패턴과 동일한 물질층이 제1 방향으로 연장되며, 상기 연장된 부분에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  12. 제1항에 있어서, 상기 소오스/드레인영역은, 상기 채널 패턴과 다른 제3 반도체층과 상기 제3 반도체층에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  13. 제12항에 있어서, 상기 소오스/드레인영역은, 선택적 에피택셜 성장법으로 형성된 단결정 실리콘층내에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  14. 제2항에 있어서, 상기 소오스/드레인 확장층은, 상기 채널 패턴과 동일한 물 질층이 제1 방향으로 연장되어 형성된 것임을 특징으로 하는 모스 트랜지스터.
  15. 제2항에 있어서, 상기 소오스/드레인 확장층은, 선택적 에피택셜 성장법으로 형성된 단결정 실리콘층으로 이루어진 것을 특징으로 하는 모스 트랜지스터.
  16. 반도체기판의 표면상에서 적어도 하나의 제1 반도체층과, 상기 제1 반도체층과 접하는 적어도 하나의 제2 반도체층이 수직상으로 복수개가 적층되어 있으며, 상기 적층된 제1 반도체층 및 제2 반도체층의 측벽 및 상부면상에 상기 제1 반도체층이 더 형성되어 있으며, 상기 제1 반도체층의 적어도 일부가 변형된 (strained) 층을 포함하며 제1 방향으로 연장된 채널 패턴;
    상기 채널 패턴의 상부면 및 양 측면상에 형성된 게이트절연층;
    상기 게이트절연층상에서 상기 채널 패턴을 가로지르는 제2 방향으로 연장된 게이트전극; 및
    상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되도록 형성된 소오스/드레인영역을 포함하는 모스(MOS) 트랜지스터.
  17. 제16항에 있어서, 상기 소오스/드레인영역과 상기 채널 패턴의 양 단부 사이에 각기 소오스/드레인 확장층을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  18. 제16항에 있어서, 상기 채널 패턴 하방의 상기 반도체기판에는 상기 채널 패턴의 양 측벽에 대응하여 식각된 후 절연물질층으로 매립된 트랜치가 형성된 것을 특징으로 하는 모스 트랜지스터.
  19. 제16항에 있어서, 상기 반도체기판은 실리콘, 실리콘저머늄, 실리콘-온-인슐레이터 및 실리콘저머늄-온-인슐레이터의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 모스 트랜지스터.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제16항에 있어서, 제1 반도체층은 실리콘층이며, 상기 제2 반도체층은 실리콘저머늄층임을 특징으로 하는 모스 트랜지스터.
  24. 제16항에 있어서, 상기 소오스/드레인영역은, 상기 채널 패턴과 동일한 물질층을 포함하며, 상기 채널 패턴과 동일한 물질층에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  25. 제16항에 있어서, 상기 소오스/드레인영역은, 선택적 에피택셜 성장법으로 형성된 단결정 실리콘층내에 불순물이온이 주입된 것임을 특징으로 하는 모스 트랜지스터.
  26. 제17항에 있어서, 상기 소오스/드레인 확장층은, 상기 채널 패턴과 동일한 물질층이 제1 방향으로 연장되어 형성된 것임을 특징으로 하는 모스 트랜지스터.
  27. 제17항에 있어서, 상기 소오스/드레인 확장층과 상기 소오스/드레인영역은 동일한 선택적 에피택셜 성장법으로 형성된 단결정 실리콘층으로 이루어진 것을 특징으로 하는 모스 트랜지스터.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 제23항에 있어서, 상기 채널 패턴에서 상기 실리콘저머늄층은 적어도 2층 이상이 포함되어 있는 것을 특징으로 하는 모스 트랜지스터.
  33. 제23항에 있어서, 상기 채널 패턴의 최상층은 실리콘저머늄층인 것을 특징으로 하는 모스 트랜지스터.
  34. 삭제
  35. 제23항에 있어서, 상기 채널 패턴의 양 측벽상에 형성된 상기 실리콘층은 1 내지 50 nm의 두께로 형성되는 것을 특징으로 하는 모스 트랜지스터.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 반도체기판의 표면상에 제1 반도체층과 상기 제1 반도체층과 격자상수가 결정결함을 유발하지 않을 만큼 다른 제2 반도체층을 포함하며 제1 방향으로 연장된 채널 패턴을 형성하는 단계;
    상기 채널 패턴에 대응하여 상기 채널 패턴의 양 측벽 하부의 상기 반도체기판내에 트랜치를 형성하는 단계;
    상기 채널 패턴이 노출되도록 상기 트랜치를 절연물질층으로 매립하는 단계;
    상기 채널 패턴의 상부면 및 양 측면상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층상에 상기 채널 패턴의 상부면 및 양 측면을 가로지르는 제2 방향으로 연장되는 게이트전극을 형성하는 단계;
    상기 게이트전극을 사이에 두고 상기 채널 패턴의 양 단부에 연결되는 소오스/드레인영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
  42. 제41항에 있어서, 상기 채널 패턴과 상기 소오스/드레인영역 사이에 소오소/ 드레인 확장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  43. 제41항에 있어서, 상기 채널 패턴과 상기 트랜치를 형성하는 단계에서는 동일한 식각마스크를 사용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  44. 제41항에 있어서, 상기 채널 패턴은 제1 반도체층 및 상기 제2 반도체층이 수직상으로 복수개 반복되어 적층된 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  45. 제44항에 있어서, 상기 게이트절연층을 형성하기전에 상기 채널 패턴의 노출된 표면상에 제3 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  46. 제41항에 있어서, 상기 채널 패턴은 상기 제1 방향으로 연장되는 상기 제1 반도체층 패턴과 상기 제1 반도체층 패턴의 상부면 및 양 측면을 감싸는 제2 반도체층 패턴으로 구성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  47. 제41항에 있어서, 상기 게이트전극을 형성하는 단계 이후에, 상기 게이트전극의 양 측벽을 따라 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  48. 제47항에 있어서, 상기 스페이서를 형성하는 단계 이후에, 상기 스페이서 및 게이트전극을 이온주입마스크로 하여 상기 스페이서 외측의 노출된 상기 채널 패턴내에 불순물이온을 주입하여 소오스/드레인영역을 형성하는 동시에 상기 스페이서 하부에 소오스/드레인 확장층을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  49. 제41항에 있어서, 상기 게이트전극을 형성하는 단계 이후에,
    상기 게이트젼극의 양 측벽 외측에 노출된 상기 채널 패턴의 일부를 상기 반도체기판이 노출될 때까지 식각하여 제거하는 단계; 및
    상기 노출된 반도체기판상에 제4 반도체층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  50. 제41항에 있어서, 상기 반도체기판은 실리콘, 실리콘저머늄, 실리콘-온-인슐레이터 및 실리콘저머늄-온-인슐레이터의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  51. 제41항에 있어서, 상기 제1 반도체층은 실리콘저머늄층이며, 상기 제2 반도체층은 실리콘층임을 특징으로 하는 모스 트랜지스터의 제조방법.
  52. 제45항에 있어서, 상기 제3 반도체층은 실리콘층임을 특징으로 하는 모스 트랜지스터의 제조방법.
  53. 제49항에 있어서, 상기 제4 반도체층은 실리콘층임을 특징으로 하는 모스 트랜지스터의 제조방법.
  54. 반도체기판 상의 구조물의 측벽들상의 채널층을 포함하며, 상기 구조물은 핀(fin) 구조물을 포함하며, 상기 핀 구조물은 복수개의 다른 물질층을 포함하며, 상기 채널층의 적어도 일부가 상기 구조물의 측벽들이 상기 반도체기판으로부터 연장되는 방향으로 변형된(strained) 것을 특징으로 하는 전계효과 트랜지스터.
  55. 삭제
  56. 제54항에 있어서, 상기 채널층은 실리콘 에피택셜층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  57. 삭제
  58. 제54항에 있어서, 상기 복수개의 다른 물질층들의 각각은 상기 기판에 대향하며 상기 기판에 평행한 상부 표면과 상기 기판에 수직한 측벽 표면을 포함하며, 상기 채널층은 상기 복수개의 다른 물질층들의 상기 측벽 표면상에 직접 형성되어 있는 것을 특징으로 하는 전계효과 트랜지스터.
  59. 제54항에 있어서, 상기 핀 구조물은 실리콘과 실리콘저머늄의 교번층(alternating layers)을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  60. 제59항에 있어서, 상기 교번층은 에피택셜층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  61. 제59항에 있어서, 상기 교번층은 하나 이상의 실리콘층과 하나 이상의 실리콘저머늄층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  62. 제59항에 있어서, 상기 교번층의 최외곽층은 실리콘저머늄층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  63. 제62항에 있어서, 상기 채널층의 일부는 상기 교번층의 상기 최외곽층상에 직접 배치되는 것을 특징으로 하는 전계효과 트랜지스터.
  64. 제54항에 있어서,
    상기 채널층상의 게이트 유전체;
    상기 게이트 유전체의 일부상의 게이트전극; 및
    상기 게이트전극의 대향하는 측벽상의 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  65. 반도체기판이 돌출 연장되는 상부에서 측벽들을 갖는 복수개의 다른 물질층들을 포함하는 내부 채널 구조물; 및
    상기 내부 채널 구조물의 상기 측벽들상에 형성되며, 측벽들을 갖는 외부 채널층;을 포함하는 핀 전계효과 트랜지스터(FinFET).
  66. 제65항에 있어서,
    상기 측벽들 및 상기 외부 채널층의 상부 표면상에 형성되며, 상기 외부 채널층에 대향하는 측벽 및 상부 표면을 갖는 게이트 유전체층;
    상기 게이트 유전체층의 상기 측벽들 및 상기 상부 표면의 일부상에 형성된 게이트전극; 및
    상기 게이트전극의 대향하는 측벽들상에 배치된 소오스영역 및 드레인영역;을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  67. 반도체 기판으로부터 연장되는 측벽들과 상기 기판에 대향하는 상부 표면을 갖는 상기 반도체 기판상의 내부 채널 구조물;
    상기 내부 채널 구조물의 상기 측벽들과 상부 표면상에 형성되며, 상기 내부 채널 구조물에 대향하는 측벽들과 상부 표면을 가지며, 상기 내부 채널 구조물의 상기 측벽들 상에서 적어도 일부가 변형된(strained), 외부 채널층;
    상기 외부 채널층의 측벽들과 상부 표면상에 형성되며, 상기 외부 채널층에 대향하는 측벽들 및 상부 표면을 갖는 게이트 유전체층;
    상기 게이트 유전체층의 상기 측벽들 및 상기 상부 표면의 일부상에 형성된 게이트전극; 및
    상기 게이트전극의 대향하는 측벽들상에 배치된 소오스영역 및 드레인영역;을 포함하며,
    상기 기판상에 형성된 절연물질층을 더 포함하며, 상기 내부 채널 구조물이 상기 절연물질층을 통하여 연장되며, 상기 외부 채널층이 상기 절연물질층을 넘어 연장되는 상기 내부 채널 구조물의 일부상에 배치되는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  68. 삭제
  69. 제67항에 있어서, 상기 내부 채널 구조물은 상기 기판의 일부를 포함하며, 상기 기판에 의해 제공된 상기 내부 채널 구조물의 일부는 상기 절연물질층을 넘어 연장되는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  70. 제67항에 있어서, 상기 내부 채널 구조물은 상기 기판의 일부를 포함하며, 상기 기판에 의해 제공된 상기 내부 채널 구조물의 일부는 상기 절연물질층을 넘어 연장되지 않는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  71. 제67항에 있어서, 상기 기판은 실리콘 기판을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  72. 제67항에 있어서, 상기 외부 채널층은 게이트 폭에 평행한 방향으로 변형된 부분들을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  73. 제67항에 있어서, 상기 게이트 유전체층 및 상기 게이트전극은 다마신(damascene) 구조를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  74. 제67항에 있어서, 상기 외부 채널층은 변형된 및 변형되지 않은 부분들을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  75. 제74항에 있어서, 상기 변형된 및 변형되지 않은 부분들은 상기 외부 채널층의 측벽들을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET).
  76. 반도체 기판이 돌출 연장되는 상부에서 측벽들과 상기 기판에 대향하는 상부 표면을 갖는 상기 반도체 기판상의 내부 채널 구조물을 형성하는 단계;
    상기 내부 채널 구조물의 상기 측벽들과 상부 표면상에, 상기 내부 채널 구조물에 대향하는 측벽들과 상부 표면을 가지며, 상기 내부 채널 구조물의 상기 측벽들 상에서 적어도 일부가 변형된(strained), 외부 채널층을 형성하는 단계;
    상기 외부 채널층의 측벽들과 상부 표면상에, 상기 외부 채널층에 대향하는 측벽들 및 상부 표면을 갖는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층의 상기 측벽들 및 상기 상부 표면의 일부상에 게이트전극을 형성하는 단계; 및
    상기 게이트전극의 대향하는 측벽들상에 배치된 소오스영역 및 드레인영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  77. 제76항에 있어서, 상기 외부 채널층은 실리콘 에피택셜층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  78. 제76항에 있어서, 상기 내부 채널 구조물은 복수개의 다른 물질층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  79. 제76항에 있어서, 상기 내부 채널 구조물은 실리콘 및 실리콘저머늄의 교번층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  80. 제79항에 있어서, 상기 교번층은 에피택셜층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  81. 제79항에 있어서, 상기 상기 교번층은 하나 이상의 실리콘층 및 하나 이상의 실리콘저머늄층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  82. 제76항에 있어서, 상기 게이트전극은 폴리실리콘층을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  83. 제76항에 있어서, 상기 외부 채널층은 게이트 폭에 평행한 방향으로 변형된 부분을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  84. 제76항에 있어서, 상기 외부 채널층은 변형된 및 변형되지 않은 부분들을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  85. 반도체 기판상에 복수개의 다른 물질층을 형성하는 단계;
    상기 반도체 기판으로부터 연장되는 핀 구조물을 제공하기 위해 마스크 패턴을 사용하여 상기 복수개의 다른 물질층 및 상기 기판의 일부를 식각하는 단계;
    상기 반도체 기판 및 상기 핀 구조물 상에 절연물질층을 형성하는 단계;
    상기 핀 구조물의 복수개의 층의 측벽들을 노출시키기 위해 상기 절연물질층을 리세싱(recessing)하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 복수개의 층의 측벽들을 포함하는 상기 핀 구조물상에 채널층을 형성하는 단계;
    상기 채널층 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층의 일부 상에 게이트전극을 형성하는 단계; 및
    상기 게이트전극의 대향하는 측벽들 상에 소오스 및 드레인영역을 형성하는 단계를 포함하는 핀 전계효과 트랜지스터(FinFET)의 제조방법.
  86. 삭제
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