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KR102266615B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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KR102266615B1
KR102266615B1 KR1020140159871A KR20140159871A KR102266615B1 KR 102266615 B1 KR102266615 B1 KR 102266615B1 KR 1020140159871 A KR1020140159871 A KR 1020140159871A KR 20140159871 A KR20140159871 A KR 20140159871A KR 102266615 B1 KR102266615 B1 KR 102266615B1
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쩐화 우
크리쉬나 부월카
김상수
시게노부 마에다
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에 제공되는 활성 패턴 및 상기 활성 패턴 상에 제공되고, 상기 활성 패턴을 가로지르는 게이트 전극을 포함한다. 상기 활성 패턴은 상기 기판 상의 제1 버퍼 패턴, 상기 제1 버퍼 패턴 상의 채널 패턴, 상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴, 및 상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함한다. 상기 도핑 패턴은 불순물이 주입된 그래핀을 포함한다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FIELD EFFECT TRANSISTORS AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 동작 특성이 개선되고 우수한 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 동일한 채널 물질로 이루어지고 서로 다른 도전형을 갖는 반도체 소자들을 용이하게 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 서로 동일한 채널 물질로 이루어지고 서로 다른 문턱 전압을 갖는 반도체 소자들을 용이하게 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되는 활성 패턴; 및 상기 활성 패턴 상에 제공되고, 상기 활성 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 활성 패턴은 상기 기판 상의 제1 버퍼 패턴; 상기 제1 버퍼 패턴 상의 채널 패턴; 상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴; 및 상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함하고, 상기 도핑 패턴은 불순물이 주입된 그래핀을 포함할 수 있다.
일 실시예에 따르면, 상기 도핑 패턴은 P 형 또는 N 형의 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 도핑 패턴은 상기 채널 패턴에 추가적인 캐리어들을 제공할 수 있다.
일 실시예에 따르면, 상기 도핑 패턴 내 불순물의 농도는 0.1/cm2 보다 크고, 1E12/cm2 보다 작거나 같을 수 있다.
일 실시예에 따르면, 상기 도핑 패턴은 상기 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환된 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제1 버퍼 패턴과 상기 제2 버퍼 패턴은 동일한 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 활성 패턴은 상기 채널 패턴 상의 배리어 패턴을 더 포함할 수 있다. 상기 채널 패턴은 상기 제2 버퍼 패턴과 상기 배리어 패턴 사이에 배치되고, 상기 제2 버퍼 패턴 및 상기 배리어 패턴보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 채널 패턴은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 소자분리막을 더 포함할 수 있다. 상기 활성 패턴은 상기 소자분리막에 의해 노출되는 상부 영역을 포함하고, 상기 소자분리막의 상면의 높이는 상기 도핑 패턴의 하면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 활성 패턴의 상기 상부 영역은 활성 핀으로 정의되고, 상기 게이트 전극은 상기 활성 핀의 상면 및 양 측벽들과 접하고, 상기 소자분리막의 상기 상면 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 복수 개로 제공될 수 있다. 상기 게이트 전극은 상기 복수 개의 활성 패턴들을 가로지를 수 있다. 상기 복수 개의 활성 패턴들의 상기 도핑 패턴들은 서로 동일한 도전형을 가질 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 서로 이격되어 배치되는 제1 활성 패턴 및 제2 활성 패턴; 및 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 각각 포함하는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 활성 패턴들의 각각은 상기 기판 상에 차례로 적층된 제1 버퍼 패턴; 상기 제1 버퍼 패턴 상의 채널 패턴; 상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴; 및 상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함할 수 있다. 상기 도핑 패턴은 불순물이 주입된 그래핀을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴의 도핑 패턴은 상기 제2 활성 패턴의 도핑 패턴과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴의 채널 패턴은 상기 제2 활성 패턴의 채널 패턴과 동일한 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 채널 패턴은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터 PMOSFET인 경우, 상기 제1 활성 패턴의 상기 도핑 패턴은 P형의 도전형을 가지고, 상기 제2 트랜지스터가 NMOSFET인 경우, 상기 제2 활성 패턴의 상기 도핑 패턴은 N형의 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴의 도핑 패턴은 상기 제2 활성 패턴의 도핑 패턴과 동일한 도전형을 가지고, 상기 제1 활성 패턴의 상기 도핑 패턴 내 상기 불순물의 농도는, 상기 제2 활성 패턴의 상기 도핑 패턴 내 상기 불순물의 농도와 다를 수 있다.
일 실시예에 따르면, 상기 제1 활성 패턴의 채널 패턴은 상기 제2 활성 패턴의 채널 패턴과 동일한 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 채널 패턴은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터는 상기 제2 트랜지스터와 동일한 도전형을 가지고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압과 다를 수 있다.
일 실시예에 따르면, 상기 도핑 패턴은 상기 채널 패턴에 추가적인 캐리어들을 제공할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 하나의 게이트 라인을 공유할 수 있다. 상기 게이트 라인은 상기 기판 상에 제공되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지를 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 제1 버퍼층을 형성하는 것; 상기 제1 버퍼층 상에 그래핀층을 제공하는 것; 상기 그래핀층에 불순물을 주입하는 것; 상기 불순물이 주입된 상기 그래핀층 상에 제2 버퍼층을 형성하는 것; 상기 제2 버퍼층 상에 채널층을 형성하는 것; 상기 채널층, 상기 제2 버퍼층, 상기 불순물이 주입된 상기 그래핀층, 및 상기 제1 버퍼층을 순차로 패터닝하여, 상기 기판의 상면에 수직한 방향으로 돌출된 활성 패턴을 형성하는 것; 및 상기 활성 패턴들을 가로지르는 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 불순물이 주입된 상기 그래핀층은 상기 채널층에 추가적인 캐리어들을 제공할 수 있다.
일 실시예에 따르면, 상기 그래핀층에 상기 불순물을 주입하는 것은, 상기 그래핀층의 일부에 제1 불순물을 주입하여, 제1 도전형을 갖는 제1 도핑 영역을 형성하는 것; 및 상기 그래핀층의 다른 일부에 제2 불순물을 주입하여, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 도핑 영역을 형성하는 것을 포함할 수 있다. 상기 활성 패턴은 상기 제1 도핑 영역을 포함하는 제1 활성 패턴 및 상기 제2 도핑 영역을 포함하는 제2 활성 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 그래핀층에 상기 불순물을 주입하는 것은, 상기 그래핀층의 일부에 제1 불순물을 주입하여 제1 도핑 영역을 형성하는 것; 및 상기 그래핀층의 다른 일부에 제2 불순물을 주입하여 제2 도핑 영역을 형성하는 것을 포함할 수 있다. 상기 제1 도핑 영역은 상기 제2 도핑 영역과 동일한 도전형을 가지되, 상기 제1 도핑 영역 내 상기 제1 불순물의 농도는 상기 제2 도핑 영역 내 상기 제2 불순물의 농도와 다를 수 있다. 상기 활성 패턴은 상기 제1 도핑 영역을 포함하는 제1 활성 패턴 및 상기 제2 도핑 영역을 포함하는 제2 활성 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 버퍼층 상에 상기 그래핀층을 제공하는 것은, 지지 기판 상에 상기 그래핀층을 형성하는 것; 및 상기 그래핀층을 상기 지지 기판으로부터 분리하여 상기 제1 버퍼층 상으로 전사(transfer)하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 버퍼층을 형성하는 것은, 지지 기판 상에 상기 제2 버퍼층을 형성하는 것; 상기 지지 기판과 접하는 상기 제2 버퍼층의 일면에 대향하는, 상기 제2 버퍼층의 타면이 상기 불순물이 주입된 상기 그래핀층의 상면과 접하도록, 상기 불순물이 주입된 상기 그래핀층 상에 상기 제2 버퍼층 및 상기 지지 기판을 제공하는 것; 상기 제2 버퍼층 내에 수소 이온을 주입하여, 물리적으로 쪼개질 수 있는 경계면을 형성하는 것; 및 상기 경계면을 이용하여 상기 지지 기판 및 상기 제2 버퍼층의 일부를 물리적으로 제거하는 것을 포함할 수 있다. 상기 제2 버퍼층은 상기 경계면에 의해 상기 지지 기판에 인접하는 상부 및 상기 불순물이 주입된 상기 그래핀층에 인접하는 하부로 분리될 수 있다. 상기 제2 버퍼층의 상기 상부가 상기 제2 버퍼층의 상기 하부로부터 물리적으로 분리되어 제거될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 제1 버퍼층을 형성하는 것; 상기 제1 버퍼층 상에 불순물이 도핑된 그래핀층을 형성하는 것; 상기 도핑된 그래핀층을 패터닝하여 도핑 패턴들을 형성하는 것; 및 상기 도핑 패턴들에 의해 노출되는 상기 제1 버퍼층의 상면을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 제2 버퍼층을 형성하는 것을 포함할 수 있다. 상기 제2 버퍼층은 상기 도핑 패턴들 사이의 공간을 채우고, 상기 도핑 패턴들 각각의 상면 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 도핑 패턴들은 상기 제2 버퍼층 아래에 매립될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 제2 버퍼층 상에 채널층을 형성하는 것; 상기 채널층, 상기 제2 버퍼층, 및 상기 제1 버퍼층을 순차로 패터닝하여, 상기 기판의 상면에 수직한 방향으로 돌출된 활성 패턴들을 형성하는 것; 및 상기 활성 패턴들을 가로지르는 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 패터닝 공정 동안, 상기 도핑 패턴들 사이의 상기 제2 버퍼층이 식각되고, 상기 활성 패턴들 각각은 상기 도핑 패턴들 각각을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제공되어 활성 패턴을 정의하는 소자분리막; 및 상기 활성 패턴 상에 제공되고, 상기 활성 패턴을 가로지르는 게이트 전극을 포함할 수 있다. 상기 활성 패턴은 상기 기판 상의 제1 버퍼 패턴; 상기 제1 버퍼 패턴 상의 채널 패턴; 상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴; 및 상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함할 수 있다. 상기 도핑 패턴은 상기 채널 패턴에 추가적인 캐리어들을 제공할 수 있다. 상기 소자분리막의 하면의 높이는 상기 제1 버퍼 패턴의 하면의 높이보다 낮을 수 있다.
본 발명의 개념에 따르면, 불순물이 주입된 그래핀으로 이루어진 도핑 패턴을 이용하여 채널 패턴에 추가적인 캐리어들이 제공될 수 있다. 이에 따라, 상기 채널 패턴 내의 전기 전도도를 증가시켜 트랜지스터의 동작 특성이 개선될 수 있다. 또한, 그래핀의 2차원 결정 구조에 따라, 상기 도핑 패턴은 원자 한 층의 균일한 두께를 가질 수 있고, 이에 따라, 트랜지스터의 특성 산포가 개선될 수 있다. 그래핀의 높은 열 전도 특성에 따라, 상기 도핑 패턴을 포함하는 트랜지스터의 열 방출(heat dissipation)이 용이할 수 있다. 따라서, 동작 특성이 개선되고 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
더하여, 그래핀층의 서로 다른 영역들에, 서로 다른 도전형을 갖는 불순물을 주입하거나, 서로 같은 도전형을 갖는 불순물을 주입하되 주입되는 불순물의 농도를 다르게 할 수 있다. 이 후, 상기 그래핀층을 패터닝하여 서로 다른 도전형을 갖거나, 서로 같은 도전형을 갖되 불순물 농도가 서로 다른 도핑 패턴들이 제공될 수 있다. 이에 따라, 상기 도핑 패턴들을 이용하여, 서로 동일한 채널 물질로 이루어지고 서로 다른 도전형을 갖는 반도체 소자들, 또는 서로 동일한 채널 물질로 이루어지고 서로 다른 문턱 전압을 갖는 반도체 소자들이 용이하게 제공될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자의 평면도이다.
도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 1d는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 6은 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 1a의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 7a 내지 도 7c는 제1 버퍼층 상에 그래핀층을 형성하는 방법을 설명하기 위한 개념도들이다.
도 8a 내지 도 8c는 도핑된 그래핀층 상에 제2 버퍼층을 형성하는 방법을 설명하기 위한 개념도들이다.
도 9a는 본 발명의 제2 실시예에 따른 반도체 소자의 평면도이다.
도 9b 내지 도 9d는 각각 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 9e는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 9a의 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 10a 내지 도 13a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 13b는 각각 도 10a 내지 도 13a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 14는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 13a의 Ⅲ-Ⅲ'에 대응하는 단면도이다.
도 15a는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이다.
도 15b 내지 도 15e는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 15f는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 15a의 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 16a 내지 도 20a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 16b 내지 도 20b는 각각 도 16a 내지 도 20a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 16c 내지 도 20c는 각각 도 16a 내지 도 20a의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 21은 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 20a의 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 22a 내지 도 26a는 본 발명의 실시예들에 따른 반도체 소자의 다른 제조방법을 설명하기 위한 평면도들이다.
도 22b 내지 도 26b는 각각 도 22a 내지 도 26a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자의 평면도이다. 도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 1d는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1a의 Ⅱ-Ⅱ'에 대응하는 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 활성 패턴(AP)을 정의하는 소자분리막(ST)이 제공될 수 있다. 상기 활성 패턴(AP)은 평면적 관점에서, 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있다. 상기 기판(100)은 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 상기 소자분리막(ST)은 일 예로, 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 활성 패턴(AP)은, 상기 기판(100) 상의 제1 버퍼 패턴(102), 상기 제1 버퍼 패턴(102) 상의 채널 패턴(108), 상기 제1 버퍼 패턴(102)과 상기 채널 패턴(108) 사이의 도핑 패턴(104), 및 상기 도핑 패턴(104)과 상기 채널 패턴(108) 사이의 제2 버퍼 패턴(106)을 포함할 수 있다. 일 실시예에 따르면, 상기 활성 패턴(AP)은 상기 채널 패턴(108) 상의 배리어 패턴(112)을 더 포함할 수 있다. 이 경우, 상기 채널 패턴(108)은 상기 배리어 패턴(112)과 상기 제2 버퍼 패턴(106) 사이에 배치될 수 있다. 상기 도핑 패턴(104)은 상기 기판(100)보다 상기 채널 패턴(108)에 인접하게 배치될 수 있다.
상기 제1 버퍼 패턴(102)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 예로, Ⅲ-Ⅴ족 화합물은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)를 포함할 수 있다.
상기 도핑 패턴(104)은 불순물이 주입된 그래핀을 포함할 수 있다. 그래핀은 하나의 탄소 원자가 평면적으로 세 개의 탄소 원자들과 결합하여 벌집 형태를 이루는 2차원 결정 구조를 가진다. 상기 도핑 패턴(104)은, 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환된 결정 구조를 가질 수 있다. 그래핀의 2차원 결정 구조에 따라, 상기 도핑 패턴(104)은 원자 한 층의 두께(t)를 가질 수 있다.
상기 도핑 패턴(104)는 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로, 상기 제1 도전형은 P형일 수 있고, 상기 제2 도전형은 N형일 수 있다. 상기 도핑 패턴(104)이 상기 제1 도전형을 갖는 경우, 상기 불순물은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 도핑 패턴(104)이 상기 제2 도전형을 갖는 경우, 상기 불순물은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 도핑 패턴(104) 내 상기 불순물의 농도는 일 예로, 0.1/cm2 보다 크고 1E12/cm2 보다 작거나 같을 수 있다.
일 단면의 관점에서, 상기 도핑 패턴(104)은 상기 기판(100)보다 상기 채널 패턴(108)에 인접하도록 배치될 수 있다. 이에 따라, 상기 도핑 패턴(104)은 상기 채널 패턴(108)에 추가 캐리어들(extra carriers)을 제공할 수 있다. 구체적으로, 그래핀의 각 탄소 원자는 이웃하는 탄소 원자들과 3개의 시그마 결합과 1개의 파이 결합을 형성할 수 있다. 상기 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환됨에 따라 상기 추가 캐리어들(홀들 또는 전자들)이 생성될 수 있고, 상기 추가 캐리어들은 상기 파이 결합을 통하여 상기 채널 패턴(108)으로 이송(transport)될 수 있다.
상기 제2 버퍼 패턴(106)은 상기 제1 버퍼 패턴(102)과 동일한 물질을 포함할 수 있다. 상기 제2 버퍼 패턴(106)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 예로, Ⅲ-Ⅴ족 화합물은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)를 포함할 수 있다. 일 실시예에 따르면, 상기 제2 버퍼 패턴(106)은 상기 제1 버퍼 패턴(102)과 동일한 물질을 포함하고, 동일한 조성비를 가질 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 버퍼 패턴(106)은 상기 제1 버퍼 패턴(102)과 동일한 물질을 포함하되, 조성비는 서로 다를 수 있다.
상기 채널 패턴(108)은 상기 제2 버퍼 패턴(106)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 채널 패턴(108)은 상기 제1 및 제2 버퍼 패턴들(102, 106)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 상기 채널 패턴(108)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 예로, Ⅲ-Ⅴ족 화합물은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 버퍼 패턴(102), 상기 제2 버퍼 패턴(106), 및 상기 채널 패턴(108)은 Ⅲ-Ⅴ족 화합물로 이루어질 수 있다. 이 경우, 상기 채널 패턴(108)은 상기 제1 및 제2 버퍼 패턴들(102, 106)보다 에너지 밴드 갭이 작은 물질로 이루어질 수 있다.
상기 배리어 패턴(112)은 상기 채널 패턴(108)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 즉, 상기 채널 패턴(108)은 상기 배리어 패턴(112) 및 상기 제2 버퍼 패턴(106)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있고, 이에 따라, 상기 채널 패턴(108)은 양자 우물(quantum well) 구조을 가질 수 있다. 상기 배리어 패턴(112)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배리어 패턴(112)은 생략될 수 있다.
일 실시예에 따르면, 도 1c에 도시된 바와 같이, 상기 활성 패턴(AP)의 양 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 1d에 도시된 바와 같이, 상기 활성 패턴(AP)은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 즉, 상기 활성 패턴(AP)의 양 측벽들의 각각의 상부는 상기 소자분리막(ST)에 의해 노출될 수 있다. 이 경우, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 도핑 패턴(104)의 하면(104L)의 높이보다 낮을 수 있다.
일부 실시예들에 따르면, 도 1c 및 도 1d에 도시된 바와 같이, 상기 소자분리막(ST)의 하면(ST_L)의 높이는 상기 제1 버퍼 패턴(102)의 하면(102L)의 높이보다 낮을 수 있다.
상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)이 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴(AP) 상에 제공될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 1c에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴(AP)의 상면 및 상기 소자분리막(ST)의 상면을 덮을 수 있다. 그러나, 다른 실시예에 따르면, 도 1d에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴(AP)의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장될 수 있다.
일부 실시예들에 따르면, 도시되지 않았지만, 상기 활성 패턴(AP)은 복수 개로 제공될 수 있다. 이 경우, 하나의 게이트 전극(GE)이 상기 복수 개의 활성 패턴들(AP)을 가로지를 수 있다. 상기 복수 개의 활성 패턴들(AP)의 각각은, 상기 제1 버퍼 패턴(102), 상기 도핑 패턴(104), 상기 제2 버퍼 패턴(106), 및 상기 채널 패턴(108)을 포함할 수 있다. 상기 복수 개의 활성 패턴들(AP) 각각은 상기 배리어 패턴(112)을 더 포함할 수 있다. 상기 복수 개의 활성 패턴들(AP)의 상기 도핑 패턴들(104)은 서로 동일한 도전형을 가질 수 있다.
상기 게이트 전극(GE)과 상기 활성 패턴(AP) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 1c에 도시된 바와 같이, 상기 게이트 절연 패턴(GI)은 상기 활성 패턴(AP)의 상기 상면 및 상기 소자분리막(ST)의 상기 상면과 접할 수 있다. 그러나, 다른 실시예에 따르면, 도 1d에 도시된 바와 같이, 상기 게이트 절연 패턴(GI)은 상기 활성 패턴(AP)의 상기 상면 및 상기 노출된 측벽들과 접할 수 있고, 상기 소자분리막(ST)의 상기 상면 상으로 연장되어 상기 소자분리막(ST)의 상기 상면과 접할 수 있다.
상기 게이트 전극(GE)의 상면 상에 캐핑 패턴(CAP)이 제공될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상에 게이트 스페이서(GS)가 제공될 수 있다.
상기 게이트 절연 패턴(GI)은 일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막, 또는 실리콘 산화막을 포함할 수 있다. 상기 게이트 전극(GE)은 도핑된 실리콘, 금속, 또는 TiN, TaN 등과 같은 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(CAP) 및 상기 게이트 스페이서(GS)는 일 예로, 실리콘 질화막과 같은 질화물을 포함할 수 있다.
상기 게이트 전극(GE) 양 측의 상기 활성 패턴(AP)에, 소스/드레인 영역들(110)이 제공될 수 있다. 상기 소스/드레인 영역들(110)은 상기 채널 패턴(108)을 사이에 두고 수평적으로 서로 이격될 수 있다. 상기 채널 패턴(108)은 상기 게이트 전극(GE) 아래에 국소적으로 배치될 수 있고, 상기 소스/드레인 영역들(110)은 상기 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 상기 소스/드레인 영역들(110) 및 상기 채널 패턴(108)은 상기 제2 버퍼 패턴(106) 상에 제공될 수 있다. 상기 소스/드레인 영역들(110)은 도전 물질을 포함할 수 있다. 상기 소스/드레인 영역들(110)은, 도 1b에 도시된 바와 같이, 상기 게이트 전극(GE) 양 측의 상기 활성 패턴(AP) 내에 제공될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 활성 패턴(AP), 상기 게이트 전극(GE), 및 상기 소스/드레인 영역들(110)을 포함하는 반도체 소자가 NMOS 전계 효과 트랜지스터인 경우, 상기 제2 버퍼 패턴(106)은 상기 채널 패턴(108)에 인장성 스트레인(tensile strain)을 제공할 수 있다. 일 예로, 상기 제2 버퍼 패턴(106)은 Si1 - xGex으로 이루어지고, 상기 채널 패턴(108)은 Si으로 이루어질 수 있다. 다른 예로, 상기 제2 버퍼 패턴(106)은 Si1-xGex으로 이루어지고, 상기 채널 패턴(108)은 Si1 - yGey (여기서, x>y)으로 이루어질 수 있다. 또 다른 예로, 상기 제2 버퍼 패턴(106)은 In1 - xGaxAs으로 이루어지고, 상기 채널 패턴(108)은 In1 - yGayAs (여기서, x<y)으로 이루어질 수 있다.
이와 달리, 상기 반도체 소자가 PMOS 전계 효과 트랜지스터인 경우, 상기 제2 버퍼 패턴(106)은 싱기 채널 패턴(108)에 압축성 스트레인(compressive strain)을 제공할 수 있다. 일 예로, 상기 제2 버퍼 패턴(106)은 Si1 - xGex으로 이루어지고, 상기 채널 패턴(108)은 Ge으로 이루어질 수 있다. 다른 예로, 상기 제2 버퍼 패턴(106)은 Si1 - zGez으로 이루어지고, 상기 채널 패턴(108)은 Si1 - wGew (여기서, z<w)으로 이루어질 수 있다. 또 다른 예로, 상기 제2 버퍼 패턴(106)은 In1 - zGazAs으로 이루어지고, 상기 채널 패턴(108)은 In1 - wGawAs (여기서, z>w)으로 이루어질 수 있다.
상기 반도체 소자가 NMOS 전계 효과 트랜지스터인 경우, 상기 도핑 패턴(104)은 N형을 가질 수 있다. 이 경우, NMOS 전계 효과 트랜지스터가 ON 상태인 때, 상기 도핑 패턴(104)은 상기 채널 패턴(108)에 추가적인 전자들을 제공할 수 있다. 이와 달리, 상기 반도체 소자가 PMOS 전계 효과 트랜지스터인 경우, 상기 도핑 패턴(104)은 P형을 가질 수 있다. 이 경우, PMOS 전계 효과 트랜지스터가 ON 상태인 때, 상기 도핑 패턴(104)은 상기 채널 패턴(108)에 추가적인 홀들을 제공할 수 있다. 즉, 상기 도핑 패턴(104)이 상기 채널 패턴(108)에 추가적인 캐리어들(전자들 또는 홀들)을 제공함으로써, 상기 채널 패턴(108) 내의 전기 전도도가 증가할 수 있다.
본 발명의 개념에 따르면, 불순물이 주입된 그래핀으로 이루어진 상기 도핑 패턴(104)을 이용하여 상기 채널 패턴(108)에 추가적인 캐리어들이 제공될 수 있다. 이에 따라, 채널 패턴(108) 내의 전기 전도도를 증가시켜 트랜지스터의 동작 특성이 개선될 수 있다. 또한, 그래핀의 2차원 결정 구조에 따라, 상기 도핑 패턴(104)은 원자 한 층의 균일한 두께(t)를 가질 수 있고, 이에 따라, 트랜지스터의 특성 산포가 개선될 수 있다. 더하여, 그래핀의 높은 열 전도 특성에 따라, 상기 도핑 패턴(104)을 포함하는 트랜지스터의 열 방출(heat dissipation)이 용이할 수 있다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 6은 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 1a의 Ⅱ-Ⅱ'에 대응하는 단면도이다. 도 7a 내지 도 7c는 제1 버퍼층 상에 그래핀층을 형성하는 방법을 설명하기 위한 개념도들이고, 도 8a 내지 도 8c는 도핑된 그래핀층 상에 제2 버퍼층을 형성하는 방법을 설명하기 위한 개념도들이다.
도 2를 참조하면, 기판(100) 상에 제1 버퍼층(122)이 형성될 수 있다. 상기 제1 버퍼층(122)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 상기 제1 버퍼층(122)은 일 예로, 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 상기 제1 버퍼층(122)은 다른 예로, 화학기상증착 공정 또는 분자 빔 에피택시 공정을 이용하여 형성될 수 있다. 상기 제1 버퍼층(122) 상에 그래핀 층(124)이 제공될 수 있다. 상기 그래핀층(124)은 별도의 지지 기판 상에 형성된 후, 전사(transfer) 공정을 이용하여 상기 제1 버퍼층(122) 상에 제공될 수 있다. 이하에서, 상기 제1 버퍼층(122) 상에 상기 그래핀층(124)을 제공하는 방법의 일 예를 도 7a 내지 도 7c를 참조하여 구체적으로 설명한다.
도 7a를 참조하면, 먼저, 제1 지지 기판(200)이 제공될 수 있다. 상기 제1 지지 기판(200)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제1 지지 기판(200) 상에 금속 촉매층(202)이 증착될 수 있다. 상기 금속 촉매층(202)은 일 예로, 화학기상증착 공정을 이용하여 형성될 수 있다. 상기 금속 촉매층(202)은 일 예로, 니켈(Ni), 구리(Cu), 백금(Pt) 등과 같은 전이금속을 포함할 수 있다. 상기 금속 촉매층(202) 상에 화학기상증착 공정을 수행하여 상기 그래핀층(124)이 형성될 수 있다. 일 예로, 1000℃의 고온에서, 메탄, 수소 등의 혼합 가스를 상기 금속 촉매층(202) 상에 제공함으로써, 상기 혼합 가스 내의 탄소가 상기 금속 촉매층(202)에 흡착될 수 있다. 이 후, 냉각 공정에 의해, 상기 금속 촉매층(202) 내에 포함된 탄소 원자들이, 상기 금속 촉매층(202)의 표면에서 결정화됨에 따라, 상기 그래핀층(124)이 형성될 수 있다. 상기 그래핀층(124)은 후술될 전사(transfer) 공정을 통해 상기 제1 버퍼층(122) 상에 제공될 수 있다.
도 7b를 참조하면, 상기 그래핀층(124)의 일면 상에 접착기재(204)가 부착될 수 있다. 상기 접착기재(204)는 일 예로, 열 박리성 테이프(thermal release tape)일 수 있다. 이 후, 습식 식각 공정을 수행하여 상기 금속 촉매층(202)이 제거될 수 있고, 이에 따라, 상기 그래핀층(124) 및 이에 접착된 상기 접착기재(204)는 상기 제1 지지기판(200)으로부터 분리될 수 있다.
도 2 및 도 7c를 참조하면, 상기 제1 버퍼층(122) 상에, 상기 접착기재(204)에 접착된 상기 그래핀층(124)이 제공될 수 있다. 상기 그래핀층(124)의 타면이 상기 제1 버퍼층(122)의 상면과 접촉하도록, 상기 제1 버퍼층(122) 상에 상기 그래핀층(124)이 제공될 수 있다. 이 후, 열 처리 공정에 의해 상기 접착기재(204)가 상기 그래핀층(124)으로부터 탈착될 수 있다. 이에 따라, 상기 제1 버퍼층(122) 상에 상기 그래핀층(124)이 전사될 수 있다.
도 3을 참조하면, 상기 그래핀층(124) 내에 불순물(IM)이 도핑되어, 도핑된 그래핀층(a doped graphene layer, 125)이 형성될 수 있다. 상기 도핑된 그래핀층(125)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 도핑된 그래핀층(125)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 도핑된 그래핀층(125)내 상기 불순물(IM)의 농도는 일 예로, 0.1/cm2 보다 크고 1E12/cm2 보다 작거나 같을 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 일 예로, 상기 불순물(IM)을 포함하는 가스 분위기에서 상기 그래핀층(124)을 아크 방전(arc discharge)에 노출하는 것을 포함할 수 있다. 이 경우, 상기 그래핀층(124) 내의 탄소 원자들 중 일부가 상기 불순물(IM)에 의해 치환됨으로써, 상기 도핑된 그래핀층(125)이 형성될 수 있다.
도 4를 참조하면, 상기 도핑된 그래핀층(125) 상에 차례로 적층된 제2 버퍼층(126), 채널층(128), 및 배리어층(132)이 형성될 수 있다. 먼저, 도 8a 내지 도 8c를 참조하여, 상기 도핑된 그래핀층(125) 상에 상기 제2 버퍼층(126)을 형성하는 방법의 일 예를 구체적으로 설명한다.
도 8a를 참조하면, 제2 지지 기판(300) 상에 제2 버퍼층(126)이 형성될 수 있다. 상기 제2 지지 기판(300)은 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함할 수 있다. 상기 제2 버퍼층(126)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼 층(122)과 동일한 물질을 포함하고, 동일한 조성비를 가질 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함하되, 조성비는 서로 다를 수 있다. 상기 제2 버퍼층(126)은 상기 제2 지지 기판(300)을 시드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 상기 제2 버퍼층(126)은 다른 예로, 화학기상증착 공정 또는 분자 빔 에피택시 공정을 이용하여 형성될 수 있다.
상기 도핑된 그래핀층(125) 상에, 상기 제2 지지 기판(300) 상에 형성된 상기 제2 버퍼층(126)이 제공될 수 있다. 상기 제2 지지 기판(300)과 접하는 상기 제2 버퍼층(126)의 일면에 대향하는, 상기 제2 버퍼층(126)의 타면이 상기 도핑된 그래핀층(125)의 상면과 마주할 수 있다.
도 8b를 참조하면, 상기 제2 버퍼층(126)의 상기 타면이 상기 도핑된 그래핀층(125)의 상기 상면과 접하도록, 상기 도핑된 그래핀층(125) 상에 상기 제2 버퍼층(126) 및 상기 제2 지지 기판(300)이 제공될 수 있다. 일 예로, 상기 제2 버퍼층(126)은 압력 또는 열에 의해 상기 도핑된 그래핀층(125)에 부착될 수 있다. 이하에서, 상기 제2 버퍼층(126)으로부터 상기 제2 지지 기판(300)을 제거하는 방법을 설명한다.
상기 기판(100) 상에 이온 주입 공정이 수행되어, 상기 제2 버퍼층(126) 내에 수소 이온(H+)이 주입될 수 있다. 이에 따라, 상기 제2 버퍼층(126) 내에 버블(bubble)이 형성되어 물리적으로 쪼개질 수 있는 경계면(L)이 정의될 수 있다. 상기 경계면(L)에 의해, 상기 제2 버퍼층(126)은 상기 제2 지지 기판(300)에 인접하는 상부(UP) 및 상기 도핑된 그래핀층(125)에 인접하는 하부(LP)로 분리될 수 있다.
도 8c를 참조하면, 상기 경계면(L)에 의해 상기 제2 지지 기판(300) 및 상기 제2 버퍼층(126)의 상기 상부(UP)가 상기 제2 버퍼층(126)의 상기 하부(LP)로부터 물리적으로 분리되어 제거될 수 있다. 이 후, 도시되지 않았지만, 상기 제2 버퍼층(126)의 상기 하부(LP) 상에 평탄화 공정(일 예로, 연마 공정 또는 에치백 공정)이 수행될 수 있다. 이에 따라, 상기 도핑된 그래핀층(115) 상에 남아 있는 상기 제2 버퍼층(126)의 상기 하부(이하, 제2 버퍼층(126))은 상기 기판(100)의 상면에 수직한 방향으로 소정의 두께를 가지질 수 있다.
도 4를 다시 참조하면, 상기 제2 버퍼층(126) 상에 상기 채널층(128) 및 상기 배리어층(132)이 순차로 형성될 수 있다.
상기 채널층(128)은 상기 제2 버퍼층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 채널층(128)은 상기 제1 및 제2 버퍼층들(122, 126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 상기 채널층(128)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 상기 채널층(128)은 상기 제2 버퍼층(126)에 의해 압축성 스트레인 또는 인장성 스트레인을 받을 수 있다. 상기 채널층(128)은 일 예로, 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정, 화학기상증착 공정 또는 분자 빔 에피택시 공정을 이용하여 형성될 수 있다.
상기 배리어층(132)은 상기 채널층(128)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 즉, 상기 채널층(128)은 상기 배리어층(132) 및 상기 제2 버퍼 층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있고, 이에 따라, 상기 채널층(128)은 양자 우물(quantum well) 구조을 가질 수 있다. 상기 배리어 층(132)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배리어층(132)을 형성하는 것은 생략될 수 있다.
도 5를 참조하면, 상기 배리어층(132), 상기 채널층(128), 상기 제2 버퍼층(126), 상기 도핑된 그래핀층(125), 및 상기 제1 버퍼층(122)을 순차로 패터닝하여 상기 기판(100) 상에 활성 패턴(AP)이 형성될 수 있다. 상기 패터닝 공정 동안, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 활성 패턴(AP)은 상기 기판(100) 상에 차례로 적층된 제1 버퍼 패턴(102), 도핑 패턴(104), 제2 버퍼 패턴(106), 채널 패턴(108), 및 배리어 패턴(112)을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴(AP)의 측벽들을 덮는 소자분리막(ST)이 형성될 수 있다. 상기 소자분리막(ST)을 형성하는 것은, 상기 기판(100) 상에 상기 활성 패턴(AP)을 덮는 절연막을 형성하는 것, 및 상기 활성 패턴(AP)의 상면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 절연막은 일 예로, 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 일 실시예에 따르면, 도 5에 도시된 바와 같이, 상기 활성 패턴(AP)의 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 6에 도시된 바와 같이, 상기 활성 패턴(AP)은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 즉, 상기 활성 패턴(AP)의 양 측벽들의 각각의 상부는 상기 소자분리막(ST)에 의해 노출될 수 있다. 이 경우, 상기 평탄화 공정은, 상기 소자분리막(ST)이 상기 기판(100) 상에 원하는 두께로 남을 때까지 수행될 수 있다. 이에 따라, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 도핑 패턴(104)의 하면(104L)의 높이보다 낮을 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 상기 기판(100) 상에 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)이 형성될 수 있다. 일 실시예에 따르면, 도 1c에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴(AP)의 상면 및 상기 소자분리막(ST)의 상면을 덮도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 도 1d에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴(AP)의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장되도록 형성될 수 있다.
상기 게이트 전극(GE)과 상기 활성 패턴(AP) 사이에 게이트 절연 패턴(GI)이 형성될 수 있고, 상기 게이트 전극(GE)의 상면 상에 캐핑 패턴(CAP)이 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 및 상기 캐핑 패턴(CAP)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막, 게이트 전극막, 및 캐핑막을 차례로 형성하는 것, 및 상기 캐핑막, 상기 게이트 전극막, 및 상기 게이트 절연막을 차례로 패터닝하여 상기 캐핑 패턴(CAP), 상기 게이트 전극(GE), 및 상기 게이트 절연 패턴(GI)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막, 또는 실리콘 산화막을 포함할 수 있다. 상기 게이트 전극(GE)은 도핑된 실리콘, 금속, 또는 TiN, TaN 등과 같은 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(CAP) 일 예로, 실리콘 질화막과 같은 질화물을 포함할 수 있다.
계속하여, 상기 게이트 전극(GE)의 양 측벽들 상에 게이트 스페이서(GS)가 형성될 수 있다. 상기 게이트 스페이서(GS)를 형성하는 것은, 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 및 상기 캐핑 패턴(CAP)이 형성된 상기 기판(100) 상에 스페이서막을 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서(GS)는 일 예로, 실리콘 질화막과 같은 질화물을 포함할 수 있다. 이 후, 상기 게이트 전극(GE) 양 측의 상기 활성 패턴(AP)에 소스/드레인 영역들(110)이 형성될 수 있다.
도 9a는 본 발명의 제2 실시예에 따른 반도체 소자의 평면도이다. 도 9b 내지 도 9d는 각각 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 9e는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 9a의 Ⅲ-Ⅲ'에 대응하는 단면도이다. 도 1a 내지 도 1c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 9a 내지 도 9d를 참조하면, 기판(100) 상에 복수 개의 활성 패턴들(AP1, AP2)을 정의하는 소자분리막(ST)이 제공될 수 있다. 상기 활성 패턴들(AP1, AP2)은 상기 소자분리막(ST)을 사이에 두고 서로 이격되는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 포함할 수 있다. 상기 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다.
상기 활성 패턴들(AP1, AP2) 각각은, 상기 기판(100) 상의 제1 버퍼 패턴(102), 상기 제1 버퍼 패턴(102) 상의 채널 패턴(108), 상기 제1 버퍼 패턴(102)과 상기 채널 패턴(108) 사이의 제2 버퍼 패턴(106)을 포함할 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP1, AP2) 각각은 상기 채널 패턴(108) 상의 배리어 패턴(112)을 더 포함할 수 있다. 이 경우, 상기 채널 패턴(108)은 상기 배리어 패턴(112)과 상기 제2 버퍼 패턴(106) 사이에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 활성 패턴(AP1)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 제1 도핑 패턴(104a)을 포함할 수 있고, 상기 제2 활성 패턴(AP2)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 제2 도핑 패턴(104b)을 포함할 수 있다.
상기 제1 및 제2 도핑 패턴들(104a, 104b) 각각은, 불순물이 주입된 그래핀을 포함할 수 있고, 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환된 결정 구조를 가질 수 있다. 그래핀의 2차원 결정 구조에 따라, 상기 제1 및 제2 도핑 패턴들(104a, 104b) 각각은, 원자 한 층의 두께(t)를 가질 수 있다. 상기 제1 도핑 패턴(104a)의 두께와 상기 제2 도핑 패턴(104b)의 두께는 실질적으로 서로 동일할 수 있다.
상기 제1 도핑 패턴(104a) 및 상기 제2 도핑 패턴(104b)은 서로 다른 도전형을 가질 수 있다. 일 예로, 상기 제1 도핑 패턴(104a)이 P형을 갖는 경우, 상기 제2 도핑 패턴(104b)는 N형을 가질 수 있다. 상기 제1 도핑 패턴(104a)이 상기 P형을 갖는 경우, 상기 제1 도핑 패턴(104a) 내의 상기 불순물은 일 예로, 보론(Boron)일 수 있다. 상기 제2 도핑 패턴(104b)이 N형을 갖는 경우, 상기 제2 도핑 패턴(104b) 내의 상기 불순물은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자일 수 있다.
일 단면의 관점에서, 상기 제1 도핑 패턴(104a)은 상기 기판(100)보다 상기 제1 활성 패턴(AP1)의 상기 채널 패턴(108)에 인접하도록 배치될 수 있다. 상기 제1 도핑 패턴(104a)은 상기 제1 활성 패턴(AP1)의 상기 채널 패턴(108)에 추가 캐리어들을 제공할 수 있다. 일 예로, 상기 제1 도핑 패턴(104a)이 P형을 갖는 경우, 상기 제1 도핑 패턴(104a)은 상기 제1 활성 패턴(AP1)의 상기 채널 패턴(108)에 추가 홀들(holes)을 제공할 수 있다. 마찬가지로, 상기 제2 도핑 패턴(104b)은 상기 기판(100)보다 상기 제2 활성 패턴(AP2)의 상기 채널 패턴(108)에 인접하도록 배치될 수 있다. 상기 제2 도핑 패턴(104b)은 상기 제2 활성 패턴(AP2)의 상기 채널 패턴(108)에 추가 캐리어들을 제공할 수 있다. 일 예로, 상기 제2 도핑 패턴(104b)이 N형을 갖는 경우, 상기 제2 도핑 패턴(104b)은 상기 제2 활성 패턴(AP2)의 상기 채널 패턴(108)에 추가 전자들(electrons)을 제공할 수 있다.
본 실시예에 따르면, 상기 제1 활성 패턴(AP1)의 상기 채널 패턴(108)과 상기 제2 활성 패턴(AP2)의 상기 채널 패턴(108)은 동일한 물질로 이루어질 수 있다. 일 예로, 상기 제1 활성 패턴(AP1)의 상기 채널 패턴(108)과 상기 제2 활성 패턴(AP2)의 상기 채널 패턴(108)은, Ⅲ족-안티모나이드(Sb) 화합물을 포함할 수 있다. Ⅲ족-안티모나이드(Sb) 화합물은, 일 예로, 인듐 갈륨 안티모나이드(indium gallium antimonide: InGaSb) 또는 인듐 안티모나이드(indium antimonide: InSb)를 포함할 수 있다.
상기 제1 활성 패턴(AP1)의 상기 제1 버퍼 패턴(102)과 상기 제2 활성 패턴(AP2)의 상기 제1 버퍼 패턴(102)은 동일한 물질로 이루어질 수 있다. 상기 제1 활성 패턴(AP1)의 상기 제2 버퍼 패턴(106)과 상기 제2 활성 패턴(AP2)의 상기 제2 버퍼 패턴(106)은 동일한 물질로 이루어질 수 있다. 상기 제1 활성 패턴(AP1)의 상기 배리어 패턴(112)과 상기 제2 활성 패턴(AP2)의 상기 배리어 패턴(112)은 동일한 물질로 이루어질 수 있다
상기 활성 패턴들(AP1, AP2) 각각 내에서, 상기 채널 패턴(108)은 상기 제2 버퍼 패턴(106) 및 상기 배리어 패턴(112)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 이에 따라, 상기 채널 패턴(108)은 양자 우물 구조를 가질 수 있다. 일부 실시예들에 따르면, 상기 활성 패턴들(AP1, AP2) 각각 내에서, 상기 배리어 패턴(112)은 생략될 수 있다.
일 실시예에 따르면, 도 9d에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2) 각각의 양 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 9e에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2) 각각은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 즉, 상기 활성 패턴들(AP1, AP2) 각각의 양 측벽들의 각각의 상부는 상기 소자분리막(ST)에 의해 노출될 수 있다. 이 경우, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 제1 및 제2 도핑 패턴들(104a, 104b) 각각의 하면(104L)의 높이보다 낮을 수 있다.
상기 활성 패턴들(AP1, AP2)을 가로지르는 게이트 전극(GE)이 제공될 수 있다. 일 실시예에 따르면, 도 9a에 도시된 바와 같이, 복수 개의 활성 패턴들(AP1, AP2)을 가로지르는 하나의 게이트 전극(GE)이 제공될 수 있으나, 다른 실시예에 따르면, 도시된 바와 달리, 복수 개의 활성 패턴들(AP1, AP2) 각각을 가로지르는 복수 개의 게이트 전극들(GE)이 제공될 수도 있다.
상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2) 상에 제공될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 9d에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2)의 상면들 및 상기 소자분리막(ST)의 상면을 덮을 수 있다. 그러나, 다른 실시예에 따르면, 도 9e에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2) 각각의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장될 수 있다. 상기 게이트 전극(GE)과 상기 활성 패턴들(AP1, AP2) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 전극(GE)의 상면 상에 캐핑 패턴(CAP)이 제공될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상에 게이트 스페이서(GS)가 제공될 수 있다. 상기 게이트 전극(GE) 양 측의 상기 활성 패턴들(AP1, AP2)에, 소스/드레인 영역들(110)이 제공될 수 있다. 이에 따라, 상기 기판(100) 상에 상기 제1 활성 패턴(AP1)을 포함하는 제1 트랜지스터(TR1) 및 상기 제2 활성 패턴(AP2)을 포함하는 제2 트랜지스터(TR2)가 제공될 수 있다.
상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)는 서로 다른 도전형을 갖는 전계 효과 트랜지스터들일 수 있다. 일 예로, 상기 제1 트랜지스터(TR1)는 PMOS 전계 효과 트랜지스터일 수 있고, 상기 제2 트랜지스터(TR2)는 NMOS 전계 효과 트랜지스터일 수 있다. 본 실시예에 따르면, 상기 제1 트랜지스터(TR1)의 상기 채널 패턴(108)은 상기 제2 트랜지스터(TR2)의 상기 채널 패턴(108)과 동일한 물질로 이루어질 수 있다. 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 도전형은 상기 제1 및 제2 도핑 패턴들(104a, 104b)의 도전형에 따라 달라질 수 있다. 즉, 상기 제1 도핑 패턴(104a)이 P형을 갖는 경우, 상기 제1 트랜지스터(TR1)는 PMOS 전계 효과 트랜지스터일 수 있고, 상기 제2 도핑 패턴(104b)이 N형을 갖는 경우, 상기 제2 트랜지스터(TR2)는 NMOS 전계 효과 트랜지스터일 수 있다. 이 경우, 상기 제1 도핑 패턴(104a)은 상기 제1 트랜지스터(TR1)의 상기 채널 패턴(108)에 추가 홀들(holes)을 제공할 수 있고, 상기 제2 도핑 패턴(104b)은 상기 제2 트랜지스터(TR2)의 상기 채널 패턴(108)에 추가 전자들(electrons)을 제공할 수 있다.
본 실시예에 따르면, 서로 다른 도전형을 갖는 상기 제1 및 제2 도핑 패턴들(104a, 104b)을 이용하여, 서로 동일한 채널 물질로 이루어지되 서로 다른 도전형을 갖는 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)가 제공될 수 있다.
도 10a 내지 도 13a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 10b 내지 도 13b는 각각 도 10a 내지 도 13a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 14는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 13a의 Ⅲ-Ⅲ'에 대응하는 단면도이다. 도 2 내지 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 중복되는 설명은 생략될 수 있다.
먼저, 도 2를 참조하여 설명한 바와 같이, 기판(100) 상에 제1 버퍼층(122)이 형성될 수 있다. 상기 제1 버퍼층(122)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 상기 제1 버퍼층(122) 상에 그래핀 층(124)이 제공될 수 있다. 상기 그래핀층(124)은, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 제1 지지 기판(200) 상에 형성된 후, 전사(transfer) 공정을 이용하여 상기 제1 버퍼층(122) 상에 제공될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 그래핀층(124) 상에 제1 마스크막(M1)이 형성될 수 있다. 상기 제1 마스크막(M1)은 일 예로, 포토 레지스트막일 수 있다. 상기 제1 마스크막(M1)은 상기 그래핀층(124)을 노출하는 제1 개구부(140)를 가질 수 있다. 상기 제1 개구부(140)는 제1 방향(D1)으로 연장되어, 상기 그래핀층(124)의 상면의 일부를 노출할 수 있다. 상기 제1 마스크막(M1)을 도핑 마스크로 이용하여, 상기 제1 개구부(140)에 의해 노출된 상기 그래핀층(124)의 일부에 불순물(IM)이 도핑될 수 있다. 이에 따라, 상기 그래핀층(124) 내에 제1 도핑 영역(r1)이 정의될 수 있다. 상기 제1 도핑 영역(r1)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 제1 도핑 영역(r1)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 일 예로, 상기 불순물(IM)을 포함하는 가스 분위기에서 상기 그래핀층(124)의 상기 노출된 부분을 아크 방전(arc discharge)에 노출하는 것을 포함할 수 있다. 이 경우, 상기 그래핀층(124)의 상기 노출된 부분 내의 탄소 원자들 중 일부가 상기 불순물(IM)에 의해 치환됨으로써, 상기 제1 도핑 영역(r1)이 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 마스크막(M1)이 제거될 수 있다. 상기 제1 마스크막(M1)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 제1 도핑 영역(r1)을 포함하는 상기 그래핀층(124) 상에 제2 마스크막(M2)이 형성될 수 있다. 상기 제2 마스크막(M2)은 일 예로, 포토 레지스트막일 수 있다. 상기 제2 마스크막(M2)은 상기 그래핀층(124)을 노출하는 제2 개구부(142)를 가질 수 있다. 상기 제2 개구부(142)는 상기 제1 방향(D1)으로 연장되어, 상기 그래핀층(124)의 상면의 일부를 노출할 수 있다. 상기 제2 개구부(142)는 상기 제1 도핑 영역(r1)으로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격되어 제공될 수 있다.
상기 제2 마스크막(M2)을 도핑 마스크로 이용하여, 상기 제2 개구부(142)에 의해 노출된 상기 그래핀층(124)의 일부에 불순물(IM)이 도핑될 수 있다. 이에 따라, 상기 그래핀층(124) 내에 제2 도핑 영역(r2)이 정의될 수 있다. 상기 제2 도핑 영역(r2)은 상기 제1 도핑 영역(r1)으로부터 상기 제2 방향(D2)으로 이격되어 형성될 수 있다. 상기 제2 도핑 영역(r2)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 제2 도핑 영역(r2)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 제2 도핑 영역(r2)은 상기 제1 도핑 영역(r1)과 다른 도전형을 가질 수 있다. 즉, 상기 제1 도핑 영역(r1)이 P형을 갖는 경우, 상기 제2 도핑 영역(r2)은 N형을 가질 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 도 10a 및 도 10b를 참조하여 설명한 바와 같다.
도 12a 및 도 12b를 참조하면, 상기 제2 마스크막(M2)이 제거될 수 있다. 상기 제2 마스크막(M2)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 제1 도핑 영역(r1) 및 상기 제2 도핑 영역(r2)을 포함하는 상기 그래핀층(124) 상에 차례로 적층된 제2 버퍼층(126), 채널층(128), 및 배리어층(132)이 형성될 수 있다.
상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함할 수 있다. 상기 제2 버퍼층(126)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼 층(122)과 동일한 물질을 포함하고, 동일한 조성비를 가질 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함하되, 조성비는 서로 다를 수 있다. 상기 제2 버퍼층(126)을 형성하는 것은, 도 8a 내지 도 8c를 참조하여 설명한 바와 같다.
상기 채널층(128)은 상기 제2 버퍼층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 채널층(128)은 상기 제1 및 제2 버퍼층들(122, 126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 상기 채널층(128)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 배리어층(132)은 상기 채널층(128)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 즉, 상기 채널층(128)은 상기 배리어층(132) 및 상기 제2 버퍼 층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있고, 이에 따라, 상기 채널층(128)은 양자 우물(quantum well) 구조을 가질 수 있다. 상기 배리어 층(132)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배리어층(132)을 형성하는 것은 생략될 수 있다.
상기 채널층(128) 및 상기 배리어층(132)을 형성하는 것은, 도 4를 참조하여 설명한 바와 같다.
도 13a 및 도 13b를 참조하면, 상기 배리어층(132), 상기 채널층(128), 상기 제2 버퍼층(126), 상기 제1 및 제2 도핑 영역들(r1, r2)을 포함하는 상기 그래핀층(124), 및 상기 제1 버퍼층(122)을 순차로 패터닝하여 상기 기판(100) 상에 활성 패턴들(AP1, AP2)이 형성될 수 있다. 상기 패터닝 공정 동안, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 패터닝 공정 동안, 상기 그래핀층(124)이 패터닝되어, 상기 제1 도핑 영역(r1)을 포함하는 제1 도핑 패턴(104a), 및 상기 제2 도핑 영역(r2)을 포함하는 제2 도핑 패턴(104b)이 형성될 수 있다. 상기 활성 패턴들(AP1, AP2)은 상기 제1 도핑 패턴(104a)을 포함하는 제1 활성 패턴(AP1), 및 상기 제2 도핑 패턴(104b)을 포함하는 제2 활성 패턴(AP2)을 포함할 수 있다.
상기 활성 패턴들(AP1, AP2) 각각은 상기 기판(100) 상에 차례로 적층된 제1 버퍼 패턴(102), 제2 버퍼 패턴(106), 채널 패턴(108), 및 배리어 패턴(112)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 활성 패턴(AP1)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 상기 제1 도핑 패턴(104a)을 포함할 수 있고, 상기 제2 활성 패턴(AP2)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 상기 제2 도핑 패턴(104b)을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP1, AP2)의 측벽들을 덮는 소자분리막(ST)이 형성될 수 있다. 일 실시예에 따르면, 도 13b에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2)의 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 14에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2)의 각각은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 이 경우, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 제1 및 제2 도핑 패턴들(104a, 104b) 각각의 하면(104L)의 높이보다 낮을 수 있다.
도 9a 내지 도 9d를 다시 참조하면, 상기 활성 패턴들(AP1, AP2)을 가로지르는 게이트 전극(GE)이 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2) 상에 제공될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 9d에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2)의 상면들 및 상기 소자분리막(ST)의 상면을 덮을 수 있다. 그러나, 다른 실시예에 따르면, 도 9e에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 활성 패턴들(AP1, AP2) 각각의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장될 수 있다. 상기 게이트 전극(GE)과 상기 활성 패턴들(AP1, AP2) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 상기 게이트 전극(GE)의 상면 상에 캐핑 패턴(CAP)이 형성될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상에 게이트 스페이서(GS)가 형성될 수 있다. 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 상기 캐핑 패턴(CAP), 및 상기 게이트 스페이서(GS)를 형성하는 것은, 도 1a 내지 도 1c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다. 이 후, 상기 게이트 전극(GE) 양 측의 상기 활성 패턴들(AP1, AP2)에, 소스/드레인 영역들(110)이 형성될 수 있다.
도 15a는 본 발명의 제3 실시예에 따른 반도체 소자의 평면도이다. 도 15b 내지 도 15e는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 도 15f는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 15a의 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 1a 내지 도 1c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 15a 내지 도 15e를 참조하면, 기판(100) 상에 복수 개의 활성 패턴들(AP1, AP2, AP3)을 정의하는 소자분리막(ST)이 제공될 수 있다. 상기 활성 패턴들(AP1, AP2, AP3)은 상기 소자분리막(ST)을 사이에 두고 서로 이격되는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 및 제3 활성 패턴(AP3)을 포함할 수 있다. 상기 활성 패턴들(AP1, AP2, AP3) 각각은 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다.
상기 활성 패턴들(AP1, AP2, AP3) 각각은, 상기 기판(100) 상의 제1 버퍼 패턴(102), 상기 제1 버퍼 패턴(102) 상의 채널 패턴(108), 상기 제1 버퍼 패턴(102)과 상기 채널 패턴(108) 사이의 제2 버퍼 패턴(106)을 포함할 수 있다. 일 실시예에 따르면, 상기 활성 패턴들(AP1, AP2, AP3) 각각은 상기 채널 패턴(108) 상의 배리어 패턴(112)을 더 포함할 수 있다. 이 경우, 상기 채널 패턴(108)은 상기 배리어 패턴(112)과 상기 제2 버퍼 패턴(106) 사이에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 활성 패턴(AP1)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 제1 도핑 패턴(104a)을 포함할 수 있고, 상기 제2 활성 패턴(AP2)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 제2 도핑 패턴(104b)을 포함할 수 있다. 상기 제3 활성 패턴(AP3)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 제3 도핑 패턴(104c)을 포함할 수 있다.
상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은, 불순물이 주입된 그래핀을 포함할 수 있고, 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환된 결정 구조를 가질 수 있다. 그래핀의 2차원 결정 구조에 따라, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은, 원자 한 층의 두께(t)를 가질 수 있다. 상기 제1 도핑 패턴(104a)의 두께, 상기 제2 도핑 패턴(104b)의 두께, 및 상기 제3 도핑 패턴(104c)의 두께는 실질적으로 서로 동일할 수 있다.
본 실시예에 따르면, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)은 서로 같은 도전형을 가지되, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각 내의 상기 불순물의 농도는 서로 다를 수 있다. 일 실시예에 따르면, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)은 P형을 가질 수 있고, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각 내의 상기 불순물의 농도는 서로 다를 수 있다. 이 경우, 상기 불순물은 일 예로, 보론(Boron)을 포함할 수 있다. 다른 실시예에 따르면, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)은 N형을 가질 수 있고, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각 내의 상기 불순물의 농도는 서로 다를 수 있다. 이 경우, 상기 불순물은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다.
일 단면의 관점에서, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은 상기 기판(100)보다 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3) 각각의 상기 채널 패턴(108)에 인접하도록 배치될 수 있다. 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3) 각각의 상기 채널 패턴(108)에 추가 캐리어들을 제공할 수 있다. 일 예로, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)이 P형을 갖는 경우, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3) 각각의 상기 채널 패턴(108)에 추가 홀들(holes)을 제공할 수 있다. 다른 예로, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)이 N형을 갖는 경우, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각은 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3) 각각의 상기 채널 패턴(108)에 추가 전자들(electrons)을 제공할 수 있다.
상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3)의 상기 채널 패턴들(108) 서로 동일한 물질로 이루어질 수 있다. 상기 채널 패턴(108)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3)의 상기 제1 버퍼 패턴들(102) 서로 동일한 물질로 이루어질 수 있고, 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3)의 상기 제2 버퍼 패턴들(106)도 서로 동일한 물질로 이루어질 수 있다. 더하여, 상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3)의 상기 배리어 패턴들(112) 서로 동일한 물질로 이루어질 수 있다.
상기 제1 내지 제3 활성 패턴들(AP1, AP2, AP3) 각각 내에서, 상기 채널 패턴(108)은 상기 제2 버퍼 패턴(106) 및 상기 배리어 패턴(112)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 이에 따라, 상기 채널 패턴(108)은 양자 우물 구조를 가질 수 있다. 일부 실시예들에 따르면, 상기 활성 패턴들(AP1, AP2, AP3) 각각 내에서, 상기 배리어 패턴(112)은 생략될 수 있다.
일 실시예에 따르면, 도 15e에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2, AP3) 각각의 양 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 15f에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2, AP3) 각각은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 즉, 상기 활성 패턴들(AP1, AP2, AP3) 각각의 양 측벽들의 각각의 상부는 상기 소자분리막(ST)에 의해 노출될 수 있다. 이 경우, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 제1 내지 제3 도핑 패턴들(104a, 104b,104c) 각각의 하면(104L)의 높이보다 낮을 수 있다.
상기 활성 패턴들(AP1, AP2, AP3)을 각각 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 일 실시예에 따르면, 도 15a에 도시된 바와 같이, 복수 개의 활성 패턴들(AP1, AP2, AP3) 각각을 가로지르는 복수 개의 게이트 전극들(GE)이 제공될 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 복수 개의 활성 패턴들(AP1, AP2, AP3)을 가로지르는 하나의 게이트 전극(GE)이 제공될 수도 있다.
상기 게이트 전극들(GE)은 상기 활성 패턴들(AP1, AP2, AP3) 상에 제공될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 15e에 도시된 바와 같이, 상기 게이트 전극들(GE)은 상기 활성 패턴들(AP1, AP2, AP3)의 상면들 및 상기 소자분리막(ST)의 상면을 덮을 수 있다. 그러나, 다른 실시예에 따르면, 도 15f 도시된 바와 같이, 상기 게이트 전극들(GE) 각각은 상기 활성 패턴들(AP1, AP2, AP3) 각각의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장될 수 있다. 상기 게이트 전극들(GE) 각각과 상기 활성 패턴들(AP1, AP2, AP3) 각각 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극들(GE) 각각의 바닥면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 전극들(GE) 각각의 상면 상에 캐핑 패턴(CAP)이 제공될 수 있고, 상기 게이트 전극들(GE) 각각의 양 측벽들 상에 게이트 스페이서(GS)가 제공될 수 있다. 상기 게이트 전극들(GE) 각각의 양 측의 상기 활성 패턴들(AP1, AP2, AP3)에, 소스/드레인 영역들(110)이 제공될 수 있다. 이에 따라, 상기 기판(100) 상에 상기 제1 활성 패턴(AP1)을 포함하는 제1 트랜지스터(TR1), 상기 제2 활성 패턴(AP2)을 포함하는 제2 트랜지스터(TR2), 및 상기 제3 활성 패턴(AP3)을 포함하는 제3 트랜지스터(TR3)가 제공될 수 있다.
상기 제1 트랜지스터(TR1), 상기 제2 트랜지스터(TR2), 및 상기 제3 트랜지스터(TR3)는 서로 같은 도전형을 가지되, 서로 다른 문턱 전압을 갖는 전계 효과 트랜지스터들일 수 있다. 일 예로, 상기 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은 서로 다른 문턱 전압을 갖는 PMOS 전계 효과 트랜지스터들이거나, 서로 다른 문턱 전압을 갖는 NMOS 전계 효과 트랜지스터들일 수 있다. 본 실시예에 따르면, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)은 서로 같은 도전형을 가지되, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각 내의 상기 불순물의 농도는 서로 다를 수 있다. 이에 따라, 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c)을 각각 포함하는 상기 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은, 서로 같은 도전형을 가지되, 서로 다른 문턱 전압을 가질 수 있다.
도 16a 내지 도 20a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 16b 내지 도 20b는 각각 도 16a 내지 도 20a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 16c 내지 도 20c는 각각 도 16a 내지 도 20a의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도들이다. 도 21은 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 도 20a의 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 2 내지 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 중복되는 설명은 생략될 수 있다.
먼저, 도 2를 참조하여 설명한 바와 같이, 기판(100) 상에 제1 버퍼층(122)이 형성될 수 있다. 상기 제1 버퍼층(122)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 상기 제1 버퍼층(122) 상에 그래핀 층(124)이 제공될 수 있다. 상기 그래핀층(124)은, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 제1 지지 기판(200) 상에 형성된 후, 전사(transfer) 공정을 이용하여 상기 제1 버퍼층(122) 상에 제공될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 상기 그래핀층(124) 상에 제1 마스크막(M1)이 형성될 수 있다. 상기 제1 마스크막(M1)은 일 예로, 포토 레지스트막일 수 있다. 상기 제1 마스크막(M1)은 상기 그래핀층(124)을 노출하는 제1 개구부(140)를 가질 수 있다. 상기 제1 개구부(140)는 제1 방향(D1)으로 연장되어, 상기 그래핀층(124)의 상면의 일부를 노출할 수 있다. 상기 제1 마스크막(M1)을 도핑 마스크로 이용하여, 상기 제1 개구부(140)에 의해 노출된 상기 그래핀층(124)의 일부에 불순물(IM)이 도핑될 수 있다. 이에 따라, 상기 그래핀층(124) 내에 제1 도핑 영역(r1)이 정의될 수 있다. 상기 제1 도핑 영역(r1)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 제1 도핑 영역(r1)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 일 예로, 상기 불순물(IM)을 포함하는 가스 분위기에서 상기 그래핀층(124)의 상기 노출된 부분을 아크 방전(arc discharge)에 노출하는 것을 포함할 수 있다. 이 경우, 상기 그래핀층(124)의 상기 노출된 부분 내의 탄소 원자들 중 일부가 상기 불순물(IM)에 의해 치환됨으로써, 상기 제1 도핑 영역(r1)이 형성될 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 상기 제1 마스크막(M1)이 제거될 수 있다. 상기 제1 마스크막(M1)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 제1 도핑 영역(r1)을 포함하는 상기 그래핀층(124) 상에 제2 마스크막(M2)이 형성될 수 있다. 상기 제2 마스크막(M2)은 일 예로, 포토 레지스트막일 수 있다. 상기 제2 마스크막(M2)은 상기 그래핀층(124)을 노출하는 제2 개구부(142)를 가질 수 있다. 상기 제2 개구부(142)는 상기 제1 방향(D1)으로 연장되어, 상기 그래핀층(124)의 상면의 일부를 노출할 수 있다. 상기 제2 개구부(142)는 상기 제1 도핑 영역(r1)으로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격되어 제공될 수 있다.
상기 제2 마스크막(M2)을 도핑 마스크로 이용하여, 상기 제2 개구부(142)에 의해 노출된 상기 그래핀층(124)의 일부에 불순물(IM)이 도핑될 수 있다. 이에 따라, 상기 그래핀층(124) 내에 제2 도핑 영역(r2)이 정의될 수 있다. 상기 제2 도핑 영역(r2)은 상기 제1 도핑 영역(r1)으로부터 상기 제2 방향(D2)으로 이격되어 형성될 수 있다. 상기 제2 도핑 영역(r2)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 제2 도핑 영역(r2)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 제2 도핑 영역(r2)은 상기 제1 도핑 영역(r1)과 동일한 도전형을 가지되, 상기 제2 도핑 영역(r2) 내 상기 불순물의 농도는 상기 제1 도핑 영역(r1) 내 상기 불순물의 농도와 다를 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 도 16a, 16b, 및 도 16c를 참조하여 설명한 바와 같다.
도 18a, 도 18b, 및 도 18c를 참조하면, 상기 제2 마스크막(M2)이 제거될 수 있다. 상기 제2 마스크막(M2)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 이 후, 상기 제1 도핑 영역(r1) 및 상기 제2 도핑 영역(r2)을 포함하는 상기 그래핀층(124) 상에 제3 마스크막(M3)이 형성될 수 있다. 상기 제3 마스크막(M3)은 일 예로, 포토 레지스트막일 수 있다. 상기 제3 마스크막(M3)은 상기 그래핀층(124)을 노출하는 제3 개구부(144)를 가질 수 있다. 상기 제3 개구부(144)는 상기 제1 방향(D1)으로 연장되어, 상기 그래핀층(124)의 상면의 일부를 노출할 수 있다. 상기 제3 개구부(144)는 상기 제1 도핑 영역(r1) 및 상기 제2 도핑 영역(r2)으로부터 상기 제2 방향(D2)으로 이격되어 제공될 수 있다.
상기 제3 마스크막(M3)을 도핑 마스크로 이용하여, 상기 제3 개구부(144)에 의해 노출된 상기 그래핀층(124)의 일부에 불순물(IM)이 도핑될 수 있다. 이에 따라, 상기 그래핀층(124) 내에 제3 도핑 영역(r3)이 정의될 수 있다. 상기 제3 도핑 영역(r3)은 상기 제1 도핑 영역(r1) 및 상기 제2 도핑 영역(r2)으로부터 상기 제2 방향(D2)으로 이격되어 형성될 수 있다. 즉, 상기 제1 도핑 영역(r1), 상기 제2 도핑 영역(r2), 및 상기 제3 도핑 영역(r3)은 상기 제2 방향(D2)을 따라 배열되도록 형성될 수 있다. 상기 제3 도핑 영역(r3)이 N형을 갖는 경우, 상기 불순물(IM)은 일 예로, 질소(Nitrogen), 또는 불소(Fluorine)과 같은 할로겐 원자를 포함할 수 있다. 상기 제3 도핑 영역(r3)이 P형을 갖는 경우, 상기 불순물(IM)은 일 예로, 보론(Boron)을 포함할 수 있다. 상기 제3 도핑 영역(r3)은 상기 제1 도핑 영역(r1) 및 상기 제2 도핑 영역(r2)과 동일한 도전형을 가질 수 있다. 상기 제1 도핑 영역(r1) 내 상기 불순물의 농도, 상기 제2 도핑 영역(r2) 내 상기 불순물의 농도, 및 상기 제3 도핑 영역(r3) 내 상기 불순물의 농도는 서로 다를 수 있다. 상기 그래핀층(124) 내에 상기 불순물(IM)을 도핑하는 것은, 도 16a, 16b, 및 도 16c를 참조하여 설명한 바와 같다.
도 19a, 도 19b, 및 도 19c를 참조하면, 상기 제3 마스크막(M3)이 제거될 수 있다. 상기 제3 마스크막(M3)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 제1 도핑 영역(r1), 상기 제2 도핑 영역(r2), 및 상기 제3 도핑 영역(r3)을 포함하는 상기 그래핀층(124) 상에 차례로 적층된 제2 버퍼층(126), 채널층(128), 및 배리어층(132)이 형성될 수 있다.
상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함할 수 있다. 상기 제2 버퍼층(126)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼 층(122)과 동일한 물질을 포함하고, 동일한 조성비를 가질 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 버퍼층(126)은 상기 제1 버퍼층(122)과 동일한 물질을 포함하되, 조성비는 서로 다를 수 있다. 상기 제2 버퍼층(126)을 형성하는 것은, 도 8a 내지 도 8c를 참조하여 설명한 바와 같다.
상기 채널층(128)은 상기 제2 버퍼층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 채널층(128)은 상기 제1 및 제2 버퍼층들(122, 126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 상기 채널층(128)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 배리어층(132)은 상기 채널층(128)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 즉, 상기 채널층(128)은 상기 배리어층(132) 및 상기 제2 버퍼 층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있고, 이에 따라, 상기 채널층(128)은 양자 우물(quantum well) 구조을 가질 수 있다. 상기 배리어 층(132)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배리어층(132)을 형성하는 것은 생략될 수 있다.
상기 채널층(128) 및 상기 배리어층(132)을 형성하는 것은, 도 4를 참조하여 설명한 바와 같다.
도 20a, 도 20b, 및 도 20c를 참조하면, 상기 배리어층(132), 상기 채널층(128), 상기 제2 버퍼층(126), 상기 제1 내지 제3 도핑 영역들(r1, r2, r3)을 포함하는 상기 그래핀층(124), 및 상기 제1 버퍼층(122)을 순차로 패터닝하여 상기 기판(100) 상에 활성 패턴들(AP1, AP2, AP3)이 형성될 수 있다. 상기 패터닝 공정 동안, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 패터닝 공정 동안, 상기 그래핀층(124)이 패터닝되어, 상기 제1 도핑 영역(r1)을 포함하는 제1 도핑 패턴(104a), 상기 제2 도핑 영역(r2)을 포함하는 제2 도핑 패턴(104b), 및 상기 제3 도핑 영역(r3)을 포함하는 제3 도핑 패턴(104c)이 형성될 수 있다. 상기 활성 패턴들(AP1, AP2, AP3)은 상기 제1 도핑 패턴(104a)을 포함하는 제1 활성 패턴(AP1), 상기 제2 도핑 패턴(104b)을 포함하는 제2 활성 패턴(AP2), 및 상기 제3 도핑 패턴(104c)을 포함하는 제3 활성 패턴(AP3)을 포함할 수 있다.
상기 활성 패턴들(AP1, AP2, AP3) 각각은 상기 기판(100) 상에 차례로 적층된 제1 버퍼 패턴(102), 제2 버퍼 패턴(106), 채널 패턴(108), 및 배리어 패턴(112)을 포함할 수 있다. 본 실시예에 따르면, 상기 제1 활성 패턴(AP1)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 상기 제1 도핑 패턴(104a)을 포함할 수 있고, 상기 제2 활성 패턴(AP2)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 상기 제2 도핑 패턴(104b)을 포함할 수 있다. 상기 제3 활성 패턴(AP3)은 상기 제1 버퍼 패턴(102)과 상기 제2 버퍼 패턴(106) 사이의 상기 제3 도핑 패턴(104c)을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(AP1, AP2, AP3)의 측벽들을 덮는 소자분리막(ST)이 형성될 수 있다. 일 실시예에 따르면, 도 20c에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2, AP3)의 측벽들은 상기 소자분리막(ST)에 의해 노출되지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도 21에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2, AP3)의 각각은 상기 소자분리막(ST)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 이 경우, 상기 소자분리막(ST)의 상면(STu)의 높이는 상기 제1 내지 제3 도핑 패턴들(104a, 104b, 104c) 각각의 하면(104L)의 높이보다 낮을 수 있다.
도 15a 내지 도 15e를 다시 참조하면, 상기 활성 패턴들(AP1, AP2, AP3)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 활성 패턴들(AP1, AP2, AP3) 상에 제공될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 따르면, 도 15e에 도시된 바와 같이, 상기 게이트 전극들(GE)은 상기 활성 패턴들(AP1, AP2, AP3)의 상면들 및 상기 소자분리막(ST)의 상면을 덮을 수 있다. 그러나, 다른 실시예에 따르면, 도 15f에 도시된 바와 같이, 상기 게이트 전극들(GE) 각각은 상기 활성 패턴들(AP1, AP2, AP3) 각각의 상기 상면 및 상기 노출된 측벽들을 덮고, 상기 소자분리막(ST)의 상기 상면 상으로 연장될 수 있다. 상기 게이트 전극들(GE) 각각과 상기 활성 패턴들(AP1, AP2, AP3) 각각 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 상기 게이트 전극들(GE) 각각의 상면 상에 캐핑 패턴(CAP)이 형성될 수 있고, 상기 게이트 전극들(GE) 각각의 양 측벽들 상에 게이트 스페이서(GS)가 형성될 수 있다. 상기 게이트 절연 패턴(GI), 상기 게이트 전극들(GE), 상기 캐핑 패턴(CAP), 및 상기 게이트 스페이서(GS)를 형성하는 것은, 도 1a 내지 도 1c를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다. 이 후, 상기 게이트 전극들(GE) 각각의 양 측의 상기 활성 패턴들(AP1, AP2)에, 소스/드레인 영역들(110)이 형성될 수 있다.
도 22a 내지 도 26a는 본 발명의 실시예들에 따른 반도체 소자의 다른 제조방법을 설명하기 위한 평면도들이다. 도 22b 내지 도 26b는 각각 도 22a 내지 도 26a의 Ⅰ-Ⅰ'에 따른 단면도들이다. 도 2 내지 도 5를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호를 제공하고, 중복되는 설명은 생략될 수 있다.
먼저, 도 2를 참조하여 설명한 바와 같이, 기판(100) 상에 제1 버퍼층(122)이 형성될 수 있다. 상기 제1 버퍼층(122)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 상기 제1 버퍼층(122) 상에 그래핀 층(124)이 제공될 수 있다. 상기 그래핀층(124)은, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 제1 지지 기판(200) 상에 형성된 후, 전사(transfer) 공정을 이용하여 상기 제1 버퍼층(122) 상에 제공될 수 있다.
도 22a 및 도 22b를 참조하면, 상기 그래핀층(124) 내에 불순물(IM)이 도핑되어, 도핑된 그래핀층(a doped graphene layer, 125)이 형성될 수 있다. 상기 도핑된 그래핀층(125)은 복수 개의 도핑 영역들(r1, r2, r3)을 포함할 수 있다. 일 예로, 상기 도핑 영역들(r1, r2, r3)의 각각은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배치될 수 있다. 일 실시예에 따르면, 상기 도핑 영역들(r1, r2, r3) 중 적어도 하나의 영역은 다른 나머지 영역들과 다른 도전형을 가질 수 있다. 다른 실시예에 따르면, 상기 도핑 영역들(r1, r2, r3)은 서로 같은 도전형을 가지되, 상기 도핑 영역들(r1, r2, r3) 중 적어도 하나의 영역 내 상기 불순물의 농도는, 다른 나머지 영역들 내 상기 불순물의 농도와 다를 수 있다. 또 다른 실시예에 따르면, 상기 도핑 영역들(r1, r2, r3)은 서로 같은 도전형을 가지고, 상기 도핑 영역들(r1, r2, r3) 내 상기 불순물의 농도는 서로 같을 수 있다.
도 23a 및 도 23b를 참조하면, 상기 도핑된 그래핀층(125)을 패터닝하여 복수 개의 도핑 패턴들(104)이 형성될 수 있다. 상기 도핑된 그래핀층(125)을 패터닝하는 것은, 일 예로, 상기 도핑된 그래핀층(125) 상에 상기 도핑 패턴들(104)이 형성될 영역을 정의하는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 도핑된 그래핀층(125) 상에 식각 공정을 수행하는 것을 포함할 수 있다. 상기 패터닝 공정에 의해, 상기 도핑 패턴들(104) 사이의 상기 제1 버퍼층(122)이 노출될 수 있다.
상기 도핑 패턴들(104)은 상기 제1 방향(D1)으로 연장되는 바 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 일 실시예에 따르면, 상기 도핑 패턴들(104) 중 적어도 하나의 도핑 패턴은 다른 나머지 도핑 패턴들과 다른 도전형을 가질 수 있다. 다른 실시예에 따르면, 상기 도핑 패턴들(104)은 서로 동일한 도전형을 가지되, 상기 도핑 패턴들(104) 중 적어도 하나의 도핑 패턴 내 상기 불순물의 농도는, 다른 나머지 도핑 패턴들 내 상기 불순물의 농도와 다를 수 있다. 또 다른 실시예에 따르면, 상기 도핑 패턴들(104)은 서로 동일한 도전형을 가지고, 상기 도핑 패턴들(104) 내 상기 불순물의 농도는 서로 같을 수 있다.
도 24a 및 도 24b를 참조하면, 상기 제1 버퍼층(122) 상에, 상기 도핑 패턴들(104) 사이의 공간을 채우고 상기 도핑 패턴들(104) 각각의 상면 상으로 연장되는 제2 버퍼층(126)이 형성될 수 있다. 본 실시예에 따르면, 상기 제2 버퍼층(126)은, 상기 도핑 패턴들(104)에 의해 노출된 상기 제1 버퍼층(122)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 선택적 에피택시얼 성장 공정 동안, 상기 제2 버퍼층(126)은 상기 기판(100)의 상면에 평행한 방향으로 성장할 수 있고, 이에 따라, 상기 도핑 패턴들(104) 각각의 상기 상면을 덮을 수 있다. 상기 제2 버퍼층(126)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
도 25a 및 도25b를 참조하면, 상기 선택적 에피택시얼 성장 공정은, 상기 제2 버퍼층(126)이 상기 도핑 패턴들(104) 각각의 상기 상면을 완전히 덮을 때까지 수행될 수 있다. 이에 따라, 상기 도핑 패턴들(104)은 상기 제2 버퍼층(126) 아래에 매립될 수 있다. 이 후, 상기 제2 버퍼층(126) 상에 채널층(128) 및 배리어층(132)이 순차로 형성될 수 있다.
상기 채널층(128)은 상기 제2 버퍼층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 채널층(128)은 상기 제1 및 제2 버퍼층들(122, 126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있다. 상기 채널층(128)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 배리어층(132)은 상기 채널층(128)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 즉, 상기 채널층(128)은 상기 배리어층(132) 및 상기 제2 버퍼 층(126)보다 에너지 밴드 갭이 작은 물질을 포함할 수 있고, 이에 따라, 상기 채널층(128)은 양자 우물(quantum well) 구조을 가질 수 있다. 상기 배리어 층(132)은 Si, Ge, SiGe, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 배리어층(132)을 형성하는 것은 생략될 수 있다.
도 26a 및 도 26b를 참조하면, 상기 배리어층(132), 상기 채널층(128), 상기 제2 버퍼층(126), 및 상기 제1 버퍼층(122)을 순차로 패터닝하여 상기 기판(100) 상에 활성 패턴들(AP)이 형성될 수 있다. 상기 패터닝 공정 동안, 상기 도핑 패턴들(104) 사이의 상기 제2 버퍼층(126)이 식각될 수 있고, 상기 도핑 패턴들(104)은 식각되지 않을 수 있다. 이에 따라, 상기 활성 패턴들(AP) 각각은 상기 도핑 패턴들(104) 각각을 포함할 수 있다. 즉, 상기 활성 패턴들(AP) 각각은 상기 기판(100) 상에 차례로 적층된 제1 버퍼 패턴(102), 도핑 패턴(104), 제2 버퍼 패턴(106), 채널 패턴(108), 및 배리어 패턴(112)을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴(AP)의 측벽들을 덮는 소자분리막(ST)이 형성될 수 있다. 이 후의 공정은, 도 1a 내지 도 1c, 도 9a 내지 도 9d, 및 도 15a 내지 도 15e를 참조하여 설명한, 본 발명의 실시예들에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
본 발명의 개념에 따르면, 불순물이 주입된 그래핀으로 이루어진 도핑 패턴을 이용하여 채널 패턴에 추가적인 캐리어들이 제공될 수 있다. 이에 따라, 상기 채널 패턴 내의 전기 전도도를 증가시켜 트랜지스터의 동작 특성이 개선될 수 있다. 또한, 그래핀의 2차원 결정 구조에 따라, 상기 도핑 패턴은 원자 한 층의 균일한 두께를 가질 수 있고, 이에 따라, 트랜지스터의 특성 산포가 개선될 수 있다. 그래핀의 높은 열 전도 특성에 따라, 상기 도핑 패턴을 포함하는 트랜지스터의 열 방출(heat dissipation)이 용이할 수 있다. 따라서, 동작 특성이 개선되고 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
더하여, 그래핀층의 서로 다른 영역들에, 서로 다른 도전형을 갖는 불순물을 주입하거나, 서로 같은 도전형을 갖는 불순물을 주입하되 주입되는 불순물의 농도를 다르게 할 수 있다. 이 후, 상기 그래핀층을 패터닝하여 서로 다른 도전형을 갖거나, 서로 같은 도전형을 갖되 불순물 농도가 서로 다른 도핑 패턴들이 제공될 수 있다. 이에 따라, 상기 도핑 패턴들을 이용하여, 서로 동일한 채널 물질로 이루어지고 서로 다른 도전형을 갖는 반도체 소자들, 또는 서로 동일한 채널 물질로 이루어지고 서로 다른 문턱 전압을 갖는 반도체 소자들이 용이하게 제공될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 ST: 소자 분리막
AP, AP1, AP2, AP3: 활성 패턴들 AF: 활성 핀
102: 제1 버퍼 패턴 104, 104a, 104b, 104c: 도핑 패턴들
106: 제2 버퍼 패턴 108: 채널 패턴
112: 배리어 패턴 110: 소스/드레인 영역들
GI: 게이트 절연 패턴 GE: 게이트 전극
CAP: 캐핑 패턴 GS: 게이트 스페이서
104L: 도핑 패턴의 하면 STu: 소자분리막의 상면
122: 제1 버퍼층 124: 그래핀층
125: 도핑된 그래핀층 126: 제2 버퍼층
128: 채널층 132: 배리어층
200, 300: 지지 기판들 202: 금속 촉매층
204: 접착기재 TR1, TR2, TR3: 트랜지스터들
140, 142, 144: 개구부들 M1, M2, M3: 마스크 막들
r1, r2, r3: 도핑 영역들

Claims (20)

  1. 기판 상에 제공되는 활성 패턴;
    상기 기판 상에 상기 활성 패턴의 일 측에 배치되는 소자분리막; 및
    상기 활성 패턴 상에 제공되고, 상기 활성 패턴을 가로지르는 게이트 전극을 포함하되,
    상기 활성 패턴은:
    상기 기판 상의 제1 버퍼 패턴;
    상기 제1 버퍼 패턴 상의 채널 패턴;
    상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴; 및
    상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함하고,
    상기 도핑 패턴은 불순물이 주입된 그래핀을 포함하고,
    상기 소자분리막의 바닥면은 상기 제1 버퍼 패턴의 바닥면보다 낮은 높이에 위치하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 도핑 패턴은 P 형 또는 N 형의 도전형을 갖는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 도핑 패턴은 상기 채널 패턴에 추가적인 캐리어들을 제공하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 도핑 패턴 내 불순물의 농도는 0.1/cm2 보다 크고, 1E12/cm2 보다 작거나 같은 반도체 소자.
  5. 청구항 1에 있어서,
    상기 도핑 패턴은 상기 그래핀의 탄소 원자들 중 일부가 상기 불순물에 의해 치환된 결정 구조를 갖는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제1 버퍼 패턴과 상기 제2 버퍼 패턴은 동일한 물질을 포함하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 활성 패턴은 상기 채널 패턴 상의 배리어 패턴을 더 포함하되,
    상기 채널 패턴은 상기 제2 버퍼 패턴과 상기 배리어 패턴 사이에 배치되고, 상기 제2 버퍼 패턴 및 상기 배리어 패턴보다 에너지 밴드 갭이 작은 물질을 포함하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 채널 패턴은 Ⅲ-Ⅴ족 화합물을 포함하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 활성 패턴은 상기 소자분리막에 의해 노출되는 상부 영역을 포함하고,
    상기 소자분리막의 상면의 높이는 상기 도핑 패턴의 하면의 높이보다 낮은 반도체 소자.
  10. 청구항 1에 있어서,
    상기 활성 패턴은 복수 개로 제공되고,
    상기 게이트 전극은 상기 복수 개의 활성 패턴들을 가로지르고,
    상기 복수 개의 활성 패턴들의 상기 도핑 패턴들은 서로 동일한 도전형을 갖는 반도체 소자.
  11. 기판 상에 서로 이격되어 배치되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 기판 상에 배치되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 정의하는 소자분리막; 및
    상기 제1 활성 패턴 및 상기 제2 활성 패턴을 각각 포함하는 제1 트랜지스터 및 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 활성 패턴들의 각각은:
    상기 기판 상에 차례로 적층된 제1 버퍼 패턴;
    상기 제1 버퍼 패턴 상의 채널 패턴;
    상기 제1 버퍼 패턴과 상기 채널 패턴 사이의 도핑 패턴; 및
    상기 도핑 패턴과 상기 채널 패턴 사이의 제2 버퍼 패턴을 포함하되,
    상기 도핑 패턴은 불순물이 주입된 그래핀을 포함하고
    상기 제1 및 제2 활성 패턴들의 각각은 상기 소자분리막에 의해 노출된 활성 핀을 포함하고
    상기 제1 및 제2 트랜지스터들의 각각은 게이트 전극을 포함하되, 상기 게이트 전극은 상기 제1 및 제2 활성 패턴들의 각각의 상기 활성 핀의 상면 및 측면들을 덮고 상기 소자분리막의 상면 상으로 연장되는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 제1 활성 패턴의 도핑 패턴은 상기 제2 활성 패턴의 도핑 패턴과 다른 도전형을 갖는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 제1 활성 패턴의 채널 패턴은 상기 제2 활성 패턴의 채널 패턴과 동일한 물질로 이루어지는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 제1 트랜지스터가 PMOSFET인 경우, 상기 제1 활성 패턴의 상기 도핑 패턴은 P형의 도전형을 가지고,
    상기 제2 트랜지스터가 NMOSFET인 경우, 상기 제2 활성 패턴의 상기 도핑 패턴은 N형의 도전형을 갖는 반도체 소자.
  15. 청구항 11에 있어서,
    상기 제1 활성 패턴의 도핑 패턴은 상기 제2 활성 패턴의 도핑 패턴과 동일한 도전형을 가지고,
    상기 제1 활성 패턴의 상기 도핑 패턴 내 상기 불순물의 농도는, 상기 제2 활성 패턴의 상기 도핑 패턴 내 상기 불순물의 농도와 다른 반도체 소자.
  16. 청구항 15에 있어서,
    상기 제1 활성 패턴의 채널 패턴은 상기 제2 활성 패턴의 채널 패턴과 동일한 물질로 이루어지는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 제1 트랜지스터는 상기 제2 트랜지스터와 동일한 도전형을 가지고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압과 다른 반도체 소자.
  18. 청구항 11에 있어서,
    상기 도핑 패턴은 상기 채널 패턴에 추가적인 캐리어들을 제공하는 반도체 소자.
  19. 청구항 11에 있어서,
    상기 소자분리막의 바닥면은 상기 제1 버퍼 패턴의 바닥면보다 낮은 높이에 위치하는 반도체 소자.
  20. 삭제
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