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KR102188494B1 - 반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법 - Google Patents

반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법 Download PDF

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KR102188494B1
KR102188494B1 KR1020140091930A KR20140091930A KR102188494B1 KR 102188494 B1 KR102188494 B1 KR 102188494B1 KR 1020140091930 A KR1020140091930 A KR 1020140091930A KR 20140091930 A KR20140091930 A KR 20140091930A KR 102188494 B1 KR102188494 B1 KR 102188494B1
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고건우
유건욱
차남구
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체로 이루어진 베이스층, 베이스층 상에 서로 이격되어 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들, 베이스층 상에 배치되어 베이스층과 전기적으로 연결되는 제1 전극, 및 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 제1 및 제2 전극 중 적어도 하나는 하면에 복수의 나노 발광구조물들과 동일한 배열을 가지는 제1 패턴부를 갖는다.

Description

반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법{SEMICONDUCTOR LIGHT EMITTING DEVICE, MANUFACTURING METHOD OF THE SEMICONDUCTOR LIGHT EMITTING DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR LIGHT EMITTING DEVICE PACKAGE}
본 발명은 반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법에 관한 것이다.
발광 다이오드(LED)는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 중요한 광원으로 주목 받고 있다. 특히, 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 갈륨 질화물(InAlGaN) 등과 같은 3족 질화물 기반의 LED는 청색 또는 자외선광을 출력하는 반도체 발광소자로서 중요한 역할을 하고 있다.
최근에 LED의 활용범위가 넓어짐에 따라 고전류/고출력 분야의 광원 분야로 그 활용범위가 확대되고 있다. 이와 같이 LED가 고전류/고출력 분야에서 요구됨에 따라 당 기술 분야에서는 발광 특성의 향상을 위한 연구가 계속되어 왔다. 특히, 결정성 향상과 발광 영역의 증대를 통한 광 효율 증가를 위해, 나노 발광구조물을 구비하는 반도체 발광소자 및 그 제조 기술이 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 광특성이 향상된 반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체로 이루어진 베이스층; 상기 베이스층 상에 서로 이격되어 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들; 상기 베이스층 상에 배치되어 상기 베이스층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 및 제2 전극 중 적어도 하나는 하면에 상기 복수의 나노 발광구조물들과 동일한 배열을 가지는 제1 패턴부를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 패턴부는 하면으로부터 돌출된 볼록한 형상일 수 있다.
본 발명의 일 실시예에서, 상기 제1 패턴부를 가지는 상기 제1 및 제2 전극 중 적어도 하나는 상면에 상기 제1 패턴부와 동일한 배열을 가지는 제2 패턴부를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 패턴부는 상면으로부터 함몰된 오목한 형상일 수 있다.
본 발명의 일 실시예에서, 상기 제1 전극은 상기 제1 패턴부를 가지며, 상기 제1 전극 하부의 상기 베이스층은 상기 제1 패턴부에 대응되는 불균일한 표면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 도전형 반도체층과 전기적으로 연결되며 상기 복수의 나노 발광구조물들 사이에 연결되어 배치되는 투명전극층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 전극은 상기 투명전극층의 일부 상에 위치하고, 상기 제2 전극은 상기 제1 패턴부를 가지며, 상기 제2 전극 하부의 상기 투명전극층은 상기 제1 패턴부에 대응되는 불균일한 표면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 전극과 상기 베이스층을 전기적으로 절연시키는 전극절연층을 더 포함하고, 상기 전극절연층은 상기 제1 패턴부에 대응되는 불균일한 표면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 전극은 상기 베이스층이 리세스된 영역 상에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 전극 중 적어도 하나는 패드부 및 패드부로부터 일 방향으로 연장되어 배치되는 적어도 하나의 핑거부를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 베이스층 상에 배치되며, 상기 복수의 나노 발광구조물들이 위치하는 상기 베이스층의 일부를 노출시키는 복수의 개구부를 가지는 마스크층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 패턴부는 상기 복수의 개구부에 대응되는 형상의 단면을 가질 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들은 상단부에 상기 활성층에 접하도록 배치되는 고저항층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들의 사이를 충전하고 상기 복수의 나노 발광구조물들의 상부를 덮는 충전층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 충전층은 공기(air)로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체로 이루어진 베이스층; 상기 베이스층 상에 서로 이격되어 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들; 상기 베이스층 상에 배치되어 상기 베이스층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 및 제2 전극 중 적어도 하나는 패턴부를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 제조방법은, 기판 상에, 제1 도전형 반도체로 이루어진 베이스층 및 베이스층 상에 서로 이격되어 배치되며 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 형성하는 단계; 상기 복수의 나노 발광구조물들 사이를 충전하고 상기 복수의 나노 발광구조물들의 상부를 덮는 충전층을 형성하는 단계; 상기 기판의 적어도 일 영역 상에서 상기 복수의 나노 발광구조물들이 노출되도록 상기 충전층을 제거하는 단계; 노출된 상기 복수의 나노 발광구조물들을 제거하는 단계; 및 상기 복수의 나노 발광구조물들이 제거된 영역에 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들을 제거하는 단계는, 초음파를 이용하거나 액체나 고체를 고압으로 분사하여 상기 복수의 나노 발광구조물들을 부러뜨려 제거할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들을 제거하는 단계는, 건식 식각 또는 습식 식각을 이용할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들을 제거하는 단계에서, 제거된 상기 복수의 나노 발광구조물들의 하부에 오목부 또는 볼록부가 형성될 수 있다.
본 발명의 일 실시예에서, 상기 전극은 하면에 상기 오목부 또는 상기 볼록부에 대응되어 위치하는 제1 패턴부를 가질 수 있다.
본 발명의 일 실시예에서, 상기 전극은 상면에 상기 제1 패턴부와 동일한 배열을 가지는 제2 패턴부를 가질 수 있다.
본 발명의 일 실시예에서, 상기 베이스층 상에 배치되며, 상기 복수의 나노 발광구조물들이 위치하는 상기 베이스층의 일부를 노출시키는 복수의 개구부를 가지는 마스크층을 형성하는 단계를 더 포함하고, 상기 복수의 나노 발광구조물들을 제거하는 단계에서, 제거되는 상기 복수의 나노 발광구조물들 둘레의 상기 마스크층의 일부가 함께 제거되어 상기 마스크층에 상기 오목부를 형성할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들을 제거된 영역의 적어도 일부에서 상기 베이스층이 리세스되도록 상기 베이스층의 일부를 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 전극은 상기 베이스층 상에 형성되는 제1 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 도전형 반도체층과 전기적으로 연결되며 상기 복수의 나노 발광구조물들 사이에 연결되어 배치되는 투명전극층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들을 제거하는 단계에서, 노출된 상기 투명전극층도 함께 제거될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들이 제거된 영역의 적어도 일부에 전극절연층을 형성하는 단계를 더 포함하고, 상기 투명전극층은 상기 전극절연층 상으로 연장될 수 있다.
본 발명의 일 실시예에서, 상기 전극은 상기 투명전극층 상에 형성되는 제2 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 제조방법은, 기판 상에 제1 도전형 반도체로 이루어진 베이스층을 형성하는 단계; 상기 베이스층 상에, 상기 베이스층의 일부가 노출된 복수의 개구부를 가지는 마스크층 및 몰드층을 형성하는 단계; 상기 베이스층 상에, 상기 베이스층으로부터 상기 개구부를 통해 연장되는 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 형성하는 단계; 상기 복수의 나노 발광구조물들을 덮는 투명전극층을 형성하는 단계; 상기 복수의 나노 발광구조물들 사이를 충전하고 상기 복수의 나노 발광구조물들 및 상기 투명전극층의 상부를 덮는 충전층을 형성하는 단계; 상기 기판의 적어도 일 영역 상에서 상기 복수의 나노 발광구조물들이 노출되도록 상기 충전층을 제거하는 단계; 하부의 상기 베이스층이 노출되도록 상기 충전층에 의해 노출된 상기 복수의 나노 발광구조물들을 제거하는 단계; 및 상기 복수의 나노 발광구조물들이 제거된 영역에 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자 패키지 제조방법은, 기판 상에, 제1 도전형 반도체로 이루어진 베이스층 및 베이스층 상에 서로 이격되어 배치되며 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 형성하는 단계; 상기 복수의 나노 발광구조물들 사이를 충전하고 상기 복수의 나노 발광구조물들의 상부를 덮는 충전층을 형성하는 단계; 상기 기판의 적어도 일 영역 상에서 상기 복수의 나노 발광구조물들이 노출되도록 상기 충전층을 제거하는 단계; 노출된 상기 복수의 나노 발광구조물들을 제거하는 단계; 상기 복수의 나노 발광구조물들이 제거된 영역에 전극을 형성하는 단계; 및 상기 전극을 실장 기판의 전극 패드와 연결하는 단계를 포함할 수 있다.
전극이 형성될 영역에서 나노 발광구조물들을 제거하고 전극을 형성함으로써, 균일한 광특성을 가지며 신뢰성이 향상된 반도체 발광소자, 반도체 발광소자 제조방법 및 반도체 발광소자 패키지 제조방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 3a 내지 도 3l는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 발광소자를 설명하기 위한 개략적인 평면도 및 사시도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 발광소자의 전극을 설명하기 위한 개략적인 사시도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 발광소자의 일 영역을 도시하는 전자 현미경 사진들이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 평면도 및 단면도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 18은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 19는 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다. 구체적으로, 도 2는 도 1의 절취선 Ⅱ-Ⅱ'를 따라 절취한 반도체 발광소자의 단면을 확대하여 도시하나, 이해를 돕기 위해 나노 발광구조물(140)의 개수는 임의로 선택하여 도시한다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 기판(101), 기판(101) 상에 형성된 베이스층(120), 마스크층(130), 나노 발광구조물(140), 투명전극층(150), 전극절연층(152) 및 충전층(160)을 포함할 수 있다. 나노 발광구조물(140)은 제1 도전형 반도체의 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
기판(101)은 반도체 성장용 기판으로 제공되며, 사파이어, 실리콘 탄화물(SiC), 마그네슘 알루미늄 산화물(MgAl2O4), 마그네슘 산화물(MgO), 리튬 알루미늄 산화물(LiAlO2), 리튬 갈륨 산화물(LiGaO2), 갈륨 질화물(GaN) 등과 같이 절연성, 도전성 또는 반도체 물질을 이용할 수 있다. 사파이어의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 한편, 기판(101)으로 실리콘(Si)을 사용하는 경우, 대구경화에 보다 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다.
기판(101)의 표면에는 요철이 형성되어 광 추출 효율을 향상시킬 수 있다. 상기 요철의 형상은 도면에 도시된 것에 한정되지 않는다. 일 실시예에서, 기판(101) 상에는 베이스층(120)의 결정성을 향상시키기 위한 버퍼층이 더 배치될 수 있다. 상기 버퍼층은 예를 들어, 도핑 없이 저온에서 성장된 알루미늄 갈륨 질화물(AlxGa1 - xN)로 이루어질 수 있다.
일 실시예에서, 기판(101)은 제거되어 생략될 수 있다. 예를 들어, 반도체 발광소자(100)가 패키지 기판과 같은 외부 장치 상에 플립칩 실장되는 경우 추가적인 공정에 의해 기판(101)이 제거될 수 있으며, 기판(101)으로 실리콘(Si)을 사용하는 경우에도 후속 공정에서 기판(101)이 제거될 수 있다.
베이스층(120)은 기판(101) 상에 배치될 수 있다. 베이스층(120)은 Ⅲ-Ⅴ족 화합물일 수 있으며, 예컨대 갈륨 질화물(GaN)일 수 있다. 베이스층(120)은 예컨대 n형으로 도핑된 n형 갈륨 질화물(n-GaN)일 수 있다.
본 실시예에서, 베이스층(120)은 나노 발광구조물(140)의 제1 도전형 반도체 코어(142)를 성장시키기 위한 결정면을 제공할 뿐만 아니라, 각 나노 발광구조물(140)의 일 측에 공통적으로 연결되어 콘택 전극의 역할을 수행할 수도 있다.
마스크층(130)이 베이스층(120) 상에 배치될 수 있다. 마스크층(130)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 실리콘 질화물(SixNy), 알루미늄 산화물(Al2O3), 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 지르코늄 산화물(ZrO), 티타늄 알루미늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN) 중 적어도 하나로 이루어질 수 있다. 특히, 마스크층(130)은 분산형 브래그 반사(Distributed Bragg Reflector, DBR)층 또는 무지향성 반사(Omni-Directional Reflector, ODR)층일 수 있다. 이 경우, 마스크층(130)은 굴절률이 서로 다른 층이 교대로 반복하여 배치된 구조를 가질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 일 실시예에서, 마스크층(130)은 단일층일 수도 있다.
마스크층(130)은 베이스층(120)의 일부를 노출하는 복수의 개구부들(H)을 가질 수 있다. 복수의 개구부들(H)의 크기에 따라 나노 발광구조물(140)의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 복수의 개구부들(H)은 원형, 사각형, 육각형 등 다양한 형태를 가질 수 있다.
복수의 나노 발광구조물들(140)이 복수의 개구부들(H)에 해당하는 위치에 각각 배치될 수 있다. 나노 발광구조물(140)은 복수의 개구부(H)에 의해 노출된 베이스층(120) 영역으로부터 성장된 제1 도전형 반도체 코어(142)와, 제1 도전형 반도체 코어(142)의 표면에 순차적으로 형성된 활성층(144) 및 제2 도전형 반도체층(146)을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다. 도시된 것과 같이, 제1 도전형 반도체 코어(142)의 폭은 마스크층(130)의 복수의 개구부들(H)의 폭보다 넓게 형성될 수 있으나, 폭의 상대적인 차이는 도시된 것에 한정되지 않는다.
제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 한정되지 않고 반대로 각각 p형 및 n형 반도체로 이루어질 수도 있다. 제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 알루미늄 인듐 갈륨 질화물로 이루어질 수 있으며, 각각의 층은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층들을 구비할 수도 있다. 다만, 제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 질화물 반도체 외에도 알루미늄 인듐 갈륨 인화물(AlInGaP)이나 알루미늄 인듐 갈륨 비소화물(AlInGaAs) 계열의 반도체를 이용할 수도 있을 것이다. 본 실시예에서, 제1 도전형 반도체 코어(142)은 예를 들어, 실리콘(Si) 또는 탄소(C)가 도핑된 n형 갈륨 질화물(n-GaN)이고, 제2 도전형 반도체층(146)은 마그네슘(Mg) 또는 아연(Zn)이 도핑된 p형 갈륨 질화물(p-GaN)일 수 있다.
활성층(144)은 제1 도전형 반도체 코어(142)의 표면에 배치될 수 있다. 활성층(144)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 인듐 갈륨 질화물(InGaN) 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일(SQW) 또는 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, 갈륨 질화물(GaN)/인듐 갈륨 질화물(InGaN) 구조가 사용될 수 있다. 활성층(144)이 인듐 갈륨 질화물(InGaN)을 포함하는 경우, 인듐(In)의 함량을 증가시킴으로써 격자 부정합에 의한 결정 결함이 감소될 수 있으며, 반도체 발광소자(100)의 내부 양자 효율이 증가될 수 있다. 또한, 활성층(144) 내의 인듐(In)의 함량에 따라, 발광 파장이 조절될 수 있다.
반도체 발광소자(100)가 포함하는 나노 발광구조물(140)의 개수는 도면에 도시된 것에 한정되지 않으며, 반도체 발광소자(100)는 예를 들어, 수십 내지 수백만 개의 나노 발광구조물들(140)을 포함할 수 있다. 복수의 나노 발광구조물들(140)은, 평면 상에서 하나의 나노 발광구조물(140)이 여섯 개의 나노 발광구조물들(140)로 둘러싸이는 육각형 형태를 이루도록 배열될 수 있다.
본 실시예의 나노 발광구조물(140)은 하부의 육각기둥 영역과 상부의 육각 피라미드 영역으로 이루어질 수 있다. 이 경우, 제1 도전형 반도체 코어(142)는 서로 다른 결정면(crystal plane)인 하부의 m면 및 상부의 r면을 가질 수 있으며, 결정면에 따라 상부에 형성되는 활성층(144) 및 제2 도전형 반도체층(146)의 두께가 서로 상이할 수 있다. 예를 들어, m면 상에서의 활성층(144) 및 제2 도전형 반도체층(146)의 두께가 r면 상에서의 활성층(144) 및 제2 도전형 반도체층(146)의 두께보다 두꺼울 수 있다. 또한, 일 실시예에서, 나노 발광구조물(140)은 피라미드형 또는 기둥형일 수도 있다. 나노 발광구조물(140)은 이와 같은 3차원 형상을 가지므로, 발광 표면적이 상대적으로 넓어 광효율이 증가될 수 있다.
투명전극층(150)은 제2 도전형 반도체층(146)과 전기적으로 연결될 수 있다. 투명전극층(150)은 나노 발광구조물(140)의 상면 및 측면을 덮으며, 인접하는 나노 발광구조물들(140) 사이에서 서로 연결되도록 배치될 수 있다. 투명전극층(150)은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), 아연 산화물(ZnO), GZO(ZnO:Ga), 인듐 산화물(In2O3), 주석 산화물(SnO2), 카드뮴 산화물(CdO), 카드뮴 주석 산화물(CdSnO4), 또는 갈륨 산화물(Ga2O3)일 수 있다.
충전층(160)은 나노 발광구조물(140) 및 투명전극층(150) 상에 배치될 수 있다. 충전층(160)은 인접한 나노 발광구조물들(140) 사이에 충진되며, 나노 발광구조물(140) 및 나노 발광구조물(140) 상의 투명전극층(150)을 덮도록 배치될 수 있다. 일 실시예에서, 충전층(160)의 상면은 나노 발광구조물(140)을 따라 굴곡이 형성될 수 있다.
충전층(160)는 투광성 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO), 티타늄 산화물(TiO2) 또는 지르코늄 산화물(ZrO)을 포함할 수 있다. 다만, 일 실시예에서, 충전층(160)은 도전성 물질을 포함할 수도 있다. 이 경우, 충전층(160)은 제2 전극(180)과 전기적으로 연결되도록 형성되거나 일체로 형성될 수도 있으며, 반도체 발광소자(100)는 제1 및 제2 전극(170, 180)이 패키지 기판과 같은 외부 기판을 향하도록 플립칩 구조로 실장될 수 있다. 또한, 일 실시예에서 충전층(160)은 공기(air)를 포함할 수도 있다.
일 실시예에서, 충전층(160)의 상부에 패시베이션층이 더 배치될 수 있으며, 상기 패시베이션층은 제1 및 제2 전극(170, 180)의 상면을 노출시키도록 배치될 수 있다.
제1 및 제2 전극(170, 180)은 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되도록, 각각 반도체 발광소자(100)의 일 측에서 베이스층(120) 및 투명전극층(150) 상에 배치될 수 있다. 제1 및 제2 전극(170, 180)은 기판(101)을 기준으로 동일한 방향을 향하여 배치될 수 있다.
또한, 도 1에 도시된 것과 같이, 제1 및 제2 전극(170, 180)은, 전류가 복수의 나노 발광구조물들(140) 전체에 균일하게 주입될 수 있도록, 각각 패드부(P) 및 패드부(P)로부터 연장되며 패드부(P)보다 좁은 폭을 가지는 핑거부들(F)을 포함할 수 있다. 패드부(P)는 도전성 와이어나 솔더 범프 등과 접촉하는 영역일 수 있다. 또한, 제1 전극(170)의 핑거부들(F)과 제2 전극(180)의 핑거부들(F)은 서로 교대로 엇갈리도록 배치될 수 있다. 이러한 제1 및 제2 전극(170, 180)의 배치에 의하여, 나노 발광구조물(140) 내의 전류 흐름이 효율적으로 이루어져, 발광 효율이 증가될 수 있다. 다만, 도시된 제1 및 제2 전극(170, 180)의 배치 및 형태는 예시적인 것으로 패드부(P) 및 핑거부(F)의 상대적인 배치 및 핑거부(F)의 개수 등은 실시예에 따라 다양하게 변화될 수 있다. 또한, 일 실시예에서 제1 및 제2 전극(170, 180)은 핑거부(F)가 없는 형태를 가질 수도 있다.
제1 및 제2 전극(170, 180)은 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 제1 및 제2 전극(170, 180)은 금(Au), 은(Ag), 구리(Cu), 아연(Zn), 알루미늄(Al), 인듐(In), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 마그네슘(Mg), 탄탈륨(Ta), 크롬(Cr), 텅스텐(W), 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 물질 또는 그 합금 중 하나 이상을 포함할 수 있다.
제1 및 제2 전극(170, 180)은 각각 하면에 제1 패턴부(17A, 18A)를 가지고, 상면에 제2 패턴부(17B, 18B)를 가질 수 있다. 제1 및 제2 패턴부(17A, 18A, 17B, 18B)는 복수의 나노 발광구조물들(140)과 동일한 형태의 배열을 가지도록 위치할 수 있으며, 마스크층(130)의 복수의 개구부(H)에 대응되는 형상의 단면을 가질 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다. 일 실시예에서, 제1 및 제2 전극(170, 180)은 각각 하면에 제1 패턴부(17A, 18A)를 가지고, 상면은 제1 패턴부(17A, 18A)보다 굴곡이 완화된 제2 패턴부(17B, 18B)를 가지거나, 평평한 표면을 가질 수도 있다.
제1 전극(170)은 베이스층(120)이 리세스된 영역 내에 배치될 수 있다. 제1 전극(170)의 제1 패턴부(17A)는 베이스층(120)을 향해 돌출되어 볼록한 형상을 가질 수 있으며, 제2 패턴부(17B)는 제1 전극(170)의 상면으로부터 함몰된 오목한 형상을 가질 수 있다. 베이스층(120)은 상기 리세스된 영역에서 제1 패턴부(17A)에 대응되는 불균일한 표면을 가질 수 있다. 일 실시예에서, 제1 전극(170)은 리세스되지 않은 베이스층(120) 상에 형성될 수도 있다.
제1 전극(170)은 제1 폭(W1)을 가질 수 있으며, 제1 전극(170)의 양 측에는 리세스된 베이스층(120)이 제1 길이(D1)만큼 노출될 수 있다. 제1 폭(W1)은 제1 길이(D1)보다 클 수 있으나, 제1 폭(W1)과 제1 길이(D1)의 상대적인 크기는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다. 또한, 제1 전극(170)은 리세스된 베이스층(120)의 상면으로부터 제1 두께(T1)를 가질 수 있으며, 상면이 나노 발광구조물(140)보다 낮게 위치할 수 있다. 다만, 반도체 발광소자(100)가 플립 칩 형태로 실장되는 경우, 제1 전극(170)의 상면은 나노 발광구조물(140)보다 높게 위치할 수도 있다.
제2 전극(180)은 투명전극층(150) 상에 배치될 수 있다. 또한, 제2 전극(180)과 베이스층(120)의 사이에는 마스크층(130) 및 전극절연층(152)이 더 배치될 수 있다. 전극절연층(152)에 의해 제2 전극(180)은 하부의 베이스층(120)과 전기적으로 절연될 수 있다. 제2 전극(180)의 제1 패턴부(18A)는 투명전극층(150)을 향해 돌출되어 볼록한 형상을 가질 수 있으며, 제2 패턴부(18B)는 제2 전극(180)의 상면으로부터 함몰된 오목한 형상을 가질 수 있다. 투명전극층(150), 마스크층(130) 및 전극절연층(152)은 제2 전극(180)의 하부를 포함하는 충전층(160)이 배치되지 않는 영역에서 제1 패턴부(18A)에 대응되는 불균일한 표면을 가질 수 있다. 또한, 일 실시예에서, 하부의 베이스층(120)도 제1 패턴부(18A)에 대응되는 불균일한 표면을 가질 수 있다.
제2 전극(180)은 제2 폭(W2)을 가질 수 있으며, 제2 전극(180)의 양 측면은 충전층(160)으로부터 제2 길이(D2)만큼 이격될 수 있다. 제2 폭(W2)은 제1 전극(170)의 제1 폭(W1)과 동일하거나 유사할 수 있으며, 제2 길이(D2)보다 클 수 있으나, 제2 폭(W2)과 제2 길이(D2)의 상대적인 크기는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다. 또한, 제2 전극(180)은 리세스된 투명전극층(150)의 상면으로부터 제1 전극(170)의 제1 두께(T1)와 동일하거나 유사한 제2 두께(T2)를 가질 수 있으며, 상면이 나노 발광구조물(140)보다 낮게 위치할 수 있다. 다만, 반도체 발광소자(100)가 플립 칩 형태로 실장되는 경우, 제2 전극(180)의 상면은 나노 발광구조물(140)보다 높게 위치할 수도 있다.
도 3a 내지 도 3l는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 3a 내지 도 3l에서는, 도 2에 대응되는 단면도들을 도시한다.
도 3a를 참조하면, 기판(101) 상에 베이스층(120), 마스크층(130) 및 몰드층(135)을 형성할 수 있다.
먼저, 기판(101)의 상면에 요철을 형성하고, 기판(101) 상에 제1 도전형 반도체를 성장시켜 베이스층(120)을 형성할 수 있다. 베이스층(120)은 나노 발광구조물(140)(도 2 참조)을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(140)의 일 측을 서로 전기적으로 연결하는 구조물로서 제공될 수 있다. 따라서, 베이스층(120)은 전기적 도전성을 갖는 반도체 단결정으로 형성될 수 있으며, 이 경우, 기판(101)은 결정성장용 기판일 수 있다.
다음으로, 베이스층(120) 상에 베이스층(120)을 노출시키는 복수의 개구부들(H)을 가지는 마스크층(130) 및 몰드층(135)을 형성할 수 있다. 마스크층(130)을 형성하는 물질 및 몰드층(135)을 형성하는 물질을 순차적으로 증착하고, 도시되지 않은 별도의 마스크 패턴을 이용하여 이를 패터닝하여 복수의 개구부들(H)을 형성함으로써 마스크층(130) 및 몰드층(135)이 형성될 수 있다. 일 실시예에서, 복수의 개구부들(H)은 하부로 갈수록 직경이 감소하는 원통형의 형상으로 형성될 수 있으며, 이에 따라, 복수의 개구부들(H)의 측면은 기판(101)의 상면에 대하여 소정의 경사각을 가질 수 있다. 마스크층(130) 및 몰드층(135)의 총 두께는 목적하는 나노 발광구조물(140)의 높이를 고려하여 설계될 수 있다. 또한, 복수의 개구부들(H)의 크기는 목적하는 나노 발광구조물(140)의 크기를 고려하여 설계될 수 있다.
마스크층(130) 및 몰드층(135)은 특정 식각 조건에서 식각율이 상이한 물질들로 이루어질 수 있으며, 베이스층(120)과도 식각율이 상이한 물질로 이루어질 수 있다. 이에 의해 복수의 개구부들(H) 형성 시의 식각 공정이 제어될 수 있다. 예를 들어, 마스크층(130)은 실리콘 질화물(SiN)로 이루어지고, 몰드층(135)은 실리콘 산화물(SiO2)로 이루어질 수 있다.
도 3b를 참조하면, 복수의 개구부들(H)에 의해 노출된 베이스층(120)으로부터 제1 도전형 반도체를 성장시킴으로써 복수의 제1 도전형 반도체 코어들(142)을 형성할 수 있다.
제1 도전형 반도체 코어(142)는 예컨대 n형 질화물 반도체로 이루어질 수 있으며, 제1 도전형 반도체 베이스층(120)과 동일한 물질로 이루어질 수 있다. 제1 도전형 반도체 코어(142)는 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 분자선 에피택시(Molecular Beam Epitaxy, MBE) 공정을 이용하여 형성될 수 있다.
다음으로, 몰드층(135)을 마스크층(130) 및 제1 도전형 반도체 코어(142)에 대하여 선택적으로 제거할 수 있다. 상기 제거 공정은, 예를 들어 습식 식각 공정에 의할 수 있다. 마스크층(130)이 잔존함으로써, 마스크층(130)은 후속 공정에서 형성되는 활성층(144) 및 제2 도전형 반도체층(146)이 제1 도전형 반도체 베이스층(120)과 접속되는 것을 방지하는 역할을 할 수 있다.
몰드층(135)을 제거한 후에, 제1 도전형 반도체 코어(142)의 결정면을 반극성인 r면 또는 비극성인 m면과 같이 결정성장에 유리한 안정적인 면으로 전환시키기 위한 재성장 공정이 수행될 수 있다. 이에 의해, 제1 도전형 반도체 (142)의 폭이 개구부들(H)의 폭보다 커질 수 있으며, 제1 도전형 반도체 코어(142)의 결정성이 향상될 수 있다. 다만, 본 공정은 실시예에 따라 개구부들(H)의 형상 및 그에 따른 제1 도전형 반도체 코어(142)의 성장 형상을 고려하여 생략될 수도 있다.
도 3c를 참조하면, 제1 도전형 반도체 코어(142) 상에 활성층(144) 및 제2 도전형 반도체층(146)을 형성할 수 있다.
본 단계에 의해, 코어-쉘 구조의 나노 발광구조물(140)이 형성될 수 있다. 증착 방법에 따라, 활성층(144) 및 제2 도전형 반도체층(146)은 제1 도전형 반도체 코어(142)의 m면과 r면 상에서 서로 다른 두께를 가질 수도 있다. 예를 들어, 활성층(144) 및 제2 도전형 반도체층(146)은 하부의 m면 상에서의 두께가 상부의 r면 상에서의 두께보다 두꺼울 수 있다.
일 실시예에서, 활성층(144)의 상부에 전하차단층이 더 배치될 수 있다. 또한, 일 실시예에서, 제1 도전형 반도체 코어(142)의 상단부의 경사면에 활성층(144)은 배치되지 않고, 상기 전하차단층이 배치될 수도 있다. 상기 전하차단층은 제1 도전형 반도체 코어(142)로부터 주입된 전하가 활성층(144)에서의 전자와 정공의 결합(recombination)에 이용되지 않고 제2 도전형 반도체층(146)으로 이동되는 것을 방지하는 역할을 할 수 있다. 상기 전하차단층은 활성층(144)보다 큰 밴드갭 에너지를 가지는 물질을 포함할 수 있으며, 예를 들어, 알루미늄 갈륨 질화물(AlGaN) 또는 알루미늄 인듐 갈륨 질화물(AlInGaN)을 포함할 수 있다.
도 3d를 참조하면, 제2 도전형 반도체층(146) 상에 제1 개구부(OP1)를 갖는 제1 충전층(162)을 형성할 수 있다.
제1 충전층(162)은 베이스층(120), 마스크층(130) 및 나노 발광구조물(140)과 식각 선택성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제1 충전층(162)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 또한, 제1 충전층(162)은 TEOS(Tetra Ethyl Ortho Silicate), 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, BPSG(Boro-Phospho-Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 어느 하나일 수 있다.
제1 개구부(OP1)는 제1 충전층(162) 물질을 증착한 후 별도의 마스크를 이용하여 일부를 제거함으로써 형성될 수 있으며, 제2 전극(180)(도 1 및 도 2 참조)이 형성될 영역의 나노 발광구조물(140)을 노출시키도록 형성될 수 있다. 제1 개구부(OP1)가 형성된 제1 충전층(162)의 측벽(162L)은 베이스층(120)의 상면에 대하여 경사를 가지도록 형성될 수 있으나, 이에 한정되지 않는다.
도 3e를 참조하면, 제1 개구부(OP1)에 의해 노출된 나노 발광구조물(140)을 제거할 수 있다.
노출된 나노 발광구조물(140)은 초음파를 이용하거나 액체나 고체를 고압으로 분사하여 부러뜨려 제거하거나, 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다. 이에 대해서는 도 4a 내지 도 4c를 참조하여 하기에 더욱 상세히 설명한다.
제거된 나노 발광구조물(140)의 하부에는 제1 오목부(CP1)가 형성될 수 있다. 제1 오목부(CP1)는 나노 발광구조물(140)이 제거되면서 절단면에서 발생할 수 있으며, 나노 발광구조물(140)이 정확히 베이스층(120)과 제1 도전형 반도체 코어(142)의 경계면에서 절단되지 않기 때문에 발생할 수 있다. 예를 들어, 나노 발광구조물(140)이 제거될 때, 하부의 제1 도전형 반도체 코어(142)의 일부가 잔존하거나, 또는 나노 발광구조물(140) 둘레의 마스크층(130) 및 하부의 베이스층(120)의 일부가 함께 제거됨에 따라 제1 오목부(CP1)가 형성될 수 있다. 본 실시예에서 제1 오목부(CP1)는 제거된 나노 발광구조물(140) 둘레의 마스크층(130)에 형성된 것으로 도시되었으나, 이에 한정되지 않으며, 개구부(H) 내에 잔존하는 제1 도전형 반도체 코어(142), 마스크층(130) 및 베이스층(120) 중 적어도 하나에 의해 정의될 수 있다.
확대도에 도시된 것과 같이, 제1 오목부(CP1)의 폭(W4)은 마스크층(130)의 개구부(H)의 폭(W3)으로부터 소정 범위(W4a-W4b) 내에서 그보다 크거나 작을 수 있다. 또한, 제1 오목부(CP1)의 깊이(D1)는 마스크층(130)의 두께(T3)로부터 소정 범위(D1a-D1b) 내에서 그보다 크거나 작을 수 있다.
도 3f를 참조하면, 나노 발광구조물(140)이 제거된 영역에서 노출된 베이스층(120) 상에 전극절연층(152)을 형성할 수 있다.
전극절연층(152)은 제1 오목부(CP1)가 형성된 마스크층(130) 상에 컨포멀(conformal)하게 형성되어 전극절연층(152) 상에도 오목부(CP1a)가 형성될 수 있다. 전극절연층(152)의 오목부(CP1a)는 제1 오목부(CP1)와 동일하거나 작은 깊이로 형성될 수 있다.
전극절연층(152)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 전극절연층(152)은 노출된 베이스층(120)을 후속에서 형성되는 투명전극층(150) 및 제2 전극(180)(도 1 및 도 2 참조)과 전기적으로 절연시키기 위해 형성될 수 있다. 일 실시예에서, 제1 도전형 반도체 코어(142)의 일부가 잔존하는 경우, 전극절연층(152)은 제1 도전형 반도체 코어(142)을 투명전극층(150) 및 제2 전극(180)과 전기적으로 절연시킬 수 있다.
먼저, 제1 충전층(162)을 제거하고, 제1 개구부(OP1)에 대응하는 영역에 전극절연층(152)을 형성할 수 있다. 전극절연층(152)이 형성되는 영역은 하부의 베이스층(120)이 노출되지 않도록 하는 범위에서 다양하게 변화될 수 있으며, 일 실시예에서 전극절연층(152)은 인접하는 나노 발광구조물(140)에 접하도록 형성될 수도 있다. 또한, 일 실시예에서, 전극절연층(152)이 제1 충전층(162)과 식각 선택성을 갖는 물질로 이루어지는 경우, 제1 충전층(162)을 제거하지 않고 마스크로 이용하여 전극절연층(152)을 형성할 수도 있다.
도 3g를 참조하면, 제2 도전형 반도체층(146) 및 전극절연층(152) 상에 투명전극층(150)을 형성할 수 있다.
투명전극층(150)은 인접한 나노 발광구조물들(140) 사이에서 마스크층(130)의 상부면을 덮고, 제1 개구부(OP1)에 대응하는 영역에서 전극절연층(152) 상으로 연장되어 하나의 층으로 형성될 수 있다.
투명전극층(150) 상에는 전극절연층(152)의 오목부(CP1a)에 대응되는 오목부(CP1b)가 형성될 수 있다. 투명전극층(150)의 오목부(CP1b)는 전극절연층(152)의 오목부(CP1a)와 동일하거나 작은 깊이로 형성될 수 있다.
도 3h를 참조하면, 전극절연층(152) 상에 제2 전극(180)을 형성할 수 있다.
제2 전극(180)은 도시되지 않은 마스크를 이용하여 전극절연층(152) 상에만 형성될 수 있으며, 리프트-오프(lift-off) 공정을 이용하여 형성될 수도 있다. 제2 전극(180)은 하면에 투명전극층(150)의 오목부(CP1b)에 대응되는 제1 패턴부(18A)가 형성될 수 있으며, 상면에 제1 패턴부(18A)에 대응되는 제2 패턴부(18B)가 형성될 수 있다. 다만, 제2 전극(180)의 두께, 재료 및 공정 조건 등에 따라 제2 패턴부(18B)는 제1 패턴부(18A)보다 굴곡이 완화되거나 제2 패턴부(18B)가 형성되지 않고 평평한 표면으로 형성될 수도 있다.
이와 같이, 도 3d 내지 도 3h를 참조하여 제2 전극(180)의 형성 공정을 설명하였으며, 이하에서는 도 3i 내지 도 3l을 참조하여 제1 전극(170)의 형성 공정을 설명한다. 다만, 본 발명의 실시예는 이러한 제1 및 제2 전극(170, 180)의 공정 순서에 한정되지 않으며, 일 실시예에서 제1 전극(170)이 먼저 형성되고 제2 전극(180)이 형성될 수도 있을 것이다.
도 3i를 참조하면, 복수의 나노 발광구조물들(140) 상에 제2 개구부(OP2)를 갖는 제2 충전층(164)을 형성할 수 있다.
제2 충전층(164)은 베이스층(120), 마스크층(130) 및 나노 발광구조물(140)과 식각 선택성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제2 충전층(164)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제2 개구부(OP2)는 제2 전극(180)(도 1 및 도 2 참조)이 형성될 영역의 나노 발광구조물(140)을 노출시키도록 형성될 수 있다. 제2 개구부(OP2)는 제2 충전층(164) 물질을 증착한 후 별도의 마스크를 이용하여 일부를 제거하여 형성될 수 있다. 또한, 일 실시예에서, 제2 충전층(164)은 도 3h를 참조하여 상술한 공정에서 제2 전극(180)의 형성 시 사용된 마스크일 수도 있다.
제2 개구부(OP2)가 형성된 제2 충전층(164)의 측벽(164L)은 베이스층(120)의 상면에 대하여 경사를 가지도록 형성될 수 있으나, 이에 한정되지 않는다.
도 3j를 참조하면, 제2 개구부(OP2)에 의해 노출된 나노 발광구조물(140)을 제거할 수 있다.
도 3e를 참조하여 상술한 것과 같이, 노출된 나노 발광구조물(140)은 초음파를 이용하거나 액체나 고체를 고압으로 분사하여 부러뜨려 제거하거나, 건식 식각 또는 습식 식각을 이용하여 제거할 수 있다.
제거된 나노 발광구조물(140)의 하부에는 제2 오목부(CP2)가 형성될 수 있다. 제2 오목부(CP2)는 나노 발광구조물(140)이 제거되면서 절단면에서 발생할 수 있으며, 나노 발광구조물(140)이 정확히 베이스층(120)과 제1 도전형 반도체 코어(142)의 경계면에서 절단되지 않기 때문에 발생할 수 있다. 예를 들어, 나노 발광구조물(140)이 제거될 때, 하부의 제1 도전형 반도체 코어(142)의 일부가 잔존하거나, 또는 나노 발광구조물(140) 둘레의 마스크층(130) 및 하부의 베이스층(120)의 일부가 함께 제거됨에 따라 제2 오목부(CP2)가 형성될 수 있다. 본 실시예에서 제2 오목부(CP2)는 제거된 나노 발광구조물(140) 둘레의 마스크층(130)에 형성된 것으로 도시되었으나, 이에 한정되지 않으며, 개구부(H) 내에 잔존하는 제1 도전형 반도체 코어(142), 마스크층(130) 및 베이스층(120) 중 적어도 하나에 의해 정의될 수 있다.
도 3e를 참조하여 상술한 제1 오목부(CP1)와 같이, 제2 오목부(CP2)의 폭 및 깊이도 실시예에 따라 다양하게 변화될 수 있다.
도 3k를 참조하면, 제2 개구부(OP2) 내의 베이스층(140)의 일부를 제거할 수 있다.
베이스층(140)은 예를 들어, 식각 공정에 의해 제거될 수 있으며, 식각 공정 중에 제2 개구부(OP2) 내의 마스크층(130)도 제거될 수 있다. 베이스층(140)이 리세스되는 깊이(D2)는 실시예에 따라 다양하게 변화될 수 있다.
마스크층(130) 및 베이스층(140)이 식각제에 대하여 동일하거나 유사한 식각율을 갖는 경우, 제2 오목부(CP2)에 대응되는 오목부(CP2a)가 노출된 베이스층(140)에 형성될 수 있다. 베이스층(140)의 오목부(CP2a)는 제2 오목부(CP2)와 동일하거나 작은 깊이로 형성될 수 있다.
도 3l을 참조하면, 리세스된 베이스층(140) 상에 제1 전극(170)을 형성할 수 있다.
포토마스크층(190)을 이용하여 증착되리세스된 베이스층(140)을 노출시킨 후, 전체에 제1 전극(170)을 형성하기 위한 전극물질(170P)을 증착할 수 있다. 다음으로, 포토마스크층(190)을 제거하여 포토마스크층(190) 상의 전극물질(170P)도 함께 제거할 수 있다. 이와 같은 리프트-오프 공정에 의해 제1 전극(170)은 리세스된 베이스층(140) 상에만 형성될 수 있다. 제1 전극(170)은 하면에 베이스층(140)의 오목부(CP2a)에 대응되는 제1 패턴부(17A)가 형성될 수 있으며, 상면에 제1 패턴부(17A)에 대응되는 제2 패턴부(17B)가 형성될 수 있다. 다만, 제1 전극(170)의 두께, 재료 및 공정 조건 등에 따라 상면의 제1 패턴부(17B)는 제1 패턴부(17A)보다 굴곡이 완화되거나 제2 패턴부(17B)가 형성되지 않고 평평한 표면으로 형성될 수도 있다.
다음으로, 도 2를 함께 참조하면, 포토마스크층(190)을 제거하고, 제2 충전층(164)의 일부를 제거하여 제2 전극(180)을 노출시키는 충전층(160)을 형성할 수 있다. 일 실시예에서, 충전층(160)은 공기(air)로 이루어질 수도 있다. 즉, 충전층(164)을 모두 제거할 수도 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 4a 내지 도 4c에서는, 도 3e를 참조하여 상술한 나노 발광구조물(140)을 제거하는 단계를 구체적으로 도시하며, 도 3j를 참조하여 상술한 나노 발광구조물(140)을 제거하는 단계도 동일하게 수행될 수 있다.
도 4a를 참조하면, 제1 충전층(162)의 제1 개구부(OP1)에 의해 노출된 나노 발광구조물들(140)을 초음파 장치(10)를 이용하여 제거할 수 있다.
초음파 장치(10)는 초음파 헤드(11) 및 흡입커버부(12)를 포함할 수 있다. 초음파 헤드(11)로부터 발생한 소정 주파수의 초음파는 가스와 같은 매질에 의해 하부의 기판(101)을 향해 방사되며, 이에 의해 부러진 나노 발광구조물(140)은 흡입커버부(12)와 초음파 헤드(11) 사이로 흡입되어 제거될 수 있다. 도 4a의 초음파 장치(10)는 예시적인 것으로 건식 세정장치의 일종일 수 있으나, 본 발명의 실시예에 사용되는 초음파 장치는 도 4a에 도시된 장치에 한정되지 않는다. 예를 들어, 일 실시예에서, 액체 매질을 이용하는 습식 초음파 장치가 사용될 수도 있을 것이다.
도 4b를 참조하면, 제1 충전층(162)의 제1 개구부(OP1)에 의해 노출된 나노 발광구조물들(140)을 분사장치(20)를 이용하여 제거할 수 있다.
분사장치(20)로부터 고압으로 액체나 고체를 분사하여 나노 발광구조물들(140)을 부러뜨려 제거할 수 있다. 분사장치(20)로부터 분사되는 액체나 고체의 양과 압력은 나노 발광구조물(140)의 크기 및 밀도를 고려하여 선택될 수 있다.
도 4c를 참조하면, 제1 충전층(162)의 제1 개구부(OP1)에 의해 노출된 나노 발광구조물들(140)을 습식 식각을 이용하여 제거할 수 있다.
식각장치(30)는 식각조(31) 및 식각액(32)을 포함할 수 있다. 나노 발광구조물(140)이 형성된 기판(101)은 식각액(32)에 담겨 노출된 나노 발광구조물(140)만 선택적으로 습식 식각될 수 있다. 다만, 이와 같은 습식의 식각장치(30)는 예시적인 것으로, 일 실시예에서는 건식 식각장치를 이용할 수도 있을 것이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 발광소자를 설명하기 위한 개략적인 평면도 및 사시도이다. 도 5a 및 도 5b에서는 도 1 및 도 2의 반도체 발광소자의 일부 영역을 구체적으로 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 발광소자는 제1 내지 제3 영역(R1, R2, R3)을 포함할 수 있다. 제1 영역(R1)은 복수의 나노 발광구조물들(140)이 배열된 발광 영역일 수 있으며, 제2 영역(R2)은 리세스된 베이스층(120)이 노출된 영역일 수 있다. 제3 영역(R3)은 제1 전극(170)이 위치하는 전극 영역일 수 있다.
제1 영역(R1)에서 복수의 나노 발광구조물들(140)은 육각형 형태를 이루도록 배열될 수 있다. 제2 및 제3 영역(R2, R3)의 오목부(CP2a) 및 제1 및 제2 패턴부(17A, 17B)도 단면의 형상과 무관하게 복수의 나노 발광구조물들(140)과 동일한 형태로 배열될 수 있다. 따라서, 제1 내지 제3 영역(R1, R2, R3)에서 나노 발광구조물(140), 오목부(CP2a) 및 제1 및 제2 패턴부(17A, 17B) 전체가 일정하게 육각형 형태로 배열될 수 있다. 이는 도 3a 내지 도 3l을 참조하여 상술한 반도체 발광소자의 제조방법과 같이, 오목부(CP2a) 및 제1 및 제2 패턴부(17A, 17B)가 나노 발광구조물(140)이 제거된 위치에 형성되기 때문이다. 따라서, 두 개의 나노 발광구조물들(140)의 중심 사이의 거리(P1), 나노 발광구조물(140)과 오목부(CP2a)의 중심 사이의 거리(P2) 및 두 개의 제2 패턴부(17B)의 중심 사이의 거리(P3)는 모두 동일할 수 있다.
일 실시예에서 오목부(CP2a) 및 제1 및 제2 패턴부(17A, 17B)는 기판(101)의 상면에 평행한 평면에서의 단면의 크기가 나노 발광구조물(140)의 단면의 크기보다 클 수 있으나 이에 한정되지 않는다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 발광소자의 전극을 설명하기 위한 개략적인 사시도이다. 도 6a 내지 도 6c에서는 도 5의 제1 전극(170)의 일부 영역을 도시한다.
도 6a를 참조하면, 제1 전극(170a)은 하면에 제1 패턴부(17A)를 가지고, 상면에 제2 패턴부(17B)를 가질 수 있다. 본 실시예의 제1 및 제2 패턴부(17A, 17B)는 도 1 및 도 2의 실시예의 제1 전극(170)에서와 달리, 표면이 매끄럽지 않고 요철을 포함할 수 있다.
이러한 제1 및 제2 패턴부(17A, 17B)의 형상은 도 3e 및 도 3j를 참조하여 상술한 나노 발광구조물(140)을 제거하는 단계에서, 절단면이 매끄럽지 않은 경우 형성될 수 있다. 또한, 요철의 크기나 개수도 다양하게 변화될 수 있다.
도 6b를 참조하면, 제1 전극(170b)은 하면에 제1 패턴부(17A)를 가지고, 상면에 제2 패턴부(17B)를 가질 수 있다. 본 실시예의 제1 패턴부(17A)는 도 1 및 도 2의 실시예의 제1 전극(170)에서와 달리, 표면이 함몰된 오목부의 형상을 가지고, 제2 패턴부(17B)는 이에 대응되도록 상면으로부터 돌출된 볼록한 형상을 가질 수 있다.
이러한 제1 및 제2 패턴부(17A, 17B)의 형상은 도 3e 및 도 3j를 참조하여 상술한 나노 발광구조물(140)을 제거하는 단계에서, 나노 발광구조물(140) 하부의 제1 도전형 반도체 코어(142)가 일부 잔존하거나 나노 발광구조물(140) 둘레의 베이스층(120)의 일부가 함께 제거되는 경우 형성될 수 있다.
도 6c를 참조하면, 제1 전극(170c)은 하면에 제1 패턴부(17A)를 가지고, 상면에 제2 패턴부(17B)를 가질 수 있다. 본 실시예의 제1 패턴부(17A)는 도 1 및 도 2의 실시예의 제1 전극(170)에서와 달리, 표면이 함몰된 오목부의 형상을 가지고, 제2 패턴부(17B)는 이에 대응되도록 상면으로부터 돌출된 볼록한 형상을 가질 수 있다. 또한, 제1 및 제2 패턴부(17A, 17B)는 표면이 매끄럽지 않고 요철을 포함할 수 있다.
이러한 제1 및 제2 패턴부(17A, 17B)의 형상은 도 3e 및 도 3j를 참조하여 상술한 나노 발광구조물(140)을 제거하는 단계에서, 나노 발광구조물(140) 하부의 제1 도전형 반도체 코어(142)가 일부 잔존하거나 나노 발광구조물(140) 둘레의 베이스층(120)의 일부가 함께 제거되고, 절단면이 매끄럽지 않은 경우 형성될 수 있다. 또한, 요철의 크기나 개수도 다양하게 변화될 수 있다.
도 6a 내지 도 6c의 제1 및 제2 패턴부(17A, 17B)의 형상은 제1 전극(170a, 170b, 170c)에 대해서만 도시되었으나, 제2 전극(180)(도 1 및 도 2 참조)에도 동일하게 적용될 수 있을 것이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 발광소자의 일 영역을 도시하는 전자 현미경 사진들이다.
도 7a 및 도 7b는 주사 전자현미경(Scanning Electron Microscopy, SEM)에 의해 각각 도 5의 제2 영역(R2)에 대응되는 리세스된 베이스층(120) 상면 및 제3 영역(R3)에 대응되는 제1 전극(170)의 상면을 분석한 결과를 도시한다.
도 7a를 참조하면, 갈륨 질화물계(GaN) 베이스층(120) 상에 오목부(CP2a)가 형성될 수 있다. 본 실시예의 오목부(CP2a)는 원형의 단면을 가지며 상부로부터 소정 깊이로 함몰된 형태를 갖는다.
도 7b를 참조하면, 금속으로 이루어진 제1 전극(17B) 상에 제2 패턴부(17B)가 형성될 수 있다. 본 실시예의 제2 패턴부(17B)는 오목부(CP2a)와 유사하게 원형의 단면을 가지며 상부로부터 소정 깊이로 함몰된 형태를 갖는다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 8a 내지 도 8d에서는, 도 2에 대응되는 단면도들을 도시하며, 도 3a 내지 도 3l과 중복되는 설명은 생략한다.
도 8a를 참조하면, 기판(101) 상에 나노 발광구조물(140) 및 투명전극층(150)이 형성될 수 있다.
나노 발광구조물(140)은 도 3a 내지 도 3c를 참조하여 상술한 공정에 의해 형성될 수 있다. 다음으로, 제2 도전형 반도체층(146) 상에 투명전극층(150)을 형성할 수 있다. 투명전극층(150)은 인접한 나노 발광구조물들(140) 사이에서 마스크층(130)의 상부면을 덮으며 연장되어 하나의 층으로 형성될 수 있다.
도 8b를 참조하면, 복수의 나노 발광구조물들(140) 상에 제1 및 제2 개구부(OP1, OP2)를 갖는 제3 충전층(166)을 형성하고, 제1 및 제2 개구부(OP1, OP2)를 통해 노출된 나노 발광구조물(140) 및 투명전극층(150)을 제거할 수 있다.
본 실시예에서는 제1 및 제2 개구부(OP1, OP2)가 하나의 공정 단계에서 형성되어, 제1 및 제2 전극(170, 180)(도 1 및 도 2 참조)이 형성될 영역에서 나노 발광구조물(140)을 제거하는 공정이 하나의 공정으로 수행될 수 있다. 또한, 도 3e 및 도 3j를 참조하여 상술한 실시예에서는 나노 발광구조물(140)만을 제거하였으나, 본 실시예에서는 나노 발광구조물(140)과 그 상부의 투명전극층(150)을 함께 제거할 수 있다. 특히, 나노 발광구조물(140)의 종횡비가 클수록 투명전극층(150)과 함께 제거하는 공정이 용이하게 수행될 수 있다.
제거된 나노 발광구조물(140)의 하부에는 제1 및 제2 오목부(CP1, CP2)가 형성될 수 있다. 또한, 일 실시예에서 제1 및 제2 오목부(CP1, CP2)가 형성되지 않은 마스크층(130)의 평평한 상면 상에 투명전극층(150)의 일부가 잔존할 수 있다.
도 8c를 참조하면, 제2 개구부(OP2) 내에 제1 전극(170)을 형성할 수 있다.
먼저, 도시되지 않은 마스크를 이용하여 제1 개구부(OP1)를 덮고, 제2 개구부(OP2) 내에만 제1 전극(170)을 형성할 수 있다. 제1 전극(170)의 형성 전에, 제2 개구부(OP2)에 의해 노출된 마스크층(130)을 제거하고, 베이스층(120)이 리세스되도록 베이스층(120)의 일부를 제거할 수 있다. 또한, 투명전극층(150)의 일부가 잔존하는 경우 마스크층(130)과 함께 제거될 수 있다.
도 8d를 참조하면, 제1 개구부(OP1) 내에 제2 전극(180)을 형성할 수 있다.
먼저, 제2 전극(180)이 나노 발광구조물(140)의 제2 도전형 반도체층(146)과 전기적으로 연결될 수 있도록, 제1 전극(170)의 형성 전에 제1 개구부(OP1)에 의해 노출된 마스크층(130) 및 베이스층(120) 상에 투명전극층(150)을 형성할 수 있다. 일 실시예에서, 제3 충전층(166)을 제거한 후 투명전극층(150)을 형성하여, 제1 개구부(OP1) 둘레의 투명전극층(150)과 소정 폭으로 겹치도록 투명전극층(150)을 형성할 수도 있다.
다음으로, 도시되지 않은 마스크를 이용하여 제1 전극(170)을 덮고, 제1 개구부(OP1) 내에만 제2 전극(180)을 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다. 이하의 도면들에 대한 설명에서 도 2와 동일한 참조번호는 동일한 구성 요소를 나타내므로 중복되는 설명은 생략한다.
도 9를 참조하면, 반도체 발광소자(100a)는 기판(101), 기판(101) 상에 형성된 베이스층(120), 마스크층(130a), 나노 발광구조물(140), 투명전극층(150) 및 충전층(160)을 포함할 수 있다. 나노 발광구조물(140)은 제1 도전형 반도체의 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180a)을 더 포함할 수 있다.
제1 및 제2 전극(170, 180a)은 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되도록, 각각 반도체 발광소자(100)의 일 측에서 베이스층(120) 및 투명전극층(150) 상에 배치될 수 있다. 제1 및 제2 전극(170, 180a)은 기판(101)을 기준으로 동일한 방향을 향하여 배치될 수 있다.
본 실시예의 제2 전극(180a)은 도 2의 실시예에서와 달리, 개구부(H)가 형성되지 않은 마스크층(130a) 상에 배치될 수 있다. 즉, 제2 전극(180a)의 하부에는 마스크층(130a)이 개구부(H) 없이 배치되어 제2 전극(180a)을 베이스층(120)으로부터 전기적으로 절연시킬 수 있다. 또한, 제1 전극(170)은 하면 및 상면에 각각 제1 및 제2 패턴부(17A, 17B)를 가지지만, 제2 전극(180a)은 평평한 하면과 상면을 가질 수 있다. 또한, 제2 전극(180a)의 하부의 투명전극층(150) 및 마스크층(130a)도 평평한 표면을 가질 수 있다.
본 실시예의 반도체 발광소자(100a)는 도 3a 내지 도 3l을 참조하여 상술한 반도체 발광소자의 제조방법 중, 제2 전극(180a)이 형성될 영역에 나노 발광구조물(140)이 형성되지 않도록 마스크층(130a)의 일부에 개구부(H)를 형성하지 않음으로써 제조할 수 있다. 따라서, 제2 전극(180a)이 형성되는 영역에서 나노 발광구조물(140)을 제거하는 공정이 수행되지 않으므로, 제2 전극(180a)은 편평한 마스크층(130a) 및 투명전극층(150) 상에 형성될 수 있다. 제1 전극(170)은 도 3i 내지 도 3l을 참조하여 상술한 공정을 이용하여 형성할 수 있으며, 제1 전극(170)이 먼저 형성될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 10을 참조하면, 반도체 발광소자(100b)는 기판(101), 기판(101) 상에 형성된 베이스층(120), 마스크층(130), 나노 발광구조물(140), 투명전극층(150) 및 충전층(160)을 포함할 수 있다. 나노 발광구조물(140)은 제1 도전형 반도체의 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170d, 180)을 더 포함할 수 있다.
제1 및 제2 전극(170d, 180)은 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되도록, 각각 반도체 발광소자(100)의 일 측에서 베이스층(120) 및 투명전극층(150) 상에 배치될 수 있다. 제1 및 제2 전극(170d, 180)은 기판(101)을 기준으로 동일한 방향을 향하여 배치될 수 있다.
본 실시예의 제1 전극(170d)은 도 2의 실시예에서와 달리, 리세스된 베이스층(120)의 평평한 표면 상에 배치될 수 있다. 또한, 제2 전극(180)은 하면 및 상면에 각각 제1 및 제2 패턴부(18A, 18B)를 가지지만, 제1 전극(170d)은 평평한 하면과 상면을 가질 수 있다. 일 실시예에서, 제1 전극(170d)은 리세스되지 않은 베이스층(120) 상에 형성될 수도 있다.
본 실시예의 반도체 발광소자(100b)는 도 3a 내지 도 3l을 참조하여 상술한 반도체 발광소자의 제조방법 중, 제1 전극(170d)이 형성될 영역에 나노 발광구조물(140)이 형성되지 않도록 마스크층(130)의 일부에 개구부(H)를 형성하지 않음으로써 제조할 수 있다. 따라서, 제1 전극(170d)이 형성되는 영역에서 나노 발광구조물(140)을 제거하는 공정이 수행되지 않으므로, 제1 전극(170d)은 평평한 마스크층(130)이 베이스층(120)의 일부와 함께 제거된 후 베이스층(120 상에 형성될 수 있다. 제2 전극(180)은 도 3d 내지 도 3h를 참조하여 상술한 공정을 이용하여 형성할 수 있으며, 제1 전극(170d)이 먼저 형성될 수도 있다.
일 실시예에서, 제1 전극(170d)이 리세스되지 않은 베이스층(120) 상에 형성되는 경우, 제1 전극(170d)은 상기 설명한 공정에서 평평한 마스크층(130)만을 제거한 후 평평한 베이스층(120) 상에 형성될 수 있다.
도 9 및 도 10을 참조하여 설명한 실시예에서와 같이, 본 발명의 일부 실시예들에서는 제1 및 제2 전극(170, 180) 중 어느 하나만 제1 및 제2 패턴부(17A, 18A, 17B, 18B)를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 11을 참조하면, 반도체 발광소자(100c)는 기판(101), 기판(101) 상에 형성된 베이스층(120), 마스크층(130b), 나노 발광구조물(140), 투명전극층(150), 전극절연층(152) 및 충전층(160)을 포함할 수 있다. 나노 발광구조물(140)은 제1 도전형 반도체의 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170e, 180b)을 더 포함할 수 있다.
제1 및 제2 전극(170e, 180b)은 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되도록, 각각 반도체 발광소자(100)의 일 측에서 베이스층(120) 및 투명전극층(150) 상에 배치될 수 있다. 제1 및 제2 전극(170e, 180b)은 기판(101)을 기준으로 동일한 방향을 향하여 배치될 수 있다.
본 실시예의 제1 및 제2 전극(170e, 180b)은 도 2의 실시예에서와 달리, 각각 리세스된 베이스층(120) 및 투명전극층(150)의 평평한 표면 상에 배치될 수 있다. 제1 및 제2 전극(170e, 180b)은 평평한 하면과 상면을 가질 수 있다. 또한, 제2 전극(180b)의 하부에는 마스크층(130b)이 배치되지 않을 수 있다.
본 실시예의 반도체 발광소자(100c)는 도 3a 내지 도 3l을 참조하여 상술한 반도체 발광소자의 제조방법 중, 제1 및 제2 전극(170e, 180b)이 형성되는 영역에서 제1 및 제2 오목부(CP1, CP2)가 형성된 마스크층(130b)을 제거한 후 제1 및 제2 전극(170e, 180b)을 형성함으로써 제조될 수 있다. 제2 전극(180b)이 형성되는 영역에는 전극절연층(152)이 베이스층(120) 상에 형성될 수 있다.
또는, 제1 전극(170e)의 경우, 베이스층(120)을 일부 제거하여 리세스할 때 식각 조건과 같은 공정 조건을 조절하여 베이스층(120)의 표면을 평평하게 형성함으로써 제조될 수도 있다. 제2 전극(180b)의 경우, 마스크층(130b) 상의 전극절연층(152) 또는 투명전극층(150)을 형성할 때 증착 조건을 조절하여 표면을 평평하게 형성함으로써 제조될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 12를 참조하면, 반도체 발광소자(100d)는 기판(101), 기판(101) 상에 형성된 베이스층(120), 마스크층(130), 나노 발광구조물(140a), 투명전극층(150) 및 충전층(160)을 포함할 수 있다. 나노 발광구조물(140a)은 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 고저항층(143), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100a)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
본 실시예에서, 제1 도전형 반도체 코어(142)의 상단부인 경사면의 표면 상에 고저항층(143)이 더 배치될 수 있다. 다만, 실시예에 따라, 고저항층(143)은 활성층(144)의 표면 상에 배치될 수도 있다.
고저항층(143)은 제1 도전형 반도체 코어(142)의 상단부에서 발생될 수 있는 누설전류를 차단하도록 전기적 저항이 높은 물질로 이루어질 수 있다. 예를 들어, 고저항층(143)은 도핑되지 않거나, 제1 도전형 반도체 코어(142)와 반대되는 도전형의 불순물로 도핑된 반도체로 이루어질 수 있다. 예를 들어, 제1 도전형 반도체 코어(142)가 n형 갈륨 질화물(n-GaN)인 경우, 고저항층(143)은 언도프(undoped) 갈륨 질화물(GaN) 또는 마그네슘(Mg)과 같은 p형 불순물이 도핑된 갈륨 질화물(GaN)일 수 있다. 다만, 고저항층(143)의 조성은 실시예에 따라 다양할 수 있으며, 갈륨 질화물(GaN)의 제1 도전형 반도체 코어(142)를 성장시킨 후 인시추(in-situ)로 알루미늄(Al) 및 인듐(In) 중 적어도 하나의 소스를 추가 공급하여 AlxInyGa1 -x-yN(0=x<1, 0=y<1, 0=x+y<1) 조성의 알루미늄 인듐 갈륨 질화물로 이루어진 층으로 형성될 수도 있다.
본 실시예의 반도체 발광소자(100d)는, 이종 계면을 포함하는 마스크층(130) 및 고저항층(143)을 형성함으로써, 나노 발광구조물(140a)의 상부 및 하부 모두에서 누설전류가 효과적으로 차단될 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 평면도 및 단면도이다. 도 13b는 도 13a의 제1 내지 제3 파장 영역(λ1, λ2, λ3)에서의 나노 발광구조물(140)의 배열을 도시한다.
도 13a 및 도 13b를 참조하면, 반도체 발광소자(100e)는 기판(101), 기판(101) 상에 형성된 제1 도전형 반도체 베이스층(120), 절연층(130), 나노 발광구조물(140), 투명전극층(150) 및 충전층(160a)을 포함할 수 있다. 나노 발광구조물(140)은 제1 도전형 반도체 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함할 수 있다. 반도체 발광소자(100e)는 각각 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
본 실시예의 반도체 발광소자(100e)는 제1 내지 제3 파장 영역(λ1, λ2, λ3)을 포함하며, 각 영역들에서 나노 발광구조물들(140) 사이의 이격 거리가 각각 제3 길이 내지 제5 길이(D3, D4, D5)로 다를 수 있다. 제3 길이(D3)가 가장 작고, 제5 길이(D5)가 가장 클 수 있다.
본 실시예와 같이, 반도체 발광소자(100e)가 나노 발광구조물들(140) 사이의 이격 거리가 상이한 제1 내지 제3 파장 영역(λ1, λ2, λ3)을 포함하는 경우, 각 영역들에서 성장된 나노 발광구조물(140) 내의 활성층(144)의 인듐(In)의 함량 또는 성장 두께가 서로 다를 수 있다. 예를 들어, 동일한 성장 조건 하에서 성장된 경우, 나노 발광구조물들(140) 사이의 이격 거리가 클수록, 활성층(144)의 인듐(In)의 함량이 증가할 수 있으며, 성장 두께가 두꺼워 질 수 있다. 따라서, 제1 내지 제3 파장 영역(λ1, λ2, λ3)의 나노 발광구조물(140)은 서로 다른 파장을 가지는 빛을 방출할 수 있으며, 이를 혼합하여 백색광을 방출할 수 있다.
일 실시예에서, 제1 내지 제3 파장 영역(λ1, λ2, λ3)에서, 나노 발광구조물(140)의 크기도 서로 상이하게 형성될 수 있다.
또한, 본 실시예의 충전층(160a)은 나노 발광구조물(140)의 형상을 따라 굴곡진 상면을 가질 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 14를 참조하면, 반도체 발광소자 패키지(1000)는 반도체 발광소자(1001), 패키지 본체(1002) 및 한 쌍의 리드 프레임(1003)을 포함하며, 반도체 발광소자(1001)는 리드 프레임(1003)에 플립칩 실장되어 반도체 발광소자(1001)의 전극을 통하여 리드 프레임(1003)과 전기적으로 연결될 수 있다. 실시예에 따라, 반도체 발광소자(1001)는 리드 프레임(1003) 아닌 다른 영역, 예컨대, 패키지 본체(1002)에 실장될 수도 있을 것이다. 또한, 패키지 본체(1002)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(1001)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(1005)가 형성될 수 있다.
본 실시예에서, 반도체 발광소자 패키지(1000)는 도 1 및 도 2에 도시된 반도체 발광소자(100)와 유사한 구조를 가지며, 제1 및 제2 전극(170, 180)의 높이만 상이한 반도체 발광소자(1001)를 포함하는 것으로 도시되었으나, 도 9, 도 10, 도 11 및 도 12를 참조하여 상술한 다른 실시예의 반도체 발광소자(100a, 100b, 100c, 100d)를 포함할 수도 있다.
도 15를 참조하면, 반도체 발광소자 패키지(2000)는 반도체 발광소자(2001), 실장 기판(2010) 및 봉지체(2003)를 포함한다. 반도체 발광소자(2001)는 실장 기판(2010)에 실장되어 와이어(W)를 통하여 실장 기판(2010)과 전기적으로 연결될 수 있다.
실장 기판(2010)은 기판 본체(2011), 상면 전극패드(2013) 및 하면 전극패드(2014)를 구비할 수 있다. 또한, 실장 기판(2010)은 상면 전극패드(2013)와 하면 전극패드(2014)를 연결하는 관통 전극(2012)을 포함할 수 있다. 실장 기판(2010)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(2010)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(2003)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시예에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(2003) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
본 실시예에서, 반도체 발광소자 패키지(2000)는 도 1에 도시된 반도체 발광소자(100)와 동일한 구조를 가지는 반도체 발광소자(2001)를 포함하는 것으로 도시되었으나, 실시예에 따라, 도 9, 도 10, 도 11 및 도 12를 참조하여 상술한 다른 실시예의 반도체 발광소자(100a, 100b, 100c, 100d)를 포함할 수도 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 16을 참조하면, 백라이트 유닛(3000)은 기판(3002) 상에 광원(3001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(3003)를 구비한다. 광원(3001)은 도 14 및 도 15를 참조하여 상술한 구조 또는 이와 유사한 구조를 갖는 반도체 발광소자 패키지를 이용할 수 있으며, 또한, 반도체 발광소자를 직접 기판(3002)에 실장(소위 COB 타입)하여 이용할 수도 있다.
도 16의 백라이트 유닛(3000)에서 광원(3001)은 액정표시장치가 배치된 상부를 향하여 빛을 방사하는 것과 달리, 도 17에 도시된 다른 예의 백라이트 유닛(4000)은 기판(4002) 위에 실장된 광원(4001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(4003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(4003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(4003)의 하면에는 반사층(4004)이 배치될 수 있다.
도 18은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 18의 분해사시도를 참조하면, 조명장치(5000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(5003)과 구동부(5008)와 외부접속부(5010)를 포함한다. 또한, 외부 및 내부 하우징(5006, 5009)과 커버부(5007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(5003)은 도 1, 도 9, 도 10, 도 11 및 도 12를 참조하여 상술한 다른 실시예의 반도체 발광소자(100, 100a, 100b, 100c, 100d)와 동일하거나 유사한 구조를 가지는 반도체 발광소자(5001)와 그 반도체 발광소자(5001)가 탑재된 회로기판(5002)을 포함할 수 있다. 본 실시예에서는, 1개의 반도체 발광소자(5001)가 회로기판(5002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다. 또한, 반도체 발광소자(5001)가 직접 회로기판(5002)에 실장되지 않고, 패키지 형태로 제조된 후에 실장될 수도 있다.
외부 하우징(5006)은 열방출부로 작용할 수 있으며, 발광모듈(5003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(5004) 및 조명장치(5000)의 측면을 둘러싸는 방열핀(5005)을 포함할 수 있다. 커버부(5007)는 발광모듈(5003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(5008)는 내부 하우징(5009)에 장착되어 소켓구조와 같은 외부접속부(5010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(5008)는 발광모듈(5003)의 광원(5001)을 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(5008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
또한, 도면에는 도시되지 않았으나, 조명장치(5000)는 통신 모듈을 더 포함 할 수도 있다.
도 19는 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 19를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(6000)는 광원(6001), 반사부(6005), 렌즈 커버부(6004)를 포함하며, 렌즈 커버부(6004)는 중공형의 가이드(6003) 및 렌즈(6002)를 포함할 수 있다. 광원(6001)은 도 14 및 도 15 중 어느 하나의 반도체 발광소자 패키지를 적어도 하나 포함할 수 있다. 또한, 헤드 램프(6000)는 광원(6001)에서 발생된 열을 외부로 방출하는 방열부(6012)를 더 포함할 수 있으며, 방열부(6012)는 효과적인 방열이 수행되도록 히트싱크(6010)와 냉각팬(6011)을 포함할 수 있다. 또한, 헤드 램프(6000)는 방열부(6012) 및 반사부(6005)를 고정시켜 지지하는 하우징(6009)을 더 포함할 수 있으며, 하우징(6009)은 몸체부(6006) 및 일면에 방열부(6012)가 결합하여 장착되기 위한 중앙홀(6008)을 구비할 수 있다. 또한, 하우징(6009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 전방홀(6007)을 구비할 수 있다. 반사부(6005)는 하우징(6009)에 고정되어, 광원(6001)에서 발생된 빛이 반사되어 전방홀(6007)을 통과하여 외부로 출사되게 할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 120: 제1 도전형 반도체 베이스층
130: 마스크층 140: 나노 발광구조물
142: 제1 도전형 반도체 코어 143: 고저항층
144: 활성층 146: 제2 도전형 반도체층
150: 투명전극층 152: 전극절연층
160: 충전층 170: 제1 전극
180: 제2 전극

Claims (20)

  1. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 서로 이격되어 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들;
    상기 베이스층 상에 배치되어 상기 베이스층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 및 제2 전극 중 적어도 하나는 하면에 상기 복수의 나노 발광구조물들과 동일한 배열을 가지며 상기 베이스층을 향해 돌출되어 볼록한 형상을 갖는 제1 패턴부들을 가지고,
    서로 인접한 두 개의 상기 나노 발광구조물들의 중심 사이의 거리, 서로 인접한 상기 나노 발광구조물과 상기 제1 패턴부의 중심 사이의 거리 및 서로 인접한 두 개의 상기 제1 패턴부들의 중심 사이의 거리는 모두 동일한 반도체 발광소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 패턴부들을 가지는 상기 제1 및 제2 전극 중 적어도 하나는 상면에 상기 제1 패턴부들과 동일한 배열을 가지는 제2 패턴부들을 가지는 반도체 발광소자.
  4. 제3 항에 있어서,
    상기 제2 패턴부들은 상면으로부터 함몰된 오목한 형상인 반도체 발광소자.
  5. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 패턴부들을 가지며, 상기 제1 전극 하부의 상기 베이스층은 상기 제1 패턴부들에 대응되는 불균일한 표면을 가지는 반도체 발광소자.
  6. 제1 항에 있어서,
    상기 제2 도전형 반도체층과 전기적으로 연결되며 상기 복수의 나노 발광구조물들 사이에 연결되어 배치되는 투명전극층을 더 포함하는 반도체 발광소자.
  7. 제6 항에 있어서,
    상기 제2 전극은 상기 투명전극층의 일부 상에 위치하고,
    상기 제2 전극은 상기 제1 패턴부들을 가지며, 상기 제2 전극 하부의 상기 투명전극층은 상기 제1 패턴부들에 대응되는 불균일한 표면을 가지는 반도체 발광소자.
  8. 제1 항에 있어서,
    상기 제2 전극과 상기 베이스층을 전기적으로 절연시키는 전극절연층을 더 포함하고,
    상기 전극절연층은 상기 제1 패턴부들에 대응되는 불균일한 표면을 가지는 반도체 발광소자.
  9. 제1 항에 있어서,
    상기 제1 전극은 상기 베이스층이 리세스된 영역 상에 배치되는 반도체 발광소자.
  10. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 서로 이격되어 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들;
    상기 베이스층 상에 배치되어 상기 베이스층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 및 제2 전극 중 적어도 하나는 하면 상에서 볼록한 형상을 갖거나 상면 상에서 오목한 형상을 갖는 패턴부들을 가지고,
    서로 인접한 두 개의 상기 나노 발광구조물들의 중심 사이의 거리, 서로 인접한 상기 나노 발광구조물과 상기 패턴부의 중심 사이의 거리 및 서로 인접한 두 개의 상기 패턴부들의 중심 사이의 거리는 모두 동일한 반도체 발광소자.
  11. 기판 상에, 제1 도전형 반도체로 이루어진 베이스층 및 베이스층 상에 서로 이격되어 배치되며 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 형성하는 단계;
    상기 복수의 나노 발광구조물들 사이를 충전하고 상기 복수의 나노 발광구조물들의 상부를 덮는 충전층을 형성하는 단계;
    상기 기판의 적어도 일 영역 상에서 상기 복수의 나노 발광구조물들이 노출되도록 상기 충전층을 제거하는 단계;
    노출된 상기 복수의 나노 발광구조물들을 제거하는 단계; 및
    상기 복수의 나노 발광구조물들이 제거된 영역에 전극을 형성하는 단계를 포함하고,
    상기 전극은 하면에 상기 복수의 나노 발광구조물들과 동일한 배열을 가지며 상기 베이스층을 향해 돌출되어 볼록한 형상을 갖는 제1 패턴부들을 갖고,
    서로 인접한 두 개의 상기 나노 발광구조물들의 중심 사이의 거리, 서로 인접한 상기 나노 발광구조물과 상기 제1 패턴부의 중심 사이의 거리 및 서로 인접한 두 개의 상기 제1 패턴부들의 중심 사이의 거리는 모두 동일한 반도체 발광소자 제조방법.
  12. 제11 항에 있어서,
    상기 복수의 나노 발광구조물들을 제거하는 단계는, 초음파를 이용하거나 액체나 고체를 고압으로 분사하여 상기 복수의 나노 발광구조물들을 부러뜨려 제거하는 반도체 발광소자 제조방법.
  13. 제11 항에 있어서,
    상기 복수의 나노 발광구조물들을 제거하는 단계에서, 제거된 상기 복수의 나노 발광구조물들의 하부에 오목부 또는 볼록부가 형성되는 반도체 발광소자 제조방법.
  14. 제13 항에 있어서,
    상기 제1 패턴부들은 상기 오목부 또는 상기 볼록부에 대응되어 위치하는 반도체 발광소자 제조방법.
  15. 제14 항에 있어서,
    상기 전극은 상면에 상기 제1 패턴부들과 동일한 배열을 가지는 제2 패턴부들을 가지는 반도체 발광소자 제조방법.
  16. 제13 항에 있어서,
    상기 베이스층 상에 배치되며, 상기 복수의 나노 발광구조물들이 위치하는 상기 베이스층의 일부를 노출시키는 복수의 개구부를 가지는 마스크층을 형성하는 단계를 더 포함하고,
    상기 복수의 나노 발광구조물들을 제거하는 단계에서, 제거되는 상기 복수의 나노 발광구조물들 둘레의 상기 마스크층의 일부가 함께 제거되어 상기 마스크층에 상기 오목부를 형성하는 반도체 발광소자 제조방법.
  17. 제11 항에 있어서,
    상기 제2 도전형 반도체층과 전기적으로 연결되며 상기 복수의 나노 발광구조물들 사이에 연결되어 배치되는 투명전극층을 형성하는 단계를 더 포함하는 반도체 발광소자 제조방법.
  18. 제17 항에 있어서,
    상기 복수의 나노 발광구조물들을 제거하는 단계에서, 노출된 상기 투명전극층도 함께 제거되는 반도체 발광소자 제조방법.
  19. 제17 항에 있어서,
    상기 복수의 나노 발광구조물들이 제거된 영역의 적어도 일부에 전극절연층을 형성하는 단계를 더 포함하고,
    상기 투명전극층은 상기 전극절연층 상으로 연장되는 반도체 발광소자 제조방법.
  20. 기판 상에 제1 도전형 반도체로 이루어진 베이스층을 형성하는 단계;
    상기 베이스층 상에, 상기 베이스층의 일부가 노출된 복수의 개구부를 가지는 마스크층 및 몰드층을 형성하는 단계;
    상기 베이스층 상에, 상기 베이스층으로부터 상기 개구부를 통해 연장되는 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 형성하는 단계;
    상기 복수의 나노 발광구조물들을 덮는 투명전극층을 형성하는 단계;
    상기 복수의 나노 발광구조물들 사이를 충전하고 상기 복수의 나노 발광구조물들 및 상기 투명전극층의 상부를 덮는 충전층을 형성하는 단계;
    상기 기판의 적어도 일 영역 상에서 상기 복수의 나노 발광구조물들이 노출되도록 상기 충전층을 제거하는 단계;
    하부의 상기 베이스층이 노출되도록 상기 충전층에 의해 노출된 상기 복수의 나노 발광구조물들을 제거하는 단계; 및
    상기 복수의 나노 발광구조물들이 제거된 영역에 전극을 형성하는 단계를 포함하고,
    상기 전극은 하면 상에서 볼록한 형상을 갖거나 상면 상에서 오목한 형상을 갖는 패턴부들을 갖고,
    서로 인접한 두 개의 상기 나노 발광구조물들의 중심 사이의 거리, 서로 인접한 상기 나노 발광구조물과 상기 패턴부의 중심 사이의 거리 및 서로 인접한 두 개의 상기 패턴부들의 중심 사이의 거리는 모두 동일한 반도체 발광소자 제조방법.
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