KR102122358B1 - 반도체 발광 소자 - Google Patents

Abstract

일 실시예는, 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 반도체 적층체와, 상기 제1 도전형 반도체층의 제1 영역 상에 배치된 제1 콘택 전극과, 상기 제2 도전형 반도체층 상에 배치된 제2 콘택 전극과, 상기 제2 콘택 전극 상에 배치되며, 제1 저항을 갖는 제1 도전막과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막이 교대로 적층된 전류 분산층과, 상기 제1 콘택 전극에 전기적으로 접속된 제1 전극 패드와, 상기 제2 콘택 전극에 전기적으로 접속되도록 상기 전류 분산층의 일부 영역에 배치된 제2 전극 패드를 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}

본 발명은 반도체 발광소자에 관한 것이다.

반도체 발광소자는 전자와 정공의 재결합에 기하여 특장 파장대역의 광을 생성하는 반도체 소자이다. 이러한 반도체 발광소자는 필라멘트에 기초한 광원에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 각광을 받고 있다.

최근에는 반도체 발광소자의 발광 효율을 개선하기 위한 연구가 활발하게 이루어지고 있다. 특히, 반도체 발광소자의 발광 효율 및 광출력을 개선하기 위하여 다양한 전극 구조가 개발되고 있다.

당 기술 분야에서는, 전류 집중 현상으로 발광 효율의 저하를 방지하고 광출력을 개선하기 위하여 새로운 전극 구조를 갖는 반도체 발광소자가 요구되고 있다.

다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 이에 포함된다고 할 것이다.

본 발명의 일 측면에 따른 일 실시예는, 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 반도체 적층체와, 상기 제1 도전형 반도체층의 제1 영역 상에 배치된 제1 콘택 전극과, 상기 제2 도전형 반도체층 상에 배치된 제2 콘택 전극과, 상기 제2 콘택 전극 상에 배치되며, 제1 저항을 갖는 제1 도전막과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막이 교대로 적층된 전류 분산층과, 상기 제1 콘택 전극에 전기적으로 접속된 제1 전극 패드와, 상기 제2 콘택 전극에 전기적으로 접속되도록 상기 전류 분산층의 일부 영역에 배치된 제2 전극 패드를 포함하는 반도체 발광소자를 제공한다.

상기 제1 도전막은 상기 제2 도전막의 두께보다 작은 두께를 가질 수 있다.

이 경우에, 상기 제1 도전막은 상기 제2 도전막의 두께의 30% 이상의 두께를 가질 수 있다.

상기 제1 도전막은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te　으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 상기 제2 도전막은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.

상기 제1 콘택 전극은 적어도 하나의 핑거 전극을 포함할 수 있다.

특정 실시예에서, 상기 반도체 적층체 상에 배치되며, 상기 제1 콘택 전극의 일부 영역을 개방한 제1 개구와 상기 전류 분산층의 일부 영역을 개방하는 제2 개구를 갖는 절연층을 포함하고, 상기 제1 전극 패드는 상기 제1 개구를 통하여 상기 제1 콘택 전극에 접속되고, 상기 제2 전극 패드는 상기 제2 개구를 통하여 상기 전류 분산층에 접속될 수 있다.

상기 제1 영역 중 상기 제1 개구가 위치한 부분은 인접한 다른 부분의 폭보다 큰 폭을 가질 수 있다.

상기 제1 콘택 전극은 적어도 하나의 핑거 전극을 포함하며, 상기 제1 개구는 복수의 제1 개구를 포함하고, 상기 복수의 제1 개구는 상기 핑거 전극 상에 서로 이격되어 배치될 수 있다.

상기 제2 개구는 복수의 제2 개구를 포함하며, 상기 핑거 전극은 상기 복수의 제2 개구 사이로 연장될 수 있다. 이 경우에, 상기 제1 개구는 상기 제2 전극 패드의 하부에 위치할 수 있다.

상기 핑거 전극은 복수의 핑거 전극을 포함할 수 있다.

상기 전류 분산층은 적어도 상기 제2 콘택 전극의 형성면적에 실질적으로 대응되는 면적으로 형성될 수 있다. 이 경우에, 상기 제2 콘택 전극은 상기 제2 도전형 반도체층의 상면 중 모서리와 인접한 영역을 제외한 영역에 배치될 수 있다.

상기 제1 및 제2 콘택 전극 중 적어도 하나는 Al, Ag, Ni, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Cr 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다.

상기 제2 콘택 전극과 상기 전류 분산층 사이에 또는 상기 전류 분산층과 상기 제2 전극 패드 사이에 위치한 배리어층을 더 포함할 수 있다. 이 경우에, 상기 배리어층은 Ni, Al, Cu, Cr, Ti 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다.

본 발명의 일 실시예는, 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 반도체 적층체와, 상기 제1 도전형 반도체층의 제1 영역 상에 배치되며, 복수의 핑거 전극을 갖는 제1 콘택 전극과, 상기 제2 도전형 반도체층 상면에 배치된 제2 콘택 전극과, 상기 반도체 적층체 상에 배치되며, 상기 제1 콘택 전극의 일부 영역을 개방한 제1 개구와 상기 전류 분산층의 일부 영역을 개방하는 제2 개구를 갖는 절연층과, 상기 제2 콘택 전극 상에 배치되며, 제1 저항을 갖는 제1 도전막과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막이 교대로 적층된 전류 분산층과, 상기 절연층의 일 영역 상에 배치되며, 상기 제1 개구를 통하여 상기 제1 콘택 전극에 전기적으로 접속되는 제1 전극 패드와, 상기 절연층의 다른 영역 상에 배치되며, 상기 제2 개구를 통하여 상기 전류 분산층에 전기적으로 접속되는 제2 전극 패드를 포함하는 반도체 발광소자를 제공한다.

상기 제1 및 제2 개구는 각각 복수의 제1 및 제2 개구를 포함하며, 상기 복수의 제1 개구는 각각 상기 핑거 전극 상에 서로 이격되어 배치되고, 상기 핑거 전극은 각각 상기 복수의 제2 개구 사이로 연장될 수 있다.

이 경우에, 상기 제1 및 제2 전극 패드는 상기 반도체 발광소자의 대향하는 양 모서리에 인접하도록 배치되며, 상기 복수의 핑거 전극은 상기 제1 전극 패드의 하부에서 상기 제2 전극 패드의 하부까지 연장될 수 있다.

상기 제1 및 제2 콘택 전극 중 적어도 하나는 Al, Ag, Ni, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Cr 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다.

상기 제1 저항은 상기 제2 저항의 약 3배 이상일 수 있다. 상기 제1 도전막은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te에서 선택된 적어도 하나를 포함하며, 상기 제2 도전막은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag에서 선택된 적어도 하나를 포함할 수 있다. 제1 및 제2 도전막은 서로 다른 금속일 수 있다.

상기 절연층은 상기 제2 도전형 반도체층 상면 중 모서리에 인접한 영역에 위치할 수 있다.

상기 제2 콘택 전극과 상기 전류 분산층 사이에 또는 상기 전류 분산층과 상기 제2 전극 패드 사이에 위치한 배리어층을 더 포함하며, 상기 배리어층은 Ni, Al, Cu, Cr, Ti 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다.

본 발명의 다른 측면은, 제1 전극구조와 제2 전극구조를 갖는 회로 기판과, 상기 회로 기판에 실장되며 앞선 실시예들에 따른 반도체 발광소자를 포함하며, 상기 반도체 발광소자의 제1 및 제2 전극 패드가 각각 상기 제1 및 제2 전극구조에 연결된 발광모듈을 포함한다.

본 발명의 또 다른 측면은, 앞선 실시예들에 따른 반도체 발광소자를 구비한 발광모듈과, 상기 발광 모듈을 구동하도록 구성된 구동부와, 상기 구동부에 외부 전압을 공급하도록 구성된 외부 접속부를 포함하는 조명장치를 제공한다.

서로 다른 저항(또는 전기적 전도도)을 갖는 도전막을 이용한 전류 분산층을 제공함으로써, 전류 집중 현상으로 발광 효율을 저하를 방지하고 광출력을 개선한 반도체 발광소자를 제공할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이다.
도2는 도1에 도시된 반도체 발광소자를 Ⅰ-Ⅰ'을 따라 절개하여 본 개략적인 단면도이다.
도3은 도1에 도시된 반도체 발광소자를 Ⅱ-Ⅱ'을 따라 절개하여 본 개략적인 단면도이다.
도4는 도1에 도시된 반도체 발광소자에서 "A"부분을 확대하여 본 개략적 도면이다.
도5는 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 단면도이다.
도6은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이다.
도7은 도6에 도시된 반도체 발광소자를 Ⅰ-Ⅰ'을 따라 절개하여 본 개략적인 단면도이다.
도8은 도6에 도시된 반도체 발광소자를 Ⅱ-Ⅱ'을 따라 절개하여 본 개략적인 단면도이다.
도9는 도6에 도시된 반도체 발광소자에서 "B"부분을 확대하여 본 개략적 도면이다.
도10a 내지 도10c는 각각 비교예1 및 2와 실시예1에 따른 반도체 발광소자를 나타내는 평면도이다.
도11a 및 도11b는 각각 비교예2 및 실시예1에 따른 길이방향에 따른 발광강도 분포를 나타내는 그래프이다.
도12는 각각 비교예1 및 2와 실시예1에 따른 반도체 발광소자의 동작전압을 나타내는 그래프이다.
도13은 각각 비교예1 및 2와 실시예1에 따른 반도체 발광소자의 출력을 나타내는 그래프이다.
도14는 각각 실시예A 내지 C(고저항인 도전막 두께 조절)에 따른 반도체 발광소자의 동작전압을 나타내는 그래프이다.
도15는 각각 실시예A 내지 C(고저항인 도전막 두께 조절)에 따른 반도체 발광소자의 출력을 나타내는 그래프이다.
도16 내지 도25는 본 발명의 일 실시예의 반도체 발광장치의 제조공정을 설명하기 위한 주요공정도이다.
도26 내지 도28은 본 발명의 다양한 반도체 발광모듈을 개략적으로 나타내는 단면도이다.
도29a 및 도29b은 본 발명에 따른 반도체 발광장치 제조공정의 다른 변형예를 설명하기 위한 평면도이다.
도30 및 도31은 본 발명의 일 실시예에 따른 반도체 발광소자(또는 발광모듈)가 채용될 수 있는 백라이트 유닛의 예를 나타낸다.
도32는 본 발명의 일 실시예에 따른 반도체 발광소자(또는 발광모듈)가 채용된 조명 장치의 예를 나타낸다.
도33은 본 발명의 일 실시예에 따른 반도체 발광소자(또는 발광모듈)가 채용된 헤드 램프의 예를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.

본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소로 이해될 수 있다.

한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명의 일부로 결합될 수 있다.

도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이며, 도2 및 도3은 도1에 도시된 반도체 발광소자를 각각 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을을 따라 절개하여 본 개략적인 단면도이다.

도2 및 도3과 함께, 도1을 참조하면, 반도체 발광소자(10)는 기판(11)과 상기 기판(11) 상에 배치된 반도체 적층체(L)를 포함한다. 상기 반도체 적층체(L)는 제1 도전형 반도체층(12), 활성층(13) 및 제2 도전형 반도체층(14)을 포함할 수 있다.

상기 기판(11)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl₂O₄, MgO, LiAlO₂, LiGaO₂, GaN일 수 있다.

상기 제1 도전형 반도체층(12)은 n형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(12)은 n형 GaN일 수 있다. 상기 활성층(13)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층(13)은 단일 양자우물(SQW) 구조일 수도 있다. 상기 제2 도전형 반도체층(14)은 p형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(14)은 p형 AlGaN/GaN일 수 있다.

본 실시예에 채용된 반도체 적층체(L)에서, 도2에 도시된 바와 같이, 상기 제1 도전형 반도체층(12)은 에칭에 의해 노출된 영역("제1 영역"이라고도 함)을 가지며, 에칭되지 않은 영역("제2 영역"이라고도 함)에는 활성층(13) 및 제2 도전형 반도체층(14)이 위치할 수 있다. 상기 반도체 발광소자(10)는, 상기 제1 도전형 반도체층(12)의 제1 영역에 배치된 제1 콘택 전극(21)과, 상기 제2 도전형 반도체층(14) 상에 배치된 제2 콘택 전극(22)을 포함한다.

상기 제1 및 제2 콘택 전극(21,22)은 이에 한정되지 않으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 필요에 따라, 반사성 전극구조를 채용하여 플립칩 구조로 구현될 수 있다. 예를 들어, 상기 제1 콘택 전극(21)은 Cr/Au을 포함할 수 있으며, 상기 제2 콘택 전극(22)은 Ag을 포함할 수 있다.

상기 반도체 발광소자(10)는 각각 상기 제1 및 제2 콘택 전극(21,22) 상에 배치된 제1 및 제2 전극 패드(25,26)를 포함한다. 상기 제1 및 제2 전극 패드(25,26)는 도1 및 도2에 도시된 바와 같이, 대향하는 양측 모서리에 인접하도록 위치할 수 있다. 상기 제1 콘택 전극(21)은 핑거 전극(F)을 포함할 수 있다. 상기 핑거 전극(F)은 상기 제2 전극 패드(25)를 향해 연장되도록 형성될 수 있다. 상기 제1 및 제2 전극 패드는 Au, Sn 또는 Au/Sn을 포함할 수 있다.

본 실시예에 따른 반도체 발광소자(10)는, 상기 제2 콘택 전극(22) 상에 배치된 전류 분산층(24)을 더 포함한다. 도4에 도시된 바와 같이, 상기 전류 분산층(24)은 제1 저항을 갖는 제1 도전막(24a)과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막(24b)이 교대로 적층된 구조를 가질 수 있다.

상기 제1 도전막(24a)은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 도전막(24b)은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 도전막(24a,24b)은 서로 다른 금속으로 적절히 선택될 수 있다. 상기 제1 도전막(24a)은 Ti, V, Cr, Fe, Co, Ni, Zn, Zr, Nb 또는 Ru일 수 있으며, 상기 제2 도전막(24b)은 Al, Cu 또는 Ag일 수 있다. 예를 들어, 상기 제1 도전막(24a)은 Ti(약 4.31×10^-7Ωm @295K)일 수 있으며, 상기 제2 도전막(24b)은 Ag(약 1.61×10^-8Ωm @295K)일 수 있다.

도4에 도시된 바와 같이, 상기 전류 분산층(24)에 채용된 제1 및 제2 도전막(24a,24b)은 저항이 다르므로 그 내부에서의 전류 흐름은 서로 다른 경향을 나타낼 수 있다. 상기 제1 도전막(24a)에서는 상대적으로 저항이 높으므로 폭방향의 전류흐름이 강화되고, 상기 제2 도전막(24b)은 전기적 전도도가 높으므로 상대적으로 두께방향으로 전류 흐름이 강화될 수 있다. 상기 제1 및 제2 도전막(24a,24b)을 반복하여 교대로 적층되므로, 이러한 두 가지 경향의 전류흐름은 반복적으로 나타날 수 있다. 결과적으로, 구동 전압을 크게 높이지 않으면서 상기 전류 분산층(24)에서의 전류는 그 전체 면적에 걸쳐서 보다 균일하게 분산될 수 있다.

도1을 참조하면, 제1 및 제2 전극 패드(25,26)에 인가된 전류의 흐름은 상기 제2 전극 패드(26)와 인접한 상기 제1 콘택 전극(21)의 핑거 끝단 사이의 영역에서 집중될 수 있으나, 상기 제2 전극 패드(26) 하부에 위치한 전류 분산층(24)에 의해 전체 면적에 걸친 전류흐름이 강화되어 상기 발광소자(10)의 전체 면적에서 균일한 발광을 도모할 수 있다.

상기 제1 도전막(24a)은 상기 제2 도전막(24b)의 저항의 3 배 이상의 저항, 나아가 10배 이상의 저항을 가질 수 있다. 상기 제1 도전막(24a)의 두께(ta)는 상기 제2 도전막(24b)의 두께(tb)보다 작을 수 있다. 이 경우에, 상기 제1 도전막(24a)은 상기 제2 도전막(24b)의 두께(tb)의 30% 이상의 두께(ta)를 가질 수 있다.

상기 제2 전극 패드(26)는 상기 전류 분산층(24)의 일부 영역에 배치될 수 있다. 상기 전류 분산층(24)은 적어도 상기 제2 콘택 전극(22)의 형성면적에 실질적으로 대응되는 면적으로 형성될 수 있다. 도3에 도시된 바와 같이, 상기 전류 분산층(24)은 상기 제2 콘택 전극(22)을 덮는 캡구조로 제공될 수 있다.

본 실시예와 달리, 상기 기판(11)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝될 수도 있다. 예를 들어, 사파이어 기판인 경우는 레이저를 조사하여 기판을 분리할 수 있으며, 실리콘이나 실리콘 카바이드 기판은 연마/에칭 등의 방법에 의해 제거할 수 있다.

상기 기판(11)을 제거할 경우에, 다른 지지 기판을 사용할 수 있다. 이러한 지지 기판은 LED 칩의 광효율을 향상시키게 위해서, 반사 금속을 사용하여 접합하거나 반사구조를 접합층의 중간에 삽입할 수 있다.

상기 기판(11)을 패터닝할 경우에는, 기판의 주면(표면 또는 양쪽면) 또는 측면에 단결정 성장 전 또는 후에 요철 또는 경사면을 형성하여 광추출 효율과 결정성을 향상시킬 수 있다. 패턴의 크기는 5㎚ ~ 500㎛ 범위에서 선택될 수 있으며 규칙 또는 불규칙한 패턴으로 광 추출 효율을 좋게 하기 위한 구조면 가능하다. 모양도 기둥, 산, 반구형 등의 다양한 형태를 채용할 수 있다.

도1에 도시된 실시예에 채용된 전극구조는 다양하게 변경되어 실시될 수 있다. 도5는 전류 분산층의 위치를 변경한 예를 나타내는 단면도이다.

본 실시예에 따른 반도체 발광소자(30)는 도1에 도시된 반도체 발광소자(10)와 유사한 반도체 적층체(L)를 가지며, 도5는 도3에 대응되는 단면이며, 제1 콘택 전극과 같이 도시되지 않은 요소는 도1에 도시된 실시예와 동일한 것으로 이해될 수 있다.

도5을 참조하면, 상기 반도체 발광소자(30)는 상기 제2 도전형 반도체층(14)에 접속되도록 상기 반도체 적층체(L) 상에 배치된 제2 콘택 전극(32)과, 상기 제2 콘택 전극(32) 상에 배치된 배리어층(33)과, 상기 배리어층(33) 상에 배치된 전류 분산층(34)을 포함할 수 있다. 상기 전류 분산층(34)의 일 영역에는 상기 전극 패드(36)가 배치될 수 있다.

본 실시예에서는, 상기 배리어층(33)은 상기 제2 콘택 전극(32)과 상기 전류 분산층(34) 사이에 배치되어 상기 제2 콘택 전극(32)으로의 원하지 않는 원소의 확산을 방지할 수 있다. 도5에 도시된 바와 같이, 상기 배리어층(33)은 상기 콘택 전극을 덮는 캡구조로 제공될 수 있다. 상기 배리어층(33)은 상기 제2 콘택 전극(32) 및 상기 전류 분산층(34)과 다른 안정적인 물질일 수 있다. 상기 배리어층(33)은 이에 한정되지는 않으나, Ni, Al, Cu, Cr, Ti 또는 그 조합을 포함할 수 있다. 예를 들어, 상기 배리어층(33)은 Ni/Ti의 복층 또는 Ni/Ti이 반복하여 적층된 구조일 수 있다.

상기 전류 분산층(34)은 앞선 실시예와 유사하게 제1 저항을 갖는 제1 도전막(34a)과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막(34b)이 교대로 적층된 구조를 가질 수 있다. 상기 제1 도전막(34a)은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te에서 선택된 적어도 하나를 포함하며, 상기 제2 도전막(34b)은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 도전막(34a,34b)은 서로 다른 금속으로 적절히 선택될 수 있다.

도5에 도시된 바와 같이, 저항이 다른 제1 및 제2 도전막(34a,34b)을 반복하여 교대로 적층되므로, 구동 전압을 크게 높이지 않으면서 상기 전류 분산층(34)에서의 전류는 그 전체 면적에 걸쳐서 더욱 균일하게 분산될 수 있다. 본 실시예와 같이, 상기 전류 분산층(34)는 상기 배리어층(33)과 상기 전극 패드(36) 사이에 위치하여 전류 분산을 실현할 수 있으나, 이에 한정되지 않고, 상기 배리어층(33)과 상기 제2 콘택 전극(32) 사이에 위치할 수도 있다.

도6은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타내는 평면도이며, 도7 및 도8은 각각 도6 에 도시된 반도체 발광소자를 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절개하여 본 개략적인 단면도이다.

도7 및 도8과 함께, 도6을 참조하면, 반도체 발광소자(100)는 기판(101)과 상기 기판(101) 상에 배치된 반도체 적층체(L)를 포함한다. 상기 반도체 적층체(L)는 제1 도전형 반도체층(102), 활성층(103) 및 제2 도전형 반도체층(104)을 포함할 수 있다.

상기 기판(101)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(101)은 사파이어, SiC, Si, MgAl₂O₄, MgO, LiAlO₂, LiGaO₂, GaN일 수 있다. 상기 기판(101)의 표면은 반구형인 요철 구조(P)를 포함할 수 있다. 상기 요철 구조(P)의 형상은 이에 한정되지 않으며, 다른 다면체 구조나 불규칙한 형상의 요철을 가질 수 있다.

상기 제1 도전형 반도체층(102)은 n형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(102)은 n형 GaN일 수 있다. 상기 활성층(103)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층(103)은 단일 양자우물(SQW) 구조일 수도 있다. 상기 제2 도전형 반도체층(104)은 p형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(104)은 p형 AlGaN/GaN일 수 있다.

본 실시예에 채용된 반도체 적층체(L)에서, 도7 및 도8에 도시된 바와 같이, 상기 제1 도전형 반도체층(102)은 에칭에 의해 노출된 영역("제1 영역"이라고도 함)을 가지며, 에칭되지 않은 영역("제2 영역"이라고도 함)에는 활성층(103) 및 제2 도전형 반도체층(104)이 위치할 수 있다.

본 실시예에서, 상기 제1 영역은 제1 콘택 전극(111)에 형성될 영역을 제공할 수 있다. 상기 제1 콘택 전극(111)은 나란히 배열된 4개의 핑거 전극(111a)과 상기 핑거 전극(111a)의 일단에 서로 연결하는 연결 전극(111b)을 포함할 수 있으나, 다양하게 변경될 수 있다. 예를 들어, 연결 전극(111b)은 생략될 수 있다. 상기 제1 영역은 상기 제1 콘택 전극(111)의 배열에 대응되도록 형성될 수 있다. 에칭되지 않은 제2 영역, 즉 상기 제2 도전형 반도체층(104) 상면에는 제2 콘택 전극(112)이 배치될 수 있다.

상기 제1 및 제2 콘택 전극(111,112)은 이에 한정되지 않으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 예를 들어, 상기 제1 콘택 전극(111)은 Cr/Au을 포함할 수 있으며, 상기 제2 콘택 전극(112)은 Ag을 포함할 수 있다.

도8에 도시된 바와 같이, 상기 반도체 발광소자(100)는 상기 제2 콘택 전극(112) 상에 배치된 전류 분산층(114)을 더 포함한다. 상기 전류 분산층(114)은 적어도 상기 제2 콘택 전극(112)의 형성면적에 실질적으로 대응되는 면적으로 형성될 수 있다. 도9는 도8의 "B" 부분을 확대하여 나타낸다. 도9를 참조하면, 상기 전류 분산층(114)은 제1 저항을 갖는 제1 도전막(114a)과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막(114b)이 교대로 적층된 구조를 가질 수 있다.

상기 제1 도전막(114a)은 상기 제2 도전막(114b)의 저항보다 3배 이상인 저항, 나아가 10배 이상인 저항을 가질 수 있다. 상기 제1 도전막(114a)의 두께(ta)는 상기 제2 도전막(114b)의 두께(tb)보다 작을 수 있다. 이 경우에, 상기 제1 도전막(114a)은 상기 제2 도전막(114b)의 두께(tb)의 30% 이상의 두께(ta)를 가질 수 있다. 상기 제1 도전막(114a)은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te에서 선택된 적어도 하나를 포함하며, 상기 제2 도전막(114b)은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 도전막(114a,114b)은 서로 다른 금속으로 적절히 선택될 수 있다.

도8에 도시된 바와 같이, 상기 전류 분산층(114) 상에 배리어층(113)이 형성될 수 있다. 상기 배리어층(113)은 상기 제2 콘택 전극(112)과 상기 전류 분산층(114)을 덮는 캡구조로 제공될 수 있다. 상기 배리어층(113)은 Ni, Al, Cu, Cr, Ti 및 그 조합으로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다.

본 실시예에서, 도7 및 도8에 도시된 바와 같이, 상기 반도체 발광소자(100)는 상기 반도체 적층체(L) 상에 배치된 절연층(106)을 포함할 수 있다. 상기 절연층(106)은 SiO₂, SiN 또는 SiON일 수 있다. 상기 절연층(106)은 상기 제1 콘택 전극(111)의 일부 영역을 개방한 제1 개구(H1)와 상기 배리어층(113)의 일부 영역을 개방하는 제2 개구(H2)를 가질 수 있다. 본 실시예와 같이, 상기 제1 및 제2 개구(H1,H2)는 각각 복수로 구비될 수 있으며, 일정한 간격을 따라 형성될 수 있다. 예를 들어, 상기 복수의 제1 개구(H1)는 각각 상기 핑거 전극(111a) 상에 서로 이격되어 배치될 수 있다.

본 실시예에서는, 상기 제2 개구(H2)를 통해서 상기 배리어층(113)의 일부 영역이 개방되는 것으로 도시되어 있으나, 이와 달리, 상기 배리어층(113)이 생략되거나, 상기 배리어층(113)이 전류 분산층(114)과 제2 콘택 전극(112) 사이에 위치할 수 있으며(도5 참조), 이 경우에 상기 제2 개구(H2)에 의해 노출되는 영역은 상기 전류 분산층(114)의 일부 영역일 수 있다. 상기 핑거 전극(111a)은 상기 제1 개구(H1)와 연결되는 부분, 즉 콘택영역(C)은 그 인접한 다른 부분의 폭(w2)보다 큰 폭(w1)을 가질 수 있다. 상대적으로 큰 폭의 콘택영역(C)은 상기 제1 개구(H1)를 통해서 용이한 접속을 도모할 수 있다.

도6 및 도8에 도시된 바와 같이, 제1 및 제2 전극 패드(115,116)는 각각 상기 절연층(106)의 일 영역 상에 배치될 수 있다. 상기 제1 전극 패드(115)는 상기 제1 개구(H1)를 통하여 상기 제1 콘택 전극(111)의 콘택영역(C)에 전기적으로 접속될 수 있다. 상기 제2 전극 패드(116)는 상기 제2 개구(H2)를 통하여 상기 전류 분산층(114)에 전기적으로 접속될 수 있다. 상기 제1 및 제2 전극 패드(115,116)는 Au, Sn 또는 Au/Sn을 포함할 수 있다.

상기 제1 및 제2 전극 패드(115,116)는 도6에 도시된 바와 같이, 상기 반도체 발광소자(100)의 대향하는 양 모서리에 인접하도록 배치될 수 있다. 상기 복수의 핑거 전극(111a)은 상기 제1 전극 패드(115)의 하부에서 상기 제2 전극 패드(116)의 하부까지 연장될 수 있다.

본 실시예와 같이, 상기 복수의 핑거 전극(111a)은 각각 상기 복수의 제2 개구(H2) 사이로 연장함으로써, 상기 제2 전극 패드(116)의 하부 영역에 위치한 반도체 적층체 영역까지 전류 흐름을 보장할 수 있으며, 그 영역에 위치한 활성층(103)에서도 유효한 발광을 도모할 수 있다.

이러한 구조에서, 상기 전류 분산층(114)은 전체 영역에서 수평방향으로 전류 흐름을 강화함으로써 두 전극의 인접한 영역에서 전류가 집중되는 현상을 완화시킬 수 있다.

도10a 내지 도10c는 각각 비교예1 및 2과 실시예에 따른 반도체 발광소자를 나타내는 평면도이다.

도10a에 도시된 반도체 발광소자(100', 비교예1)는, 앞선 실시예(도7 내지 도9 참조)와 유사하지만, 제1 콘택 전극(111')이 제2 전극 패드(116)의 하부까지 연장되지 않은 점과, 전류 분산층(114)을 채용하지 않은 점에서 상이하다.

도10b에 도시된 반도체 발광소자(100", 비교예2)도, 앞선 실시예(도7 내지 도9 참조)와 유사하지만, 전류 분산층(114)을 채용하고 있지 않은 점에서 상이하다. 즉, 비교예2에 따른 반도체 발광소자(100")는 비교예1과 달리, 제2 전극 패드(116)의 하부까지 연장된 점이 상이하다.

도10c에 도시된 반도체 발광소자(100, 실시예1)는 앞선 실시예(도7 내지 도9 참조)에 대응되는 구조를 갖는다.

도10a 내지 도10c에 도시된 반도체 발광소자의 평면에는 제1 및 제2 전극 패드에 전류가 인가될 때에 일측 개구(H2)를 중심으로 전류의 분포(점선 참조)를 표시되어 있다.

도10a를 참조하면, 상기 제1 전극 패드(116)와 상기 제1 콘택 전극(111')의 콘택영역(C) 사이에 전류 흐름이 분포되며, 특히 전류 분포가 상기 제2 전극 패드(116)에 인접한 콘택영역(C)에 집중되는 경향을 나타내었다. 또한, 제2 전극 패드(116) 하부에 위치한 제2 개구(H2) 사이 영역에서 전류의 흐름은 거의 분포하지 않아 실질적으로 발광에 기여하지 않는 비발광 면적을 남게 된다.

반면에, 도10b에서는 제1 콘택 전극(111)을 제2 전극 패드의 하부까지 연장시킴으로써 제2 개구(H2) 사이 영역에서 전류를 흐르게 하고, 그 영역에 위치한 활성층도 발광에 기여하고, 유효한 발광면적을 증가시킬 수 있다. 하지만, 비교예1와 동일한 조건으로 구동시킬 때에, 도10b에 도시된 바와 같이, 상기 제2 전극 패드(116)의 하부에서 전류분포의 집중이 심화되고, 상대적으로 멀리 위치한 영역(R1)에서의 전류 흐름이 약화될 수 있다.

이러한 전류 집중 문제는 앞선 실시예에서 제안된 전류 분산층(도8 및 도9의 114)을 채용함으로써 효과적으로 저감될 수 있다. 도10c에 도시된 바와 같이, 제1 콘택 전극(111)을 제2 전극 패드(116) 하부로 연장시키더라도 전류 분산층(114)을 채용함으로써 상대적으로 멀리 위치한 영역(R2)에서의 전류 흐름이 개선되어 전체 면적에서 비교적인 균일한 전류분포를 가질 수 있다.

이와 같이, 국부적으로 전극 간의 인접한 영역이 존재하는 전극 배열을 갖더라도, 전류 분산층(114)을 채용함으로써 전류 집중 문제를 완화시킬 수 있다. 이러한 전류 분포의 개선을 통해서 반도체 발광소자의 발광효율을 크게 개선시킬 수 있다.

도11a 및 도11b는 각각 비교예2 및 실시예1에 따른 길이방향에 따른 발광강도 분포를 나타내는 그래프이며, 도10b 및 도10c에 도시된 반도체 발광소자에서 X1-X1'에 따른 위치에서 발광강도 분포를 나타낸다.

도11a와 도11b를 비교하면, 비교예2에 따른 반도체 발광소자(100")와 실시예1에 따른 반도체 발광소자(100)는 유사하게 제2 전극 패드(116)의 하부 영역(예 0.8∼1㎜ 구간))에서도 소정의 발광분포를 나타내었으나, 제2 전극 패드(116)과 상대적으로 먼 영역(R1,R2)에서는 발광분포에서 다소 큰 차이를 나타내었다. 구체적으로, 제2 전극 패드(116)로부터 이격된 영역(예, 0.1∼0.3㎜ 구간)에서, 비교예2는 다른 인접한 영역의 발광분포보다 상대적으로 낮은 발광분포를 갖는 반면에(도11a), 실시예1은 다른 인접한 영역과 큰 차이가 없는 비교적 균일한 발광분포를 나타내었다.

이러한 차이는 실시예1에 채용된 전류 분산층에 의해 전체 면적에서 전류가 효과적으로 분산되어 국부적인 영역에서의 전류 집중 문제를 완화시킨 결과로 이해할 수 있다.

도12 및 도13은 각각 비교예1 및 2와 실시예1에 따른 반도체 발광소자의 동작 전압과 광출력을 나타내는 그래프이다.

도12를 참조하면, 동작 전압(V_F)의 경우에, 비교예1에 따른 반도체 발광소자(100')는 3.378 V로 나타냈으나, 비교예2에 따른 반도체 발광소자(100")는 오히려 0.06 V 정도 증가된 3.442 V로 나타났다. 반면에, 실시예1에 따른 반도체 발광소자(100)는 3.346 V로 비교예1보다 약 0.03 V 정도 감소한 것으로 나타났다.

비교예2의 경우에, 제1 콘택 전극(111)을 연장하였으나, 오히려 연장된 영역에서 전류 크라우딩 현상을 발생되어 동작 전압이 증가되는 결과를 가져 왔으며, 실시예1에서는 전류 분산층(114)을 함께 도입하여 전류 크라우딩 현상을 억제하고, 제1 콘택 전극(111)을 확장시킨 결과로 동작 전압이 감소될 수 있었다.

도13을 참조하면, 광출력(Po)의 경우에, 비교예2에 따른 반도체 발광소자(100")는 비교예1에 비해 약 3.8%로 개선된 결과를 나타냈으며, 실시예1에 따른 반도체 발광소자는 비교예2에 비해 약 2.3%로 개선된 결과를 나타내었다.

비교예2 및 실시예1 모두에서, 제1 콘택 전극(111)을 연장하여 제2 전극 패드(116)의 아래까지 연장시켜 유효한 발광면적을 증가시키고 그 결과 광출력이 증가될 수 있다. 광출력 측면에서, 비교예2이 실시예1보다 다소 크게 개선되어 있으나, 비교예2의 경우에 동작 전압이 크게 증가될 수 있다.

이와 같이, 핑거 전극과 같은 다양한 형태의 전극을 설계하여 반도체 발광소자에서 실제 발광에 가담하지 않는 영역을 감소시킬 수 있으며, 그 결과, 반도체 발광 소자의 광출력을 증가시킬 수 있다. 또한, 발광면적을 증가시키기 위한 전극 설계로 인하여 야기될 수 있는 전류 집중 문제를 전류 분산층(114)을 도입하여 완화시키고 동작 전압을 감소시킬 수도 있다.

이와 같이, 본 실시예에 채용된 전류 분산층(114)은 전극간의 국부적인 인접 배치로 인한 전류 집중 문제를 완화시키므로, 전극 배치에서 설계 자유도를 높일 수 있다. 그 결과, 유효 발광면적을 증가시켜 광출력를 향상시킬 수 있을 뿐만 아니라, 전류 집중 문제를 해결하여 동작 전압을 크게 감소시킬 수 있다.

본 실시예에 채용된 전류 분산층은 서로 다른 저항을 갖는 제1 및 제2 도전막이 적층된 구조를 갖는다. 상기 제1 도전막은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te에서 선택된 적어도 하나를 포함하며, 상기 제2 도전막은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag에서 선택된 적어도 하나를 포함할 수 있다. 제1 및 제2 도전막은 서로 다른 금속으로 적절히 선택될 수 있다.

고저항인 제1 도전막은 저저항인 제2 도전막의 두께보다 작은 두께를 가질 수 있다. 제1 및 제2 도전막의 비율에 따른 동작 전압 및 광출력의 변화를 실시예 A 내지 실시예 C를 통하여 확인하였다.

실시예 A

도7에 도시된 반도체 발광소자를 제조하였다. 본 실시예에 따른 반도체 발광소자에 채용된 전류 분산층은 Ti인 제1 도전막과 Al인 제2 도전막을 교대로 3회 적층하여 제조하였다. Ti막 및 Al막을 동일한 두께, 즉 각각 약 1000Å으로 증착하였다.

실시예 B

실시예 A와 유사하게 반도체 발광소자를 제조하되, 전류 분산층을 구성하는 제1 및 제2 도전막의 두께 비율을 달리하였다. 제2 도전막인 Al 막은 약 1000Å으로 유지하되, 제1 도전막인 Ti막은 약 700Å으로 달리하여 전류 분산층을 형성하였다.

실시예 C

실시예 A와 유사하게 반도체 발광소자를 제조하되, 전류 분산층을 구성하는 제1 및 제2 도전막의 두께 비율을 달리하였다. 제2 도전막인 Al 막은 약 1000Å으로 유지하되, 앞선 실시예와 달리, 제1 도전막인 Ti막은 약 400Å으로 전류 분산층을 형성하였다.

도14 및 도15는 각각 실시예 A 내지 실시예 C에 따른 반도체 발광소자의 동작전압과 광출력을 나타내는 그래프이다.

도14를 참조하면, 동작 전압(V_F)의 경우에, 실시예 A 및 B에 따른 반도체 발광소자는 유사하게 3.215 V, 3.216 V로 나타났으며, 실시예 C에 따른 반도체 발광소자는 실시예A와 비교하여 약 0.03 V 증가된 3.244 V로 나타났다.

도15를 참조하면, 광출력(Po)의 경우에, 실시예A에 따른 반도체 발광소자는 약 473.7 ㎽로 나타났으며, 실시예 B 및 C는 유사하게 약 475.3 ㎽, 약 475.6 ㎽로 나타났다.

이와 같이, 고저항인 제2 도전막을 저저항인 제1 도전막에 비해 얇게 하는 경우에 광출력이 다소 증가할 수 있었다. 또한, 제2 도전막에 대한 제1 도전막의 두께 비율이 지나치게 낮아진 경우에는 광출력은 더 이상 개선되지 않으며, 오히려 동작 전압이 증가되는 것을 확인할 수 있었다.

상술된 실시예를 참조할 때에, 광출력 및 동작전압의 관점에서, 상기 제1 도전막을 상기 제2 도전막의 두께보다 얇게 하되, 상기 제1 도전막 두께를 상기 제2 도전막 두께의 30% 이상으로 유지하는 것이 바람직할 수 있다.

도16 내지 도24는 본 발명의 일 실시예의 반도체 발광소자의 제조공정을 설명하기 위한 주요공정도이다.

도16에 도시된 바와 같이, 기판(101) 상에 제1 도전형 반도체층(102), 활성층(103) 및 제2 도전형 반도체층(104)을 순차적으로 성장시켜 반도체 적층체를 형성한다.

상기 기판(101)은 사파이어, SiC, Si, MgAl₂O₄, MgO, LiAlO₂, LiGaO₂, GaN일 수 있다. 상기 기판(101)의 표면은 반구형인 요철 구조(P)를 포함할 수 있다. 상기 요철 구조(P)의 형상은 이에 한정되지 않으며, 다른 다면체 구조나 불규칙한 형상의 요철을 가질 수 있다.

상기 반도체 적층체는 MOCVD, MBE, HVPE과 같은 공정을 이용하여 상기 기판(101) 상에 성장될 수 있다. 상기 제1 도전형 반도체층(102)은 n형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(102)은 n형 GaN일 수 있다. 상기 활성층(103)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층(103)은 단일 양자우물(SQW) 구조일 수도 있다. 상기 제2 도전형 반도체층(104)은 p형 Al_xIn_yGa_{1 -x- y}N (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(104)은 p형 AlGaN/GaN일 수 있다.

도17 및 도18에 도시된 바와 같이, 상기 활성층(103)과 제2 도전형 반도체층(104)의 일부를 제거하여 제1 도전형 반도체층(102)이 부분적으로 노출되는 그루브(G)를 형성할 수 있다.

상기 그루브(G)에 의해 노출된 상기 제1 도전형 반도체층(102)의 영역은 제1 콘택 전극이 형성될 영역으로 제공될 수 있다. 이러한 제거 공정은 마스크를 이용한 에칭공정으로 수행될 수 있다.

가로로 배열된 4개의 그루브(G)는 제1 전극 패드가 형성될 영역뿐만 아니라 제2 전극 패드가 위치할 영역까지 연장되어 형성될 수 있다. 상기 그루브(G)는 복수의 콘택 영역(C)을 가질 수 있다. 상기 콘택 영역(C)은 제1 전극 패드의 하부에 위치할 수 있다. 상기 콘택 영역(C)은 제1 도전형 반도체층(102)과 제2 전극 패드의 접속영역을 정의할 수 있다.

도18에 도시된 바와 같이, 상기 콘택 영역(C)은 상기 그루브(G)의 다른 영역의 폭(W2')보다 큰 폭(W1')을 갖도록 형성될 수 있다. 상기 복수의 콘택 영역(C)은 각 그루브(G)에서 일정한 간격을 갖도록 배치될 수 있다. 상기 4개의 그루브(G)는 그 일단이 외곽 영역까지 연장되며, 그 영역을 통해 4개의 그루브(G)에 형성될 핑거 전극을 연결하는 연결 전극을 제공할 수 있다.

필요한 경우에, 도18에 도시된 바와 같이, 본 그루브(G) 형성 공정과 함께 반도체 적층체의 외곽 영역을 제거하여 제1 도전형 반도체층(102)을 추가적으로 노출시킬 수 있다. 이러한 외곽 영역은 칩 단위로 분리하는 후속 공정에서 스크라이빙 라인으로 활용될 수 있다.

도19 및 도20에 도시된 바와 같이, 제2 도전형 반도체층(104) 상면에 제2 콘택 전극(112), 전류 분산층(114) 및 배리어층(113)을 순차적으로 형성할 수 있다.

본 공정은 반도체 적층체의 전체 상면에 제1 절연막(106a)을 형성한 후에, 상기 제2 콘택 전극(112)이 형성될 영역을 마스크를 이용하여 개방하고, 그 개방된 영역에 제2 콘택 전극(112)을 증착함으로써 구현될 수 있다.

상기 제1 절연막(106a)은 SiO₂, SiN 또는 SiON일 수 있다. 상기 제2 콘택 전극(112)은 제2 도전형 반도체층(104)과 오믹콘택을 형성하는 물질을 포함할 수 있다. 필요에 따라, 높은 반사성 전극 물질을 채용하여 플립칩 구조로 구현될 수 있다. 예를 들어, 상기 제2 콘택 전극(112)은 Ag 또는 Ag/Ni을 포함할 수 있다.

상기 제2 콘택 전극(112) 상에 전류 분산층(114)을 형성할 수 있다. 상기 전류 분산층(114)은 적어도 상기 제2 콘택 전극(112)의 형성면적에 실질적으로 대응되는 면적으로 형성될 수 있다. 상기 전류 분산층(114)은 제1 저항을 갖는 제1 도전막(114a)과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막(114b)이 교대로 적층되어 형성될 수 있다(도9 참조).

상기 전류 분산층(114) 상에 배리어층(113)이 형성될 수 있다. 상기 배리어층(113)은 상기 제2 콘택 전극(112)과 상기 전류 분산층(114)을 덮는 캡구조로 제공될 수 있다. 앞선 실시예에서 설명된 바와 같이, 필요에 따라 Ni/Ti와 같은 배리어층을 추가로 형성할 수 있다.

상기 제2 콘택 전극(112)은 상기 제2 도전형 반도체층(104) 상면의 거의 전체영역에 형성될 수 있다. 도20에 도시된 바와 같이, 상기 제2 도전형 반도체층(104) 상면 중 모서리와 인접한 일부 영역을 제외한 영역에 형성될 수 있다.

다음으로, 도21 및 22에 도시된 바와 같이, 상기 제1 도전형 반도체층(102) 상면에 제1 콘택 전극(111)을 형성할 수 있다.

본 공정은 다른 마스크를 이용하여 상기 제1 절연막(106a)에 상기 제1 콘택 전극(111)이 형성될 영역을 개방하고, 그 개방된 영역에 제1 콘택 전극(111)을 증착함으로써 구현될 수 있다. 상기 제1 및 제2 콘택 전극(111,112)은 제1 절연막(106a)에 의해 전기적으로 분리될 수 있다.

상기 제1 콘택 전극(111)이 형성되는 제1 도전형 반도체층(102) 영역은 복수의 그루브(G)와 상기 그루브(G)의 일단을 연결하는 영역으로 정의될 수 있다. 또한, 상기 제1 콘택 전극(111)은 도22에 도시된 바와 같이 콘택 영역(C)에 해당하는 폭(W2)이 다른 부분의 폭보다 큰 폭(W1)을 갖도록 형성될 수 있다.

상기 제1 콘택 전극(111)은 제1 도전형 반도체층(102)과 오믹콘택을 형성하는 물질을 포함할 수 있다. 상기 제1 콘택 전극(111)은 이에 한정되지 않으나, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 필요에 따라, 높은 반사성 전극물질을 채용하여 플립칩 구조로 구현될 수 있다. 예를 들어, 상기 제1 콘택 전극(111)은 Cr/Au 또는 Cr/Au/Pt을 포함할 수 있다. 앞선 실시예에서 설명된 바와 같이, 필요에 따라 Ni/Ti와 같은 배리어층(113)을 추가로 형성할 수 있다.

이어, 도23에 도시된 바와 같이, 상기 반도체 적층체 상면에 제2 절연막(106b)을 형성할 수 있다.

상기 제2 절연막(106b)은 상기 제1 절연막(106a)과 함께 페시베이션(106)으로 제공될 수 있다. 상기 제2 절연막(106b)은 이에 한정되지는 않으나, 상기 제1 절연막과 유사한 물질로 형성될 수 있다. 예를 들어, 상기 제2 절연막(106b)은 SiO₂, SiN 또는 SiON일 수 있다.

다음으로, 도24에 도시된 바와 같이, 상기 제2 절연막(106b)에 제1 및 제2 콘택 전극(111,112)의 일부 영역이 노출되는 제1 및 제2 개구(H1,H2)를 형성할 수 있다.

본 공정은 제1 및 제2 개구(H1,H2)를 형성하기 위한 마스크를 이용한 제2 절연막(106b)의 선택적 식각공정으로 구현될 수 있다. 여기서, 상기 제1 개구(H1)는 상기 콘택영역(C)에 대응되는 위치에 복수개로 형성되어 상기 제1 콘택 전극(111)을 부분적으로 노출시킬 수 있다. 본 실시예에서는 각 콘택영역(C)에 노출되도록 16개의 제1 개구(H1)를 형성할 수 있다. 또한, 3개의 제2 개구(H2)가 상기 제2 콘택 전극(112)(즉, 핑거 전극)의 사이에 각각 배치될 수 있다.

이어, 도25에 도시된 바와 같이, 제1 및 제2 전극 패드(115.116)를 형성할 수 있다.

상기 제1 전극 패드(115)는 상기 제1 개구(H1)를 통해서 상기 제1 콘택 전극(111)의 콘택영역(C)에 접속되며, 상기 제2 전극 패드(116)는 상기 제2 개구(H2)를 통해서 상기 제2 콘택 전극(112)에 접속될 수 있다.

상기 제1 및 제2 전극 패드(115,116)는 각각 반도체 적층체의 대향하는 양 모서리에 인접하도록 배치될 수 있다. 상기 제1 전극 패드(115)는 적어도 제1 개구(H1), 즉 콘택 영역(C) 상에 위치하도록 형성될 수 있다. 상기 제2 전극 패드(116)는 상기 제2 개구(H2) 상에 위치하도록 형성될 수 있다. 본 실시예에서, 상기 제1 콘택 전극(111)의 핑거전극은 상기 제1 전극 패드(115)의 하부는 물론 상기 제2 전극 패드(116)의 하부에도 위치할 수 있다. 이와 같이, 상기 제1 콘택 전극(111)은 제2 전극 패드(116) 하부까지 연장됨으로써 상기 제2 전극 패드(116) 하부에 위치한 활성층 영역도 발광에 기여할 수 있다.

한편, 상술한 구조를 갖는 반도체 발광소자는 실장 기판 등에 배치되어 발광모듈로 활용될 수 있다. 이러한 발광모듈은 백라이트 유닛과 같은 디스플레이 장치, 실내외 조명 장치, 전장장치에 유익하게 사용될 수 있다. 도26 및 도27은 본 발명의 다른 측면에 따른 발광모듈을 개략적으로 나타낸 단면도이다.

도26에 도시된 발광모듈(120)은 회로 기판(131)과 상기 회로 기판(131)에 탑재된 반도체 발광소자(100)를 포함한다. 상기 반도체 발광소자(100)는 앞선 실시예에서 설명된 구조를 가질 수 있다.

상기 회로 기판(131)은 제1 및 제2 전극구조(135a,135b)를 갖는다. 상기 제1 및 제2 전극구조(135a,135b)는 각각, 상기 회로 기판(131)의 상면에 배치된 제1 및 제2 상부 전극(132a,132b)과, 상기 회로 기판(131)의 하면에 배치된 제1 및 제2 하부 전극(133a, 133b)과, 상기 제1 및 제2 상부 전극(132a,132b)과 상기 제1 및 제2 하부 전극(133a, 133b)을 연결하는 제1 및 제2 관통 전극(110a, 110b)을 포함한다. 본 실시예에 채용된 회로 기판(131)은 예시일 뿐이며, 다양한 형태로 응용될 수 있다. 예를 들어, 회로 기판(131)은 MCPCB, MPCB, FPCB과 같은 PCB 기판이나 AlN, Al₂O₃ 등의 세라믹 기판으로 제공될 수 있으며, 리드 프레임이 고정된 형태의 기판으로 제공될 수도 있다.

상기 반도체 발광소자(100)는 플립 칩 본딩방식으로 회로기판(131)에 실장될 수 있다. 즉, 제1 및 제2 전극 패드(115,116)가 회로기판(131)을 향하도록 상기 반도체 발광소자(100)를 상기 회로 기판(131) 상에 탑재할 수 있다. 상기 제1 및 제2 전극 패드(115,116)은 상부에 접합층, 예컨대, 공융 금속층을 포함할 수 있으며, 이를 이용하여 제1 및 제2 상부 전극(131a,131b)에 접합될 수 있다. 이와 달리, 제1 및 제2 전극 패드(115,116)과 제1 및 제2 상부 전극(131a,131b) 사이에 추가적인 접합층, 예를 들어, 공융 금속층 또는 도전성 에폭시를 이용하여 접합을 구현할 수도 있다.

도26에 도시된 바와 같이, 상기 반도체 발광소자(100)의 표면에는 상기 활성층(103)으로부터 방출된 빛의 파장을 다른 파장으로 변환하는 파장변환부(141)가 배치할 수 있다. 본 실시예에 채용된 파장변환부(141)는 형광체나 양자점과 같은 파장변환물질을 함유한 수지층일 수 있다.

도27에 도시된 발광모듈(130)은 앞선 실시예에 따른 발광모듈(120)과 유사하게, 회로 기판(131)과 상기 회로 기판(131)에 탑재된 반도체 발광소자(100')를 포함한다.

상기 반도체 발광 소자(100')는 도26에 도시된 반도체 발광소자(100)와 다른 기판(101')을 포함한다. 상기 기판(101')의 대향하는 양면에는 요철이 형성될 수 있다. 성장면인 일면에는 곡률을 갖는 요철(P1)이 형성되고, 다른 면에는 불규칙한 요철(P2)이 형성될 수 있다. 상기 불규칙한 요철(P2)이 형성된 면에는 파장변환부(141')이 형성될 수 있다.

본 실시예에서는, 회로 기판(131)에 실장된 반도체 발광소자(100')의 측면에 반사부재(151)가 제공될 수 있다. 상기 반사부재(151)는 반사 필러가 함유된 투명 수지일 수 있다. 상기 반사 필러로는, 높은 반사율을 갖는 금속 분말 또는 백색의 세라믹 분말이 사용될 수 있다. 예를 들어, 상기 반사 필러는 TiO₂, Al₂O₃, Nb₂O₅, Al₂O₃ 및 ZnO에서 선택된 물질일 수 있으며, 특히 TiO₂, Al₂O₃와 같은 백색 분말일 수 있다. 상기 투명 수지는 에폭시 수지, 실리콘 수지와 같은 투명 수지일 수 있다.

도28에 도시된 발광모듈(140)은 앞선 실시예들과 유사하게, 회로 기판(131)과 상기 회로 기판(131)에 탑재된 반도체 발광소자(100")를 포함한다.

도26에 도시된 반도체 발광소자(100)와 달리, 상기 반도체 발광 소자(100")에서는 기판(101)이 제거될 수 있다. 상기 기판이 제거된 표면에는 곡률을 갖는 요철(P')이 있을 수 있다. 상기 반도체 발광소자(100")는 기판이 제거된 형태에서 앞선 실시예와 유사하게 상기 회로 기판(131)에 실장될 수 있다. 상기 회로 기판(131)에 실장된 반도체 발광소자(100")에는 파장변환부(141")가 형성될 수 있다.

도29a 및 도29b는 본 발명의 다른 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 공정 단면도이다.

도29a에 도시된 바와 같이, 기판(101) 상에 제1 도전형 반도체층(102), 활성층(103), 제2 도전형 반도체층(104)을 포함한 반도체 적층체를 형성하고, 그루브를 형성하는 공정 없이 연속적으로 제2 콘택 전극(182)과 전류 분산층(184)을 형성할 수 있다. 이어, 도29b에 도시된 바와 같이, 반도체 적층체와 함께 제2 콘택 전극(182)과 전류 분산층(184)을 제거하여 그루브(G)를 형성할 수 있다.

본 실시예에서는, 제2 콘택 전극(182)과 전류 분산층(184)을 형성하기 위한 마스크를 사용하지 않아도 되므로, 공정 효율성이 향상될 수 있다. 그루브(G)를 형성한 후에는 앞선 실시예와 유사하게 공정을 적용할 수 있다. 예를 들어, 그루브(G)에 제1 콘택 전극의 형성공정, 절연층 형성공정, 절연층에 개구를 형성하는 공정, 제1 및 제2 전극 패드 전극의 형성공정의 순서로 진행할 수 있다.

본 발명에 따른 질화물 반도체 발광소자는 다양한 응용제품에 유익하게 적용될 수 있다.

도30 및 도31은 본 발명의 일 실시예에 따른 반도체 발광소자 또는 반도체 발광소자를 갖는 발광모듈이 채용된 백라이트 유닛의 예를 나타낸다.

도30을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 발광모듈을 이용할 수 있다.

도30에 도시된 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도31에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.

도32는 본 발명의 일 실시예에 따른 반도체 발광소자 또는 그 발광모듈이 채용된 조명 장치의 예를 나타낸 분해사시도이다.

도32에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부 접속부(5010)를 포함한다.

또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(3003)은 상술한 질화물 반도체 발광소자 또는 그 발광 장치를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 질화물 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시형태에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.

외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부 접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.

도33은 본 발명의 일 실시형태에 따른 반도체 발광소자 또는 그 발광모듈을 헤드 램프에 적용한 예를 나타낸다.

도33을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.

헤드 램드(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.

하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

1. 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 반도체 적층체;
   상기 제1 도전형 반도체층의 제1 영역 상에 배치되며, 복수의 핑거 전극을 갖는 제1 콘택 전극;
   상기 제2 도전형 반도체층의 상면에 배치된 제2 콘택 전극;
   상기 제2 콘택 전극 상에 배치되며, 제1 저항을 갖는 제1 도전막과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막이 교대로 적층된 전류 분산층;
   상기 반도체 적층체 상에 배치되며, 상기 제1 콘택 전극의 일부 영역을 개방한 제1 개구와 상기 전류 분산층의 일부 영역을 개방하는 제2 개구를 갖는 절연층;
   상기 절연층의 일 영역 상에 배치되며, 상기 제1 개구를 통하여 상기 제1 콘택 전극에 전기적으로 접속되는 제1 전극 패드; 및
   상기 절연층의 다른 영역 상에 배치되며, 상기 제2 개구를 통하여 상기 전류 분산층에 전기적으로 접속되는 제2 전극 패드를 포함하고,
   상기 제1 도전막은 상기 제2 도전막의 두께보다 작은 두께를 가지며, 상기 제1 및 제2 도전막은 서로 다른 금속을 포함하는 반도체 발광소자.
   
2. 삭제
3. 제1항에 있어서,
   상기 제1 도전막은 상기 제2 도전막의 두께의 30% 이상의 두께를 갖는 것을 특징으로 하는 반도체 발광소자.
   
4. 제1항에 있어서,
   상기 제1 도전막은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, Mn, Pb 및 Te으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하며, 상기 제2 도전막은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 반도체 발광소자.
   
5. 삭제
6. 제1항에 있어서,
   상기 제1 개구는 복수의 제1 개구를 포함하고, 상기 복수의 제1 개구는 상기 복수의 핑거 전극 상에 서로 이격되어 배치되는 것을 특징으로 하는 반도체 발광소자.
   
7. 제6항에 있어서,
   상기 제2 개구는 복수의 제2 개구를 포함하며, 상기 복수의 핑거 전극은 상기 복수의 제2 개구 사이로 연장되는 것을 특징으로 하는 반도체 발광소자.
   
8. 제1항에 있어서,
   상기 제2 콘택 전극과 상기 전류 분산층 사이에 또는 상기 전류 분산층과 상기 제2 전극 패드 사이에 위치한 배리어층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
   
9. 제1 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층의 제2 영역 상에 순차적으로 배치된 활성층과 제2 도전형 반도체층을 갖는 반도체 적층체;
   상기 제1 도전형 반도체층의 제1 영역 상에 배치되며, 복수의 핑거 전극을 갖는 제1 콘택 전극;
   상기 제2 도전형 반도체층 상면에 배치된 제2 콘택 전극;
   상기 제2 콘택 전극 상에 배치되며, 제1 저항을 갖는 제1 도전막과 상기 제1 저항보다 작은 제2 저항을 갖는 제2 도전막이 교대로 적층된 전류 분산층;
   상기 반도체 적층체 상에 배치되며, 상기 제1 콘택 전극의 일부 영역을 개방한 제1 개구와 상기 전류 분산층의 일부 영역을 개방하는 제2 개구를 갖는 절연층;
   상기 절연층의 일 영역 상에 배치되며, 상기 제1 개구를 통하여 상기 제1 콘택 전극에 전기적으로 접속되는 제1 전극 패드; 및
   상기 절연층의 다른 영역 상에 배치되며, 상기 제2 개구를 통하여 상기 전류 분산층에 전기적으로 접속되는 제2 전극 패드를 포함하는 반도체 발광소자.
   
10. 제9항에 있어서,
    상기 제1 저항은 상기 제2 저항의 3배 이상이며,
    상기 제1 도전막은 Ti, V, Cr, Fe, Ni, Zn, Zr, Nb, Pt, Ta, Sn, TiN, Mn, Pb 및 Te으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하며, 상기 제2 도전막은 Al, Cu, Cr, Ni, Au, Cu, W, Mo, Pd, Be, In, Os, Ir, Rh,　TiW　및 Ag으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광소자.
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