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KR102652087B1 - 반도체 발광소자 - Google Patents

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KR102652087B1
KR102652087B1 KR1020160173025A KR20160173025A KR102652087B1 KR 102652087 B1 KR102652087 B1 KR 102652087B1 KR 1020160173025 A KR1020160173025 A KR 1020160173025A KR 20160173025 A KR20160173025 A KR 20160173025A KR 102652087 B1 KR102652087 B1 KR 102652087B1
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South Korea
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light
layer
semiconductor
region
emitting device
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김용일
심성현
임완태
노혜석
연지혜
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 파장변환물질이 함유된 투광성 지지체와, 상기 투광성 지지체의 제1 면의 제1 영역 상에 배치되며, 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 적층체와, 상기 투광성 지지체와 상기 반도체 적층체 사이에 배치된 투광성 접합층과, 상기 투광성 지지체의 제2 영역 상에서 상기 반도체 적층체를 둘러싸도록 배치된 광차단막과, 상기 제1 도전형 반도체층의 일 영역과 상기 제2 도전형 반도체층의 일 영역에 각각 배치된 제1 및 제2 전극을 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
일반적으로, 반도체 발광 다이오드(light emitting diode, LED)는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히, 최근 반도체 발광소자는 다양한 형태의 조명장치는 물론 대형 액정디스플레이(liquid crystal display, LCD)와 같은 디스플레이를 위한 백라이트(backlight)로 채용되고 있다.
반도체 발광소자를 위한 에피택셜 성장에 사용된 기판(이하, '성장용 기판'이라 함)은 전기적 연결 또는 광학적 손실 문제로 인해 제거될 수 있다. 이 경우에, 에피택셜 박막을 지지하기 위해서 다른 수단이 요구될 수 있다.
본 발명의 해결하고자 하는 과제 중 하나는, 플립칩 구조에서 파장변환구조를 도입하면서 광추출효율을 개선할 수 있는 반도체 발광소자를 제공하는데 있다.
본 발명의 일 실시예는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 파장변환물질이 함유된 투광성 지지체와, 상기 투광성 지지체의 제1 면의 제1 영역 상에 배치되며, 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 적층체와, 상기 투광성 지지체와 상기 반도체 적층체 사이에 배치된 투광성 접합층과, 상기 투광성 지지체의 제2 영역 상에서 상기 반도체 적층체를 둘러싸도록 배치된 광차단막과, 상기 제1 도전형 반도체층의 일 영역과 상기 제2 도전형 반도체층의 일 영역에 각각 배치된 제1 및 제2 전극을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 파장변환물질이 함유된 접합물질로 이루어진 투광성 지지체와, 상기 투광성 지지체의 제1 면의 제1 영역에 접합되며, 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 적층체와, 상기 투광성 지지체의 제2 영역 상에서 상기 반도체 적층체를 둘러싸도록 배치된 광차단막과, 상기 제1 도전형 반도체층의 일 영역과 상기 제2 도전형 반도체층의 일 영역에 각각 배치된 제1 및 제2 전극을 포함하는 반도체 발광소자를 제공한다.
본 실시예에 따르면, 투광성 지지체 및/또는 접합부재에 파장변환물질을 도입함으로써 간단한 공정으로도 원하는 파장변환 구조를 제공할 수 있다. 또한, 반도체 적층체를 둘러싸는 광차단막을 형성함으로써 빛샘을 방지하고 파장변환 구조를 통해서 광을 효과적으로 추출시킬 수 있다. 그 결과, 반도체 발광소자의 광효율을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1a 및 도1b는 본 발명의 일 실시예에 따른 반도체 발광소자의 측단면도 및 평면도이다.
도2a 내지 도2g는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법(광차단막 형성)을 설명하기 위한 주요공정별 측단면도이다.
도3a 내지 도3f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요공정별 평면도이다.
도4a 내지 도4d는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법(파장변환구조 형성)을 설명하기 위한 주요공정별 측단면도이다.
도5는 본 발명의 일 실시예에 따른 반도체 발광소자의 측단면도이다.
도6a 내지 도6d는 각각 본 발명의 일 실시예에 채용가능한 복합 버퍼층의 다양한 예를 나타내는 측단면도이다.
도7은 본 발명의 일 실시예에 의한 반도체 발광소자를 구비하는 조명 장치를 나타내는 개략적인 분해 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도1a 및 도1b는 본 발명의 일 실시예에 따른 반도체 발광소자의 측단면도이다.
도1a에 참조하면, 본 실시예에 따른 반도체 발광소자(100)는, 반도체 적층체(130)와, 상기 반도체 적층체(130)를 지지하기 위한 투광성 지지체(170)와, 상기 반도체 적층체(130) 및 상기 투광성 지지체(170)를 접합시키는 투광성 접합층(160)을 포함한다.
본 실시예에서, 투광성 적층체(170)의 일 면은 제1 영역(Ⅰ)과 제1 영역(Ⅰ)을 둘러싸는 제2 영역(Ⅱ)을 포함하며, 상기 반도체 적층체(130)는 상기 투과성 적층체(170)의 일 면의 제1 영역(Ⅰ)에 형성될 수 있다.
상기 반도체 적층체(130)는 제1 도전형 반도체층(132) 및 제2 도전형 반도체층(137)과, 그 사이에 위치하는 활성층(135)을 갖는다. 상기 제1 및 상기 제2 도전형 반도체층(132,137)과 상기 활성층(135)은 질화물 반도체일 수 있다. 상기 제1 도전형 반도체층(132)은 n형 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(132)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(137)은 p형 AlxInyGa1-x-yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(137)은 p형 AlGaN/GaN일 수 있다. 상기 활성층(135)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 질화물 반도체를 사용할 경우, 상기 활성층(135)은 GaN/InGaN MQW 구조일 수 있다. 상기 반도체 적층체(130)는 상기 제1 및 제2 도전형 반도체층(132,137)에 의해 각각 제공되는 제1 및 제2 면을 갖는다.
상기 반도체 적층체(130)의 제1 면에는 광추출효율을 향상시키기 위한 요철(C)이 형성될 수 있다. 본 실시예에서, 상기 요철(C)은 단면이 삼각형상인 돌출부(예, 육각뿔)일 수 있으나, 필요에 따라 다른 다양한 형상을 가질 수 있다. 상기 요철(C)은 제1 도전형 반도체층(132)의 표면을 가공하여 형성될 수 있다. 본 실시예와 달리, 상기 반도체 적층체(130)를 성장할 때에 사용되는 버퍼층(도2a의 110)이 상기 요철(C)의 적어도 일부가 구성할 수 있다.
상기 반도체 적층체(130)의 제1 면에 배치된 투광성 지지체(170)은 상기 활성층(135)으로부터 생성되는 광이 방출되는 주된 경로로 제공될 수 있다. 상기 투광성 지지체(170)은 상기 반도체 적층체(130)를 성장하는데 사용되는 성장용 기판을 대체하는 지지 기판으로 제공될 수 있다.
일 예에서, 상기 투광성 지지체(170)는 파장변환물질(P)이 함유된 글래스 기판을 포함할 수 있다. 다른 예에서는, 상기 투광성 지지체(170)는 형광체로 이루어진 세라믹 기판을 포함할 수 있다. 이러한 투광성 지지체(170)의 두께는 적어도 약 100㎛일 수 있다.
상기 투광성 지지체(170)는 상기 반도체 적층체(130)의 제1 면에 투광성 접합층(160)을 이용하여 접합될 수 있다. 예를 들어, 상기 투광성 접합층(160)은, 접착성 폴리머 물질 외에도, 스핀온 글래스(spin on glass)가 사용될 수 있다. 상기 접착성 폴리머는 실리콘(silicone), 에폭시, 폴리아크릴레이트, 폴리이미드, 폴리 아마이드 및 벤조사이클로부텐(BCB)으로부터 선택된 물질을 포함할 수 있다. 상기 투광성 접합층(160)은 상기 투광성 지지체(170)와 상기 반도체 적층체(130) 사이의 굴절률을 매칭시키기 위한 층일 수 있다. 상기 투광성 접합층(160)의 굴절률은 상기 투광성 지지체(170)의 굴절률과 상기 제1 도전형 반도체층(132)의 굴절률 사이일 수 있다.
본 실시예에 채용된 투광성 접합층(160)은 형광체와 같은 추가적인 파장변환물질을 포함할 수 있다. 예를 들어, 상기 투광성 지지체(170)의 파장변환물질(P)은 상기 활성층(135)으로부터 생성된 광의 일부를 제1 파장의 광으로 변환하는 제1 파장변환물질이며, 상기 투광성 접합층(160)의 추가적인 파장변환물질은 상기 활성층(135)으로부터 생성된 광의 일부를 상기 제1 파장과 다른 제2 파장의 광으로 변환하는 제2 파장변환물질일 수 있다. 특정 예에서, 제1 파장은 제2 파장보다 단파장일 수 있으며, 제1 및 제2 파장변환물질은 최종 광이 백색광으로 방출되도록 구성될 수 있다. 예를 들어, 제1 파장변환물질은 녹색 또는 황색 형광체일 수 있으며, 제2 파장변환물질은 적색 형광체일 수 있다.
이와 같이, 본 실시예에서는, 파장변환을 위한 구조를 형성하기 위한 추가적인 공정을 생략하거나 간소화시킬 수 있다.
상기 반도체 발광소자(100)는 제1 및 제 도전형 반도체층의 일 영역에 각각 접속된 제1 및 제2 전극(E1,E2)을 포함한다.
상기 제1 도전형 반도체층(132)의 일 영역은 상기 제2 도전형 반도체층(137)과 상기 활성층(135)이 메사 에칭되어 노출될 수 있다. 상기 제1 도전형 반도체층(132)의 일 영역은 상기 제1 전극(E1)을 위한 콘택 영역으로 제공될 수 있다. 상기 제1 도전형 반도체층(132)의 일 영역은 평면에서 볼 때에 원형이나 다각형상인 홀 형상이거나 길게 연장된 라인 타입일 수 있다. 본 실시예에서는, 상기 제1 도전형 반도체층(132)의 콘택 영역은, 중앙에 위치한 사각형인 홀과 메사 영역을 둘러싸는 라인 타입일 수 있다. 상기 제2 전극(E2)은 상기 제2 도전형 반도체층(137) 상면에 배치될 수 있다.
상기 제1 및 제2 전극(E1,E2)은 제1 및 제2 오믹 콘택층(152a,152b)과 제1 및 제2 연결 전극층(154a,154b)을 더 포함할 수 있다.
상기 제1 및 제2 오믹 콘택층(152a,152b)은 상기 제1 및 제2 도전형 반도체층(132,137)과 오믹 콘택을 형성하면서 높은 반사율을 갖는 고반사성 오믹 콘택 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 오믹콘택층(152a,152b)은 Ag 또는 Ag/Ni을 포함할 수 있다. 상기 제1 및 제2 연결 전극층(154a,154b)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다.
상기 반도체 적층체(130)는 전극 형성을 위한 콘택 영역을 정의하는 절연층(140)을 포함할 수 있다. 본 실시예에서, 상기 절연층(140)은 제1 내지 제3 절연층(141,143,145)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 제1 및 제2 오믹콘택층(152a,152b)을 개방하도록 형성되며, 상기 제2 절연층(143)은 상기 제1 및 제2 오믹콘택층(152a,152b)과 상기 제1 및 제2 연결 전극층(154a,154b)이 접속되는 영역을 정의하는 제1 및 제2 개구(O1,O2)를 갖는다(도3d 및 도3e 참조).
상기 제1 및 제2 개구(O1,O2)의 배열을 이용하여, 도1b에 도시된 바와 같이 제1 및 제2 연결 전극층(154a,154b)을 나란히 형성할 수 있다. 상기 제1 연결 전극층(154a)는 제1 개구(O1)를 통해서 제1 오믹 콘택층(152a)과 접속되도록 메사 영역의 일측에 배치되며, 상기 제2 연결 전극(154b)는 제2 개구(O2)를 통해서 제1 오믹 콘택층(152b)과 접속되도록 메사 영역의 타측에 배치될 수 있다. 제1 및 제2 연결 전극층(154a,154b) 상에 각각 제1 및 제2 전극 패드(159a,159b)도 나란히 형성할 수 있다. 최종 페시베이션층으로 제3 절연막(145)이 형성될 수 있다.
상기 제1 및 제2 절연층(141,143)을 포함한 절연층(140)은 상기 반도체 적층체(130)의 표면뿐만 아니라, 상기 투과성 적층체(170)의 일 면의 제2 영역(Ⅱ)으로 연장되도록 형성될 수 있다.
도1b에 도시된 바와 같이, 광차단막(155)은 상기 반도체 적층체(130)를 둘러싸도록 배치될 수 있다. 상기 광차단막(155)은 상기 제1 및 제2 절연층(141,143)의 광차단용 개구(OT)로부터 상기 제2 절연층(143) 표면을 따라 반도체 적층체(130)의 측면을 덮도록 연장될 수 있다. 상기 광차단용 개구(OT)는 제1 및 제2 절연막(141,143)을 관통하도록 반도체 적층체(130) 주위에 형성될 수 있다. 이러한 광차단용 개구(OT)는 제1 및 제2 개구(O1,O2)와 함께 형성될 수 있다. 상기 광차단용 개구(OT)는 반도체 적층체(130)가 형성되지 않은 투광성 지지체(170) 상에 위치할 수 있다. 예를 들어, 상기 광차단막(155)은 반사성 금속이나 블랙 에폭시 몰드 컴파운드(EMC)와 같은 물질일 수 있다. 본 실시예에서, 상기 광차단막(155)은 상기 제1 및 제2 전극(E1,E2)의 일부, 즉 제1 및 제2 연결 전극(154a,154b)과 동일한 물질을 포함할 수 있다.
상기 광차단막(155)은 상기 활성층(135)으로부터 생성되는 광이 상기 투광성 지지체(170)을 통해서 효과적으로 방출할 수 있도록 안내하는 역할을 한다. 이를 통해서 반도체 발광소자(100)의 광효율을 향상시킬 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 발광소자 제조방법을 설명하기로 한다. 본 실시예에 따른 제조방법은 크게 소자 제조공정(도2a 내지 도2g)과 기판 대체공정(도4a 내지 도4f)으로 구분될 수 있다.
도2a 내지 도2g는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 주요공정별 측단면도이며, 도3a 내지 도3f는 일부 주요 공정들의 평면도를 나타낸다.
도2a를 참조하면, 성장용 기판(101) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 발광소자를 위한 반도체 적층체(130)를 형성한다. 상기 반도체 적층체(130)는 제1 도전형 반도체층(132), 활성층(135) 및 제2 도전형 반도체층(137)을 포함할 수 있다.
상기 버퍼층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(110)는 AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다. 상기 성장용 기판이 실리콘 기판이며 반도체 적층체(130)로서 질화물 반도체를 성장시키는 경우에, 버퍼층은 다양한 형태의 복합 버퍼구조를 가질 수 있다. 이에 대해서 도6a 내지 도6d를 참조하여 설명하기로 한다.
상기 반도체 적층체(130)의 각 층은 앞선 실시예에서 설명된 질화물 반도체일 수 있다. 상기 MOCVD, MBE, HVPE과 같은 공정을 이용하여 상기 성장용 기판(101) 상에 성장될 수 있다.
이어, 도2b 및 도3a를 참조하면, 상기 반도체 적층체(130)에 제1 도전형 반도체층(132)의 일부 영역(e1)을 노출시킬 수 있다.
본 공정은 상기 제2 도전형 반도체층(137)과 상기 활성층(135)의 일부 영역을 제거하는 에칭공정에 의해 구현될 수 있다. 제1 도전형 반도체층(132)의 노출된 영역(e1)은 제1 전극을 위한 콘택 영역으로 제공될 수 있다.
본 실시예에서, 제1 도전형 반도체층(132)의 노출된 영역(e1)은, 도3a에 도시된 바와 같이, 중앙에 위치한 사각형인 홀 형태과 메사 영역을 둘러싸는 라인 타입으로 형성될 수 있다. 잔류한 메사 영역(제2 도전형 반도체층(137)으로 표시됨)은 ㅁ자 형상을 가질 수 있다.
다음으로, 도2c 및 도3b에 도시된 바와 같이, 상기 반도체 적층체(130)의 주위 영역을 제거하여 성장용 기판(101)을 노출시킬 수 있다.
본 공정에서는, 앞서 메사 에칭된 영역 중 외주 영역을 추가적으로 제거함으로써 반도체 적층체(130)를 둘러싸는 성장용 기판(101)의 노출 영역(e2)을 제공할 수 있다. 도3b에 도시된 바와 같이, 제1 영역(Ⅰ)에는 반도체 적층체(130)이 잔류하고, 제1 영역(Ⅰ)을 둘러싸는 제2 영역(Ⅱ)에서는 성장용 기판(101)이 노출될 수 있다.
이어, 상기 제1 도전형 반도체층(132)의 일 영역과 상기 제2 도전형 반도체층(137)의 일 영역에 각각 접속된 제1 및 제2 전극(E1,E2)을 형성할 수 있다. 본 실시예에서는, 전극 형성 공정은 도2d 내지 도2h의 공정으로 구현될 수 있다.
먼저, 도2d 및 도3c에 도시된 바와 같이, 제2 도전형 반도체층(137) 상면에 제1 및 제2 오믹 콘택층(152a,152b)을 형성할 수 있다.
본 공정은 발광 구조물(130)의 전체 상면에 제1 절연층(141)을 형성한 후에, 제1 및 제2 오믹 콘택층(152a,152b)이 형성될 영역을 마스크를 이용하여 개방하고, 그 개방된 영역에 제1 및 제2 오믹 콘택층(152a,152b)을 증착함으로써 구현될 수 있다. 예를 들어, 상기 제1 절연층(141)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다. 앞서 설명한 바와 같이, 상기 제1 절연층(141)은 상기 성장용 기판(101)의 제2 영역(Ⅱ) 상에도 형성될 수 있다. 다른 예에서는, 상기 제1 절연층(141)은 서로 다른 굴절률을 갖는 유전체막을 교대로 적층된 DBR 다층막일 수 있다.
도3c에 도시된 바와 같이, 상기 제2 오믹 콘택(152b)은 메사 구조의 상단인 제2 도전형 반도체층(137) 상면에 배치되며, 상기 제1 오믹 콘택(152a)은 메사 구조로 둘러싸인 영역과 메사 구조를 둘러싸는 영역에 각각 형성될 수 있다. 상기 제1 및 제2 오믹 콘택층(152a,152b)은 상기 제2 도전형 반도체층(137)과 오믹 콘택을 형성하면서 높은 반사율을 갖는 고반사성 오믹 콘택 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 오믹콘택층(152a,152b)은 Ag 또는 Ag/Ni을 포함할 수 있다.
이어, 도2e 및 도3d에 도시된 바와 같이, 상기 반도체 적층체(130)의 상면에 제1 및 제2 개구(O1,O2)를 갖는 제2 절연층(143)을 형성하고, 추가적으로 상기 제1 및 제2 절연층(141,143)을 관통하는 광차단용 개구(OT)를 형성한다.
상기 제1 및 제2 개구(O1,O2)는 상기 제1 오믹콘택층(152a)의 일 영역과 상기 제2 오믹콘택층(152b)의 일 영역을 각각 개방하도록 형성될 수 있다. 상기 광차단용 개구(OT)는 상기 제1 및 제2 개구(O1,O2)와 함께 형성될 수 있다. 예를 들어, 성장용 기판(101)의 제2 영역(Ⅱ)을 포함하는 전체 상면에 절연 물질을 형성한 후에, 마스크를 이용하여 제1 및 제2 개구(O1,O2)와 상기 광차단용 개구(OT)를 갖는 제2 절연막(143)을 형성할 수 있다.
후속 전극의 배열을 간소하게 구성할 수 있도록, 도3d에 도시된 바와 같이, 후 제1 및 제2 개구(O1,O2)는 양측으로 구분되어 위치하도록 형성될 수 있다. 본 실시예에서, 제1 개구(O1)는 제1 오믹 콘택층(152a)에 연결되도록 좌측 및 중앙영역에 배치되며, 6개로 상하 대칭으로 배열되고, 제2 개구(O2)는 제2 오믹 콘택층(152b)에 연결되도록 우측 및 중앙영역에 배치되며 5개로 상하 대칭으로 배열될 수 있다. 또한, 상기 광차단용 개구(OT)는 제2 영역(Ⅱ)에서 성장용 기판(101) 영역이 노출되도록 형성되며, 광을 효과적으로 차단하기 위해서 메사 영역을 둘러싸도록 배열될 수 있다.
다음으로, 도2f 및 도3e에 도시된 바와 같이, 상기 제1 및 제2 개구(O1,O2)를 통해서 제1 및 제2 오믹콘택층(152a,152b)에 각각 접속된 제1 및 제2 연결전극층(154a,154b)을 형성할 수 있다. 또한, 광차단용 개구(OT)로부터 제2 절연층(143) 표면에 따라 연장되어 반도체 적층체(130)를 둘러싸는 광차단막(155)을 형성할 수 있다.
광차단막(155) 형성공정은 연결전극 형성공정과 동시에 수행될 수 있다. 이 경우에, 상기 광차단막(155)은 제1 및 제2 연결전극(154a,154b)과 동일한 금속 물질로 이루어질 수 있다. 상기 광차단막(155)은 상기 광차단용 개구(OT)를 통해 성장용 기판(101)에 접속되도록 형성될 수 있다. 상기 제1 연결전극층(154a)은 상기 제1 오믹콘택층(152a)과 함께 상기 제1 제1 전극(E1)으로서 제공되며, 상기 제2 연결전극층(154b)은 상기 제2 오믹콘택층(152b)과 함께 제2 전극(E2)으로 제공될 수 있다.
도3e에 도시된 바와 같이, 상기 제1 및 제2 연결 전극(154a,154b)은 각각 상기 제1 및 제2 개구(O1,O2)의 배열에 따라 덮도록 소자의 좌우 양측에 배치될 수 있다. 광차단막(155)은 상기 광차단용 개구(OT)를 통해 성장용 기판(101)에 접속되도록 형성될 수 있다. 상기 광차단막(155)은 상기 반도체 적층체(130)를 둘러싸도록 형성될 수 있다.
이어, 도2g 및 도3f에 도시된 바와 같이, 상기 제1 전극(E1)의 일부 영역과 상기 제2 전극(E2)의 일부 영역 상에 각각 제1 및 제2 전극 패드(159a,159b)을 형성할 수 있다.
도3f에 도시된 바와 같이, 상기 제1 전극 패드(159a)는 좌측 메사 영역 상에 위치한 제1 전극(E1), 즉 제1 연결 전극(154a)의 일부 영역에 배치될 수 있다. 상기 제2 전극 패드(159b)는 우측 메사 영역 상에 위치한 제2 전극(E2), 즉 제2 연결 전극(154b)의 일부 영역에 배치될 수 있다. 상기 제1 및 제2 전극 패드(159a,159b)는 언더 범프 메탈(UBM)층을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 전극 패드(159a,159b)는 Ti막과 상기 Ti막 상에 배치된 Ni 막의 다층막일 수 있다. 필요에 따라, Ni막 대신에 Cu막이 사용될 수 있다. 다른 예에서, Cr/Ni 막 또는 Cr/Cu의 다층막일 수 있다. 제3 절연층(145)은 페시베이션층으로서 제1 및 제2 전극 패드(159a,159b)를 제외한 나머지 영역을 덮도록 형성될 수 있다.
도4a 내지 도4d는 본 발명의 일 실시예에 따른 반도체 발광소자 제조방법의 다른 일부를 설명하기 위한 주요 공정별 단면도이다. 본 공정들에서, 앞서 얻어진 반도체 발광소자의 성장용 기판은 파장변환물질이 함유된 투광성 지지체로 대체될 수 있다.
도4a를 참조하면, 상기 반도체 적층체(130) 중 제1 및 제2 전극(E1,E2)이 형성된 면에 임시 지지체(170)을 제공할 수 있다.
상기 임시 지지체(170)는 투광성 지지체를 제공하는 후속 공정에서 반도체 적층체(130)를 취급하기 위한 임시 지지구조를 말한다. 상기 임시 지지체(170)는 임시 기판과 상기 임시 기판을 접합시키기 위한 임시 접합층을 포함할 수 있다. 예를 들어, 상기 임시 기판은 쿼츠 기판일 수 있으며, 임시 접합층은 자외선 경화성 수지와 같은 다양한 에너지 경화성 수지일 수 있다. 또한, 임시 지지체(170)은 후속 공정에서 쉽게 제거가 능하거나 세정될 수 있는 물질을 사용할 수 있다.
이어, 도4b을 참조하면, 상기 반도체 적층체(130)로부터 상기 성장용 기판(101)을 제거할 수 있다.
상기 성장용 기판(101)의 제거는 레이저 리프트 오프, 기계적 연마 또는 기계적 화학적 연마, 화학적 에칭과 같은 다양한 공정에 의해 수행될 수 있다. 실리콘 기판을 사용하는 경우에는 기계적 강도가 비교적 낮으므로, 기계적 또는 기계적 화학적 연마 공정을 이용하여 제거될 수 있다. 본 실시예에서는 버퍼층(110)이 잔류된 형태를 예시하였으나, 이에 한정되지 않고, 다른 실시예에서는 버퍼층(110)의 적어도 일부가 함께 제거될 수 있다.
다음으로, 도4c에 도시된 바와 같이, 상기 반도체 적층체(130) 중 성장용 기판(101)이 제거된 면에 요철(C)을 형성할 수 있다
상기 반도체 적층체의 표면(특히, 제1 도전형 반도체층 또는 버퍼층의 표면)에 직접 광추출 향상을 위한 요철(C)을 형성할 수 있다. 요철 형성공정은 포토 레지스트 패턴을 이용한 드라이 에칭을 통해 얻어질 수 있다. 요철(C)을 형성하는 과정에서 잔류한 버퍼층(110)은 물론 제1 도전형 반도체층(132)의 일부도 함께 제거될 수 있다. 다른 예에서는, 제거된 두께를 작게 조절하여 요철(C)의 일부를 버퍼층(110)으로 형성할 수도 있다.
이어, 도4d에 도시된 바와 같이, 상기 반도체 적층체(130)의 요철(C)이 형성된 면에 투광성 접합층(160)을 이용하여 투광성 지지체(170)을 접합시킬 수 있다.
상기 투광성 지지체(170)는 상기 성장용 기판 및 상기 임시 지지체를 대체하는 영구 지지 기판일 수 있다. 상기 투광성 지지체(170)은 광이 방출되는 주된 경로로 제공되므로, 투광성 소재로 이루어지며, 파장변환물질을 함유할 수 있다. 예를 들어, 상기 투광성 지지체(170)는 파장변환물질이 함유된 글래스 기판 또는 형광체로 이루어진 세라믹 기판일 수 있다. 상기 투광성 접합층(175)은, 투광성을 갖는 접합성 물질을 포함할 수 있다. 앞서 설명한 바와 같이, 상기 투광성 접합층(160)에도 활성층(135)으로부터 방출되는 광의 파장을 변환하기 위한 파장변환물질(P)을 함유할 수 있다.
추가적으로, 상기 발광 구조물(130)로부터 상기 임시 지지체(160)을 제거할 수 있다. 본 공정은 임시 지지체(160)을 제거하고 필요에 따라 세정공정을 수행함으로써 도1a에 도시된 반도체 발광소자를 제공할 수 있다.
도5는 본 발명의 일 실시예에 따른 반도체 발광소자의 측단면도이다.
도5를 참조하면, 본 실시예에 따른 반도체 발광소자(100A)는, 파장변환물질(P)이 함유된 투광성 지지체(170')가 직접 반도체 적층체(130)에 접합되는 점을 제외하고는 도1a에 도시된 실시예와 유사한 것으로 이해할 수 있다.
상기 투광성 지지체(170')는 상기 파장변환물질(P)이 함유된 접합물질로 이루어질 수 있다. 상기 투광성 지지체(170')의 접합물질은 스핀 온 글래스일 수 있다.
도6a 내지 도6d은 본 발명의 실시예에 채용될 수 있는 버퍼층 및 응력 보상층의 구조의 다양한 예를 나타내는 단면도이다. 본 실시예에 따른 반도체 발광소자는 도2a에 도시된 버퍼층(110) 외에도 응력 보상층을 이용하여 제조될 수 있다.
도6a에 도시된 바와 같이, 실리콘 기판(201) 상에는 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 순차적으로 배치될 수 있다.
상기 실리콘 기판(201)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(SOI) 기판도 사용될 수 있다. 상기 실리콘 기판(201)의 상면은 (111)면일 수 있다. 상기 버퍼층(210)은 상기 실리콘 기판(201) 상에 배치된 핵성장층(212)과 상기 핵성장층(212) 상에 배치된 격자 완충층(214)을 포함할 수 있다.
상기 핵성장층(212)은 AlN일 수 있다. 상기 격자 완충층(214)은 관통 전위을 벤딩(bending)시켜 결함을 감소시킬 수 있다. 상기 격자 완충층(214)의 두께가 클수록 후속 성장될 제1 질화물 반도체층(221)에서의 압축응력 완화(compressive stree relaxation)가 감소되고 결함도 감소될 수 있다. 상기 격자 완충층(214)의 두께는 수백 ㎚ 내지 수 ㎛ 두께를 가질 수 있다.
상기 격자 완충층(214)은 단일 조성을 가질 수도 있으나, 격자 완충층(214)은 AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1)인 그레이드층일 수 있다. 본 실시예에 채용된 그레이드 구조는 복수의 층(214-1,214-2,...214-n)을 포함하며, 상기 복수의 층(214-1,214-2,...214-n)은 Al 조성이 순차적으로 감소된 스텝 그레이드(step-graded) 구조를 가질 수 있다. 구체적인 예에서, 그레이드 구조인 격자 완충층(214)은 Al 조성을 조절하는 3성분계 AlGaN로 구현될 수 있다. 다른 예에서, 상기 격자 완충층은 스텝 그레이드 구조가 아니라 선형적으로 그레이드된 구조를 취할 수 있다.
이러한 격자 완충층(214)은 상기 AlN 핵성장층(212)과 제1 질화물 반도체층(221) 사이의 격자 부정합을 단계적으로 줄일 수 있다. 특히, 상기 격자 완충층(214)은 결정성장시 압축응력을 효과적으로 발생시킬 수 있으므로 냉각시 발생되는 인장응력을 감소시킬 수 있다.
상기 응력 보상층(220)은 상기 격자 완충층(214) 상에 순차적으로 배치된 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 포함할 수 있다.
상기 제1 질화물 반도체층(221)은 상기 격자 완충층(223)보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층(221)은 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있으며, 예를 들어, GaN일 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(214)과의 계면에서 압축응력을 받을 수 있다.
이러한 압축응력은 제1 질화물 반도체층(221)의 두께가 클수록 완화될 수 있다. 상기 제1 질화물 반도체층(221)의 두께(약 2㎛ 이상)가 커지면, 성장공정 완료 후 상온으로 냉각시킬 때, 상기 기판(201)과 제1 질화물 반도체층(221)의 열팽창 계수의 차이로 인해 발생하는 인장 응력을 제어하기 어려우며, 심지어 크랙이 발생될 수 있다.
상기 중간층(222)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다. 상기 중간층(222)은 제1 질화물 반도체층(221)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층(222)은 AlxGa1 -xN(0.4<x<1)일 수 있다.
제2 질화물 반도체층(223)은 상기 중간층(222) 상에 배치될 수 있다. 상기 제2 질화물 반도체층(223)은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층(223)의 압축응력은 제1 질화물 반도체층(221)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다. 상기 제2 질화물 반도체층(223)은 상기 제1 질화물 반도체층(221)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층(223)은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층(221,223) 중 적어도 하나는 이에 한정되지는 않으나, 언도프된 질화물층일 수 있다. 질화물 적층체(230)는 상술된 실시예에서 반도체 적층체(130)에 해당될 수 있다.
도6b를 참조하면, 도6a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 도6a와 동일한 번호로 지시된 구성요소는 특별히 다른 설명이 없어도 도6a의 설명이 참조될 수 있다.
상기 버퍼층(210)은 도6a에 도시된 버퍼층(210)과 유사하게, AlN 핵성장층(212)과 격자 완충층(214')을 포함하되, 본 실시예에 채용된 격자 완충층(214')은 도4에 도시된 격자 완충충(214)과 다른 구조를 취하고 있다.
상기 격자 완충층(214')은 2개 이상의 서로 다른 조성을 갖는 층(214a,214b)을 교대로 적층한 초격자 구조를 가질 수 있다. 예를 들어,상기 격자 완충층(214')은 Alx1Iny1Ga1 -x1- y1N/Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1, x2+y2≤1) 초격자층일 수 있다. 본 실시예와 같이, 초격자 구조를 채택한 격자 완충층(214')도 역시 상기 실리콘 기판(201)과 상기 제1 질화물 반도체층(221) 사이의 응력을 효과적으로 완화시킬 수 있다.
본 실시예에 채용된 응력 보상층(220)은 도6a에서 설명된 제1 및 제2 질화물 반도체층(221,223)과, 그 사이에 배치된 제1 중간층(222) 외에, 추가적으로 제2 중간층(224) 및 제3 질화물 반도체층(225)을 포함할 수 있다.
상기 제2 중간층(224)과 상기 제3 질화물 반도체층(225)은 상기 제1 중간층(222)과 상기 제2 질화물 반도체층(223)과 유사한 기능을 수행하는 것으로 이해할 수 있다. 즉, 상기 제2 중간층(224)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제2 질화물 반도체층(223) 상에 배치될 수 있다. 상기 제2 중간층(224)은 제2 질화물 반도체층(224)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 제2 중간층(224)은 상기 제1 중간층(222)과 유사하게 AlxGa1 -xN(0.4<x<1)일 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 중간층(224) 상에 배치될 수 있다. 상기 제3 질화물 반도체층(225)은 압축응력을 가지며, 이러한 제3 질화물 반도체층(225)의 압축응력은 하부에 위치한 제1 및 제2 질화물 반도체층(221,223, 특히 223)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 질화물 반도체층(223)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제3 질화물 반도체층(225)은 GaN일 수 있다.
도6c를 참조하면, 도6a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 다만, 도6a에 도시된 예와 달리, 마스크층(226)과 상기 마스크층(226)에 형성된 합체(coalescenced) 질화물층(227)을 포함한다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다.
상기 제1 질화물 반도체층(221)으로부터의 관통전위(threading dislocation)대부분은 상기 마스크층(226)에 의해 차단되고, 나머지 일부의 관통전위도 후속 성장되는 합체 질화물층(227)에 의해 벤딩(bending)될 수 있다. 그 결과, 후속 성장되는 질화물 결정의 결함밀도를 크게 개선할 수 있다. 상기 합체 질화물층(227)의 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, Ⅴ/Ⅲ 소스의 몰 조성비와 같은 변수에 의해 달라질 수 있다.
상기 마스크층(226)은 실리콘 질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, 실란(SiH4)과 암모니아 가스를 이용하여 SiNx 마스크층(226)을 형성할 수 있다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)의 표면을 완전히 덮는 형태가 아닐 수 있다. 따라서, 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)을 덮는 정도에 따라 상기 제1 질화물 반도체층(221)의 노출영역이 결정되고, 그 위에서 성장되는 질화물 결정의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스크 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층(226) 상에 성장될 질화물층(227)의 초기 아일랜드의 밀도는 감소하는 반면에, 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 따라서, 합체 질화물층(227)의 두께 또한 증가될 수 있다.
상기 마스크층(226)이 추가되는 경우에, 상기 마스크층에 의해 질화물 반도체층 사이의 응력이 디커플(decouple) 되어 합체 질화물층(227)에 전달되는 압축 응력이 부분적으로 차단될 수 있다. 또한, 상기 합체 질화물층(227)은 성장되는 아일랜드들이 합체lescence)되는 과정에서 상대적인 인장응력이 발생될 수 있다. 그 결과, 상기 제1 질화물 반도체층(221)이 버퍼층(210)에 의해 강한 압축응력을 받는 반면에, 상기 마스크층(226) 상의 합체 질화물층(227)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 상기 합체 질화물층(227)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
도6d를 참조하면, 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
본 실시예에 채용된 응력 보상층(220)은, 서로 다른 성장조건으로 형성되는 제1 및 제2 질화물 반도체층(220a.220b)을 포함할 수 있다. 상기 제1 질화물 반도체층(220a)은 표면조도의 증가율이 제어되도록 2차원 모드로 성장됨으로써 상기 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다
상기 제1 질화물 반도체층(220a)은 상기 버퍼층(210)의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 형성되며, 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 제2 성장조건으로 형성될 수 있다. 여기서, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 증가되도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다. 상기 제1 질화물 반도체층(220a)은 2∼1000㎚ 범위의 두께를 가질 수 있다. 상기 제1 질화물 반도체층(220a)의 두께를 크게 할수록 제1 질화물 반도체층(220a)과 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 제1 질화물 반도체층(220a)의 두께를 크게 하면 전체 박막의 결정성이 나빠질 수 있는데 이는 제1 질화물 반도체층이 질화물층에 비해 상대적으로 낮은 온도에서 성장되기 때문에 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 제1 질화물 반도체층(220a)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다.
트위스트 그레인 바운더리가 감소되면 제1 질화물 반도체층(220a) 위에 적층되는 제2 질화물 반도체층(220b)의 결함이 감소될 수 있다. 즉, 상기 제1 질화물 반도체층(120)은 2∼1000㎚ 범위의 두께를 가지면서 버퍼층의 조도 대비 비율로서 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 제2 질화물 반도체층(220b)의 결함을 감소시킬 수 있다. 따라서, 동등한 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하며, 예를 들어, 마스크층을 사용하지 않더라도 버퍼층(210) 및 응력 보상층(220)의 전체 두께를 6㎛ 이하로 제조할 수 있다. 따라서, 결정 성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
상기 제2 질화물 반도체층(220b)는 AlxInyGa1 -x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 다른 조성의 층 추가 성장 없이 연속적으로 성장될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a)과 동일한 조성일 수 있다. 예를 들어, 상기 제1 및 제2 질화물 반도체층(220a,220b)은 GaN일 수 있다. 특정 예에서, 상기 제1 질화물 반도체층(220a)은 언도프 GaN이며, 상기 제2 질화물 반도체층(220b)은 n형 GaN일 수 있다.
도7은 본 발명의 일 실시예에 따른 반도체 발광소자를 구비하는 조명 장치를 개략적으로 나타내는 분해 사시도이다.
본 실시예에 따른 조명 장치(4200)는 소켓(4210), 전원부(4220), 방열부(4230), 광원 모듈(4240) 및 광학부(4250)를 포함할 수 있다. 본 발명의 실시예에 따라, 광원 모듈(4240)은 발광 소자 어레이를 포함할 수 있고, 전원부(4220)는 발광소자 구동부를 포함할 수 있다.
소켓(4210)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 조명 장치(4200)에 공급되는 전력은 소켓(4210)을 통해서 인가될 수 있다. 도시된 바와 같이, 전원부(4220)는 제1 전원부(4221) 및 제2 전원부(4222)로 분리되어 조립될 수 있다. 방열부(4230)는 내부 방열부(4231) 및 외부 방열부(4232)를 포함할 수 있고, 내부 방열부(4231)는 광원모듈(4240) 및/또는 전원부(4220)와 직접 연결될 수 있고, 이를 통해 외부 방열부(4232)로 열이 전달되게 할 수 있다. 광학부(4250)는 내부 광학부(미도시) 및 외부 광학부(미도시)를 포함할 수 있고, 광원모듈(4240)이 방출하는 빛을 고르게 분산시키도록 구성될 수 있다.
광원 모듈(4240)은 전원부(4220)로부터 전력을 공급받아 광학부(4250)로 빛을 방출할 수 있다. 광원 모듈(4240)은 하나 이상의 반도체 발광소자(4241), 회로 기판(4242) 및 컨트롤러(4243)를 포함할 수 있고, 컨트롤러(4243)는 발광소자(4241)들의 구동 정보를 저장할 수 있다. 반도체 발광소자(4241)는 앞서 설명한 본 발명의 일 실시예들에 따른 반도체 발광소자(100,100A)를 포함할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 파장변환물질이 함유된 투광성 지지체;
    상기 투광성 지지체의 제1 면의 제1 영역 상에 배치되며, 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 적층체;
    상기 투광성 지지체와 상기 반도체 적층체 사이에 배치된 투광성 접합층;
    상기 반도체 적층체를 덮으며 상기 투광성 지지체의 제2 영역으로 연장되고, 상기 제1 도전형 반도체층에 연결된 제1 개구와, 상기 제2 도전형 반도체층에 연결된 제2 개구와, 상기 반도체 적층체를 둘러싸도록 상기 투광성 지지체의 제2 영역 상에 형성된 제3 개구를 갖는 절연층;
    상기 절연층 상에서 상기 제3 개구를 통해 상기 투광성 접합층에 연결되어 상기 반도체 적층체를 둘러싸도록 배치된 광차단막;
    상기 절연층 상에 배치되며, 상기 제1 개구를 통해 상기 제1 도전형 반도체층에 연결된 제1 전극; 및
    상기 절연층 상에 배치되며, 상기 제2 개구를 통해 상기 제2 도전형 반도체층에 연결된 제2 전극;을 포함하고,
    상기 광차단막은 상기 제1 및 제2 전극의 일부와 동일한 물질을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 투광성 지지체는 상기 파장변환물질이 함유된 글래스 기판을 포함하는 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 투광성 지지체는 형광체로 이루어진 세라믹 기판을 포함하는 것을 특징으로 하는 반도체 발광소자.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 투광성 지지체의 파장변환물질은 상기 활성층으로부터 생성된 광의 일부를 제1 파장의 광으로 변환하는 제1 파장변환물질이며,
    상기 투광성 접합층은 상기 활성층으로부터 생성된 광의 일부를 상기 제1 파장과 다른 제2 파장의 광으로 변환하는 제2 파장변환물질을 포함하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 투광성 접합층은, 스핀 온 글래스(spin on glass)를 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 파장변환물질이 함유된 접합물질로 이루어진 투광성 지지체;
    상기 투광성 지지체의 제1 면의 제1 영역에 접합되며, 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 반도체 적층체;
    상기 반도체 적층체를 덮으며 상기 투광성 지지체의 제2 영역으로 연장되고, 상기 제1 도전형 반도체층에 연결된 제1 개구와, 상기 제2 도전형 반도체층에 연결된 제2 개구와, 상기 반도체 적층체를 둘러싸도록 상기 투광성 지지체의 제2 영역 상에 형성된 제3 개구를 갖는 절연층;
    상기 절연층 상에서 상기 제3 개구를 통해 상기 투광성 지지체에 연결되어 상기 반도체 적층체를 둘러싸도록 배치된 광차단막;
    상기 절연층 상에 배치되며, 상기 제1 개구를 통해 상기 제1 도전형 반도체층에 연결된 제1 전극; 및
    상기 절연층 상에 배치되며, 상기 제2 개구를 통해 상기 제2 도전형 반도체층에 연결된 제2 전극;을 포함하고,
    상기 광차단막은 상기 제1 및 제2 전극의 일부와 동일한 물질을 포함하는 반도체 발광소자.
  10. 제9항에 있어서,
    상기 투광성 지지체의 접합물질은 스핀 온 글래스인 것을 특징으로 하는 반도체 발광소자.
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