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KR102121097B1 - 반도체 기판 및 반도체 소자 - Google Patents

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KR102121097B1
KR102121097B1 KR1020167028953A KR20167028953A KR102121097B1 KR 102121097 B1 KR102121097 B1 KR 102121097B1 KR 1020167028953 A KR1020167028953 A KR 1020167028953A KR 20167028953 A KR20167028953 A KR 20167028953A KR 102121097 B1 KR102121097 B1 KR 102121097B1
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carbon
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semiconductor
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겐 사또
히로시 시까우찌
히로까즈 고또
마사루 시노미야
가즈노리 하기모또
게이따로 쯔찌야
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산켄덴키 가부시키가이샤
신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 기판과, 상기 기판 상의 탄소 함유의 질화물계 반도체로 이루어지는 버퍼층과, 상기 버퍼층 상의 탄소 함유의 질화물계 반도체로 이루어지는 고저항층과, 상기 고저항층 상의 질화물계 반도체로 이루어지는 채널층을 갖는 반도체 기판으로서, 상기 고저항층은, 상기 버퍼층보다도 탄소 농도가 낮은 제1 영역과, 상기 제1 영역과 상기 채널층 사이에 형성되고, 상기 제1 영역보다도 탄소 농도가 높은 제2 영역을 갖는 것을 특징으로 하는 반도체 기판이다. 이에 의해, 고저항층의 고저항을 유지하면서 결정성을 높게 함으로써 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있는 반도체 기판이 제공된다.

Description

반도체 기판 및 반도체 소자 {SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR ELEMENT}
본 발명은, 반도체 기판 및 이 반도체 기판을 사용하여 제작된 반도체 소자에 관한 것이다.
질화물 반도체를 사용한 반도체 기판은, 고주파 또한 고출력에서 동작하는 파워 소자 등에 사용되고 있다. 특히, 마이크로파, 준밀리미터파, 밀리미터파 등의 고주파 대역에 있어서 증폭을 행하는 데 적합한 것으로서, 예를 들어 고 전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT) 등이 알려져 있다.
질화물 반도체를 사용한 반도체 기판으로서, Si 기판 상에, 버퍼층, GaN층, AlGaN으로 이루어지는 배리어층이 순차 적층된 반도체 기판이 알려져 있다.
GaN층 중 하부의 층(고저항층)은, 세로 방향 및 가로 방향의 전기 저항을 높임으로써, 트랜지스터의 오프 특성 향상, 세로 방향 누설의 억제에 의해 고내압화가 가능해진다. 그로 인해 GaN층에 탄소를 도핑하고, GaN 결정 중에 깊은 준위를 형성하여, n형의 전도를 억제시킨다.
한편, GaN층 중 상부의 층은, 채널층으로서 기능하고, 캐리어를 트랩시키는 준위가 형성되면 전류 붕괴(출력 전류 특성의 재현성이 열화되는 현상)의 요인이 될 수 있으므로, 탄소 등의 농도를 충분히 저하시킬 필요가 있다(특허문헌 1-3 참조).
또한, 특허문헌 4에는, GaN층에 Fe를 첨가함으로써 고저항화를 도모하는 것이 개시되고, Fe의 에너지 준위를 안정화시키기 위해 탄소를 더 첨가하는 것도 개시되어 있다.
또한, 특허문헌 5에는, 기생 용량을 저감시킴과 함께 고내압화시키기 위해, GaN층에 Fe를 첨가하는 것이 개시되어 있다.
일본 특허 제5064824호 공보 일본 특허 공개 제2006-332367호 공보 일본 특허 공개 제2013-070053호 공보 일본 특허 공개 제2012-033646호 공보 일본 특허 공개 제2010-123725호 공보
상술한 바와 같이, 고저항층은 탄소 농도를 높게 함으로써, 디바이스의 세로 방향(두께 방향) 누설 전류를 억제하고, 트랜지스터의 오프 특성을 향상시키기 위해 사용하고 있지만, 탄소 농도가 높은 고저항층의 결정성에 대해 본 발명자들은 조사하였다.
도 9에 고저항층의 결정성의 성장 온도 의존성을 나타내고, 도 10에 고저항층의 탄소 농도의 성장 온도 의존성을 나타낸다.
도 9-10으로부터 알 수 있는 바와 같이, 성장 온도를 낮추면 고저항층의 탄소 농도를 증가시킬 수 있지만, 반대로 고저항층의 결정성이 낮아져 있다.
고저항층의 결정성이 낮아지면, 누설 전류가 증가함과 함께, 그 위에 형성되는 채널층의 결정성도 낮아짐으로써, 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴를 야기시킨다고 하는 문제가 있다.
본 발명은, 상기 문제점에 비추어 이루어진 것으로서, 고저항층의 고저항을 유지하면서 결정성을 높게 함으로써 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있는 반도체 기판 및 반도체 소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 기판과, 상기 기판 상의 탄소 함유의 질화물계 반도체로 이루어지는 버퍼층과, 상기 버퍼층 상의 탄소 함유의 질화물계 반도체로 이루어지는 고저항층과, 상기 고저항층 상의 질화물계 반도체로 이루어지는 채널층을 갖는 반도체 기판으로서, 상기 고저항층은, 상기 버퍼층보다도 탄소 농도가 낮은 제1 영역과, 상기 제1 영역과 상기 채널층 사이에 형성되고, 상기 제1 영역보다도 탄소 농도가 높은 제2 영역을 갖는 것을 특징으로 하는 반도체 기판을 제공한다.
이와 같이, 고저항층이, 버퍼층보다도 탄소 농도가 낮은 제1 영역과, 제1 영역과 채널층의 사이에 있고, 제1 영역보다도 탄소 농도가 높은 제2 영역을 가짐으로써, 고저항층의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있다.
이때, 상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 전이 금속 농도가 상기 제2 영역의 전이 금속 농도보다 높은 것이 바람직하다.
제1 영역이 제2 영역의 전이 금속 농도보다 높은 농도로 전이 금속을 포함함으로써, 탄소 농도가 낮은 제1 영역에 있어서 세로 방향 누설 전류의 증가를 억제할 수 있음과 함께, 제1 영역의 결정성을 더욱 높게 할 수 있고, 이에 의해 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 더욱 개선할 수 있다.
이때, 상기 제1 영역의 전이 금속 농도가, 1×1017atoms/㎤ 이상, 1×1020atoms/㎤ 이하, 특히 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것이 바람직하다.
제1 영역의 전이 금속 농도가 이와 같은 농도 범위이면, 제1 영역에 있어서의 세로 방향 누설 전류의 증가를 확실하게 억제할 수 있어, 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 확실하게 개선할 수 있다.
이때, 상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 두께가 3㎚ 이상, 3000㎚ 이하인 것이 바람직하다.
제1 영역이 전이 금속을 포함하는 경우에, 제1 영역의 두께가 이와 같은 범위이면, 제1 영역의 고저항을 유지하면서, 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 개선할 수 있다.
이때, 상기 제1 영역이 전이 금속을 포함하지 않고, 상기 제1 영역의 두께가 3㎚ 이상, 500㎚ 이하인 것이 바람직하다.
제1 영역이 전이 금속을 포함하지 않는 경우에, 제1 영역의 두께가 이와 같은 범위이면, 세로 방향 누설 전류의 억제를 유지하면서, 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 개선할 수 있다.
이때, 상기 제1 영역은, 상기 버퍼층과 접하고 있는 것이 바람직하다.
이와 같이 결정성이 높은 제1 영역을 보다 버퍼층측에(즉, 보다 기판측에) 형성함으로써, 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 보다 효과적으로 개선할 수 있다.
이때, 상기 제1 영역의 탄소 농도가 1×1018atoms/㎤ 미만이고, 상기 제2 영역의 탄소 농도가 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것이 바람직하다.
제1 영역 및 제2 영역의 탄소 농도로서, 이와 같은 농도 범위를 적합하게 사용할 수 있다.
또한, 본 발명은, 상기한 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는 반도체 소자를 제공한다.
이러한 본 발명의 반도체 기판을 사용하여 제작된 반도체 소자이면, 고저항층의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있다.
이상과 같이, 본 발명에 따르면, 고저항층의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있다.
도 1은 본 발명의 실시 형태의 일례를 나타내는 반도체 기판의 깊이 방향의 농도 분포를 나타내는 도면이다.
도 2는 본 발명의 실시 형태의 일례를 나타내는 반도체 기판의 단면도이다.
도 3은 본 발명의 실시 형태의 일례를 나타내는 반도체 소자의 단면도이다.
도 4는 실시예 2의 반도체 기판의 깊이 방향의 불순물 농도 분포를 나타내는 도면이다.
도 5는 실시예 5의 반도체 기판의 깊이 방향의 불순물 농도 분포를 나타내는 도면이다.
도 6은 실시예 5의 반도체 기판의 단면도이다.
도 7은 실시예 5의 반도체 소자의 단면도이다.
도 8은 저탄소층 상의 GaN층의 결정성의 저탄소층의 막 두께 의존성을 나타내는 도면이다.
도 9는 고저항층의 결정성의 성장 온도 의존성을 나타내는 도면이다.
도 10은 고저항층의 탄소 농도의 성장 온도 의존성을 나타내는 도면이다
전술한 바와 같이, 고저항층은 탄소 농도를 높게 함으로써, 디바이스의 세로 방향 누설 전류를 억제하고, 트랜지스터의 오프 특성을 향상시키기 위해 사용하고 있지만, 탄소 농도를 높게 하면 고저항층의 결정성이 낮아진다. 고저항층의 결정성이 낮아지면, 누설 전류가 증가함과 함께, 그 위에 형성되는 채널층의 결정성도 낮아짐으로써, 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴를 야기시킨다고 하는 문제가 있었다.
따라서, 본 발명자들은, 고저항층의 고저항을 유지하면서 결정성을 높게 함으로써 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있는 반도체 기판에 대해 예의 검토를 거듭하였다. 그 결과, 고저항층 중에, 버퍼층보다도 탄소 농도가 낮은 제1 영역과, 제1 영역과 채널층 사이에 형성되고 제1 영역보다도 탄소 농도가 높은 제2 영역을 형성함으로써, 고저항층의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있는 것을 발견하고, 본 발명을 이루는 것에 이르렀다.
이하, 본 발명에 대해, 실시 형태의 일례로서, 도면을 참조하면서 상세하게 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
먼저, 본 발명의 실시 형태의 일례를 나타내는 반도체 기판에 대해, 도 1-2를 참조하면서 설명한다.
도 1은 본 발명의 실시 형태의 일례를 나타내는 반도체 기판의 깊이 방향의 농도 분포를 나타내는 도면이고, 도 2는 본 발명의 반도체 기판의 단면도이다.
도 2에 나타내는 본 발명의 실시 형태의 일례를 나타내는 반도체 기판(10)은, 기판(12)과, 기판(12) 상에 형성된 버퍼층(14)과, 버퍼층(14) 상에 설치된 질화물계 반도체(예를 들어, GaN)로 이루어지고, 전이 금속 및 탄소를 불순물로서 포함하는 고저항층(15)과, 고저항층(15) 상에 형성된 능동층(22)을 갖고 있다.
여기서, 기판(12)은, 예를 들어 Si 또는 SiC로 이루어지는 기판이다. 또한, 버퍼층(14)은, 예를 들어 질화물계 반도체로 이루어지는 제1층과, 제1층과 조성이 상이한 질화물계 반도체로 이루어지는 제2층이 반복하여 적층된 적층체로 구성되는 버퍼층이다.
제1층은 예를 들어, AlyGa1 - yN으로 이루어지고, 제2층은 예를 들어, AlxGa1 -xN(0≤x＜y≤1)으로 이루어진다.
구체적으로는, 제1층은 AlN으로 할 수 있고, 제2층은 GaN으로 할 수 있다.
능동층(22)은, 질화물계 반도체로 이루어지는 채널층(18)과, 채널층(18) 상에 형성된 질화물계 반도체로 이루어지는 배리어층(20)을 갖고 있다. 채널층(18)은 예를 들어, GaN으로 이루어지고, 배리어층(20)은 예를 들어, AlGaN으로 이루어진다.
고저항층(15)은, 탄소 농도가 버퍼층(14)보다 낮고 전이 금속의 농도가 일정한 저탄소층(제1 영역)(16)과, 저탄소층(16)과 채널층(18) 사이에 형성되고 탄소 농도가 저탄소층(16)보다 높고 전이 금속이 저탄소층(16)측으로부터 채널층(18)측을 향해 감소하고 있는 고탄소층(제2 영역)(17)을 포함하고 있다.
또한, 도 1에 있어서, 고저항층(15)이 전이 금속을 포함하고 있는 경우를 나타내고 있지만, 고저항층(15)은 전이 금속을 포함하고 있지 않아도 된다.
고저항층(15)이, 버퍼층(14)보다도 탄소 농도가 낮은 저탄소층(16)과, 저탄소층(16)과 채널층(18) 사이에 형성되고 저탄소층(16)보다도 탄소 농도가 높은 고탄소층(17)을 가짐으로써, 고저항층(15)의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층(18)의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있다.
반도체 기판(10)에 있어서, 전이 금속을 Fe로 할 수 있다.
이와 같이, 전이 금속으로서 Fe를 적합하게 사용할 수 있다. 또한, 전이 금속으로서 Sc, Ti, V, Cr, Mn, Co, Ni, Cu, Zn 등을 사용할 수도 있다.
탄소의 첨가는, 질화물계 반도체층을 MOVPE(유기 금속 기상 성장)법에 의해 성장시킬 때, 원료 가스(TMG(트리메틸갈륨) 등)에 포함되는 탄소가 막 중에 도입됨으로써 행해지는 것이지만, 프로판 등의 도핑 가스에 의해 행할 수도 있다.
반도체 기판(10)에 있어서, 저탄소층(16)이 전이 금속을 포함하는 경우, 저탄소층(16)의 전이 금속 농도가 고탄소층(17)의 전이 금속 농도보다 높은 것이 바람직하다.
저탄소층(16)이 고탄소층(17)보다 높은 농도로 전이 금속을 포함함으로써, 탄소 농도가 낮은 저탄소층(16)에 있어서 세로 방향 누설 전류의 증가를 억제할 수 있음과 함께, 저탄소층(16)의 결정성을 더욱 높게 할 수 있고, 이에 의해 제1 영역보다 위에 형성되는 질화물계 반도체의 결정성을 더욱 개선할 수 있다.
저탄소층(16)의 전이 금속 농도가, 1×1017atoms/㎤ 이상, 1×1020atoms/㎤ 이하, 특히 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것이 바람직하다.
저탄소층(16)의 전이 금속 농도가 이와 같은 농도 범위이면, 저탄소층(16)에 있어서의 세로 방향 누설 전류의 증가를 확실하게 억제할 수 있어, 저탄소층(16)보다 위에 형성되는 질화물계 반도체의 결정성을 확실하게 개선할 수 있다.
반도체 기판(10)에 있어서, 저탄소층(16)이 전이 금속을 포함하는 경우, 저탄소층(16)의 두께가 3㎚ 이상, 3000㎚ 이하인 것이 바람직하고, 5㎚ 이상, 2000㎚ 이하인 것이 특히 바람직하다.
저탄소층(16)이 전이 금속을 포함하는 경우에, 저탄소층(16)의 두께가 이와 같은 범위이면, 저탄소층(16)의 고저항을 유지하면서, 저탄소층(16)보다 위에 형성되는 질화물계 반도체의 결정성을 개선할 수 있다.
반도체 기판(10)에 있어서, 저탄소층(16)이 전이 금속을 포함하지 않는 경우, 저탄소층(16)의 두께가 3㎚ 이상, 500㎚ 이하인 것이 바람직하고, 5㎚ 이상, 200㎚ 이하인 것이 특히 바람직하다.
저탄소층(16)이 전이 금속을 포함하지 않는 경우에, 저탄소층(16)의 두께가 이와 같은 얇은 범위이면, 세로 방향 누설 전류의 억제를 유지하면서, 저탄소층(16)보다 위에 형성되는 질화물계 반도체의 결정성을 개선할 수 있다.
반도체 기판(10)에 있어서, 저탄소층(16)은, 버퍼층(14)과 접하고 있는 것이 바람직하다.
이와 같이 결정성이 높은 저탄소층(16)을 보다 버퍼층(14)측(즉, 보다 기판(12)측에) 형성함으로써, 저탄소층(16)보다 위에 형성되는 질화물계 반도체의 결정성을 보다 효과적으로 개선할 수 있다.
여기서, 저탄소층(16)의 탄소 농도가 1×1018atoms/㎤ 미만이고, 상기 제2 영역의 탄소 농도가 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것이 바람직하다.
제1 영역 및 제2 영역의 탄소 농도로서, 이와 같은 농도 범위를 적합하게 사용할 수 있다.
다음으로, 본 발명의 실시 형태의 일례를 나타내는 반도체 소자에 대해, 도 3을 참조하면서 설명한다.
도 3은 본 발명의 실시 형태의 일례를 나타내는 반도체 소자의 단면도이다.
반도체 소자(11)는, 본 발명의 반도체 기판(10)을 사용하여 제작된 것이며, 능동층(22) 상에 설치된 제1 전극(26), 제2 전극(28), 제어 전극(30)을 갖고 있다.
반도체 소자(11)에 있어서, 제1 전극(26) 및 제2 전극(28)은, 제1 전극(26)으로부터, 채널층(18) 내에 형성된 2차원 전자 가스층(24)을 개재하여, 제2 전극(28)으로 전류가 흐르도록 배치되어 있다.
제1 전극(26)과 제2 전극(28) 사이에 흐르는 전류는, 제어 전극(30)에 인가되는 전위에 의해 컨트롤할 수 있다.
반도체 소자(11)는, 본 발명의 실시 형태의 일례를 나타내는 반도체 기판(10)을 사용하여 제작된 것이며, 고저항층의 고저항을 유지하면서 결정성을 높게 할 수 있고, 그것에 의해 누설 전류를 저감시킴과 함께, 그 위에 형성되는 채널층의 결정성도 높게 함으로써 채널층에 있어서의 전자 이동도의 저하나 전류 붕괴의 발생을 억제할 수 있다.
실시예
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
(실시예 1)
도 1에 나타내는 깊이 방향의 농도 분포를 갖는, 도 2에 나타내는 바와 같은 반도체 기판을 제작하였다. 단, 전이 금속으로서 Fe를 사용하고, 저탄소층(16)에 있어서의 탄소 농도는, 5×1017atoms/㎤로 하고, 고탄소층(17)에 있어서의 탄소 농도는 2×1018atoms/㎤로 하고, 저탄소층(16)에 있어서의 Fe의 농도는, 3×1018atoms/㎤로 하였다. 또한, 저탄소층(16)의 두께는 500㎚로 하고, 고탄소층(17)의 두께는 1600㎚로 하였다.
제작된 반도체 기판을 사용하여 도 3에 나타내는 바와 같은 반도체 소자를 제작하였다.
(실시예 2)
도 4에 나타내는 깊이 방향의 농도 분포를 갖는, 도 2에 나타내는 바와 같은 반도체 기판을 제작하였다. 단, 고저항층(15)에는 전이 금속을 첨가하지 않고, 저탄소층(16)에 있어서의 탄소 농도는, 3×1017atoms/㎤로 하고, 고탄소층(17)에 있어서의 탄소 농도는 2×1018atoms/㎤로 하였다. 또한, 저탄소층(16)의 두께는 100㎚로 하고, 고탄소층(17)의 두께는 1600㎚로 하였다.
제작된 반도체 기판을 사용하여 도 3에 나타내는 바와 같은 반도체 소자를 제작하였다.
(실시예 3)
실시예 2와 마찬가지로 하여 반도체 기판을 제작하였다. 단, 저탄소층(16)의 두께는 200㎚로 하고, 고탄소층(17)의 두께는 1500㎚로 하였다.
제작한 반도체 기판에 있어서, 저탄소층(16) 상의 0002 방향의 GaN층(고탄소층(17)을 포함함)의 결정성을 X선 회절을 사용하여 측정하였다. 그 결과를 도 8에 나타낸다.
제작된 반도체 기판을 사용하여 도 3에 나타내는 바와 같은 반도체 소자를 제작하였다.
(실시예 4)
실시예 2와 마찬가지로 하여 반도체 기판을 제작하였다. 단, 저탄소층(16)의 두께는 400㎚로 하고, 고탄소층(17)의 두께는 1300㎚로 하였다.
제작한 반도체 기판에 있어서, 저탄소층(16) 상의 0002 방향의 GaN층(고탄소층(17)을 포함함)의 결정성을 X선 회절을 사용하여 측정하였다. 그 결과를 도 8에 나타낸다.
제작된 반도체 기판을 사용하여 도 3에 나타내는 바와 같은 반도체 소자를 제작하였다.
(비교예)
실시예 2와 마찬가지로 하여 반도체 기판을 제작하였다. 단, 저탄소층(16)은 형성하지 않고, 고탄소층(17)의 두께는 1700㎚로 하였다.
제작한 반도체 기판에 있어서, 고탄소층(17)을 포함하는 0002 방향의 GaN층의 결정성을 X선 회절을 사용하여 측정하였다. 그 결과를 도 8에 나타낸다.
제작된 반도체 기판을 사용하여 도 3에 나타내는 바와 같은 반도체 소자(단, 저탄소층(16)은 형성되어 있지 않음)를 제작하였다.
(실시예 5)
도 5의 (a)에 나타내는 깊이 방향의 농도 분포를 갖는, 도 6에 나타내는 바와 같은 반도체 기판을 제작하였다.
도 5-6에 나타내는 반도체 기판(10')은, 고저항층(15)이 또한, 탄소 농도가 저탄소층(16)보다 높은 고탄소층(제3 영역)(19)을 버퍼층(14)과 저탄소층(16) 사이에 포함하고 있는 것을 제외하고, 도 4, 도 2에 나타내는 반도체 기판(10)과 마찬가지의 구성으로 되어 있다. 단, 고저항층(15)에는 전이 금속을 첨가하지 않고, 저탄소층(16)에 있어서의 탄소 농도는, 3×1017atoms/㎤로 하고, 고탄소층(17)에 있어서의 탄소 농도는 2×1018atoms/㎤로 하고, 고탄소층(19)에 있어서의 탄소 농도는 2×1018atoms/㎤로 하였다. 또한, 저탄소층(16)의 두께는 100㎚로 하고, 고탄소층(17)의 두께는 800㎚로 하고, 고탄소층(19)의 두께는 800㎚로 하였다.
또한, 도 5의 (b)에 나타내는 바와 같이, 저탄소층(16)과 고탄소층(17) 사이에 탄소 농도가 서서히 증가하는 천이 영역(21)을 형성해도 된다.
제작된 반도체 기판을 사용하여 도 7에 나타내는 바와 같은 반도체 소자를 제작하였다.
도 7에 나타내는 반도체 소자(11')는, 고저항층(15)이 또한, 탄소 농도가 저탄소층(16)보다 높은 고탄소층(제3 영역)(19)을 버퍼층(14)과 저탄소층(16) 사이에 포함하고 있는 것을 제외하고, 도 3의 반도체 소자(11)와 마찬가지의 구성으로 되어 있다.
도 8로부터 알 수 있는 바와 같이, 저탄소층(16)의 막 두께가 증가함과 함께, 저탄소층(16) 상의 GaN층의 결정성이 높아지고 있다. 즉, 저탄소층(16)을 형성하지 않는 비교예와 비교하여, 저탄소층(16)을 형성한 실시예 3-4의 반도체 기판의 저탄소층(16) 상의 GaN층(고탄소층(17)을 포함함)의 결정성은 높아져 있고, 저탄소층(16)의 막 두께가 두꺼운 실시예 4에서는 저탄소층(16)의 막 두께가 얇은 실시예 3과 비교하여 결정성이 보다 높아져 있다.
또한, 실시예 1-5의 반도체 소자에 있어서, 비교예의 반도체 소자와 비교하여 세로 방향 누설 전류가 감소하여, 채널층에 있어서 전자 이동도의 저하나 전류 붕괴의 발생이 억제되어 있는 것을 확인할 수 있었다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시이며, 본 발명의 청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 마찬가지의 작용 효과를 발휘하는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들어, 각 실시 형태에 있어서, 저탄소층(16), 고탄소층(17, 19)의 각 층 중 어느 하나가 기판(12)측으로부터 채널(18)측을 향해 탄소 농도가 서서히 증가하고 있어도 된다.

Claims (16)

  1. 기판과,
    상기 기판 상의 탄소 함유의 질화물계 반도체로 이루어지는 버퍼층과,
    상기 버퍼층 상의 탄소 함유의 질화물계 반도체로 이루어지는 고저항층과,
    상기 고저항층 상의 질화물계 반도체로 이루어지는 채널층
    을 갖는 반도체 기판으로서,
    상기 고저항층은,
    상기 버퍼층보다도 탄소 농도가 낮은 제1 영역과,
    상기 제1 영역과 상기 채널층 사이에 형성되고, 상기 제1 영역보다도 탄소 농도가 높은 제2 영역
    을 갖고,
    상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 전이 금속 농도가 상기 제2 영역의 전이 금속 농도보다 높은 것을 특징으로 하는, 반도체 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 영역의 전이 금속 농도가, 1×1017atoms/㎤ 이상, 1×1020atoms/㎤ 이하인 것을 특징으로 하는, 반도체 기판.
  4. 제3항에 있어서,
    상기 제1 영역의 전이 금속 농도가, 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것을 특징으로 하는, 반도체 기판.
  5. 제1항에 있어서,
    상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 두께가 3㎚ 이상, 3000㎚ 이하인 것을 특징으로 하는, 반도체 기판.
  6. 삭제
  7. 제3항에 있어서,
    상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 두께가 3㎚ 이상, 3000㎚ 이하인 것을 특징으로 하는, 반도체 기판.
  8. 제4항에 있어서,
    상기 제1 영역이 전이 금속을 포함하고, 상기 제1 영역의 두께가 3㎚ 이상, 3000㎚ 이하인 것을 특징으로 하는, 반도체 기판.
  9. 삭제
  10. 제1항, 제3항 내지 제5항, 제7항, 제8항 중 어느 한 항에 있어서,
    상기 제1 영역은, 상기 버퍼층과 접하고 있는 것을 특징으로 하는, 반도체 기판.
  11. 제1항, 제3항 내지 제5항, 제7항, 제8항 중 어느 한 항에 있어서,
    상기 제1 영역의 탄소 농도가 1×1018atoms/㎤ 미만이고, 상기 제2 영역의 탄소 농도가 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것을 특징으로 하는, 반도체 기판.
  12. 제10항에 있어서,
    상기 제1 영역의 탄소 농도가 1×1018atoms/㎤ 미만이고, 상기 제2 영역의 탄소 농도가 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이하인 것을 특징으로 하는, 반도체 기판.
  13. 제1항, 제3항 내지 제5항, 제7항, 제8항 중 어느 한 항에 기재된 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는, 반도체 소자.
  14. 제10항에 기재된 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는, 반도체 소자.
  15. 제11항에 기재된 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는, 반도체 소자.
  16. 제12항에 기재된 반도체 기판을 사용하여 제작된 반도체 소자로서, 상기 채널층 상에 전극이 설치되어 있는 것인 것을 특징으로 하는, 반도체 소자.
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