KR101907366B1 - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents
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Abstract
반도체 장치의 개구율이 향상된다. 1개의 기판 위에 구동 회로 및 화소가 제공되고, 상기 구동 회로에서의 제1 박막 트랜지스터 및 상기 화소에서의 제2 박막 트랜지스터는 각각 게이트 전극층, 게이트 전극층 위의 게이트 절연층, 게이트 절연층 위의 산화물 반도체층, 산화물 반도체층 위의 소스 및 드레인 전극층, 및 산화물 반도체층의 일부와 접해서 게이트 절연층, 산화물 반도체층, 및 소스 및 드레인 전극층 위에 있는 산화물 절연층을 포함한다. 게이트 전극층, 게이트 절연층, 산화물 반도체층, 소스 및 드레인 전극층, 및 제2 박막 트랜지스터의 산화물 절연층은 각각 투광성을 갖는다.
Description
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그것을 제조하는 방법에 관한 것이다.
본 명세서에서 반도체 장치는 반도체 특성을 이용하여 기능할 수 있는 모든 장치를 지칭하고, 표시 장치, 반도체 회로 및 전자 기기 등과 같은 전광 기기(electro-optic device)는 모두 반도체 장치임을 주목하여야 한다.
투광성 금속 산화물이 반도체 장치에 이용된다. 예를 들어, 산화인듐주석(ITO) 등과 같은 도전성 금속 산화물(이하, 산화물 도전체라고 칭함)이 액정 디스플레이 등과 같은 표시 장치에서 필요한 투명 전극 재료로서 이용된다.
또한, 투광성 금속 산화물은 반도체 특성을 갖는 재료로서 주목받고 있다. 예를 들어, In-Ga-Zn-O계 산화물이 액정 표시 장치 등과 같은 표시 장치에서 필요한 반도체 재료로서 이용될 것으로 기대되고 있다. 특히, 그것은 박막 트랜지스터(이하, TFT라고도 칭함)의 채널층(채널 형성층이라고도 칭함)에 대해 이용될 것으로 기대되고 있다.
반도체 특성을 갖는 금속 산화물(이하, 산화물 반도체라고도 칭함)은 표시 장치 등에서 이용되는 비정질 규소를 대체 또는 능가하는 재료로서의 기대가 커지고 있다.
또한, 산화물 도전체 및 산화물 반도체는 투광성을 갖는다. 그러므로, 이러한 재료를 이용하여 TFT를 형성함으로써 투광성 TFT가 형성될 수 있다(예를 들어, 참고문헌 1 참조).
또한, 산화물 반도체를 포함하는 TFT는 전계 효과 이동성(field effect mobility)이 크다. 그러므로, 표시 장치 등에서의 구동 회로가 그러한 TFT를 이용하여 형성될 수 있다(예를 들어, 참고문헌 2 참조).
[참고 문헌]
참고문헌 1: T. Nozawa, "Transparent Circuitry", Nikkei Electronics, No. 959, 2007. 8. 27, pp. 39-52.
참고문헌 2: T. Osada et al, "Development of Driver-Integrated Panel using Amorphous In-Ga-Zn-Oxide TFT", Proc. SID '09 Digest, 2009, pp. 184-187.
본 발명의 한 실시예의 목적은 반도체 장치의 제조 코스트를 저감하려는 것이다.
본 발명의 한 실시예의 다른 목적은 반도체 장치의 개구율을 향상하려는 것이다.
본 발명의 한 실시예의 또 다른 목적은 반도체 장치의 표시부의 해상도를 증대하려는 것이다.
본 발명의 한 실시예의 또 다른 목적은 고속으로 작동할 수 있는 반도체 장치를 제공하려는 것이다.
본 발명의 한 실시예는 1개의 기판 위에 구동 회로부 및 표시부(화소부라고도 칭함)를 포함하는 반도체 장치이다. 구동 회로부는 구동 회로 박막 트랜지스터 및 구동 회로 배선을 포함한다. 구동 회로 박막 트랜지스터의 소스 전극(소스 전극층이라고도 칭함) 및 드레인 전극(드레인 전극층이라고도 칭함)은 금속을 이용하여 형성된다. 구동 회로 박막 트랜지스터의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로 배선은 금속을 이용하여 형성된다. 표시부는 화소 박막 트랜지스터 및 표시부 배선을 포함한다. 화소 박막 트랜지스터의 소스 전극층 및 드레인 전극층은 산화물 도전체를 이용하여 형성된다. 화소 박막 트랜지스터의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부 배선은 산화물 도전체를 이용하여 형성된다.
보텀 게이트 구조를 갖는 역 스태거형 박막 트랜지스터는 화소 박막 트랜지스터 및 구동 회로 박막 트랜지스터의 각각으로서 이용된다. 화소 박막 트랜지스터 및 구동 회로 박막 트랜지스터는 각각 소스 전극층과 드레인 전극층 사이에 노출된 반도체층에 접하여 산화물 절연층이 제공되는 채널 에칭형 박막 트랜지스터다.
TFT의 자세한 제조 공정 및 반도체 장치에 포함되는 다른 소자(예를 들어, 커패시터)의 자세한 구조 등은 참고문헌 1에 개시되어 있지 않음을 주목해야 한다. 또한, 1개의 기판 위에 구동 회로 및 투광성 TFT가 형성되는 것도 개시되어 있지 않다.
본 발명의 한 실시예의 반도체 장치에서는, 구동 회로 TFT를 포함하는 구동 회로 및 화소 TFT를 포함하는 화소가 1개의 기판 위에 형성되어 있다. 그래서, 반도체 장치의 제조 코스트가 저감될 수 있다.
본 발명의 한 실시예의 반도체 장치에서, 화소는 화소 TFT 및 화소 배선을 포함한다. 화소 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 화소 배선은 산화물 도전체를 이용하여 형성된다. 즉, 반도체 장치에서, 화소 TFT 및 표시부 배선이 형성되는 영역은 개구 부분으로서 이용될 수 있다. 그래서, 반도체 장치의 개구율이 향상될 수 있다.
본 발명의 한 실시예의 반도체 장치에서, 화소는 화소 TFT 및 화소 배선을 포함한다. 화소 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 화소 배선은 산화물 도전체를 이용하여 형성된다. 즉, 반도체 장치에서, 화소 TFT의 크기에 의해 한정됨이 없이 화소 크기를 결정하는 것이 가능하다. 그래서, 반도체 장치의 표시부의 해상도를 증대하는 것이 가능하다.
본 발명의 한 실시예의 반도체 장치에서, 구동 회로는 구동 회로 TFT 및 구동 회로 배선을 포함한다. 구동 회로 TFT의 소스 전극 및 드레인 전극은 금속을 이용하여 형성된다. 구동 회로 TFT의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로 배선은 금속을 이용하여 형성된다. 즉, 반도체 장치에서, 구동 회로는 전계 효과 이동성이 큰 TFT 및 저항이 낮은 배선을 포함한다. 그래서, 반도체 장치는 고속으로 작동할 수 있다.
본 명세서에서 이용되는 산화물 반도체로서는, 예를 들어 InMO3(ZnO)m(m>0)로 표기되는 산화물 반도체층가 이용될 수 있다. M은 Ga, Fe, Ni, Mn 및 Co로부터 선택되는 1개 이상의 금속 원소를 나타내는 것을 주목하여야 한다. 예를 들어, M은 Ga이거나 또는 Ga 및 Ga가 아닌 위 금속 원소일 수 있을 것이며, 예를 들어, M은 Ga 및 Ni 또는 Ga 및 Fe일 수 있을 것이다. 또한, 산화물 반도체에서, 어떤 경우에는, Fe 또는 Ni 등과 같은 천이 금속 원소 또는 천이 금속 원소의 산화물이 M으로서 함유되는 금속 원소에 대해 첨가하는 불순물 원소로서 함유된다. 본 명세서에서는, 조성식이 InMO3(ZnO)m(m>0)로 표기되는 산화물 반도체 중에서, Ga를 M으로서 함유하는 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체라고 지칭되고, In-Ga-Zn-O계 산화물 반도체의 박막은 In-Ga-Zn-O계 비단결정막이라고 지칭된다.
산화물 반도체층으로 이용되는 금속 산화물로서는, 위의 것 외에, 다음의 금속 산화물 중 어느 것이든 이용될 수 있다: In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물. 산화규소는 위 금속 산화물을 이용하여 형성되는 산화물 반도체층에 함유될 수 있을 것이다.
산화물 반도체는 양호하게는 In을 함유하고, 더 양호하게는 In 및 Ga를 함유한다. i형(진성) 산화물 반도체층을 만들기 위해서는, 탈수화 또는 탈수소화가 효율적이다.
우선, 반도체 장치의 제조 공정에서 질소 또는 희소 기체(예를 들어, 아르곤 또는 헬륨) 등과 같은 불활성 기체의 분위기에서 또는 감압 하에서 가열 처리가 수행되는 경우에는, 산화물 반도체층이 그러한 가열 처리에 의해 산소 결핍형 산화물 반도체층으로 변화되어 저저항 산화물 반도체층, 즉 n형(예를 들어, n-형) 산화물 반도체층으로 되게 한다. 그 후, 산화물 반도체층과 접해 있는 산화물 절연층의 형성에 의해 산화물 반도체층이 산소 초과 상태로 되게 한다. 따라서, 산화물 반도체층은 고저항 산화물 반도체층, 즉, i형 산화물 반도체층으로 변화된다. 그래서, 양호한 전기적 특성을 갖는 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 것이 가능하다.
반도체 장치 제조 공정에서는, 탈수화 또는 탈수소화를 위해, 질소 또는 희소 기체(예를 들어, 아르곤 또는 헬륨) 등과 같은 불활성 기체의 분위기에서 또는 감압 하에서 350℃ 이상, 양호하게는 400℃ 이상 및 기판의 스트레인 점(strain point) 미만의 온도에서 가열 처리가 수행되어 산화물 반도체층에 함유된 수분 등과 같은 불순물이 저감되게 한다.
탈수화 또는 탈수소화 된 산화물 반도체층에 대해 450℃의 온도까지 승온 탈리 분광(TDS(thermal desorption spectroscopy))이 수행될지라도 300℃ 부근에서 2개의 물 피크 또는 적어도 1개의 물 피크가 검출되지 않는다. 그러므로, 탈수화 또는 탈수소화 된 산화물 반도체층을 포함하는 박막 트랜지스터에 대해 450℃의 온도까지 TDS가 수행될지라도, 적어도 300℃ 부근에서 물 피크가 검출되지 않는다.
또한, 반도체 장치 제조 공정에서는 대기에 대한 노출 없이 냉각을 수행함으로써 산화물 반도체층 속에 물 또는 수소가 다시 혼입하지 않는 것이 중요하다. 산화물 반도체층은 탈수화 또는 탈수소화를 통해 저저항 산화물 반도체층, 즉, n형(예를 들어, n-형) 산화물 반도체층으로 변화된다. 그 후, 산화물 반도체층은 고저항 산화물 반도체층, 즉 i형 산화물 반도체층으로 변화된다. 그러한 산화물 반도체층을 이용하여 박막 트랜지스터가 형성되는 경우에, 이른바 노멀리 오프 스위칭 소자(normally-off switching element)가 실현될 수 있도록 박막 트랜지스터의 임계 전압이 정(positive)일 수 있다. 반도체 장치에서는, 박막 트랜지스터의 채널이 가능한 한 0V에 가까운 정(positive)의 임계 전압으로 형성되는 것이 양호하다. 박막 트랜지스터의 임계 전압이 음이면, 박막 트랜지스터가 노멀리 온(normally on)으로 되는, 다시 말해서, 게이트 전압이 0V일 때에도 소스 전극과 드레인 전극 사이에 전류가 흐르는 경향이 있음을 주목해야 한다. 예를 들어, 액티브 매트릭스 표시 장치에서는, 회로에 포함된 박막 트랜지스터의 전기적 특성이 중요하며, 표시 장치의 성능에 영향을 준다. 박막 트랜지스터의 전기적 특성 중에서, 임계 전압(V th )이 특히 중요하다. 예를 들어, 박막 트랜지스터에서 전계 효과 이동성이 클지라도 임계 전압이 높거나 또는 음인 경우에는, 회로로서의 박막 트랜지스터를 제어하기가 어렵다. 박막 트랜지스터가 높은 임계 전압을 갖고 그 임계 전압의 절대값이 큰 경우에는, TFT가 저전압으로 구동되는 경우에 박막 트랜지스터가 TFT로서의 스위칭 기능을 수행할 수 없고, 부하가 걸릴 수 있다. 예를 들어, n채널 박막 트랜지스터의 경우에는, 게이트 전극에 정전압이 인가된 후 채널이 형성되고 드레인 전류가 흐르는 것이 양호하다. 구동 전압이 상승되지 않으면 채널이 형성되지 않는 트랜지스터, 및 부전압(negative voltage)이 인가될 때에도 채널이 형성되고 드레인 전류가 흐르는 트랜지스터는 회로에 이용되는 박막 트랜지스터로는 부적합하다.
또한, 온도가 가열 온도(T)로부터 낮춰진 기체 분위기는 온도가 가열 온도(T)로 상승된 기체 분위기와 다를 수 있을 것이다. 예를 들어, 탈수화 또는 탈수소화가 수행되는 노를 이용하여, 대기에 노출하지 않고, 노를 고순도 산소 기체, 고순도 N2O 기체로 충전된 상태에서, 냉각이 수행된다.
막에 함유된 수분이 탈수화 또는 탈수소화를 위한 가열 처리에 의해 저감된 후, 수분을 함유하지 않는 분위기(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐)에서 서서히 냉각되는(또는 냉각되는) 산화물 반도체막을 이용함으로써, 박막 트랜지스터의 전기적 특성이 향상되고 양산될 수 있는 고성능 박막 트랜지스터가 실현된다.
본 명세서에서는, 감압 하에서 질소 또는 희소 기체(예를 들어, 아르곤 또는 헬륨) 등과 같은 불활성 기체의 분위기에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 칭한다. 본 명세서에서는, 편의상 탈수화 또는 탈수소화는 H2의 제거뿐만 아니라, H 또는 OH 등의 제거도 지칭한다.
반도체 장치 제조 공정에서, 질소 또는 희소 기체(예를 들어, 아르곤 또는 헬륨) 등과 같은 불활성 기체의 분위기에서, 또는 감압 하에서 가열 처리가 수행되는 경우에는, 가열 처리에 의해 산화물 반도체층이 산소 결핍형 산화물 반도체층으로 변화되어 저저항 산화물 반도체층, 즉, n형(예를 들어, n-형) 산화물 반도체층이 되게 한다. 그 후, 드레인 전극층과 중첩하는 영역이 산소 결핍형 영역인 고저항 드레인 영역(HRD 영역이라고도 칭함)으로서 형성된다.
구체적으로는, 고저항 드레인 영역의 캐리어 농도는 1×1017/㎤ 이상이고 적어도 채널 형성 영역(1×1017/㎤ 미만)의 캐리어 농도보다 높다. 본 명세서에서 캐리어 농도는 실온에서의 홀(Hall) 효과 측정에 의해 얻어지는 것을 주목해야 한다.
또한, 저저항 드레인 영역(LRN 영역이라고도 칭함)이 금속 재료를 이용하여 형성되는 드레인 전극층과 산화물 반도체층 사이에 형성될 수 있을 것이다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는 고저항 드레인 영역의 캐리어 농도보다 더 높고, 예를 들어, 1×1020/㎤ 내지 1×1021/㎤의 범위 내에 있다.
그 후, 고저항 산화물 반도체층, 즉, i형 산화물 반도체층을 얻도록 탈수화 또는 탈수소화된 산화물 반도체층의 적어도 일부를 산소 초과 상태로 되게 함으로써 채널 형성 영역이 형성된다. 탈수화 또는 탈수소화된 산화물 반도체층을 산소 초과 상태로 되게 하는 방법으로서는, 탈수화 또는 탈수소화된 산화물 반도체층에 접해 있는 산화물 절연층을 예를 들어 스퍼터링에 의해 형성하는 방법이 있음을 주목해야 한다. 또한, 산화물 절연층의 형성 후, 가열 처리(예를 들어, 산소를 함유하는 분위기에서의 가열 처리), 산소 분위기에서의 냉각 처리 또는 불활성 기체 분위기에서의 가열 후 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐) 내에서 냉각 처리 등이 수행될 수 있을 것이다.
소스 전극층 및 드레인 전극층이 탈수화 또는 탈수소화된 산화물 반도체층 위에 접해서 Ti 등과 같은 금속 재료를 이용하여 형성되고, 소스 전극층 및 드레인 전극층과 중첩하지 않는 산화물 반도체증의 노광 영역이 선택적으로 산소 초과 상태로 되게 하는 방식으로, 채널 형성 영역이 형성될 수 있다. 산화물 반도체층이 선택적으로 산소 초과 상태로 되는 경우에, 소스 전극층과 중첩하는 고저항 드레인 영역 및 드레인 전극층과 중첩하는 고저항 드레인 영역이 형성되고, 고저항 드레인 영역과 고저항 드레인 영역 사이에 채널 형성 영역이 형성된다. 즉, 소스 전극층과 드레인 전극층 사이에 채널 형성 영역이 자기 정합적으로 형성된다.
본 발명의 한 실시예에 따르면, 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치를 제조하는 것이 가능하다.
드레인 전극층(또는 소스 전극층)과 중첩하는 산화물 반도체층에 고저항 드레인 영역을 형성함으로써, 구동 회로의 신뢰성이 향상될 수 있음을 주목해야 한다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 트랜지스터는 드레인 전극층으로부터 고저항 드레인 영역 및 채널 형성 영역까지 전도도가 변하는 구조가 얻어질 수 있다. 그러므로, 드레인 전극층이 고전원 전위(VDD)를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작되는 경우에, 게이트 전극층과 드레인 전극층 사이에 고전기장이 인가될지라도, 고저항 드레인 영역이 버퍼로서 작용하고 국소적으로는 고전기장이 인가되지 않음으로써 트랜지스터의 내압(withstand voltage)이 향상될 수 있다.
또한, 고저항 드레인 영역을 형성함으로써, 구동 회로에서의 누전량(amount of leakage current)이 저감될 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층과 소스 전극층 사이에서 흐르는 트랜지스터의 누전(leakage current)이 드레인 전극층, 드레인 전극층 측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층 측의 고저항 드레인 영역 및 소스 전극층을 통해 순차적으로 흐른다. 이 경우에, 채널 형성 영역에서, 드레인 전극층 측의 고저항 드레인 영역으로부터 채널 형성 영역으로 흐르는 누전은 트랜지스터가 오프(off)되는 경우에 고저항을 갖는 게이트 절연층과 채널 형성 영역 사이의 계면의 부근에 집중될 수 있다. 그래서, 백 채널 부분(back channel portion)(게이트 전극층으로부터 떨어져 있는 채널 형성 영역의 표면의 일부)에서의 누전량이 저감될 수 있다.
또한, 소스 전극층과 중첩하는 고저항 드레인 영역 및 드레인 전극층과 중첩하는 고저항 드레인 영역이 게이트 절연층을 사이에 둔 채로 게이트 전극층의 일부와 중첩하는 경우에, 게이트 전극층의 폭에 따를지라도, 드레인 전극층의 단부의 부근에서의 전기장의 강도가 더 효율적으로 저감될 수 있다.
본 발명의 한 실시예는 1개의 기판 위에 제1 박막 트랜지스터를 갖는 구동 회로 및 제2 박막 트랜지스터를 갖는 화소를 포함하는 반도체 장치이다. 제1 박막 트랜지스터 및 제2 박막 트랜지스터는 각각 게이트 전극층, 게이트 전극층 위의 게이트 절연층, 게이트 절연층 위의 산화물 반도체층, 산화물 반도체층 위의 소스 전극층과 드레인 전극층, 및 게이트 절연층과 산화물 반도체층과 소스 전극층 및 드레인 전극층 위에서 산화물 반도체층의 일부와 접해 있는 산화물 절연층을 포함한다. 제2 박막 트랜지스터의 게이트 전극층, 게이트 절연층, 산화물 반도체층, 소스 전극층, 드레인 전극층 및 산화물 절연층은 각각 투광성을 갖는다. 제1 박막 트랜지스터의 소스 전극층 및 드레인 전극층은 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층의 재료와 다르고 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층의 재료보다 더 낮은 저항을 갖는다.
본 발명의 다른 한 실시예에 따르면, 반도체 장치에서, 제1 박막 트랜지스터의 소스 전극층 및 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo 및 W로 이루어진 그룹으로부터 선택된 원소를 그 주성분으로서 함유하는 재료, 또는 그러한 원소들 중 적어도 하나를 함유하는 합금을 각각 함유하는 복수의 막을 포함하는 적층을 이용하여 형성될 수도 있을 것이다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치에서, 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층은 산화인듐, 산화인듐과 산화주석의 합금, 산화인듐과 산화아연의 합금, 또는 산화아연을 이용하여 형성될 수 있을 것이다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치는 기판 위의 커패시터부를 더 포함할 수 있을 것이다. 커패시터부는 커패시터 배선 및 커패시터 배선과 중첩하는 커패시터 전극을 포함하며, 커패시터 배선 및 커패시터 전극은 각각 투광성을 갖는다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치는 제1 박막 트랜지스터의 산화물 절연층 위의 게이트 전극층과 중첩하는 도전층을 더 포함할 수 있을 것이다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치는 제1 박막 트랜지스터의 소스 전극층 및 드레인 전극층의 각각과 산화물 반도체층 사이의 저저항 드레인 영역을 더 포함할 수 있을 것이고, 저저항 드레인 영역은 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층의 재료와 동일한 재료를 이용하여 형성될 수 있을 것이다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치에서, 제1 박막 트랜지스터의 산화물 반도체층 중 소스 또는 드레인 전극층과 중첩하는 영역은 제1 박막 트랜지스터의 채널 형성 영역보다 더 낮은 저항을 갖는다.
본 발명의 또 다른 한 실시예는 1개의 기판 위의 제1 박막 트랜지스터를 갖는 구동 회로 및 제2 박막 트랜지스터를 갖는 화소를 포함하는 반도체 장치를 제조하는 방법이다. 방법은 기판 위에 투광성 도전막을 형성하고 제1 포토리소그라피 공정을 통해 투광성 도전막을 선택적으로 에칭하며, 제1 박막 트랜지스터의 게이트 전극층으로서 작용하는 제1 게이트 전극층 및 제2 박막 트랜지스터의 게이트 전극층으로서 작용하는 제2 게이트 전극층을 형성하는 단계; 제1 게이트 전극층 및 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 게이트 절연층 위에 산화물 반도체막을 형성하고 제2 포토리소그라피 공정을 통해 산화물 반도체막을 선택적으로 에칭하며, 섬 모양의 산화물 반도체층인 제1 산화물 반도체층 및 제2 산화물 반도체층이 형성되는 단계; 제1 산화물 반도체층 및 제2 산화물 반도체층을 탈수화 또는 탈수소화하는 단계; 탈수화 또는 탈수소화 된 제1 산화물 반도체층 및 제2 산화물 반도체층 위에 산화물 도전막 및 도전막을 순차적으로 형성하고 제3 포토리소그라피 공정 및 제4 포토리소그라피 공정을 통해 산화물 도전막 및 도전막을 선택적으로 에칭하며, 제1 산화물 반도체층 위에 한 쌍의 저저항 드레인 영역이 형성되고, 한 쌍의 저저항 드레인 영역 위에 한 쌍의 도전층이 형성되어 제1 박막 트랜지스터의 소스 전극층 및 드레인 전극층으로 각각 작용하는 제1 소스 전극층 및 제1 드레인 전극층을 형성하고, 제2 산화물 반도체층 위에 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하는 제2 소스 전극층 및 제2 드레인 전극층이 형성되는 단계; 및 제1 산화물 반도체층의 일부 및 제2 산화물 반도체층의 일부와 접해서 게이트 절연층, 제1 산화물 반도체층, 제2 산화물 반도체층, 제1 소스 전극층, 제1 드레인 전극층, 제2 소스 전극층, 및 제2 드레인 전극층 위에 산화물 절연층을 형성하는 단계를 포함한다.
본 발명의 또 다른 한 실시예는 1개의 기판 위의 제1 박막 트랜지스터를 갖는 구동 회로 및 제2 박막 트랜지스터를 갖는 화소를 포함하는 반도체 장치를 제조하는 방법이다. 방법은 기판 위에 투광성 도전막을 형성하고 제1 포토리소그라피 공정을 통해 투광성 도전막을 선택적으로 에칭하며, 제1 박막 트랜지스터의 게이트 전극층으로서 작용하는 제1 게이트 전극층 및 제2 박막 트랜지스터의 게이트 전극층으로서 작용하는 제2 게이트 전극층이 형성되는 단계; 제1 게이트 전극층 및 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 게이트 절연층 위에 산화물 반도체막을 형성하는 단계; 산화물 반도체막을 탈수화 또는 탈수소화하는 단계; 탈수화 또는 탈수소화 된 산화물 반도체막 위에 산화물 도전막 및 도전막을 순차적으로 형성하고 제2 포토리소그라피 공정 및 제3 포토리소그라피 공정을 통해 산화물 반도체막, 산화물 도전막 및 도전막을 선택적으로 에칭하며, 제1 산화물 반도체층 위에 한 쌍의 저저항 드레인 영역이 형성되고, 한 쌍의 저저항 드레인 영역 위에 한 쌍의 도전층이 형성되어 제1 박막 트랜지스터의 소스 전극층 및 드레인 전극층으로 각각 작용하는 제1 소스 전극층 및 제1 드레인 전극층을 형성하고, 제2 산화물 반도체층 위에 제2 박막 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하는 제2 소스 전극층 및 제2 드레인 전극층이 형성되는 단계; 및 제1 산화물 반도체층의 일부 및 제2 산화물 반도체층의 일부와 접해서 게이트 절연층, 제1 산화물 반도체층, 제2 산화물 반도체층, 제1 소스 전극층, 제1 드레인 전극층, 제2 소스 전극층, 및 제2 드레인 전극층 위에 산화물 절연층을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따르면, 반도체 장치를 제조하는 방법에서, 제3 포토리소그라피 공정은 멀티톤 마스크를 이용하여 수행될 수 있을 것이다.
본 명세서에서 "제1" 및 "제2" 등과 같은 서수사는 편의상 이용되는 것이며 단계순 및 적층순을 나타내는 것이 아님을 주목해야 한다. 또한, 본 명세서에서 서수사는 본 발명을 특정하는 고유의 명칭을 나타내는 것이 아니다.
또한, 구동 회로를 포함하는 표시 장치로서는, 액정 표시 장치 외에, 발광 소자를 포함하는 발광 표시 장치 및 전자 페이퍼라고도 지칭되는 전기 영동 표시 소자(electrophoretic display element)를 포함하는 표시 장치가 있다.
발광 소자를 포함하는 발광 표시 장치에서는, 화소부에 복수의 박막 트랜지스터가 포함된다. 화소부는 박막 트랜지스터의 게이트 전극이 다른 트랜지스터의 소스 배선(소스 배선층이라고 칭하기도 함) 또는 드레인 배선(드레인 배선층이라고 칭하기도 함)에 접속되는 영역을 포함한다. 또한, 발광 소자를 포함하는 발광 표시 장치의 구동 회로는 박막 트랜지스터의 게이트 전극이 박막 트랜지스터의 소스 배선 또는 드레인 배선에 접속되는 영역을 포함한다.
안정적 전기 특성을 갖는 박막 트랜지스터를 제조하는 것이 가능하다. 그러므로, 전기 특성이 양호하고 신뢰성이 큰 박막 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
도 1aa 내지 도 1c는 반도체 장치를 예시하고;
도 2의 A 내지 E는 반도체 장치를 제조하는 방법을 예시하며;
도 3의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하고;
도 4의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하며;
도 5의 A 내지 D는 반도체 장치를 제조하는 방법을 예시하고;
도 6aa 내지 도 6c는 반도체 장치를 예시하며;
도 7a 및 도 7b는 각각 반도체 장치를 예시하고;
도 8a 및 도 8b는 각각 반도체 장치를 예시하며;
도 9a 및 도 9b는 반도체 장치를 예시하고;
도 10aa 내지 도 10b는 반도체 장치를 예시하며;
도 11a 및 도 11b는 반도체 장치를 예시하고;
도 12는 반도체 장치의 화소의 등가 회로를 예시하며;
도 13a 내지 도 13c는 각각 반도체 장치를 예시하고;
도 14a 및 도 14b는 각각 반도체 장치를 예시하는 블록도이며;
도 15a 및 도 15b는 각각 신호선 구동 회로의 회로도 및 타이밍 차트이고;
도 16a 내지 도 16c는 각각 시프트 레지스터의 구성을 예시하는 회로도이며;
도 17a 및 도 17b는 각각 시프트 레지스터의 타이밍 차트 및 회로도이고;
도 18은 반도체 장치를 예시하며;
도 19는 반도체 장치를 예시하고;
도 20은 전자책 리더의 일례를 예시하는 외관도이며;
도 21a는 텔레비전 장치의 일례의 외관도이며 도 21b는 디지털 포토 프레임의 일례의 외관도이고;
도 22a 및 도 22b는 게임기의 일례를 예시하는 외관도이며;
도 23a는 휴대형 컴퓨터의 일례를 예시하는 외관도이며 도 23b는 이동 전화기의 일례를 예시하는 외관도이고;
도 24는 반도체 장치를 예시하며;
도 25는 반도체 장치를 예시하고;
도 26은 반도체 장치를 예시하며;
도 27은 반도체 장치의 회로도이고;
도 28은 반도체 장치를 예시하며;
도 29는 반도체 장치를 예시하고;
도 30은 반도체 장치를 예시하며;
도 31은 반도체 장치의 회로도이고;
도 32는 반도체 장치를 예시하며;
도 33은 반도체 장치를 예시하고;
도 34는 반도체 장치를 예시하며;
도 35는 반도체 장치를 예시하고;
도 36은 반도체 장치를 예시하며;
도 37은 반도체 장치를 예시하고;
도 38의 A 내지 E는 반도체 장치를 제조하는 방법을 예시하며;
도 39의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하고;
도 40의 A 내지 C는 반도체 장치를 제조하는 방법을 예시한다.
도 2의 A 내지 E는 반도체 장치를 제조하는 방법을 예시하며;
도 3의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하고;
도 4의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하며;
도 5의 A 내지 D는 반도체 장치를 제조하는 방법을 예시하고;
도 6aa 내지 도 6c는 반도체 장치를 예시하며;
도 7a 및 도 7b는 각각 반도체 장치를 예시하고;
도 8a 및 도 8b는 각각 반도체 장치를 예시하며;
도 9a 및 도 9b는 반도체 장치를 예시하고;
도 10aa 내지 도 10b는 반도체 장치를 예시하며;
도 11a 및 도 11b는 반도체 장치를 예시하고;
도 12는 반도체 장치의 화소의 등가 회로를 예시하며;
도 13a 내지 도 13c는 각각 반도체 장치를 예시하고;
도 14a 및 도 14b는 각각 반도체 장치를 예시하는 블록도이며;
도 15a 및 도 15b는 각각 신호선 구동 회로의 회로도 및 타이밍 차트이고;
도 16a 내지 도 16c는 각각 시프트 레지스터의 구성을 예시하는 회로도이며;
도 17a 및 도 17b는 각각 시프트 레지스터의 타이밍 차트 및 회로도이고;
도 18은 반도체 장치를 예시하며;
도 19는 반도체 장치를 예시하고;
도 20은 전자책 리더의 일례를 예시하는 외관도이며;
도 21a는 텔레비전 장치의 일례의 외관도이며 도 21b는 디지털 포토 프레임의 일례의 외관도이고;
도 22a 및 도 22b는 게임기의 일례를 예시하는 외관도이며;
도 23a는 휴대형 컴퓨터의 일례를 예시하는 외관도이며 도 23b는 이동 전화기의 일례를 예시하는 외관도이고;
도 24는 반도체 장치를 예시하며;
도 25는 반도체 장치를 예시하고;
도 26은 반도체 장치를 예시하며;
도 27은 반도체 장치의 회로도이고;
도 28은 반도체 장치를 예시하며;
도 29는 반도체 장치를 예시하고;
도 30은 반도체 장치를 예시하며;
도 31은 반도체 장치의 회로도이고;
도 32는 반도체 장치를 예시하며;
도 33은 반도체 장치를 예시하고;
도 34는 반도체 장치를 예시하며;
도 35는 반도체 장치를 예시하고;
도 36은 반도체 장치를 예시하며;
도 37은 반도체 장치를 예시하고;
도 38의 A 내지 E는 반도체 장치를 제조하는 방법을 예시하며;
도 39의 A 내지 C는 반도체 장치를 제조하는 방법을 예시하고;
도 40의 A 내지 C는 반도체 장치를 제조하는 방법을 예시한다.
첨부된 도면을 참고하여 실시예에 대해 상세하게 설명하겠다. 그러나, 본 발명은 다음의 설명으로 한정되는 것이 아니며, 그에 관한 모드 및 세부사항에 대한 다양한 변화는 그러한 변화가 본 발명의 정신 및 범위를 벗어나지 않는 한 당 기술 분야에 숙련된 자들에게 자명할 것이다. 그러므로, 본 발명은 아래의 실시예에 대한 설명으로 한정되는 것으로 해석되지 않아야 한다. 아래에 주어진 구조에서, 동일한 부분 또는 유사한 기능을 갖는 부분은 상이한 도면에서 동일한 참조 번호로 나타내어지고, 그에 대한 설명은 반복되지 않을 것이다.
실시예들의 내용은 서로 적절하게 결합되거나 또는 서로 대체될 수 있을 것임을 주목해야 한다.
도 1aa 내지 도 1c, 도 2의 A 내지 E, 및 도 3의 A 내지 C를 참고하여 반도체 장치 및 반도체 장치 제조 방법에 대해 설명하겠다. 도 1b 및 도 1c는 1개의 기판 위에 형성되는 2개의 박막 트랜지스터의 단면 구조의 일례를 예시한다. 도 1aa 내지 도 1c에 예시된 박막 트랜지스터(410) 및 박막 트랜지스터(420)는 각각 일종의 채널 에칭형 보텀 게이트 트랜지스터이다.
도 1aa는 구동 회로에 배치되는 박막 트랜지스터(410)의 평면도이고, 도 1ab는 화소에 배치되는 박막 트랜지스터(420)의 평면도이며, 도 1b는 도 1aa에서의 선 C1-C2에 따른 단면 구조 및 도 1ab에서의 선 D1-D2에 따른 단면 구조를 예시하는 단면도이고, 도 1c는 도 1aa에서의 선 C3-C4에 따른 단면 구조 및 도 1ab에서의 선 D3-D4에 따른 단면 구조를 예시하는 단면도이다.
구동 회로에 배치되는 박막 트랜지스터(410)는 채널 에칭형 박막 트랜지스터이고 게이트 전극층(411); 제1 게이트 절연층(402a); 제2 게이트 절연층(402b); 적어도 채널 형성 영역(413), 고저항 드레인 영역(414a), 및 제2 고저항 드레인 영역(414b)을 포함하는 산화물 반도체층(412); 저저항 드레인 영역(408a); 저저항 드레인 영역(408b); 소스 전극층(415a); 및 절연 표면을 갖는 기판(400) 위의 드레인 전극층(415b)을 포함한다. 또한, 박막 트랜지스터(410)를 덮고 채널 형성 영역(413)과 접해 있는 산화물 절연층(416)이 제공된다.
고저항 드레인 영역은 저항값이 채널 형성 영역의 저항값보다 더 낮은 영역이고, 저저항 드레인 영역은 저항값이 고저항 드레인 영역의 저항값보다 더 낮은 영역임을 주목해야 한다.
고저항 드레인 영역(414a)은 저저항 드레인 영역(408a)의 하면에 접해서 자기 정합적으로 형성된다. 고저항 드레인 영역(414b)은 저저항 드레인 영역(408b)의 하면에 접해서 자기 정합적으로 형성된다. 채널 형성 영역(413)은 산화물 절연층(416)에 접해 있고, 작은 두께를 가지며, 고저항 드레인 영역(414a) 및 고저항 드레인 영역(414b)의 저항보다 더 높은 저항을 갖는 영역(i형 영역)이다.
박막 트랜지스터(410)의 배선의 저항을 저감시키기 위해, 소스 전극층(415a) 및 드레인 전극층(415b)으로는 금속 재료가 이용되는 것이 양호하다.
이 실시예의 반도체 장치에서의 1개의 기판 위에 화소부 및 구동 회로가 형성되는 경우에, 구동 회로에서는, 인버터 회로(inverter circuit), NAND 회로, NOR 회로 또는 래치 회로(latch circuit) 등과 같은 논리 게이트를 구성하는 박막 트랜지스터, 및 센스 앰프(sense amplifier), 정전압 발생 회로 또는 VCO 등과 같은 아날로그 회로를 구성하는 박막 트랜지스터를 위한 소스 전극과 드레인 전극 사이에 정전압(positive voltage) 또는 부전압(negative voltage)이 인가된다. 결과적으로, 높은 내압을 필요로 하는 고저항 드레인 영역(414b)의 폭은 고저항 드레인 영역(414a)의 폭보다 더 크게 설계될 수도 있을 것이다. 또한, 고저항 드레인 영역(414a) 및 고저항 드레인 영역(414b)의 각각 중 게이트 전극층(411)과 중첩하는 영역의 폭이 커질 수도 있을 것이다.
구동 회로에 제공되는 박막 트랜지스터(410)가 싱글 게이트(single-gate) 박막 트랜지스터를 이용하여 설명되지만, 필요한 경우에는 복수의 채널 형성 영역을 포함하는 멀티 게이트(multi-gate) 박막 트랜지스터가 형성될 수 있다.
또한, 저저항 드레인 영역(408a 및 408b)이 제공되기 때문에, 박막 트랜지스터(410)는 열적 관점에서도 쇼트키 접합을 갖는 박막 트랜지스터보다 더 안정적으로 동작될 수 있다. 위에서 설명한 바와 같이, 산화물 반도체층의 캐리어 농도보다 더 높은 캐리어 농도를 갖는 저저항 드레인 영역을 의도적으로 제공함으로써 오옴 접촉(ohmic contact)이 얻어진다.
또한, 채널 형성 영역(413)과 중첩하도록 채널 형성 영역(413) 위에 도전층(417)이 제공된다. 도전층(417)은 게이트 전극층(411)에 전기적으로 접속되어 도전층(417)과 게이트 전극층(411)이 동일한 전위를 갖게 하며, 그럼으로써 게이트 전극층(411)과 도전층(417) 사이에 배치된 산화물 반도체층(412)의 위 및 아래로부터 게이트 전압이 인가될 수 있다. 선택적으로, 게이트 전극층(411)과 도전층(417)이 상이한 전위를 갖게 되는 경우, 예를 들어, 그 중 하나는 고정 전위, GND 전위, 또는 0V에 있는 경우에는, 임계 전압 등과 같은 TFT의 전기 특성이 제어될 수 있다. 다시 말해서, 게이트 전극층(411)과 도전층(417) 중 하나는 제1 게이트 전극층으로서 기능하고, 게이트 전극층(411)과 도전층(417) 중 다른 하나는 제2 게이트 전극층으로 기능하며, 그럼으로써 박막 트랜지스터(410)는 4개의 단자를 갖는 박막 트랜지스터로서 이용될 수 있다.
또한, 도전층(417)과 산화물 절연층(416) 사이에 보호 절연층(403) 및 평탄화 절연층(404)이 적층된다.
보호 절연층(403)은 보호 절연층(403) 아래에 제공되는 하지(base)로서 작용하는 절연막 또는 제1 게이트 절연층(402a)에 접해 있는 것이 양호하고, 기판(400)의 측면으로부터 수분, 수소 이온 및 OH- 등과 같은 불순물의 침입을 차단한다. 보호 절연층(403)과 접해 있는 하지로서 작용하는 절연막 또는 제1 게이트 절연층(402a)으로는 질화규소막을 이용하는 것이 특히 효율적이다.
화소에 배치되는 박막 트랜지스터(420)는 채널 에칭형 박막 트랜지스터이고, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(421); 제1 게이트 절연층(402a); 제2 게이트 절연층(402b); 적어도 채널 형성 영역(423), 고저항 드레인 영역(424a) 및 고저항 드레인 영역(424b)을 포함하는 산화물 반도체층(422); 소스 전극층(409a) 및 드레인 전극층(409b)을 포함한다. 또한, 박막 트랜지스터(420)를 덮고 산화물 반도체층(422)의 상면 및 측면에 접해 있는 산화물 절연층(416)이 제공된다.
액정의 열화(deterioration)를 방지하기 위해 반도체 장치에서는 AC 구동이 수행됨을 주목하여야 한다. AC 구동을 통해, 화소 전극층에 인가되는 신호 전위의 극성은 소정의 주기로 정극성 또는 부극성이 되도록 반전된다. 화소 전극층에 접속되는 TFT에서는, 한 쌍의 전극이 각각 소스 전극층과 드레인 전극층으로 기능한다. 본 명세서에서는, 편의상 화소에서의 박막 트랜지스터의 한 쌍의 전극 중 하나는 소스 전극층이라고 지칭되고, 전극 중 다른 하나는 드레인 전극층이라고 지칭되지만, 사실은 AC 구동의 경우에는 전극 중 하나가 교번적으로 소스 전극층과 드레인 전극층으로서 기능한다. 또한, 누전량을 저감시키기 위해, 화소에 배치되는 박막 트랜지스터(420)에서의 게이트 전극층(421)의 폭은 구동 회로에 배치되는 박막 트랜지스터(410)에서의 게이트 전극층(411)의 폭보다 더 작아질 수도 있을 것이다. 또한, 누전량을 저감시키기 위해, 화소에 배치되는 박막 트랜지스터(420)에서의 게이트 전극층(421)은 소스 전극층(409a) 또는 드레인 전극층(409b)과 중첩하지 않도록 설계될 수도 있을 것이다.
고저항 드레인 영역(424a)은 소스 전극층(409a)의 하면에 접해서 자기 정합적으로 형성된다. 고저항 드레인 영역(424b)은 드레인 전극층(409b)의 하면에 접해서 자기 정합적으로 형성된다. 채널 형성 영역(423)은 산화물 절연층(416)과 접해 있고, 작은 두께를 가지며, 고저항 드레인 영역(424a 및 424b)보다 더 높은 저항을 갖는 영역(i형 영역)이다.
산화물 반도체층(412 및 422)을 형성하기 위해 이용되는 산화물 반도체막이 성막된 후, 수분 등과 같은 불순물을 저감시키기 위한 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 수행된다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서냉 후, 예를 들어, 산화물 반도체층(412 및 422)에 접해서 산화물 절연막을 형성하는 것에 의한 산화물 반도체층(412 및 422)의 캐리어 농도의 저감은 박막 트랜지스터(410 및 420)의 전기 특성 및 신뢰성의 향상으로 귀결된다.
산화물 반도체층(412)은 소스 전극층(415a) 및 드레인 전극층(415b)의 아래에서 일부와 중첩하도록 형성된다. 또한, 산화물 반도체층(412)은 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)을 사이에 개재한 채로 게이트 전극층(411)과 중첩한다. 또한, 산화물 반도체층(422)은 소스 전극층(409a) 및 드레인 전극층(409b)의 아래에서 일부와 중첩하도록 형성된다. 또한, 산화물 반도체층(422)은 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)을 사이에 개재한 채로 게이트 전극층(421)과 중첩한다.
높은 개구율을 갖는 표시 장치를 실현하도록 박막 트랜지스터(420)의 소스 전극층(409a) 및 드레인 전극층(409b)으로는 투광성 도전막이 이용된다.
또한, 박막 트랜지스터(420)의 게이트 전극층(421)으로도 투광성 도전막이 이용된다.
박막 트랜지스터(420)가 배치된 화소에서는, 화소 전극층(427) 또는 다른 전극층(예를 들어, 커패시터 전극층), 또는 다른 배선층(예를 들어, 커패시터 배선층)으로서 가시광을 투광하는 도전막이 이용되며, 높은 개구율을 갖는 표시 장치를 실현한다. 물론, 제1 게이트 절연층(402a), 제2 게이트 절연층(402b) 및 산화물 절연층(416)을 위해 가시광을 투광하는 막을 이용하는 것이 양호하다.
본 명세서에서는, 가시광을 투광하는 도전막은 75% 내지 100%의 가시광 투광율을 갖는 막을 지칭하며, 그 막이 도전성을 갖는 경우에는, 투명 도전막이라고도 지칭된다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 다른 전극층 또는 다른 배선층으로는 가시광에 대해 반투명한 도전막이 이용될 수도 있을 것이다. 가시광에 대한 반투명은 가시광 투광율이 50% 내지 75%임을 의미한다.
동일한 기판 위에 박막 트랜지스터(410 및 420)를 제조하는 공정에 대해 도 2의 A 내지 E 및 도 3의 A 내지 C를 참고하여 설명하겠다.
우선, 절연 표면을 갖는 기판(400) 위에 투광성 도전막이 형성된다. 그 후, 제1 포토리소그라피 공정을 통해 레지스트 마스크가 형성되고, 그 레지스트 마스크를 이용하여 선택적 에칭이 수행되며, 그럼으로써 게이트 전극층(411 및 421)이 형성된다. 또한, 제1 포토리소그라피 공정을 통해 게이트 전극층(411 및 421)을 위한 재료와 동일한 동일한 재료로부터 화소부에 커패시터 배선(커패시터 배선층이라고 칭하기도 함)이 형성된다. 또한, 화소부에와 마찬가지로 구동 회로에도 커패시터가 필요한 경우에는, 구동 회로에도 커패시터 배선이 형성된다. 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있을 것임을 주목해야 한다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에는, 포토마스크가 이용되지 않으며, 제조 코스트를 저감하게 된다.
절연 표면을 갖는 기판(400)으로 이용될 수 있는 기판에 대한 특별한 한정은 전혀 없을지라도, 기판은 적어도 후에 수행될 가열 처리에 견디기에 충분히 높은 내열성을 가질 필요가 있다. 절연 표면을 갖는 기판(400)으로는, 바륨 보로실리케이트 글라스, 또는 알루미노보로실리케이트 글라스 등의 글라스 기판이 이용될 수 있다.
후에 수행되는 가열 처리의 온도가 높은 경우에는, 730℃ 이상의 스트레인 점을 갖는 기판이 기판(450)에 적용할 수 있는 글라스 기판으로 이용되는 것이 양호하다. 그러한 글라스 기판으로서는, 예를 들어, 알루미노실리케이트 글라스, 알루미노보로실리케이트 글라스, 또는 바륨 보로실리케이트 글라스 등과 같은 글라스 재료가 이용된다. 붕산보다 더 많은 양의 바륨 산화물(BaO)을 함유하는 경우에 더 실용적이고 내열성을 갖는 글라스 기판이 얻어질 수 있음을 주목해야 한다. 그러므로, B2O3보다 더 많은 양의 BaO를 함유하는 글라스 기판이 이용되는 것이 양호하다.
글라스 기판을 대신하여, 세라믹 기판, 석영 기판 또는 사파이어 기판 등과 같은 절연체로 형성되는 기판이 기판(400)으로서 이용될 수도 있을 것임을 주목해야 한다. 선택적으로, 결정화 글라스 등이 기판(400)으로서 이용될 수도 있을 것이다.
기판(400)과 게이트 전극층(411 및 421) 사이에는 하지막(base film)으로서 작용하는 절연막이 제공될 수 있을 것이다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화규소막, 산화규소막, 질화산화규소막 및 산질화규소막 중 1개 이상의 막을 이용하여 단일막 또는 적층막으로 형성될 수 있다.
게이트 전극층(411 및 421)의 재료로서, 가시광을 투광하는 도전성 재료로는, 예를 들어, 다음의 금속 산화물들 중 어느 것이든 이용될 수 있다: In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물. 게이트 전극층(411 및 421)의 두께는 50㎚ 내지 300㎚의 범위 내에서 설정된다. 게이트 전극층(411 및 421)으로 이용되는 금속 산화물은 스퍼터링법, 진공 증착법(예를 들어, 전자 빔 증착법), 아크 방전 이온 플래팅법(arc discharge ion plating method) 또는 스프레이법에 의해 성막된다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 성막이 수행되고, 후단계에서의 탈수화 또는 탈수소화를 위한 가열 처리를 할 때 결정화를 방지하도록 결정화를 억제하는 SiOx(x>0)가 투광성 도전막에 함유되는 것이 양호하다.
그 후, 레지스트 마스크가 제거되고, 게이트 전극층(411 및 421) 위에 게이트 절연층이 형성된다.
게이트 절연층은 플라즈마 CVD법 또는 스퍼터링법 등에 의해 산화규소층, 질화규소층, 산질화규소층 및 질화산화규소층 중 하나 이상을 이용한 단층 또는 적층에 의해 형성될 수 있다. 예를 들어, 산질화규소층이 형성되는 경우에는 플라즈마 CVD법에 의해 SiH4, 산소 및 질소를 성막 가스로 이용하여 형성될 수 있을 것이다.
이 실시예에서는, 게이트 절연층이 50㎚ 내지 200㎚의 범위의 두께를 갖는 제1 게이트 절연층(402a)과 50㎚ 내지 300㎚의 범위의 두께를 갖는 제2 게이트 절연층(402b)의 적층이다. 제1 게이트 절연층(402a)으로서는, 100㎚의 두께의 질화규소막 또는 질화산화규소막이 이용된다. 제2 게이트 절연층(402b)으로서는, 100㎚의 두께의 산화규소막이 이용된다.
2㎚ 내지 200㎚의 범위의 두께를 갖는 산화물 반도체막(430)이 제2 게이트 절연층(402b) 위에 형성된다(도 2의 A 참조). 산화물 반도체막(430)이 형성된 후 탈수화 또는 탈수소화를 위한 가열 처리가 수행될지라도 후에 형성되는 산화물 반도체층이 비정질 상태로 될 수 있도록, 산화물 반도체막(430)이 50㎚ 이하의 두께를 갖는 것이 양호하다. 산화물 반도체층(430)의 두께가 작으면 산화물 반도체막의 형성 후 가열 처리가 수행되는 경우에 후에 형성되는 산화물 반도체층이 결정화 되는 것을 방지할 수 있다.
스퍼터링법에 의해 산화물 반도체막이 형성되기 전에, 아르곤 기체의 도입에 의해 플라즈마가 발생되는 역 스퍼터링에 의해 제2 게이트 절연층(402b)의 표면에 부착된 먼지가 제거되는 것이 양호함을 주목해야 한다. 역 스퍼터링은 아르곤 분위기에서 RF 전원을 이용하여 기판 측에 전압을 인가하여 기판 주위에서 표면을 개질하기 위한 플라즈마가 발생되게 하는 방법을 지칭한다. 아르곤 분위기 대신에, 질소, 헬륨, 또는 산소 등이 이용될 수 있을 것임을 주목해야 한다.
산화물 반도체막(430)으로서는, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막이 이용된다. 이 실시예에서는, In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체막(430)이 형성된다. 선택적으로, 희소 기체(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희소 기체(대표적으로는 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 산화물 반도체막(430)이 형성될 수 있다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 산화물 반도체막(430)의 성막이 수행되고, 후단계에서 수행되는 탈수화 또는 탈수소화를 위해 가열 처리를 할 때 후에 형성되는 산화물 반도체층의 결정화를 방지하도록 결정화를 억제하는 SiOx(x>0)가 산화물 반도체막(430)에 함유되는 것이 양호하다.
그 후, 제2 포토리소그라피 공정을 통해 산화물 반도체막(430) 위에 레지스트 마스크가 형성되고, 레지스트 마스크를 이용하여 선택적 에칭이 수행되며, 그럼으로써 산화물 반도체막(430)이 섬 모양의 산화물 반도체층으로 가공된다. 또한, 섬 모양의 산화물 반도체층을 형성하기 위한 레지스트 마스크는 잉크젯법에 의해 형성될 수 있을 것이다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에 포토마스크는 이용되지 않으며, 제조 코스트를 저감하게 된다. 그 후, 레지스트 마스크가 제거되고, 산화물 반도체층이 탈수화 또는 탈수소화 된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이고 기판의 스트레인 점보다 낮으며, 양호하게는 400℃ 이상이다. 여기에서, 산화물 반도체층이 형성되는 기판(400)은 일종의 가열 처리 장치인 전기로 속에 두고, 질소 분위기에서 산화물 반도체층에 대해 가열 처리가 수행되며, 대기에 대한 노출 없이 냉각이 수행되고, 산화물 반도체층에 물 또는 수소가 다시 혼입되는 것이 방지되며, 그래서, 산화물 반도체층(431 및 432)이 얻어진다(도 2의 B 참조). 이 실시예에서는, 산화물 반도체층이 탈수화 또는 탈수소화 되는 가열 온도(T)로부터 물이 다시 혼입하는 것을 방지하기에 충분히 낮은 온도까지 동일한 노가 이용되며, 구체적으로는, 가열 온도(T)로부터 100℃ 이상만큼 온도가 강하하기까지 질소 분위기에서 서냉이 수행된다. 또한, 질소 분위기에 한정되지 않고, 희소 기체(예를 들어, 헬륨, 네온 또는 아르곤) 분위기에서, 또는 감압 하에서 탈수화 또는 탈수소화가 수행될 수도 있을 것이다.
제1 가열 처리에서는, 헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소에 물 및 수소 등이 함유되지 않는 것이 양호함을 주목하여야 한다. 선택적으로, 가열 처리 장치에 도입되는 헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소의 순도는 양호하게는 6N(99.9999%) 이상, 더 양호하게는 7N(99.99999%) 이상이다(즉, 불순물 농도는 양호하게는 1ppm 이하, 더 양호하게는 0.1ppm 이하임).
어떤 경우에는, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 미정질(microcrystalline) 층 또는 다결정 층이 되도록 결정화 된다.
또한, 섬 모양의 산화물 반도체층으로 가공되기 전의 산화물 반도체막에 대해 제1 가열 처리가 수행될 수도 있다. 그러한 경우에, 제1 가열 처리 후에 기판이 가열 처리 장치 밖으로 꺼내지며, 포토리소그라피 공정을 통해 레지스트 마스크가 형성된다. 그 후, 레지스트 마스크를 이용하여 선택적 에칭이 수행되며, 그럼으로써 산화물 반도체막이 가공된다.
또한, 산화물 반도체층이 형성되기 전에, 불활성 기체(헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소) 분위기, 산소 분위기에서, 또는 감압 하에서 가열 처리(400℃ 이상이고 기판의 스트레인 점보다 낮은 온도에서)가 수행될 수도 있을 것이며, 그럼으로써 게이트 절연층에 함유된 수소 및 물 등과 같은 불순물을 제거한다.
그 후, 산화물 반도체층(431 및 432) 및 제2 게이트 절연층(402b) 위에 산화물 도전막이 형성되고, 산화물 도전막 위에 금속 도전막이 형성된다. 그 후, 제3 포토리소그라피 공정을 통해 레지스트 마스크(433a 및 433b)가 형성되고, 선택적 에칭이 수행되며, 그럼으로써 산화물 도전층(406 및 407) 및 도전층(434 및 435)이 형성된다(도 2의 C 참조).
산화물 도전막의 재료로서는, 가시광을 투광하는 도전성 재료, 예를 들어, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물 또는 Zn-O계 금속 산화물이 채용될 수 있다. 산화물 도전막의 두께는 50㎚ 내지 300㎚의 범위에서 적절히 선택된다. 산화물 도전막의 성막 방법으로서는, 스퍼터링법, 진공 증착법(예를 들어, 전자 빔 증착법), 아크 방전 이온 플래팅법 또는 스프레이법이 이용된다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 성막이 수행되고, 결정화를 억제하는 SiOx(x>0)가 투광성 도전막에 함유되어, 후단계에서 가열 처리를 할 때 산화물 도전층(406 및 407)의 결정화를 방지하게 하는 것이 양호하다.
금속 도전막의 재료의 예로는, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택되는 원소, 이러한 원소들 중의 어느 것이든지를 성분으로 함유하는 합금, 및 이러한 원소들을 조합으로 함유하는 합금이 있다.
금속 도전막으로는, 금속 도전막, 티타늄막, 티타늄막 위에 제공된 알루미늄막, 및 알루미늄막 위에 제공된 티타늄막을 포함하는 3층 적층막, 또는 몰리브데늄막, 몰리브데늄막 위에 제공된 알루미늄막, 및 알루미늄막 위에 제공된 몰리브데늄막을 포함하는 3층 적층막이 이용되는 것이 양호하다. 물론, 단층막, 2층 적층막, 또는 4층 이상으로 된 적층막이 금속 도전막으로서 이용될 수도 있을 것이다.
산화물 도전층(406 및 407) 및 도전층(434 및 435)을 형성하기 위한 레지스트 마스크(433a 및 433b)는 잉크젯법에 의해 형성될 수 있을 것이다. 레지스트 마스크(433a 및 433b)가 잉크젯법에 의해 형성되는 경우에 포토마스크는 이용되지 않으며, 제조 코스트를 저감하게 된다.
다음에, 레지스트 마스크(433a 및 433b)가 제거되고, 제4 포토리소그라피 공정을 통해 레지스트 마스크(436a 및 436b)가 형성된다. 그 후, 선택적 에칭이 수행되며, 그럼으로써 저저항 드레인 영역(408a), 저저항 드레인 영역(408b), 소스 전극층(415a), 드레인 전극층(415b), 소스 전극층(409a), 드레인 전극층(409b), 도전층(425a), 및 도전층(425b)이 형성된다(도 2의 D 참조). 산화물 반도체층(431 및 432)에 있어서는, 그 일부만 에칭되고, 그래서, 산화물 반도체층(431 및 432)이 각각 홈(요부)을 가짐을 주목해야 한다. 산화물 반도체층(431 및 432)에 홈(요부)을 형성하기 위한 레지스트 마스크(436a 및 436b)는 잉크젯법에 의해 형성될 수 있을 것이다. 레지스트 마스크(436a 및 436b)가 잉크젯법에 의해 형성되는 경우에 포토마스크는 이용되지 않으며, 제조 코스트를 저감하게 된다.
이 에칭 공정에서는, 더 낮은 층에 산화물 반도체층(431 및 432)이 잔존할 수 있도록 에칭 조건이 적절히 설정될 수 있을 것임을 주목해야 한다. 예를 들어, 에칭시간이 제어될 수 있을 것이다.
또한, 산화물 반도체층(431 및 432)을 형성하기 위한 재료 및 산화물 도전층(406 및 407)을 형성하기 위한 재료는 각각 다른 재료에 비해 높은 에칭 선택율(etching selectivity ratio)을 갖는 것이 양호하다. 예를 들어, Sn을 함유하는 금속 산화물 재료(예를 들어, SnZnOx(x>0), 또는 SnGaZnOx 등)가 산화물 반도체층(431 및 432)을 위한 재료로 이용될 수 있을 것이고, ITO 등이 산화물 도전층(406 및 407)을 위한 재료로 이용될 수 있을 것이다.
그 후, 레지스트 마스크(436a 및 436b)가 제거되고, 제5 포토리소그라피 공정을 통해 레지스트 마스크(438)가 형성된다. 그 후, 선택적 에칭이 수행되고, 그럼으로써 도전층(425a 및 425b)이 제거된다(도 2의 E 참조).
소스 전극층(409a)과 중첩하는 도전층(425a) 및 드레인 전극층(409b)과 중첩하는 도전층(425b)이 제5 포토리소그라피 공정을 통해 선택적으로 제거되므로, 산화물 반도체층(432), 소스 전극층(409a) 및 드레인 전극층(409b)을 위한 재료 및 에칭 조건은 도전층(425a 및 425b)을 에칭함에 있어서 그 것들이 제거되지 않도록 적절히 조절된다.
산화물 반도체층(431 및 432)에서의 홈(요부)에 접해서 보호 절연막으로서 작용하는 산화물 절연층(416)이 형성된다.
산화물 절연층(416)은 적어도 1㎚의 두께를 가지며, 스퍼터링법 등과 같이 물 또는 수소 등과 같은 불순물이 산화물 절연층(416)에 혼입되지 않게 하는 방법으로 적절하게 형성될 수 있다. 이 실시예에서는, 스퍼터링법에 의해 300㎚ 두께의 산화규소막이 산화물 절연층(416)으로서 형성된다. 성막에서의 기판 온도는 실온 내지 300℃의 범위일 수 있을 것이며, 이 실시예에서는 100℃이다. 산화규소막은 희소 기체(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희소 기체(대표적으로는 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 성막될 수 있다. 또한, 산화규소 타겟 또는 규소 타겟이 타겟으로서 이용될 수 있다. 예를 들어, 산화규소막은 산소 및 질소를 함유하는 분위기에서 스퍼터링법에 의해 규소 타겟을 이용하여 형성될 수 있다. 산화물 반도체층(431 및 432)과 접해서 형성되는 산화물 절연층(416)은, 수분, 수소 이온 및 OH- 등과 같은 불순물을 함유하지 않고 외부로부터의 그러한 불순물의 침입을 차단하는 무기 절연막, 대표적으로는, 산화규소막, 질화산화규소막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 이용하여 형성된다.
다음에, 불활성 기체 분위기 또는 산소 기체 분위기에서 제2 가열 처리(양호하게는 200℃ 내지 400℃의 범위, 예를 들어, 250℃ 내지 350℃의 범위)가 수행된다. 예를 들어, 질소 분위기에서 1시간 동안 250℃에서 제2 가열 처리가 수행된다. 제2 가열 처리에 의해, 산화물 반도체층(431 및 432)에서의 홈들이 산화물 절연층(416)과 접해 있는 상태에서 열이 가해진다.
위 공정을 통해, 산화물 반도체층(431 및 432)의 저항은 저감되고, 산화물 반도체층(431 및 432)의 일부가 선택적으로 산소 초과 상태로 된다. 결과적으로, 게이트 전극층(411)과 중첩되는 채널 형성 영역(413)이 i형으로 되고, 게이트 전극층(421)과 중첩되는 채널 형성 영역(423)이 i형으로 된다. 또한, 고저항 드레인 영역(414a)은 소스 전극층(415a)과 중첩하는 산화물 반도체층(431)의 일부와 자기 정합적으로 형성되고, 고저항 드레인 영역(414b)은 드레인 전극층(415b)과 중첩하는 산화물 반도체층(431)의 일부와 자기 정합적으로 형성되며, 고저항 드레인 영역(424a)은 소스 전극층(409a)과 중첩하는 산화물 반도체층(432)의 일부와 자기 정합적으로 형성되고, 고저항 드레인 영역(424b)은 드레인 전극층(409b)과 중첩하는 산화물 반도체층(432)의 일부와 자기 정합적으로 형성된다(도 3의 A 참조)
형성된 구동 회로의 신뢰성이 증대될 수 있도록 드레인 전극층(415b)(또는 소스 전극층(415a))과 중첩하는 산화물 반도체층(431)에 고저항 드레인 영역(414b)(또는 고저항 드레인 영역(414a))이 형성됨을 주목해야 한다. 구체적으로는, 고저항 드레인 영역(414b)의 형성에 의해, 드레인 전극층(415b)으로부터 고저항 드레인 영역(414b) 및 채널 형성 영역까지의 전도도가 점진적으로 변화될 수 있다. 그래서, 드레인 전극층(415b)이 고전원 전위(VDD)를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작되는 경우에, 게이트 전극층(411)과 드레인 전극층(415b) 사이에 고전기장이 인가될지라도, 고저항 드레인 영역(414b)이 버퍼로서 작용하고 국소적으로 고전기장이 인가되지 않아서, 트랜지스터는 증대된 내압을 가질 수 있다.
드레인 전극층(415b)(또는 소스 전극층(415a))과 중첩하는 산화물 반도체층(431)에 고저항 드레인 영역(414b)(또는 고저항 드레인 영역(414a))이 형성되는 경우에, 구동 회로의 트랜지스터에서의 누전량이 저감될 수 있다.
화소의 신뢰성이 증대될 수 있도록 드레인 전극층(409b)(또는 소스 전극층(409a))과 중첩하는 산화물 반도체층(432)에 고저항 드레인 영역(424b)(또는 고저항 드레인 영역(424a))이 형성됨을 주목해야 한다. 구체적으로는, 고저항 드레인 영역(424b)의 형성에 의해, 트랜지스터에서 드레인 전극층(409b)으로부터 고저항 드레인 영역(424b) 및 채널 형성 영역까지의 전도도가 점진적으로 변화될 수 있다. 그래서, 드레인 전극층(409b)이 고전원 전위(VDD)를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작되는 경우에, 게이트 전극층(421)과 드레인 전극층(409b) 사이에 고전기장이 인가될지라도, 고저항 드레인 영역(424b)이 버퍼로서 작용하고 국소적으로 고전기장이 인가되지 않아서, 트랜지스터는 증대된 내압을 가질 수 있다.
드레인 전극층(409b)(또는 소스 전극층(409a))과 중첩하는 산화물 반도체층(432)에 고저항 드레인 영역(424b)(또는 고저항 드레인 영역(424a))이 형성되는 경우에, 화소의 트랜지스터에서의 누전량이 저감될 수 있다.
다음에, 산화물 절연층(416) 위에 보호 절연층(403)이 형성된다. 이 실시예에서, 보호 절연층(403)은 RF 스퍼터링법에 의해 질화규소막을 형성함으로써 형성된다. RF 스퍼터링법은 높은 생산성을 가지므로, 그 것은 보호 절연층(403)의 성막 방법으로서 이용하기에 양호하다. 예를 들어, 수분, 수소 이온 및 OH-를 함유하지 않고 외부로부터의 그러한 불순물의 침입을 차단하는 무기 절연막이 보호 절연층(403)을 형성하기 위해 이용된다. 예를 들어, 보호 절연층(403)은 질화규소막, 알루미늄 질화물 막, 질화산화규소막 또는 산화질화알루미늄막 등을 이용하여 형성될 수 있다. 물론, 보호 절연층(403)은 투광성 절연막이다.
보호 절연층(403)은 보호 절연층(403)의 아래에 제공되는 하지로서 작용하는 절연막 또는 제1 게이트 절연층(402a)과 접해 있고, 기판의 측면의 부근으로부터의 수분, 수소 이온 및 OH- 등과 같은 불순물의 침입을 차단하는 것이 양호하다. 질화규소막을 보호 절연층(403)과 접해 있는 제1 게이트 절연층(402a) 또는 하지로서 작용하는 절연막으로서 이용하는 것이 특히 유용하다. 다시 말해서, 산화물 반도체층(412 및 422)의 각각의 하면, 상면 및 측면을 둘러싸도록 제공되는 질화규소막은 표시 장치의 신뢰성을 증대시킬 수 있다.
다음에, 보호 절연층(403) 위에 평탄화 절연층(404)이 형성된다. 평탄화 절연층(404)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드 또는 에폭시 등과 같은 내열성을 갖는 유기 재료로부터 형성될 수 있다. 그러한 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 평탄화 절연층(404)에 대해 이용하는 것도 가능하다. 이러한 재료들로부터 형성되는 복수의 절연막을 적층함으로써 평탄화 절연층(404)이 형성될 수 있을 것임을 주목해야 한다.
실록산계 수지는 실록산계 재료를 출발 재료로서 이용하여 형성되는 Si-O-Si 결합을 포함하는 수지에 대응한다. 실록산계 수지는 유기기(예를 들어, 알킬기 또는 아릴기) 또는 플루오로기를 치환기로서 포함할 수 있을 것임을 주목해야 한다. 또한, 유기기는 플루오로기를 포함할 수 있을 것이다.
평탄화 절연층(404)을 형성하는 방법에는 특별한 한정이 없다. 평탄화 절연층(404)은, 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 디핑(dipping)법, 스프레이 코팅법 또는 액적 방출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 옵셋 인쇄) 등과 같은 방법, 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커텐 코터(curtain coater) 또는 나이프 코터(knife coater) 등과 같은 공구에 의해 형성될 수 있다.
그 후, 제6 포토리소그라피 공정이 수행되어, 레지스트 마스크가 형성되고, 평탄화 절연층(404)과 보호 절연층(403) 및 산화물 절연층(416)의 에칭에 의해 드레인 전극층(409b)에 도달하는 콘택트 홀(441)이 형성된다(도 3의 B 참조). 또한, 그 에칭에 의해 게이트 전극층(411 및 421)에 도달하는 콘택트 홀도 형성된다. 선택적으로, 드레인 전극층(409b)에 도달하는 콘택트 홀(441)을 형성하는 레지스트 마스크가 잉크젯법에 의해 형성될 수 있을 것이다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에, 포토마스크는 이용되지 않으며, 제조 코스트를 저감시키게 된다.
다음에, 레지스트 마스크가 제거되고, 그 후 투광성 도전막이 형성된다. 투광성 도전막은 스퍼터링법 또는 진공 증착법 등에 의해 산화인듐(In2O3) 막, 또는 산화인듐과 산화주석의 합금(In2O3-SnO2, ITO로 축약 기재됨) 등의 막으로부터 형성될 수 있다. 선택적으로, 투광성 도전막으로서는, 질소를 함유하는 Al-Zn-O계 비단결정막(즉, Al-Zn-O-N계 비단결정막), 질소를 함유하는 Zn-O계 비단결정막, 또는 질소를 함유하는 Sn-Zn-O계 비단결정막이 이용될 수도 있을 것이다. Al-Zn-O-N계 비단결정막에서의 아연의 조성비(원자%)는 47 원자% 이하이고 비단결정막에서의 알루미늄의 조성비보다 더 높으며, Al-Zn-O-N계 비단결정막에서의 알루미늄의 조성비(원자%)는 Al-Zn-O-N계 비단결정막에서의 질소의 조성비보다 더 높다는 것을 주목해야 한다. 그러한 재료로 된 막은 염산계 용액으로 에칭된다. 그러나, 특히 ITO 막을 에칭함에는 잔유물이 발생되기 쉬우므로, 에칭 가공성을 향상시키기 위해 산화인듐-산화아연 합금(In2O3-ZnO)이 이용될 수 있을 것이다.
투광성 도전막에서의 성분의 조성비의 단위는 원자 퍼센트(원자%)이고, 투광막에서의 성분의 조성비는 전자 탐침 X선 마이크로 아날라이저(EPMA)를 이용하여 분석에 의해 평가됨을 주목해야 한다.
다음에, 레지스트 마스크가 형성되고 투광성 도전막의 불필요한 부분이 에칭에 의해 제거되도록 제7 포토리소그라피 공정이 수행되며, 레지스트 마스크가 제거되어 화소 전극층(427) 및 도전층(417)이 형성된다(도 3의 C 참조).
위에서 설명한 공정을 통해, 구동 회로 및 화소부에서 각각 7개의 마스크를 이용하여 동일한 기판 위에 박막 트랜지스터(410) 및 박막 트랜지스터(420)가 별도로 형성될 수 있다. 구동 회로에서의 박막 트랜지스터(410)는 고저항 드레인 영역(414a), 고저항 드레인 영역(414b) 및 채널 형성 영역(413)을 갖는 산화물 반도체층(412)을 포함하는 채널 에칭형 박막 트랜지스터이다. 화소부에서의 박막 트랜지스터(420)는 고저항 드레인 영역(424a), 고저항 드레인 영역(424b), 및 채널 형성 영역(423)을 갖는 산화물 반도체층(422)을 포함하는 채널 에칭형 박막 트랜지스터이다. 박막 트랜지스터(410 및 420)에서는, 고전기장이 인가될지라도, 고저항 드레인 영역(414a, 414b, 424a, 및 424b)이 각각 버퍼로서 작용하고, 그럼으로써, 국소적으로는 고전기장이 인가되지 않고, 박막 트랜지스터의 내압이 향상될 수 있다.
또한, 유전체로서의 제1 및 제2 게이트 절연층(402a 및 402b)에 의한 커패시터 배선 및 커패시터 전극(커패시터 전극층이라고 칭하기도 함)에 의해 구성된 저장 커패시터는 박막 트랜지스터(410 및 420)가 형성된 기판 위에 형성될 수도 있다. 박막 트랜지스터(420) 및 저장 커패시터는 개별적 화소에 대응하도록 매트릭스로 배치되어 화소부가 형성되고, 박막 트랜지스터(410)를 포함하는 구동 회로는 화소부의 주변에 배치되며, 그럼으로써 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어질 수 있다. 본 명세서에서는, 그러한 기판이 편의상 액티브 매트릭스 기판이라고 지칭된다.
화소 전극층(427)은 평탄화 절연층(404), 보호 절연층(403) 및 산화물 절연층(416)에 형성된 콘택트 홀을 통해 커패시터 전극층에 전기적으로 접속된다. 소스 전극층(409a) 및 드레인 전극층(409b)과 동일한 단계에서 동일한 투광 재료로부터 커패시터 전극층이 형성될 수 있음을 주목해야 한다.
산화물 반도체층(412)에서 채널 형성 영역(413)과 중첩하도록 도전층(417)이 제공되고, 그럼으로써 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(BT 시험이라고 칭하기도 함)의 전후에 박막 트랜지스터(410)의 임계 전압의 변화량이 저감될 수 있다. 도전층(417)의 전위는 게이트 전극층(411)의 전위와 동일할 수도 있고 또는 상이할 수도 있을 것이다. 도전층(417)은 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(417)의 전위는 GND 또는 0V에 있을 수도 있고, 또는 도전층(417)이 플로팅 상태(floating state)로 있을 수도 있을 것이다.
화소 전극층(427) 및 도전층(417)을 형성하는 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있음을 주목해야 한다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에, 포토마스크는 이용되지 않으며, 그러므로, 제조 코스트를 저감하게 된다.
이 실시예에서는, 제1 가열 처리가 실시예 1에서의 가열 처리와 상이한 일례에 대해 도 4의 A 내지 C를 참고하여 설명하겠다. 도 4의 A 내지 C는 단계들 중 일부를 제외하고는 도 2의 A 내지 E 및 도 3의 A 내지 C와 동일하므로, 동일한 부분에 대해서는 동일한 참조 번호가 이용되고 동일한 부분의 상세한 설명은 반복되지 않는다.
도 4의 A 내지 C는 2개의 박막 트랜지스터를 제조하기 위한 공정을 예시하는 단면도이다.
우선, 실시예 1에 따라, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(411 및 421)이 형성된다.
다음에, 게이트 전극층(411 및 421) 위에 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)이 게이트 절연층의 적층으로서 형성된다.
그 후, 2㎚ 내지 200㎚의 범위의 두께를 갖는 산화물 반도체막(430)이 제2 게이트 절연층 위에 형성된다(402b)(도 4의 A 참조). 여기까지의 단계들은 실시예 1에서의 단계들과 동일하며, 도 4의 A는 도 2의 A에 대응함을 주목해야 한다.
다음에, 산화물 반도체막은 불활성 기체 분위기 또는 감압 하에서 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이고 기판의 스트레인 점보다 낮으며, 양호하게는 400℃ 이상으로 설정된다. 이 실시예에서는, 산화물 반도체막(430)이 형성되는 기판(400)이 일종의 가열 처리 장치인 전기로 속에 넣어지며, 질소 분위기에서 산화물 반도체막(430)에 가열 처리가 수행된다. 그 후, 대기에 대한 노출 없이 냉각이 수행되고, 산화물 반도체막(430)에 물 또는 수소가 다시 혼입되는 것이 방지되며, 그럼으로써, 산화물 반도체막(430)은 산소 결핍 상태로 되고, 산화물 반도체막(430)의 저항이 저감되며, 즉, 산화물 반도체막(430)이 n형(예를 들어, n-형)으로 된다. 그 후, 산소 기체, 고순도 N2O 기체, 또는 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐)가 동일한 노에 도입되며 냉각이 수행된다. 산소 기체 또는 N2O 기체는 물 및 수소 등을 함유하지 않는 것이 양호하다. 또한, 가열 처리 장치 속에 도입되는 산소 기체 또는 N2O 기체의 순도는 양호하게는 6N(99.9999%) 이상, 더 양호하게는 7N(99.99999%) 이상이다(즉, 산소 기체 또는 N2O 기체에서의 불순물 농도는 양호하게는 1ppm 이하, 더 양호하게는 0.1ppm 이하이다).
또한, 제1 탈수화 또는 탈수소화를 위한 가열 처리 후, 산소 기체 분위기, N2O 기체 분위기 또는 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐) 속에서 200℃ 내지 400℃의 범위에서, 양호하게는 200℃ 내지 300℃의 범위에서 가열 처리가 수행될 수도 있을 것이다.
위 공정을 통해, 전체 산화물 반도체막(430)이 더 높은 저항을 갖도록, 즉, i형으로 되도록 산소 초과 상태로 되게 된다. 이 방식으로 산화물 반도체막(444)이 형성된다(도 4의 B 참조). 결과적으로, 후에 형성되는 박막 트랜지스터의 신뢰성이 증대될 수 있다.
이 실시예에서는, 산화물 반도체막(430)이 형성된 후 탈수화 또는 탈수소화가 수행되는 일례가 예시되지만, 이 실시예가 거기에 한정되는 것은 아니다. 실시예 1에서처럼 산화물 반도체막으로부터 가공된 섬 모양의 산화물 반도체층에 대해 제1 가열 처리가 수행될 수도 있을 것이다.
산화물 반도체막(430)은 불활성 기체 분위기 또는 감압 하에서 탈수화 또는 탈수소화되고, 그 후 불활성 기체 분위기에서 냉각된다. 그 후, 포토리소그라피 공정을 통해 레지스트 마스크가 형성된다. 레지스트 마스크를 이용하여 산화물 반도체막(444)에 대해 선택적 에칭이 수행되고, 그럼으로써 섬 모양의 반도체층이 형성된다. 그 후, 산소 기체 분위기, N2O 기체 분위기 또는 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐)에서 200℃ 내지 400℃의 범위, 양호하게는, 200℃ 내지 300℃의 범위에서 가열 처리가 수행될 수 있을 것이다.
또한, 산화물 반도체막(430)이 형성되기 전에, 불활성 기체(질소, 또는 헬륨, 네온 또는 아르곤 등과 같은 희소 기체) 분위기 또는 산소 분위기, 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 가짐), 또는 감압 하에서 가열 처리(400℃ 이상이고 기판의 스트레인 점보다 낮음)가 수행될 수도 있으며, 그럼으로써 게이트 절연층에 함유된 수소 및 물 등과 같은 불순물을 제거한다.
다음에, 제2 포토리소그라피 공정을 통해 산화물 반도체막(444) 위에 레지스트 마스크가 형성되고, 레지스트 마스크를 이용하여 산화물 반도체막(444)에 대해 선택적 에칭이 수행되며, 그럼으로써 섬 모양의 산화물 반도체층(443 및 445)이 형성된다.
그 후, 레지스트 마스크가 제거된다. 또한, 실시예 1의 도 2의 C, D 및 E, 및 도 3의 A, B 및 C에서처럼, 주변 구동 회로부에서는, 산화물 반도체층이 부분적으로만 에칭되고, 그래서, 산화물 반도체층(443)이 홈(요부)을 갖는다. 그 후, 산화물 반도체층(443)과 접해 있는 저저항 드레인 영역(408a 및 408b), 금속 도전층이고 저저항 드레인 영역(408a 및 408b)과 각각 접해 있는 소스 전극층(415a) 및 드레인 전극층(415b), 및 산화물 반도체층(443)의 일부와 접해 있는 산화물 절연층(416)이 형성된다. 구동 회로용 박막 트랜지스터(449)는 이 방식으로 형성된다. 한편, 화소부에서는, 산화물 반도체층이 부분적으로만 에칭되고, 그래서, 산화물 반도체층(445)이 홈(요부)을 갖는다. 그 후, 투광성 도전층이고 산화물 반도체층(445)과 접해 있는 소스 전극층(409a) 및 드레인 전극층(409b), 및 산화물 반도체층(445)의 일부와 접해 있는 산화물 절연층(416)이 형성된다. 화소용 박막 트랜지스터(451)는 이 방식으로 형성된다.
다음에, 불활성 기체 분위기 또는 산소 기체 분위기에서 제2 가열 처리(양호하게는 200℃ 내지 400℃의 범위, 예를 들어, 250℃ 내지 350℃의 범위)가 수행된다. 예를 들어, 질소 분위기 250℃에서 1시간 동안 제2 가열 처리가 수행된다.
다음에, 박막 트랜지스터(449 및 451)를 덮고 산화물 절연층(416)과 접하도록 보호 절연층(403) 및 평탄화 절연층(404)이 적층된다. 보호 절연층(403) 및 평탄화 절연층(404)에는 드레인 전극층(409b)에 도달하도록 콘택트 홀이 형성된다. 또한, 투광성 도전막이 형성되고 선택적으로 에칭되며, 그럼으로써, 박막 트랜지스터(451)에 전기적으로 접속되는 도전층(417) 및 화소 전극층(427)이 형성된다(도 4의 C 참조).
위에서 설명한 공정을 통해, 전체 산화물 반도체층이 i형인 박막 트랜지스터(449) 및 박막 트랜지스터(451)가 7개의 마스크를 이용하여 동일한 기판 위에 구동 회로 및 화소부에서 각각 별도로 형성될 수 있다. 구동 회로용 박막 트랜지스터(449)는 전체적으로 i형인 산화물 반도체층(443)을 포함하는 채널 에칭형 박막 트랜지스터이다. 화소용 박막 트랜지스터(451)는 전체적으로 i형인 산화물 반도체층(445)을 포함하는 채널 에칭형 박막 트랜지스터이다.
또한, 박막 트랜지스터(449 및 451)가 형성된 기판 위에 유전체로서 작용하는 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)을 갖는 커패시터 배선 및 커패시터 전극에 의해 구성된 저장 커패시터가 형성될 수 있다. 개별적 화소에 대응하도록 박막 트랜지스터(451) 및 저장 커패시터가 매트릭스로 배치되어 화소부가 형성되고 화소부의 주변에 박막 트랜지스터(449)를 포함하는 구동 회로가 배치되며, 그럼으로써 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어질 수 있다.
산화물 반도체층(443)에서 채널 형성 영역과 중첩하도록 도전층(417)이 제공되고, 그럼으로써 BT 시험의 전후에 박막 트랜지스터(449)의 임계 전압의 변화량이 저감될 수 있다. 도전층(417)의 전위는 게이트 전극층(411)의 전위와 동일할 수도 있고 또는 상이할 수도 있을 것이다. 도전층(417)은 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(417)의 전위는 GND 상태 또는 0V의 상태로 있을 수도 있고, 또는 도전층(417)이 플로팅 상태(floating state)로 있을 수도 있을 것이다.
도 5의 A 내지 D를 참고하여 실시예 1에서의 반도체 장치와 상이한 반도체 장치를 제조하는 방법에 대해 설명하겠다. 실시예 1에서의 기능과 동일하거나 또는 유사한 기능을 갖는 부분은 실시예 1에서처럼 형성되며, 실시예 1에서의 단계와 동일하거나 유사한 단계는 실시예 1에서처럼 수행될 수 있고, 그러므로, 그에 대한 설명은 반복되지 않을 것이다.
도 5의 A 내지 D는 2개의 박막 트랜지스터를 제조하기 위한 공정을 예시하는 단면도이다.
우선, 실시예 1의 도 2의 A에서처럼, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(411) 및 게이트 전극층(421)이 형성된다. 그 후, 게이트 전극층(411 및 421) 위에, 제1 게이트 절연층(402a) 및 제2 게이트 절연층(402b)이 게이트 절연층으로서 형성되고, 제2 게이트 절연층(402b) 위에 산화물 반도체막(430)이 형성된다(도 5의 A 참조).
그 후, 제2 포토리소그라피 공정을 통해 산화물 반도체막 위에 레지스트 마스크가 형성된다. 레지스트 마스크를 이용하여 산화물 반도체막에 대해 선택적 에칭이 수행되며, 그럼으로써 섬 모양의 반도체층이 형성된다.
그 후, 레지스트 마스크가 제거되고, 실시예 1의 도 2의 B에서처럼 제1 가열 처리가 수행되며, 그럼으로써 산화물 반도체층이 탈수화 또는 탈수소화 된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이고 기판의 스트레인 점보다 낮으며, 양호하게는 400℃ 이상이다. 여기에서, 산화물 반도체층이 형성되는 기판은 일종의 가열 처리 장치인 전기로 속에 두고, 질소 분위기에서 산화물 반도체층에 대해 가열 처리가 수행되며, 그 후, 대기에 대한 노출 없이 냉각이 수행되고, 산화물 반도체층에 물 또는 수소가 다시 혼입되는 것이 방지되며, 그래서, 산화물 반도체층(431 및 432)이 얻어진다(도 5의 B 참조).
그 후, 산화물 반도체층(431 및 432) 및 제2 게이트 절연층(402b) 위에 산화물 도전막이 형성되고, 산화물 도전막 위에 금속 도전막이 형성된다. 그 후, 제3 포토리소그라피 공정을 통해 레지스트 마스크(445a 및 445b)가 형성되고, 레지스트 마스크(445a 및 445b)를 이용하여 선택적 에칭이 수행되며, 그럼으로써 저저항 드레인 영역(408a), 저저항 드레인 영역(408b), 소스 전극층(409a), 드레인 전극층(409b), 소스 전극층(415a), 드레인 전극층(415b), 도전층(425a), 및 도전층(425b)이 형성된다(도 5의 C 참조). 실시예 1에서의 재료와 유사한 재료가 산화물 도전막 및 금속 도전막을 위해 이용될 수 있다. 산화물 반도체층에 있어서는, 그 일부만 에칭에 의해 제거되고, 그럼으로써 산화물 반도체층(431 및 432)은 각각 홈(요부)을 가짐을 주목해야 한다.
이 에칭 공정에서는, 더 낮은 층에 산화물 반도체층(431 및 432)이 잔존할 수 있도록 에칭 조건이 적절히 설정될 수 있을 것임을 주목해야 한다. 예를 들어, 에칭시간이 제어될 수 있을 것이다.
또한, 산화물 반도체층(431 및 432)을 형성하기 위한 재료 및 저저항 드레인 영역(408a 및 408b), 소스 전극층(409a) 및 드레인 전극층(409b)을 형성하기 위한 재료는 각각 다른 재료에 비해 높은 에칭 선택율을 갖는 것이 양호하다. 예를 들어, Sn을 함유하는 금속 산화물 재료(예를 들어, SnZnOx(x>0), 또는 SnGaZnOx 등)가 산화물 반도체층(431 및 432)을 위한 재료로 이용될 수 있을 것이며, ITO 등이 저저항 드레인 영역(408a 및 408b), 소스 전극층(409a) 및 드레인 전극층(409b)을 위한 재료로 이용될 수 있을 것이다.
그 후, 레지스트 마스크(445a 및 445b)가 제거되고, 제4 포토리소그라피 공정을 통해 레지스트 마스크(438)가 형성된다. 그 후, 레지스트 마스크(438)를 이용하여 선택적 에칭이 수행되며, 그럼으로써 도전층(425a 및 425b)이 제거된다(도 5의 D 참조).
소스 전극층(409a) 및 드레인 전극층(409b)과 중첩하는 도전층은 제4 포토리소그라피 공정을 통해 선택적으로 제거되므로, 산화물 반도체층(432), 소스 전극층(409a) 및 드레인 전극층(409b)을 위한 재료 및 에칭 조건은 도전층을 에칭함에 있어서 그 것들이 제거되지 않도록 적절히 조절된다.
산화물 반도체층(431 및 432)은 비정질 상태로 유지되도록 50㎚ 이하의 두께를 갖는 것이 양호하다. 특히 채널 에칭형 박막 트랜지스터에서는, 산화물 반도체층이 더 에칭되고, 얇은 영역, 즉, 채널 형성 영역의 두께는 30㎚ 이하이며, 완성된 박막 트랜지스터의 얇은 영역의 두께는 5㎚ 내지 20㎚의 범위로 설정된다.
또한, 완성된 박막 트랜지스터의 채널폭은 0.5㎛ 내지 10㎛의 범위인 것이 양호하다.
다음에, 실시예 1의 도 3의 A에서처럼, 보호 절연막으로 작용하는 산화물 절연층(416)이 산화물 반도체층(431 및 432)의 홈(요부)과 접하여 형성되고, 제2 가열 처리가 수행된다. 이러한 방식으로, 게이트 전극층(411)과 중첩하는 채널 형성 영역(413)은 i형으로 되고, 게이트 전극층(421)과 중첩하는 채널 형성 영역(423)도 i형으로 된다. 또한, 소스 전극층(415a)과 중첩하는 고저항 드레인 영역(414a) 및 드레인 전극층(415b)과 중첩하는 고저항 드레인 영역(414b)은 자기 정합적으로 형성되고, 소스 전극층(409a)과 중첩하는 고저항 드레인 영역(424a) 및 드레인 전극층(409b)과 중첩하는 고저항 드레인 영역(424b)은 자기 정합적으로 형성된다.
그 후, 실시예 1의 도 3의 B에서처럼, 산화물 절연층(416) 위에 보호 절연층(403)이 형성되고, 보호 절연층(403) 위에 평탄화 절연층(404)이 형성된다. 제5 포토리소그라피 공정을 통해 레지스트 마스크가 형성되고, 레지스트 마스크를 이용하여 평탄화 절연층(404), 보호 절연층(403) 및 산화물 절연층(416)에 대해 에칭이 수행되며, 그럼으로써 드레인 전극층(409b)에 도달하도록 콘택트 홀(441)이 형성된다.
다음에, 실시예 1의 도 3의 C에서처럼 레지스트 마스크가 제거된 후, 투광성 도전막이 형성된다. 다음에, 레지스트 마스크가 형성되고, 레지스트 마스크를 이용하여 투광성 도전막의 불필요한 부분이 제거되어 화소 전극층(427) 및 도전층(417)을 형성하도록 제6 포토리소그라피 공정이 수행된다.
위에서 설명한 단계를 통해, 6개의 마스크를 이용하여 1개의 기판 위에서 구동 회로 및 화소부에 각각 박막 트랜지스터(410) 및 박막 트랜지스터(420)가 별도로 형성될 수 있다. 마스크의 수는 실시예 1의 제조 공정에서보다 더 적을 수 있다. 구동 회로용 박막 트랜지스터(410)는 고저항 드레인 영역(414a), 고저항 드레인 영역(414b) 및 채널 형성 영역(413)을 갖는 산화물 반도체층(412)을 포함하는 채널 에칭형 박막 트랜지스터이다. 한편, 화소용 박막 트랜지스터(420)는 고저항 드레인 영역(424a), 고저항 드레인 영역(424b) 및 채널 형성 영역(423)을 갖는 산화물 반도체층(422)을 포함하는 채널 에칭형 박막 트랜지스터이다. 박막 트랜지스터(410 및 420)에서는, 고전기장이 인가될지라도, 고저항 드레인 영역(414a, 414b, 424a, 및 424b)이 버퍼로서 작용하고 국소적으로는 고전기장이 인가되지 않아서 트랜지스터의 내압이 향상될 수 있다.
도 6aa 내지 도 6c, 도 38의 A 내지 E 및 도 39의 A 내지 C를 참고하여 실시예 1의 반도체 장치와 상이한 반도체 장치 및 반도체 장치를 제조하는 방법에 대해 설명하겠다. 도 6b 및 도 6c는 서로 상이한 구조를 갖고 1개의 기판 위에 형성되는 2개의 박막 트랜지스터의 단면 구조의 일례를 예시한다. 도 6aa 내지 도 6c에 예시된 박막 트랜지스터(460) 및 박막 트랜지스터(470)는 일종의 채널 에칭형 보텀 게이트 트랜지스터이다.
도 6aa는 구동 회로에 배치되는 채널 에칭형 박막 트랜지스터(460)의 평면도이며, 도 6ab는 화소에 배치되는 채널 에칭형 박막 트랜지스터(470)의 평면도이고, 도 6b는 도 6aa에서의 선 G1-G2에 따른 단면 구조 및 도 6ab에서의 선 H1-H2에 따른 단면 구조를 예시하는 단면도이며, 도 6c는 도 6aa에서의 선 G3-G4에 따른 단면 구조 및 도 6ab에서의 선 H3-H4에 따른 단면 구조를 예시하는 단면도이다.
구동 회로에 배치되는 박막 트랜지스터(460)는 채널 에칭형 박막 트랜지스터이고 게이트 전극층(461); 제1 게이트 절연층(452a); 제2 게이트 절연층(452b); 적어도 채널 형성 영역(463), 고저항 드레인 영역(464a) 및 고저항 드레인 영역(464b)을 포함하는 산화물 반도체층(462); 저저항 드레인 영역(446a); 저저항 드레인 영역(446b); 소스 전극층(465a); 및 절연 표면을 갖는 기판(450) 위의 드레인 전극층(465b)을 포함한다. 또한, 박막 트랜지스터(460)를 덮고 채널 형성 영역(463)과 접해 있는 산화물 절연층(466)이 제공된다.
고저항 드레인 영역(464a)은 저저항 드레인 영역(446a)의 하면과 접해서 자기 정합적으로 형성된다. 고저항 드레인 영역(464b)은 저저항 드레인 영역(446b)의 하면과 접해서 자기 정합적으로 형성된다. 채널 형성 영역(463)은 산화물 절연층(466)과 접해 있고, 작은 두께를 가지며, 고저항 드레인 영역(464a) 및 고저항 드레인 영역(464b)보다 더 높은 저항을 갖는 영역(i형 영역)이다.
또한, 저저항 드레인 영역(446a 및 446b)이 제공되기 때문에, 박막 트랜지스터(460)는 열의 관점에서도 쇼트키 접합을 갖는 박막 트랜지스터보다 더 안정적으로 동작될 수 있다. 위에서 설명한 바와 같이, 산화물 반도체층의 캐리어 농도보다 더 높은 캐리어 농도를 갖는 저저항 드레인 영역을 의도적으로 제공함으로써 오옴 접촉이 얻어진다.
박막 트랜지스터(460)의 배선의 저항을 저감시키기 위해, 소스 전극층(465a) 및 드레인 전극층(465b)으로는 금속 재료가 이용되는 것이 양호하다.
이 실시예의 반도체 장치에서의 1개의 기판 위에 화소부 및 구동 회로가 형성되는 경우에, 구동 회로에서는, 인버터 회로(inverter circuit), NAND 회로, NOR 회로 또는 래치 회로(latch circuit) 등과 같은 논리 게이트를 구성하는 박막 트랜지스터, 및 센스 앰프(sense amplifier), 정전압 발생 회로 또는 VCO 등과 같은 아날로그 회로를 구성하는 박막 트랜지스터를 위한 소스 전극과 드레인 전극 사이에 정전압(positive voltage) 또는 부전압(negative voltage)이 인가된다. 결과적으로, 높은 내압을 필요로 하는 고저항 드레인 영역(464b)의 폭은 고저항 드레인 영역(464a)의 폭보다 더 크게 설계될 수도 있을 것이다. 또한, 고저항 드레인 영역(464a) 및 고저항 드레인 영역(464b)의 각각 중 게이트 전극층(461)과 중첩하는 영역의 폭이 커질 수도 있을 것이다.
구동 회로에 제공되는 박막 트랜지스터(460)가 싱글 게이트(single-gate) 박막 트랜지스터를 이용하여 설명되지만, 필요한 경우에는 복수의 채널 형성 영역을 포함하는 멀티 게이트(multi-gate) 박막 트랜지스터가 형성될 수 있다.
또한, 채널 형성 영역(463)과 중첩하도록 채널 형성 영역(463) 위에 도전층(467)이 제공된다. 도전층(467)과 게이트 전극층(461)이 동일한 전위를 갖도록 도전층(467)이 게이트 전극층(461)에 전기적으로 접속되며, 그럼으로써 게이트 전극층(461)과 도전층(467) 사이에 배치된 산화물 반도체층(462)의 위 및 아래로부터 게이트 전압이 인가될 수 있다. 선택적으로, 게이트 전극층(461)과 도전층(467)이 상이한 전위, 예를 들어, 고정 전위, GND 전위, 또는 0V를 가져서 상이한 전위를 갖도록 되는 경우에, 임계 전압 등과 같은 TFT의 전기 특성이 제어될 수 있다. 다시 말해서, 게이트 전극층(461)과 도전층(467) 중 하나는 제1 게이트 전극층으로서 기능하고 게이트 전극층(461)과 도전층(467) 중 다른 하나는 제2 게이트 전극층으로서 기능하며, 그럼으로써 박막 트랜지스터(460)는 4개의 단자를 갖는 박막 트랜지스터로서 이용될 수 있다.
또한, 도전층(467)과 산화물 절연층(466) 사이에 보호 절연층(453) 및 평탄화 절연층(454)이 적층된다.
보호 절연층(453)은 보호 절연층(453) 아래에 제공되는 하지(base)로서 작용하는 절연막 또는 제1 게이트 절연층(452a)에 접해 있는 것이 양호하고, 기판(450)의 측면으로부터의 수분, 수소 이온 및 OH- 등과 같은 불순물의 침입을 차단한다. 보호 절연층(453)과 접해 있는 하지로서 작용하는 절연막 또는 제1 게이트 절연층(452a)으로서는 질화규소막을 이용하는 것이 특히 효율적이다.
화소에 배치되는 박막 트랜지스터(470)는 채널 에칭형 박막 트랜지스터이고, 절연 표면을 갖는 기판(450) 위에, 게이트 전극층(471); 제1 게이트 절연층(452a), 제2 게이트 절연층(452b); 적어도 채널 형성 영역(473)을 포함하는 산화물 반도체층(472), 고저항 드레인 영역(474a) 및 고저항 드레인 영역(474b); 소스 전극층(447a) 및 드레인 전극층(447b)을 포함한다. 또한, 박막 트랜지스터(470)를 덮고 산화물 반도체층(472)의 상면 및 측면과 접해 있는 산화물 절연층(466)이 제공된다.
액정의 열화(deterioration)를 방지하기 위해 이 실시예의 반도체 장치에서는 AC 구동이 수행됨을 주목하여야 한다. AC 구동을 통해, 화소 전극층에 인가되는 신호 전위의 극성은 소정의 기간마다 정 또는 부로 되도록 반전된다. 화소 전극층에 접속되는 TFT에서는, 한 쌍의 전극이 소스 전극층과 드레인 전극층으로 기능한다. 본 명세서에서는, 편의상 화소에서의 박막 트랜지스터의 한 쌍의 전극 중 하나는 소스 전극층이라고 지칭되고, 다른 하나는 드레인 전극층이라고 지칭되지만, 사실은 AC 구동의 경우에는 전극 중 하나가 교번적으로 소스 전극층과 드레인 전극층으로서 기능한다. 또한, 누전량을 저감시키기 위해, 화소에 배치되는 박막 트랜지스터(470)의 게이트 전극층의 폭은 구동 회로에서의 박막 트랜지스터(460)의 게이트 전극층의 폭보다 더 작아질 수도 있을 것이다. 선택적으로, 누전량을 저감시키기 위해, 화소에 배치되는 박막 트랜지스터(470)의 게이트 전극층(471)은 소스 전극층(447a) 또는 드레인 전극층(447b)과 중첩하지 않도록 설계될 수도 있을 것이다.
고저항 드레인 영역(474a)은 소스 전극층(447a)의 하면과 접해서 자기 정합적으로 형성된다. 고저항 드레인 영역(474b)은 드레인 전극층(447b)의 하면과 접해서 자기 정합적으로 형성된다. 채널 형성 영역(473)은 산화물 절연층(466)과 접해 있고, 작은 두께를 가지며, 고저항 드레인 영역(474a) 및 고저항 드레인 영역(474b)보다 더 높은 저항을 갖는 영역(i형 영역)이다.
산화물 반도체층(462 및 472)을 형성하기 위해 이용되는 산화물 반도체막이 성막된 후, 수분 등과 같은 불순물을 저감시키기 위한 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 수행된다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서냉 후, 예를 들어, 산화물 반도체층에 접해서 산화물 절연막을 형성하는 것에 의한 산화물 반도체층(462 및 472)의 캐리어 농도의 저감은 박막 트랜지스터(460 및 470)의 전기 특성 및 신뢰성의 향상으로 귀결된다.
소스 전극층(465a) 및 드레인 전극층(465b)의 일부의 아래에 중첩하도록 산화물 반도체층(462)이 형성된다. 또한, 산화물 반도체층(462)은 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)을 사이에 개재한 채로 게이트 전극층(461)과 중첩한다. 또한, 소스 전극층(447a) 및 드레인 전극층(447b)의 일부의 아래에 중첩하도록 산화물 반도체층(472)이 형성된다. 또한, 산화물 반도체층(472)은 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)을 사이에 개재한 채로 게이트 전극층(471)과 중첩한다.
높은 개구율을 갖는 표시 장치를 실현하도록 박막 트랜지스터(470)의 소스 전극층(447a) 및 드레인 전극층(447b)으로는 투광성 도전막이 이용된다.
또한, 박막 트랜지스터(470)의 게이트 전극층(471)에도 투광성 도전막이 이용된다.
박막 트랜지스터(470)가 배치된 화소에서, 화소 전극층(477) 또는 다른 전극층(예를 들어, 커패시터 전극층) 또는 다른 배선층(예를 들어, 커패시터 배선층)으로는 가시광을 투광하는 도전막이 이용되어, 높은 개구율을 갖는 표시 장치를 실현한다. 물론, 제1 게이트 절연층(452a), 제2 게이트 절연층(452b) 및 산화물 절연층(466)으로서 가시광을 투광하는 막을 이용하는 것도 양호하다.
동일한 기판 위에 박막 트랜지스터(460 및 470)를 제조하는 공정에 대해 도 38의 A 내지 E 및 도 39의 A 내지 C를 참고하여 설명하겠다.
우선, 절연 표면을 갖는 기판(450) 위에 투광성 도전막이 형성된다. 그 후, 제1 포토리소그라피 공정을 통해 도전막 위에 레지스트 마스크가 형성되고 레지스트 마스크를 이용하여 선택적 에칭이 수행되며, 그럼으로써 게이트 전극층(461 및 471)이 형성된다. 또한, 제1 포토리소그라피 공정을 통한 게이트 전극층(461 및 471)을 위한 재료와 동일한 재료로 화소부에서 커패시터 배선이 형성된다. 화소부 외에 구동 회로에서 커패시터가 필요한 경우에는, 구동 회로에서도 커패시터 배선이 형성된다. 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있을 것임을 주목해야 한다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에는, 포토마스크가 이용되지 않으며, 제조 코스트를 저감하게 된다.
절연 표면을 갖는 기판(450)으로 이용될 수 있는 기판에 대한 특별한 한정은 전혀 없을지라도, 기판은 적어도 후에 수행될 가열 처리에 견디기에 충분히 높은 내열성을 가질 필요가 있다. 절연 표면을 갖는 기판(450)으로는, 바륨 보로실리케이트 글라스, 또는 알루미노보로실리케이트 글라스 등의 글라스 기판이 이용될 수 있다.
후에 수행되는 가열 처리의 온도가 높은 경우에는, 기판(450)으로 이용할 수 있는 글라스 기판으로서는 730℃ 이상의 스트레인 점을 갖는 기판이 이용되는 것이 양호하다. 그러한 글라스 기판으로서는 예를 들어, 알루미노실리케이트 글라스, 알루미노보로실리케이트 글라스 또는 바륨 보로실리케이트 글라스 등과 같은 글라스 재료가 이용된다. 붕산보다 더 많은 바륨 산화물(BaO)의 양을 함유하는 경우에는 내열성을 갖는 더 실용적인 글라스 기판이 얻어질 수 있음을 주목해야 한다. 그러므로, B2O3보다 더 많은 BaO의 양을 함유하는 글라스 기판이 이용되는 것이 양호하다.
기판(450)으로서는 위 글라스 기판을 대신하여 세라믹 기판, 석영 기판 또는 사파이어 기판 등과 같은 절연체로 형성되는 기판이 이용될 수도 있을 것임을 주목해야 한다. 선택적으로, 결정화 글라스 등이 기판(450)으로서 이용될 수도 있을 것이다.
기판(450)과 게이트 전극층(461 및 471) 사이에는 하지막(base film)으로서 작용하는 절연막이 제공될 수 있을 것이다. 하지막은 기판(450)으로부터의 불순물 원소의 확산을 방지하는 기능을 가지며, 질화규소막, 산화규소막, 질화산화규소막 및 산질화규소막 중 1개 이상의 막을 이용하여 단일막 또는 적층막으로 형성될 수 있다.
게이트 전극층(461 및 471)의 재료로서는, 가시광을 투광하는 도전성 재료, 예를 들어 다음의 금속 산화물들 중 어느 것이든 이용될 수 있다: In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물. 게이트 전극층(461 및 471)의 두께는 50㎚로부터 300㎚까지의 범위로 설정된다. 게이트 전극층(461 및 471)으로 이용되는 금속 산화물은 스퍼터링법, 진공 증착법(예를 들어, 전자 빔 증착법), 아크 방전 이온 플래팅법(arc discharge ion plating method) 또는 스프레이법에 의해 성막된다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 성막이 수행되고, 형성될 투광성 도전막에 결정화를 억제하는 SiOx(x>0)를 함유하여, 후단계에서 탈수화 또는 탈수소화를 위한 가열 처리할 때 결정화를 방지하게 하는 것이 양호하다.
그 후, 레지스트 마스크가 제거되고, 게이트 전극층(461 및 471) 위에 게이트 절연층이 형성된다.
게이트 절연층은 플라즈마 CVD법 또는 스퍼터링법 등에 의해 산화규소층, 질화규소층, 산질화규소층 및 질화산화규소층 중 하나 이상을 이용하여 단층 또는 적층으로 형성될 수 있다. 예를 들어, 산질화규소층이 형성되는 경우에는 플라즈마 CVD법에 의해 SiH4, 산소 및 질소를 성막 가스로 이용하여 형성될 수 있을 것이다.
이 실시예에서는, 게이트 절연층이 50㎚ 내지 200㎚의 범위의 두께를 갖는 제1 게이트 절연층(452a)과 50㎚ 내지 300㎚의 범위의 두께를 갖는 제2 게이트 절연층(452b)의 적층이다. 100㎚의 두께의 질화규소막 또는 질화산화규소막이 제1 게이트 절연층(452a)으로서 이용된다. 100㎚의 두께의 산화규소막이 제2 게이트 절연층(452b)으로서 이용된다.
제2 게이트 절연층(452b) 위에 2㎚ 내지 200㎚의 범위의 두께를 갖는 산화물 반도체막(480)이 형성된다(도 38의 A 참조). 산화물 반도체막(480)이 형성된 후 탈수화 또는 탈수소화를 위한 가열 처리가 수행될지라도, 후에 형성될 산화물 반도체층이 비정질 상태로 있을 수 있도록, 산화물 반도체막(480)은 50㎚ 이하의 두께를 갖는 것이 양호하다. 산화물 반도체막(480)의 두께가 작으면 산화물 반도체막(480)의 형성 후 가열 처리가 수행될 때 후에 형성될 산화물 반도체층이 결정화 되는 것을 방지할 수 있다.
스퍼터링법에 의해 산화물 반도체막(480)이 형성되기 전에, 아르곤 기체의 도입에 의해 플라즈마가 발생되는 역 스퍼터링에 의해 제2 게이트 절연층(452b)의 표면에 부착된 먼지가 제거되는 것이 양호함을 주목해야 한다.
산화물 반도체막(480)으로서는, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막이 이용된다. 이 실시예에서는, In-Ga-Zn-O계 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 산화물 반도체막(480)이 형성된다. 선택적으로, 희소 기체(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희소 기체(대표적으로는 아르곤) 및 산소를 함유하는 분위기에서 스퍼터링법에 의해 산화물 반도체막(480)이 형성될 수 있다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 산화물 반도체막(480)의 성막이 수행되고, 결정화를 억제하는 SiOx(x>0)가 산화물 반도체막(480)에 함유되어, 후단계에서 탈수화 또는 탈수소화를 위한 가열 처리를 할 때, 후에 형성될 산화물 반도체층의 결정화를 방지하게 하는 것이 양호하다.
그 후, 산화물 반도체막(480)이 탈수화 또는 탈수소화 된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이고 기판의 스트레인 점보다 낮으며, 양호하게는 400℃ 이상이다. 여기에서, 산화물 반도체막(480)이 형성되는 기판(450)은 일종의 가열 처리 장치인 전기로 속에 두고, 질소 분위기에서 산화물 반도체막(480)에 대해 가열 처리가 수행되며, 그 후, 대기에 대한 노출 없이 냉각이 수행되고, 산화물 반도체막(480)에 물 또는 수소가 다시 혼입되는 것이 방지되며, 그래서, 산화물 반도체막(481)이 얻어진다(도 38의 B 참조). 이 실시예에서는, 산화물 반도체막(480)이 탈수화 또는 탈수소화 되는 가열 온도(T)로부터 물이 다시 혼입하는 것을 방지하기에 충분히 낮은 온도까지 동일한 노가 이용되며, 구체적으로는, 가열 온도(T)로부터 100℃ 이상만큼 온도가 강하하기까지 질소 분위기에서 서냉이 수행된다. 또한, 질소 분위기에 한정되지 않고, 희소 기체(예를 들어, 헬륨, 네온 또는 아르곤) 분위기에서, 또는 감압 하에서 탈수화 또는 탈수소화가 수행될 수도 있을 것이다.
제1 가열 처리에서는, 헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소에 물 및 수소 등이 함유되지 않는 것이 양호함을 주목하여야 한다. 선택적으로, 가열 처리 장치에 도입되는 헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소의 순도는 양호하게는 6N(99.9999%) 이상, 더 양호하게는 7N(99.99999%) 이상이다(즉, 불순물 농도는 양호하게는 1ppm 이하, 더 양호하게는 0.1ppm 이하임).
어떤 경우에는, 제1 가열 처리의 조건 또는 산화물 반도체막(480)의 재료에 따라, 산화물 반도체층이 미정질(microcrystalline) 층 또는 다결정 층이 되도록 결정화 된다.
또한, 산화물 반도체막으로부터 가공된 섬 모양의 산화물 반도체층에 제1 가열 처리가 수행될 수도 있다.
또한, 산화물 반도체막(480)이 형성되기 전에, 불활성 기체(헬륨, 네온 또는 아르곤 등과 같은 희소 기체 또는 질소) 분위기, 산소 분위기에서, 또는 감압 하에서 가열 처리(400℃ 이상이고 기판의 스트레인 점보다 낮은 온도에서)가 수행될 수도 있을 것이며, 그럼으로써 게이트 절연층에 함유된 수소 및 물 등과 같은 불순물을 제거한다.
그 후, 산화물 반도체막(481) 위에 산화물 도전막 및 금속 도전막이 순차적으로 형성된다.
산화물 도전막의 재료로서는, 가시광을 투광하는 도전성 재료, 예를 들어, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물 또는 Zn-O계 금속 산화물이 채용될 수 있다. 산화물 도전막의 두께는 50㎚ 내지 300㎚의 범위에서 적절히 선택된다. 산화물 도전막의 성막 방법으로서는, 스퍼터링법, 진공 증착법(예를 들어, 전자 빔 증착법), 아크 방전 이온 플래팅법 또는 스프레이법이 이용된다. 스퍼터링법이 채용되는 경우에는, 2wt% 내지 10wt%의 범위의 SiO2를 함유하는 타겟을 이용하여 성막이 수행되고, 결정화를 억제하는 SiOx(x>0)가 투광성 도전막에 함유되어, 후단계에서 탈수화 또는 탈수소화를 위한 가열 처리를 할 때 후에 형성되는 산화물 도전층(442 및 447)의 결정화를 방지하게 하는 것이 양호하다.
금속 도전막의 재료의 예로는, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택되는 원소, 이러한 원소들 중의 어느 것이든지를 성분으로 함유하는 합금, 및 이러한 원소들을 조합으로 함유하는 합금이 있다.
금속 도전막으로는, 금속 도전막, 티타늄막, 티타늄막 위에 제공된 알루미늄막, 및 알루미늄막 위에 제공된 티타늄막을 포함하는 3층 적층막, 또는 몰리브데늄막, 몰리브데늄막 위에 제공된 알루미늄막, 및 알루미늄막 위에 제공된 몰리브데늄막을 포함하는 3층 적층막이 이용되는 것이 양호하다. 물론, 단층막, 2층 적층막, 또는 4층 이상으로 된 적층막이 금속 도전막으로서 이용될 수도 있을 것이다.
산화물 도전막 및 금속 도전막이 형성된 후, 제2 포토리소그라피 공정을 통해 레지스트 마스크(482a 및 482b)가 형성된다. 레지스트 마스크(482a 및 482b)는 잉크젯법에 의해 형성될 수 있을 것임을 주목해야 한다. 레지스트 마스크(482a 및 482b)가 잉크젯법에 의해 형성되는 경우에는, 포토마스크는 이용되지 않으며, 제조 코스트를 저감하게 된다.
이 실시예에서의 레지스트 마스크(482a) 및 레지스트 마스크(482b)는 각각 요부(depression portion) 또는 철부(projection portion)를 갖는 레지스트 마스크이다. 다시 말해서, 그러한 레지스트 마스크(482a)는 상이한 두께를 갖는 복수의 영역(여기에서, 2개의 영역)을 포함하는 레지스트 마스크라고 지칭될 수 있다. 레지스트 마스크(482a 또는 482b)에서 두꺼운 영역은 철부라고 지칭되고, 얇은 영역은 요부라고 지칭된다.
레지스트 마스크(482a 및 482b)의 각각에서, 철부는 후에 소스 전극층 및 드레인 전극층이 형성될 영역에 형성되고, 요부는 소스 전극층 및 드레인 전극층 사이의 채널 형성 영역이 될 영역에 형성된다.
레지스트 마스크(482a 및 482b)는 멀티톤(multi-tone) 마스크를 이용하여 형성될 수 있다. 멀티톤 마스크는 다단계 광강도로 노광할 수 있는 마스크이며, 대표적으로는, 노광 영역(exposed region), 반노광 영역(half-exposed region) 및 미노광 영역(unexposed region)을 제공하도록 3단계의 광강도로 노광이 수행된다. 멀티톤 마스크를 이용한 1회의 노광 및 현상 단계에 의해 복수의 두께(대표적으로는, 2종의 두께)를 갖는 레지스트 마스크가 형성될 수 있다. 그러므로, 멀티톤 마스크를 이용함으로써, 포토마스크의 수가 저감될 수 있다.
멀티톤 마스크를 이용한 노광 및 현상에 의해, 각각 상이한 두께를 갖는 영역들을 갖는 레지스트 마스크(482a 및 482b)가 형성될 수 있다. 그것에 한정되는 것은 아니고, 멀티톤 마스크 없이 레지스트 마스크(482a 및 482b)가 형성될 수도 있을 것임을 주목해야 한다.
다음에, 레지스트 마스크(482a 및 482b)를 이용하여 금속 도전막, 산화물 도전막 및 산화물 반도체막(481)이 동시에 선택적으로 에칭되고, 그럼으로써 섬 모양의 산화물 반도체층(483 및 485), 산화물 도전층(442 및 447), 및 도전층(484 및 486)이 형성된다(도 38의 C 참조). 티타늄막, 알루미늄막 및 티타늄막을 포함하는 적층 도전막이 도전막으로서 이용되는 경우에는, 염소 기체를 이용한 건식 에칭법에 의해 에칭이 수행될 수 있다.
다음에, 레지스트 마스크(482a 및 482b)의 크기를 줄임(downsizing)으로써 레지스트 마스크(487a 및 487b)가 형성된다. 레지스트 마스크의 크기를 저감시키기 위해, 산소 플라즈마 등을 이용하여 애싱(ashing)이 수행될 수도 있을 것이다. 레지스트 마스크의 크기가 저감되는 경우에는, 도전층(484 및 486)의 일부가 노출된다.
다음에, 레지스트 마스크(487a 및 487b)를 이용하여 선택적 에칭이 수행되고, 그럼으로써 소스 전극층(465a), 드레인 전극층(465b), 저저항 드레인 영역(446a), 저저항 드레인 영역(446b), 소스 전극층(447a), 드레인 전극층(447b), 도전층(490a), 및 도전층(490b)이 형성된다(도 38의 D 참조). 이 때, 산화물 반도체층(483 및 485)에 있어서는, 단지 그 일부만 에칭되고, 홈(groove)(요부)를 갖는 산화물 반도체층들이 얻어지는 것을 주목해야 한다.
도 38의 D에 예시된 바와 같이, 레지스트 마스크(482a 및 482b)의 크기를 저감시켜 얻어지는 레지스트 마스크(487a 및 487b)를 이용한 에칭에 의해, 산화물 반도체층(483 및 485)의 엣지부(edge portion)에 얇은 영역들이 형성된다. 즉, 산화물 반도체층(483)의 단부는 저저항 드레인 영역(408a 및 408b)의 너머까지 연장되고, 산화물 반도체층(485)의 단부는 소스 및 드레인 전극층(447a 및 447b)의 너머까지 연장된다. 산화물 반도체층(483)의 엣지부의 두께는 채널 형성 영역이 될 산화물 반도체층(483)의 홈(요부)에서의 두께와 동일한 두께를 가짐을 주목해야 한다. 또한, 산화물 반도체층(485)의 엣지부의 두께는 채널 형성 영역이 될 산화물 반도체층(485)의 홈(요부)에서의 두께와 동일한 두께를 갖는다.
이 에칭 공정에서는, 더 낮은 층에서 산화물 반도체층(483 및 485)이 잔존할 수 있도록 에칭 조건이 적절히 설정될 수 있을 것임을 주목해야 한다. 예를 들어, 에칭시간이 제어될 수 있을 것이다.
또한, 산화물 반도체층(483 및 485)을 형성하기 위한 재료 및 산화물 도전층(442 및 447)을 형성하기 위한 재료는 각각 다른 재료에 비해 높은 에칭 선택율을 갖는 것이 양호하다. 예를 들어, Sn을 함유하는 금속 산화물 재료(예를 들어, SnZnOx(x>0), 또는 SnGaZnOx 등)이 산화물 반도체층(483 및 485)을 위한 재료로 이용될 수 있을 것이며, ITO 등이 산화물 도전층(442 및 447)을 위한 재료로 이용될 수 있을 것이다.
그 후, 레지스트 마스크(487a 및 487b)가 제거되고, 제3 포토리소그라피 공정을 통해 레지스트 마스크(491)가 형성된다. 그 후, 선택적 에칭이 수행되며, 그럼으로써 도전층(490a 및 490b)이 제거된다(도 38의 E 참조).
소스 전극층(447a) 및 드레인 전극층(447b)과 중첩하는 도전층이 제3 포토리소그라피 공정을 통해 선택적으로 제거되므로, 산화물 반도체층(432), 소스 전극층(447a) 및 드레인 전극층(447b)을 위한 재료 및 에칭 조건은 도전층을 에칭함에 있어서 그 것들이 제거되지 않도록 적절히 조절된다.
산화물 반도체층(483 및 485)에서의 홈(요부)에 접해서 보호 절연막으로서 작용하는 산화물 절연층(466)이 형성된다.
산화물 절연층(466)은 적어도 1㎚의 두께를 가지며, 스퍼터링법 등과 같이 물 또는 수소 등과 같은 불순물이 산화물 절연층(466)에 혼입되지 않게 하는 방법으로 적절하게 형성될 수 있다. 이 실시예에서는, 스퍼터링법에 의해 300㎚ 두께의 산화규소막이 산화물 절연층(466)으로서 형성된다. 성막에서의 기판 온도는 실온 내지 300℃의 범위일 수 있을 것이며, 이 실시예에서는 100℃이다. 산화규소막은 희소 기체(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희소 기체(대표적으로는 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 성막될 수 있다. 또한, 산화규소 타겟 또는 규소 타겟이 타겟으로서 이용될 수 있다. 예를 들어, 산화규소막은 산소 및 질소를 함유하는 분위기에서 스퍼터링법에 의해 규소 타겟을 이용하여 형성될 수 있다. 저항이 저감된 영역에서 산화물 반도체층과 접해서 형성되는 산화물 절연층(466)은, 수분, 수소 이온 및 OH- 등과 같은 불순물을 함유하지 않고 외부로부터의 그러한 불순물의 침입을 차단하는 무기 절연막, 대표적으로는, 산화규소막, 질화산화규소막, 산화알루미늄막, 또는 산화질화알루미늄막을 이용하여 형성된다.
다음에, 제2 가열 처리(양호하게는 200℃ 내지 400℃에서, 예를 들어, 250℃ 내지 350℃에서)가 수행된다(도 39의 A 참조). 예를 들어, 질소 분위기에서 1시간 동안 250℃에서 제2 가열 처리가 수행된다. 제2 가열 처리에 의해, 산화물 반도체층(483 및 485)에서의 홈들이 산화물 절연층(466)과 접해 있는 상태에서 열이 가해진다.
위 공정을 통해, 산화물 반도체층은 고저항 드레인 영역(HRN 영역)으로 전환되고, 고저항 드레인 영역의 일부가 선택적으로 산소 초과 상태로 된다. 결과적으로, 게이트 전극층(461)과 중첩되는 채널 형성 영역(463)이 i형으로 되고, 게이트 전극층(471)과 중첩되는 채널 형성 영역(473)이 i형으로 된다. 또한, 소스 전극층(465a)과 중첩되는 고저항 드레인 영역(464a) 및 드레인 전극층(465b)과 중첩되는 고저항 드레인 영역(464b)이 자기 정합적으로 형성되며, 소스 전극층(447a)과 중첩되는 고저항 드레인 영역(474a) 및 드레인 전극층(447b)과 중첩되는 고저항 드레인 영역(474b)이 자기 정합적으로 형성된다.
형성된 구동 회로의 신뢰성이 증대될 수 있도록 드레인 전극층(465b)(또는 소스 전극층(465a))과 중첩하는 산화물 반도체층에 고저항 드레인 영역(464b)(또는 고저항 드레인 영역(464a))이 형성됨을 주목해야 한다. 구체적으로는, 고저항 드레인 영역(464b)의 형성에 의해, 드레인 전극층(465b)으로부터 고저항 드레인 영역(464b) 및 채널 형성 영역까지의 전도도가 점진적으로 변화될 수 있다. 그래서, 드레인 전극층(465b)이 고전원 전위(VDD)를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작되는 경우에, 게이트 전극층(461)과 드레인 전극층(465b) 사이에 고전기장이 인가될지라도, 고저항 드레인 영역(474b)이 버퍼로서 작용하고 국소적으로 고전기장이 인가되지 않아서, 트랜지스터는 증대된 내압을 가질 수 있다.
드레인 전극층(465b)(또는 소스 전극층(465a))과 중첩하는 산화물 반도체층에 고저항 드레인 영역(464b)(또는 고저항 드레인 영역(464a))이 형성되는 경우에, 형성된 구동 회로의 채널 형성 영역(463)에서의 누전량이 저감될 수 있다.
형성된 화소의 신뢰성이 증대될 수 있도록 드레인 전극층(447b)(또는 소스 전극층(447a))과 중첩하는 산화물 반도체층에 고저항 드레인 영역(474b)(또는 고저항 드레인 영역(474a))이 형성됨을 주목해야 한다. 구체적으로는, 고저항 드레인 영역(474b)의 형성에 의해, 드레인 전극층(447b)으로부터 고저항 드레인 영역(474b) 및 채널 형성 영역까지의 전도도가 점진적으로 변화될 수 있다. 그래서, 드레인 전극층(447b)이 고전원 전위(VDD)를 공급하는 배선에 접속된 상태에서 트랜지스터가 동작되는 경우에, 게이트 전극층(471)과 드레인 전극층(447b) 사이에 고전기장이 인가될지라도, 고저항 드레인 영역(474b)이 버퍼로서 작용하고 국소적으로 고전기장이 인가되지 않아서, 트랜지스터는 증대된 내압을 가질 수 있다.
드레인 전극층(447b)(또는 소스 전극층(447a))과 중첩하는 산화물 반도체층에 고저항 드레인 영역(474b)(또는 고저항 드레인 영역(474a))이 형성되는 경우에, 형성된 구동 회로의 채널 형성 영역(473)에서의 누전량이 저감될 수 있다.
다음에, 산화물 절연층(466) 위에 보호 절연층(453)이 형성된다. 이 실시예에서는, 질화규소막이 RF 스퍼터링법에 의해 형성된다. RF 스퍼터링법은 높은 생산성을 가지므로, 그 것은 보호 절연층(453)의 성막 방법으로서 이용하기에 양호하다. 수분, 수소 이온 및 OH- 등과 같은 불순물을 함유하지 않고 외부로부터의 그러한 불순물의 침입을 차단하는 무기 절연막이 보호 절연층(453)을 형성하기 위해 이용되고, 질화규소막, 알루미늄 질화물 막, 질화산화규소막 또는 산화질화알루미늄막이 이용된다. 물론, 보호 절연층(453)은 투광성 절연막이다.
보호 절연층(453)은 보호 절연층(453)의 아래에 제공되는 하지로서 작용하는 절연막 또는 제1 게이트 절연층(452a)과 접해 있는 것이 양호하고, 기판의 측면의 부근으로부터의 수분, 수소 이온 및 OH- 등과 같은 불순물의 침입을 차단한다. 보호 절연층(453)과 접해 있는 하지로서 작용하는 절연막 또는 제1 게이트 절연층(452a)으로서는 질화규소막을 이용하는 것이 특히 유용하다. 다시 말해서, 산화물 반도체층의 하면, 상면 및 측면을 둘러싸도록 제공되는 질화규소막이 표시 장치의 신뢰성을 증대시킨다.
다음에, 보호 절연층(453) 위에 평탄화 절연층(454)이 형성된다. 평탄화 절연층(454)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등과 같은 내열성을 갖는 유기 재료로부터 형성될 수 있다. 그러한 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. 이러한 재료들로부터 형성되는 복수의 절연막을 적층함으로써 평탄화 절연층(454)이 형성될 수 있을 것임을 주목해야 한다.
실록산계 수지는 실록산계 재료를 출발 재료로서 이용하여 형성되는 Si-O-Si 결합을 포함하는 수지에 대응한다. 실록산계 수지는 유기기(예를 들어, 알킬기 또는 아릴기) 또는 플루오로기를 치환기로서 포함할 수 있을 것임을 주목해야 한다. 또한, 유기기는 플루오로기를 포함할 수 있을 것이다.
평탄화 절연층(454)을 형성하는 방법에는 특별한 한정이 없다. 평탄화 절연층(454)은, 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이코팅법 또는 액적 방출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 옵셋 인쇄) 등과 같은 방법, 또는 닥터 나이프, 롤 코터, 커텐 코터 또는 나이프 코터 등과 같은 공구에 의해 형성될 수 있다.
그 후, 제4 포토리소그라피 공정이 수행되어, 레지스트 마스크가 형성되고, 평탄화 절연층(454)과 보호 절연층(453) 및 산화물 절연층(466)의 에칭에 의해 드레인 전극층(447b)에 도달하는 콘택트 홀(494)이 형성된다(도 39의 B 참조). 또한, 그 에칭에 의해 게이트 전극층(461 및 471)에 도달하는 콘택트 홀도 형성된다. 선택적으로, 드레인 전극층(447b)에 도달하는 콘택트 홀을 형성하는 레지스트 마스크가 잉크젯법에 의해 형성될 수 있을 것이다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에, 포토마스크는 이용되지 않으며, 제조 코스트를 저감하게 된다.
다음에, 레지스트 마스크가 제거되고, 그 후 투광성 도전막이 형성된다. 투광성 도전막은 스퍼터링법 또는 진공 증착법 등에 의해 산화인듐(In2O3), 또는 산화인듐과 산화주석의 합금(In2O3SnO2, ITO로 축약됨) 등으로부터 형성될 수 있다. 투광성 도전막을 위한 다른 재료로서는, 질소를 함유하는 Al-Zn-O계 비단결정막(즉, Al-Zn-O-N계 비단결정막), 질소를 함유하는 Zn-O계 비단결정막, 또는 질소를 함유하는 Sn-Zn-O계 비단결정막이 이용될 수도 있을 것이다. Al-Zn-O-N계 비단결정막에서의 아연의 조성비(원자%)는 47 원자% 이하이고 비단결정막에서의 알루미늄의 조성비보다 더 높으며, 비단결정막에서의 알루미늄의 조성비(원자%)는 비단결정막에서의 질소의 조성비보다 더 높다는 것을 주목해야 한다. 그러한 재료는 염산계 용액으로 에칭된다. 그러나, 특히 ITO를 에칭함에는 잔유물이 발생되기 쉬우므로, 에칭 가공성을 향상시키기 위해 산화인듐-산화아연 합금(In2O3-ZnO)이 이용될 수 있을 것이다.
다음에, 제5 포토리소그라피 공정이 수행되어, 레지스트 마스크가 형성되고 불필요한 부분이 에칭에 의해 제거되어 화소 전극층(477) 및 도전층(467)을 형성한다(도 39의 C 참조).
위에서 설명한 단계를 통해, 구동 회로 및 화소부에서 각각 5개의 마스크를 이용하여 동일한 기판 위에 박막 트랜지스터(460) 및 박막 트랜지스터(470)가 별도로 형성될 수 있다. 구동 회로를 위한 박막 트랜지스터(460)는 고저항 드레인 영역(464a), 고저항 드레인 영역(464b) 및 채널 형성 영역(463)을 갖는 산화물 반도체층(462)을 포함하는 채널 에칭형 박막 트랜지스터이다. 화소를 위한 박막 트랜지스터(470)는 고저항 드레인 영역(474a), 고저항 드레인 영역(474b), 및 채널 형성 영역(473)을 갖는 산화물 반도체층(472)을 포함하는 채널 에칭형 박막 트랜지스터이다. 고전기장이 인가될지라도, 고저항 드레인 영역이 버퍼로서 작용하고, 국소적으로는 고전기장이 인가되지 않아서, 박막 트랜지스터(460 및 470)가 고내압을 가질 수 있다.
또한, 유전체로서의 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)에 의한 커패시터 배선 및 커패시터 전극에 의해 구성된 저장 커패시터가 동일한 기판 위에 형성될 수 있다. 개별적 화소에 대응하도록 박막 트랜지스터(470) 및 저장 커패시터가 매트릭스로 배치되어 화소부가 형성되고 화소부의 주변에 박막 트랜지스터(460)를 포함하는 구동 회로가 배치되며, 그럼으로써 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어질 수 있다.
화소 전극층(477)은 평탄화 절연층(454), 보호 절연층(453) 및 산화물 절연층(466)에 형성된 콘택트 홀을 통해 커패시터 전극층에 전기적으로 접속된다. 소스 전극층(447a) 및 드레인 전극층(447b)과 동일한 단계에서 동일한 투광 재료로부터 커패시터 전극층이 형성될 수 있음을 주목해야 한다.
산화물 반도체층에서 채널 형성 영역(463)과 중첩하도록 도전층(467)이 제공되고, 그럼으로써 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(BT 시험이라고 칭하기도 함)의 전후에 박막 트랜지스터(460)의 임계 전압의 변화량이 저감될 수 있다. 도전층(467)의 전위는 게이트 전극층(461)의 전위와 동일할 수도 있고 또는 상이할 수도 있을 것이다. 도전층(467)은 제2 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(467)의 전위는 GND 또는 0V에 있을 수도 있고, 또는 도전층(467)이 플로팅 상태(floating state)로 있을 수도 있을 것이다.
화소 전극층(477) 및 도전층(467)을 형성하는 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있음을 주목해야 한다. 레지스트 마스크가 잉크젯법에 의해 형성되는 경우에, 포토마스크는 이용되지 않으며, 그러므로, 제조 코스트를 저감하게 된다.
이 실시예에서는, 제1 가열 처리가 실시예 4에서의 가열 처리와 상이한 일례에 대해 도 40의 A 내지 C에서 예시하겠다. 도 40의 A 내지 C는 단계들 중 일부를 제외하고는 도 6aa 내지 도 39의 C와 동일하므로, 동일한 부분에 대해서는 동일한 참조 번호가 이용되고 동일한 부분의 상세한 설명은 반복되지 않는다.
도 40의 A 내지 C는 2개의 박막 트랜지스터를 제조하기 위한 공정을 예시하는 단면도이다.
우선, 실시예 4에 따라, 절연 표면을 갖는 기판(450) 위에 투광성 도전막이 형성된다. 그 후, 제1 포토리소그라피 공정을 통해 도전막 위에 레지스트 마스크가 형성되고, 레지스트 마스크를 이용하여 선택적 에칭이 수행되며, 그럼으로써 게이트 전극층(461 및 471)이 형성된다.
다음에, 게이트 전극층(461 및 471) 위에 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)의 적층이 형성된다.
그 후, 2㎚ 내지 200㎚의 범위의 두께를 갖는 산화물 반도체막(480)이 제2 게이트 절연층 위에 형성된다(452b)(도 40의 A 참조). 여기까지의 단계들은 실시예 4에서의 단계들과 동일하며, 도 40의 A는 도 38의 A에 대응함을 주목해야 한다.
다음에, 산화물 반도체막은 불활성 기체 분위기 또는 감압 하에서 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 350℃ 이상이고 기판의 스트레인 점보다 낮으며, 양호하게는 400℃ 이상이다. 여기에서, 일종의 가열 처리 장치인 전기로 속에 기판이 넣어지고, 질소 분위기에서 산화물 반도체막에 가열 처리가 수행된 후, 대기에 대한 노출 없이 냉각이 수행되며, 물 또는 수소가 산화물 반도체막에 다시 혼입하는 것이 방지되며, 그래서, 산화물 반도체막은 산소 결핍형 산화물 반도체막으로 변화되어, 저저항 산화물 반도체막, 즉, n형(예를 들어, n-형 또는 n+형) 반도체막으로 된다. 그 후, 고순도 산소 기체, 또는 고순도 N2O 기체를 동일한 노 속에 도입함으로써 냉각이 수행된다. 산소 기체 또는 N2O 기체 속에 물 및 수소 등이 함유되지 않는 것이 양호하다. 선택적으로, 가열 처리 장치 속에 도입되는 산소 기체 또는 N2O 기체의 순도는 양호하게는 6N(99.9999%) 이상, 더 양호하게는 7N(99.99999%) 이상인 것이 양호하다(즉, 산소 기체 또는 N2O 기체의 불순물 농도는 양호하게는 1ppm 이하, 더 양호하게는 0.1ppm 이하이다).
또한, 제1 탈수화 또는 탈수소화를 위한 가열 처리 후, 산소 기체, N2O 기체 분위기 또는 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 갖는) 분위기에서 200℃ 내지 400℃의 범위, 양호하게는 200℃ 내지 300℃의 범위에서 가열 처리가 수행될 수도 있을 것이다.
위 단계들을 통해 전체적인 산화물 반도체막(496)이 산소 초과량을 함유하게 되며, 그래서 저항이 증대된 산화물 반도체막(496), 즉, i형 산화물 반도체막(496)이 얻어진다(도 40의 B 참조). 결과적으로, 후에 완성될 박막 트랜지스터의 신뢰성이 향상될 수 있다.
이 실시예에서는, 산화물 반도체막이 형성된 후 탈수화 또는 탈수소화가 수행되는 일례가 예시되지만, 이 실시예가 거기에 한정되는 것은 아니다. 실시예 4에서처럼 산화물 반도체막으로부터 가공된 섬 모양의 산화물 반도체층에 대해 제1 가열 처리가 수행될 수도 있을 것이다.
또한, 산화물 반도체막은 불활성 기체 분위기 또는 감압 하에서 탈수화 또는 탈수소화되고 불활성 기체 분위기에서 냉각된다. 그 후, 산화물 반도체막이 포토리소그라피 공정을 통해 섬 모양의 산화물 반도체층으로 가공된다. 그 후, 산소 기체 분위기, N2O 기체 분위기 또는 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 갖는)에서 200℃ 내지 400℃의 범위, 양호하게는, 200℃ 내지 300℃의 범위에서 가열 처리가 수행될 수 있을 것이다.
또한, 산화물 반도체막이 형성되기 전에, 불활성 기체(질소, 헬륨, 네온 또는 아르곤 등) 분위기 또는 산소 분위기, 초건조 에어(-40℃ 이하, 양호하게는 -60℃ 이하의 이슬점을 갖는), 또는 감압 하에서 가열 처리(400℃ 이상이고 기판의 스트레인 점보다 낮음)가 수행될 수도 있으며, 그럼으로써 게이트 절연층에 함유된 수소 및 물 등과 같은 불순물을 제거한다.
그 후, 제2 포토리소그라피 공정을 통해, 산화물 반도체막(496)이 섬 모양의 산화물 반도체층인 산화물 반도체층(497 및 498)으로 가공된다.
그 후, 실시예 4의 도 38의 C, D 및 E, 및 도 39의 A, B 및 C에서처럼, 주변 구동 회로부에서는, 홈(요부)을 갖는 산화물 반도체층을 형성하도록 산화물 반도체층(497)이 부분적으로만 에칭되고, 산화물 반도체층(497)에 접해 있는 저저항 드레인 영역(446a 및 446b)이 형성되며, 금속 도전층이고 저저항 드레인 영역(446a 및 446b)과 각각 접해 있는 소스 전극층(465a) 및 드레인 전극층(465b)이 형성되고, 산화물 반도체층(497)의 일부와 접해 있는 산화물 절연층(466)이 형성되며, 그럼으로써 구동 회로용 박막 트랜지스터(492)가 제조된다. 한편, 화소부에서는, 투광성 도전층이고 산화물 반도체층(498)과 접해 있는 소스 전극층(447a) 및 드레인 전극층(447b)이 형성되며, 산화물 반도체층(498)의 일부와 접해 있는 산화물 절연층(466)이 형성되고, 그럼으로써 화소용 박막 트랜지스터(493)가 제조된다.
다음에, 불활성 기체 분위기 또는 산소 기체 분위기에서 제2 가열 처리(양호하게는 200℃ 내지 400℃의 범위, 예를 들어, 250℃ 내지 350℃의 범위)가 수행된다. 예를 들어, 질소 분위기 250℃에서 1시간 동안 제2 가열 처리가 수행된다.
그 후, 박막 트랜지스터(492 및 493)를 덮고 산화물 절연층(466)과 접하도록 보호 절연층(453) 및 평탄화 절연층(454)이 적층된다. 보호 절연층(453) 및 평탄화 절연층(454)에는 드레인 전극층(447b)에 도달하는 콘택트 홀이 형성되고, 콘택트 홀에서 평탄화 절연층(454) 위에 투광성 도전막이 형성된다. 박막 트랜지스터(493)에 전기적으로 접속되는 도전층(467) 및 화소 전극층(477)을 형성하기 위해 투광성 도전막이 선택적으로 에칭된다(도 40의 C 참조).
위에서 설명한 단계들을 통해, 전체 산화물 반도체층이 i형인 박막 트랜지스터(492) 및 박막 트랜지스터(493)가 5개의 마스크를 이용하여 동일한 기판 위에 구동 회로 및 화소부에서 각각 별도로 형성될 수 있다. 구동 회로용 박막 트랜지스터(492)는 전체적으로 i형인 산화물 반도체층(497)을 포함하는 채널 에칭형 박막 트랜지스터이다. 화소용 박막 트랜지스터(493)는 전체적으로 i형인 산화물 반도체층(498)을 포함하는 채널 에칭형 박막 트랜지스터이다.
또한, 유전체로서의 제1 게이트 절연층(452a) 및 제2 게이트 절연층(452b)에 의한 커패시터 배선층 및 커패시터 전극에 의해 구성되는 저장 커패시터가 동일한 기판 위에 형성될 수 있다. 박막 트랜지스터(493) 및 저장 커패시터는 개별적 화소에 대응하도록 매트릭스로 배치되어 화소부가 형성되고 화소부 주변에 박막 트랜지스터(492)를 포함하는 구동 회로가 배치되며, 그럼으로써 액티브 매트릭스 표시 장치를 제조하는 기판들 중 하나가 얻어질 수 있다.
산화물 반도체층(497)의 채널 형성 영역과 중첩하도록 도전층(467)이 제공되고, 그럼으로써 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(BT 시험이라고도 칭함) 전후에 박막 트랜지스터(449)의 임계 전압의 변화량이 저감될 수 있다. 도전층(467)의 전위는 게이트 전극층(461)의 전위와 동일하거나 또는 상이할 수 있을 것이다. 도전층(467)은 제2 게이트 전극층으로서 기능할 수도 있다. 또한, 도전층(467)의 전위는 GND 상태 또는 0V의 상태로 있을 수도 있고, 또는 도전층(467)이 플로팅 상태로 있을 수도 있다.
이 실시예에서는 실시예 1에서 설명된 액티브 매트릭스 기판에 의해 액티브 매트릭스 액정 표시 장치가 제조되는 일례에 대해 예시하겠다. 이 실시예는 실시예 2 내지 실시예 5에서 설명된 액티브 매트릭스 기판들 중 어느 것이든지에 적용될 수도 있을 것임을 주목해야 한다.
도 7a는 액티브 매트릭스 기판의 단면 구조의 일례를 예시한다.
1개의 기판 위의 구동 회로에 배치된 박막 트랜지스터 및 화소부에 배치된 박막 트랜지스터가 실시예 1에 도시되어 있고, 이 실시예에서는, 이러한 박막 트랜지스터 외에, 저장 커패시터, 게이트 배선, 및 소스 배선의 단자부도 도시되어 있다. 커패시터, 게이트 배선, 및 소스 배선의 단자부는 실시예 1에서와 동일한 제조 단계에서 형성될 수 있고 포토마스크 수의 증가 및 단계 수의 증가 없이 제조될 수 있다. 또한, 화소부에서 표시 영역으로 작용하는 부분에서는, 게이트 배선, 소스 배선, 및 커패시터 배선층이 모두 투광성 도전막으로부터 형성되어 높은 개구율이 실현된다. 또한, 배선 저항을 저감시키기 위해 표시 영역이 아닌 부분에서는 금속 배선이 소스 배선층으로 이용될 수 있다.
도 7a에서, 박막 트랜지스터(210)는 구동 회로에 배치된 채널 에칭형 박막 트랜지스터이고, 화소 전극층(227)에 전기적으로 접속되는 박막 트랜지스터(220)는 화소부에 배치되는 채널 에칭형 박막 트랜지스터이다.
이 실시예에서는, 기판(200) 위에 형성되는 박막 트랜지스터(220)가 실시예 1에서의 박막 트랜지스터(410)와 동일한 구조를 갖는다.
박막 트랜지스터(220) 위의 게이트 전극층과 동일한 단계에서 동일한 투광 재료로부터 형성되는 커패시터 배선층(230)은 유전체로서 작용하는 제1 게이트 절연층(202a) 및 제2 게이트 절연층(202b)을 사이에 배치한 채로 커패시터 전극층(231)과 중첩하고, 그래서, 저장 커패시터가 형성된다. 커패시터 전극(231)은 박막 트랜지스터(220)의 소스 전극층 또는 드레인 전극층과 동일한 단계에서 동일한 투광 재료를 이용하여 형성된다. 박막 트랜지스터(220)와 마찬가지로 저장 커패시터도 투광성을 가지므로, 개구율이 증대될 수 있다.
저장 커패시터의 투광성은 개구율의 증대에서 중요하다. 특히 10인치 이하의 소형 액정 디스플레이 패널에서는, 예를 들어 게이트 배선의 수를 증대시킴으로써 표시 화상의 더 높은 해상도를 실현하기 위해 화소의 크기가 감소되는 경우에도 높은 개구율이 성취될 수 있다. 또한, 박막 트랜지스터(220) 및 저장 커패시터의 구성부재로 투광성 막을 이용함으로써, 넓은 시야각을 실현하기 위해 1개의 화소가 복수의 부화소(subpixel)로 분할되는 경우에도 높은 개구율이 성취될 수 있다. 즉, 고밀도 박막 트랜지스터 그룹이 배치되는 경우에도 높은 개구율이 유지될 수 있고, 표시 영역은 충분한 면적을 가질 수 있다. 예를 들어, 1개의 화소가 2개 내지 4개의 부화소 및 저장 커패시터를 포함하는 경우에, 박막 트랜지스터와 마찬가지로 저장 커패시터도 투광성을 가지므로 개구율이 증대될 수 있다.
저장 커패시터는 화소 전극층(227) 아래에 제공되고, 커패시터 전극층(231)은 화소 전극층(227)에 전기적으로 접속됨을 주목해야 한다.
이 실시예에서는 저장 커패시터가 커패시터 전극층(231) 및 커패시터 배선층(230)에 의해 구성되는 예에 대해 예시하지만, 그러한 저장 커패시터의 구조에 대해 특별한 한정은 없다. 예를 들어, 저장 커패시터는, 커패시터 배선층을 제공함이 없이, 화소 전극층이 평탄화 절연층, 보호 절연층, 제1 게이트 절연층 및 제2 게이트 절연층을 사이에 두고 인접 화소의 게이트 배선과 중첩하는 방식으로 형성될 수도 있을 것이다.
화소 밀도에 따라 복수의 게이트 배선, 소스 배선 및 커패시터 배선층이 제공된다. 단자부에서는, 게이트 배선과 동일한 전위의 복수의 제1 단자 전극, 소스 배선과 동일한 전위의 복수의 제2 단자 전극, 및 커패시터 배선층과 동일한 전위의 복수의 제3 단자 전극 등이 배치된다. 각각의 단자 전극의 수에 대해서는 특별한 한정이 없고, 단자의 수는 실시자에 의해 적절하게 결정될 수 있다.
단자부에서는, 화소 전극층(227)과 동일한 투광 재료로부터 게이트 배선과 동일한 전위를 갖는 제1 단자 전극이 형성될 수 있다. 제1 단자 전극은 게이트 배선에 도달하는 콘택트 홀을 통해 게이트 배선에 전기적으로 접속된다. 게이트 배선에 도달하는 콘택트 홀은 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 전기적으로 접속하는 콘택트 홀을 형성하기 위한 포토마스크를 이용한 평탄화 절연층(204), 보호 절연층(203), 산화물 절연층(216), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)의 선택적 에칭에 의해 형성된다.
구동 회로에 배치된 박막 트랜지스터(210)의 게이트 전극층은 산화물 반도체층 위에 제공되는 도전층(217)에 전기적으로 접속될 수도 있을 것이다. 그 경우에, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 전기적으로 접속하는 콘택트 홀을 형성하기 위한 포토마스크를 이용한 평탄화 절연층(204), 보호 절연층(203), 산화물 절연층(216), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)의 선택적 에칭에 의해 콘택트 홀이 형성된다. 구동 회로에 배치된 박막 트랜지스터(210)의 도전층(217)과 게이트 전극층은 콘택트 홀을 통해 전기적으로 접속된다.
화소 전극층(227)과 동일한 투광 재료로부터 구동 회로에서의 소스 배선(소스 배선(234a) 내지 소스 배선(234c))과 동일한 전위를 갖는 제2 단자 전극(235)이 형성될 수 있다. 소스 배선에 도달하는 콘택트 홀을 통해 제2 단자 전극(235)이 구동 회로에서의 소스 배선에 전기적으로 접속된다. 구동 회로에서의 소스 배선은 금속 배선이고, 박막 트랜지스터(210)의 소스 전극층과 동일한 단계에서 동일한 재료로부터 형성되며, 박막 트랜지스터(210)의 소스 전극층과 동일한 전위를 갖는다.
화소 전극층(227)과 동일한 투광 재료로부터 커패시터 배선층(230)과 동일한 전위를 갖는 제3 단자 전극이 형성될 수 있다. 또한, 커패시터 전극(231)을 화소 전극층(227)에 전기적으로 접속하는 콘택트 홀을 형성하기 위한 단계 및 포토마스크와 동일한 단계에서 동일한 포토마스크를 이용하여 커패시터 배선층(230)에 도달하는 콘택트 홀이 형성될 수 있다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우에는, 대향 전극(대향 전극층이라고도 칭함)이 제공된 대향 기판과 액티브 매트릭스 기판 사이에는 액정층이 제공되고, 액티브 매트릭스 기판과 대향 기판은 서로에 대해 고정된다. 액티브 매트릭스 기판 위에는 대향 기판 상의 대향 전극에 전기적으로 접속된 공통 전극이 제공되고, 단자부에는 공통 전극에 전기적으로 접속된 제4 단자 전극이 제공된다. 제4 단자 전극은 공통 전극을 GND 또는 0V 등과 같은 고정 전위로 설정하기 위해 이용된다. 화소 전극층(227)과 동일한 투광 재료로부터 제4 단자 전극이 형성될 수 있다.
박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층이 서로에 대해 전기적으로 접속되는 구조에 대해서는 특별한 한정이 없으며, 예를 들어, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층을 접속하기 위한 접속 전극이 화소 전극층(227)과 동일한 단계에서 형성될 수 있을 것이다. 선택적으로, 표시 영역이 아닌 부분에서는, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층이 서로 중첩하도록 서로 접해 있을 수도 있을 것이다.
도 7a는 구동 회로에서의 게이트 배선층(232)의 단면 구조를 예시함을 주목해야 한다. 이 실시예는 10인치 이하인 작은 액정 디스플레이 패널의 일례를 예시하므로, 구동 회로에서의 게이트 배선층(232)은 박막 트랜지스터(220)의 게이트 전극층과 동일한 투광 재료로부터 형성된다.
게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 다른 전극층, 및 다른 배선층을 위해 동일한 재료가 이용되는 경우에, 공통 스퍼터링 타겟 및 공통 제조 장치가 이용될 수 있고, 재료 코스트 및 에칭을 위해 이용되는 에칭액(또는 에칭 가스)의 코스트가 저감될 수 있으며, 그래서, 제조 코스트가 저감될 수 있다.
도 7a의 구조에서 평탄화 절연층(204)을 위해 감광성 수지 재료가 이용되는 경우에, 레지스트 마스크를 형성하는 단계는 생략될 수 있다.
도 7b는 도 7a에서의 구조와 일부가 상이한 단면 구조를 예시한다. 도 7b는 평탄화 절연층(204)이 제공되지 않는 것을 제외하고는 도 7a와 동일하며, 그러므로, 동일한 부분은 동일한 참조 번호로 나타내고 동일한 부분의 상세한 설명은 반복되지 않는다. 도 7b에서는, 보호 절연층(203) 위에 접하여 화소 전극층(227), 도전층(217), 및 제2 단자 전극(235)이 형성된다.
도 7b에서의 구조에 의해, 평탄화 절연층(204)을 형성하기 위한 단계가 생략될 수 있다.
이 실시예에서는 액정 디스플레이 패널의 크기가 10인치를 상회하여 60인치 그리고 120인치까지 도달하는 경우에 투광성 배선의 저항이 문제로 될 가능성이 있기 때문에 배선 저항이 저감되도록 게이트 배선의 일부가 금속 배선으로 이루어지는 일례를 예시하겠다.
도 8a에서는, 도 7a에서와 동일한 부분은 동일한 참조 번호에 의해 나타내어지고, 동일한 부분의 상세한 설명은 반복되지 않음을 주목해야 한다. 이 실시예는 실시예 1 내지 실시예 4에 설명된 액티브 매트릭스 기판들 중 어느 것에든 적용될 수도 있다.
도 8a는 구동 회로에서의 게이트 배선의 일부가 박막 트랜지스터(210)의 게이트 전극층과 동일한 투광성 배선에 접해서 금속 배선으로부터 형성되는 일례를 예시한다. 금속 배선이 형성되므로 포토마스크의 수가 실시예 1에서보다 더 많음을 주목해야 한다.
우선, 제1 탈수화 또는 탈수소화를 위한 가열 처리를 견딜 수 있는 내열 도전성 재료 막(100㎚ 내지 500㎚의 범위의 두께를 가짐)이 기판(200) 위에 형성된다.
이 실시예에서는, 370㎚ 두께의 텅스텐막 및 50㎚ 두께의 질화탄탈륨막이 형성된다. 여기에서는 도전막으로서 질화탄탈륨막 및 텅스텐막의 적층이 이용되지만, 특별한 한정은 없으며, 도전막은 Ta, W, Ti, Mo, Al 및 Cu로부터 선택되는 원소; 이러한 원소들 중 어느 것이든지를 그 성분으로서 함유하는 합금, 이러한 원소들 중 어느 것이든지의 조합을 함유하는 합금, 또는 이러한 원소들 중 어느 것이든지를 그 성분으로서 함유하는 질화물로부터 형성될 수도 있을 것이다. 내열 도전성 재료 막은 위에서 설명한 원소를 함유하는 단층으로 한정되는 것이 아니며, 2층 이상의 적층일 수도 있을 것이다.
제1 포토리소그라피 공정을 통해, 금속 배선이 형성되어 제1 금속 배선층(236) 및 제2 금속 배선층(237)이 형성된다. 텅스텐막 및 질화탄탈륨막의 에칭을 위해 ICP(유도결합형 플라즈마) 에칭법이 이용되는 것이 양호하다. 에칭 조건(예를 들어, 코일 전극에 인가되는 전력량, 기판측 전극에 인가되는 전력량, 및 기판측 전극의 온도)을 적절히 조절하여 ICP 에칭법에 의해 원하는 테이퍼가 형성된 형상으로 막이 에칭될 수 있다. 제1 금속 배선층(236) 및 제2 금속 배선층(237)은 테이퍼가 형성되고, 그래서, 거기에 형성될 투광성 도전막의 형성에서의 불량이 저감될 수 있다.
그 후, 투광성 도전막이 형성된 후, 제2 포토리소그라피 공정을 통해 게이트 배선층(238), 박막 트랜지스터(210)의 게이트 전극층, 및 박막 트랜지스터(220)의 게이트 전극층이 형성된다. 실시예 1에서 설명된 가시광을 투광하는 도전성 재료들 중 어느 것이든지를 이용하여 투광성 도전막이 형성된다.
예를 들어, 게이트 배선층(238)이 제1 금속 배선층(236) 또는 제2 금속 배선층(237)과 접해 있는 계면이 있다면, 투광성 도전막의 재료에 따라서는, 후에 가열 처리 등에 의해 산화물 막이 형성되어 접촉 저항이 증대되게 하는 것이 가능함을 주목해야 한다. 결과적으로, 제1 금속 배선층(236)의 산화를 방지하는 금속 질화물 막으로부터 제2 금속 배선층(237)이 형성되는 것이 양호하다.
다음에, 실시예 1에서와 동일한 단계에서 게이트 절연층, 및 산화물 반도체층 등이 형성된다. 액티브 매트릭스 기판을 완성하기 위해 실시예 1에 따라 다음의 단계가 수행된다.
이 실시예는 평탄화 절연층(204)의 형성 후, 단자부에서의 평탄화 절연층이 포토마스크를 이용하여 선택적으로 제거되는 일례를 예시한다. 평탄화 절연층이 단자부에 배치되지 않아서 단자부는 FPC에 양호한 방식으로 접속될 수 있게 하는 것이 양호하다.
도 8a에서는, 보호 절연층(203) 위에 제2 단자 전극(235)이 형성된다. 도 8a는 제2 금속 배선층(237)의 일부와 중첩하는 게이트 배선층(238)을 예시하며, 선택적으로, 게이트 배선층(238)은 제1 금속 배선층(236) 및 제2 금속 배선층(237) 전체를 덮을 수도 있을 것이다. 다시 말해서, 제1 금속 배선층(236) 및 제2 금속 배선층(237)은 게이트 배선층(238)의 저항을 저감시키기 위한 보조 배선이라고 지칭될 수도 있다.
단자부에서는, 게이트 배선과 동일한 전위를 갖는 제1 단자 전극이 보호 절연층(203) 위에 형성되고 제2 금속 배선층(237)에 전기적으로 접속된다. 단자부로부터 인출되는 배선은 금속 배선을 이용하여 형성되기도 한다.
또한, 배선 저항을 저감시키기 위해, 금속 배선, 즉, 제1 금속 배선층(236) 및 제2 금속 배선층(237)은 게이트 배선층 및 표시 영역으로서 작용하지 않는 부분에서의 커패시터 배선층을 위한 보조 배선으로서 이용될 수 있다.
도 8b는 도 8a에서의 구조와 일부가 상이한 단면 구조를 예시한다. 도 8b는 구동 회로에서의 박막 트랜지스터의 게이트 전극층의 재료를 제외하고는 도 8a와 동일하며, 그러므로, 동일한 부분은 동일한 참조 번호에 의해 나타내어지며, 동일한 부분의 상세한 설명은 반복되지 않는다.
도 8b는 구동 회로에서의 박막 트랜지스터의 게이트 전극층이 금속 배선으로부터 만들어지는 일례를 예시한다. 구동 회로에서, 게이트 전극층의 재료는 투광 재료에 한정되는 것이 아니다.
도 8b에서, 구동 회로에서의 박막 트랜지스터(240)는 제1 금속 배선층(241) 위에 제2 금속 배선층(242)이 적층되는 게이트 전극층을 포함한다. 제1 금속 배선층(241)은 제1 금속 배선층(236)과 동일한 단계에서 동일한 재료로부터 형성될 수 있음을 주목해야 한다. 또한, 제2 금속 배선층(242)은 제2 금속 배선층(237)과 동일한 단계에서 동일한 재료로부터 형성될 수 있다.
제1 금속 배선층(241)이 도전층(217)에 전기적으로 접속되는 경우에는, 제1 금속 배선층(241)의 산화를 방지하기 위한 제2 금속 배선층(242)으로서 금속 질화물 막을 이용하는 것이 양호하다.
이 실시예에서는, 배선 저항이 저감되도록 일부의 배선에 대해서는 금속 배선이 이용되고, 액정 디스플레이 패널의 크기가 10인치에 이르며 60인치 그리고 120인치까지에 이를지라도 고해상도의 표시 화상이 성취되고 높은 개구율이 실현될 수 있다.
이 실시예에서는, 실시예 6에서의 저장 커패시터의 구조와 상이한 저장 커패시터의 구조의 일례에 대해 도 9a 및 도 9b에서 예시하겠다. 도 9a는 저장 커패시터의 구조를 제외하고는 도 7a와 동일하며, 그러므로, 동일한 부분은 동일한 참조 번호에 의해 나타내어지고 동일한 부분의 상세한 설명은 반복되지 않는다. 도 9a는 화소에서의 박막 트랜지스터(220) 및 저장 커패시터의 단면 구조를 예시한다.
도 9a는 산화물 절연층(216), 보호 절연층(203), 및 유전체로서 작용하는 평탄화 절연층(204)과 함께, 화소 전극층(227), 및 화소 전극층(227)과 중첩하는 커패시터 배선층(231)에 의해 저장 커패시터가 구성되는 일례를 예시한다. 화소에서의 박막 트랜지스터(220)의 소스 전극층과 동일한 단계에서 동일한 투광 재료로부터 커패시터 배선층(231)이 형성되므로, 박막 트랜지스터(220)의 소스 배선층과 중첩하지 않도록 커패시터 배선층(231)이 배치된다.
도 9a에 예시된 저장 커패시터에서는, 한 쌍의 전극 및 유전체가 투광성을 가지며, 그래서 저장 커패시터가 전체적으로 투광성을 갖는다.
도 9b는 도 9a에서의 저장 커패시터의 구조와 상이한 저장 커패시터의 구조의 일례를 예시한다. 도 9b는 저장 커패시터의 구조를 제외하고는 도 7a와 동일하며, 그러므로, 동일한 부분은 동일한 참조 번호에 의해 나타내어지고, 동일한 부분의 상세한 설명은 반복되지 않는다.
도 9b는 유전체로서 작용하는 제1 게이트 절연층(202a) 및 제2 게이트 절연층(202b)과 함께, 커패시터 배선층(230) 및 커패시터 배선층(230)과 중첩하는 산화물 반도체층(251)과 커패시터 전극층(231)의 적층에 의해 저장 커패시터가 구성되는 일례를 예시한다. 커패시터 전극층(231)은 산화물 반도체층(251) 위에 접해서 적층되며 저장 커패시터의 1개의 전극으로서 기능한다. 커패시터 전극층(231)은 박막 트랜지스터(220)의 소스 전극층 또는 드레인 전극층과 동일한 단계에서 동일한 투광 재료로부터 형성됨을 주목해야 한다. 또한, 커패시터 배선층(230)은 박막 트랜지스터(220)의 게이트 전극층과 동일한 단계에서 동일한 투광 재료로부터 형성되므로, 박막 트랜지스터(220)의 게이트 배선층과 중첩하지 않도록 커패시터 배선층(230)이 배치된다.
커패시터 전극층(231)은 화소 전극층(227)에 전기적으로 접속된다.
도 9b에 예시된 저장 커패시터에서도, 한 쌍의 전극 및 유전체가 투광성을 가지며, 그래서 저장 커패시터는 전체적으로 투광성을 갖는다.
도 9a 및 도 9b에 예시된 저장 커패시터의 각각은 투광성을 가지며, 그래서, 예를 들어 게이트 배선의 수를 증대시킴으로써 표시 화상의 더 높은 해상도를 실현하기 위해 화소의 크기가 감소되는 경우에도 충분한 커패시턴스 및 높은 개구율이 얻어질 수 있다.
이 실시예에서는, 화소부 및 구동 회로 중 적어도 일부가 1개의 기판 위에 형성되는 박막 트랜지스터의 일례에 대해 아래에서 설명하겠다.
화소부에 배치되는 박막 트랜지스터는 실시예 1 내지 실시예 5 중 어느 것이든지에 따라 형성된다. 실시예 1 내지 실시예 5 중 어느 것이든지에서 설명되는 박막 트랜지스터는 n채널 TFT이므로, 구동 회로들 중에서 n채널 TFT에 의해 구성될 수 있는 구동 회로들 중 일부는 화소부에서의 박막 트랜지스터가 형성된 기판 위에 형성된다.
도 14a는 액티브 매트릭스 표시 장치의 블록도의 일례를 예시한다. 표시 장치에서의 기판(5300) 위에 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에는, 신호선 구동 회로(5304)로부터 연장된 복수의 신호선이 배치되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장된 복수의 주사선이 배치된다. 각각 표시 소자를 포함하는 화소들은 주사선과 신호선이 서로 교차되는 영역에서 매트릭스로 배치됨을 주목해야 한다. 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등과 같은 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 제어 IC라고도 칭함)에 접속된다.
도 14a에서는, 화소부(5301)가 형성된 기판(5300) 위에 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)가 형성된다. 결과적으로, 외부적으로 제공되는 구동 회로 등의 부품 수가 저감되어 코스트가 저감될 수 있다. 또한, 기판(5300)의 외측에 제공되는 구동 회로로부터 배선이 연장되는 경우에 접속부에서의 접속의 수가 저감될 수 있고, 신뢰성 또는 수율(yield)이 증대될 수 있다.
타이밍 제어 회로(5305)는 예를 들어 제1 주사선 구동 회로 개시 신호(GSP1)(개시 신호는 스타트 펄스라고도 칭함) 및 제1 주사선 구동 회로 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급함을 주목해야 한다. 또한, 타이밍 제어 회로(5305)는 예를 들어 제2 주사선 구동 회로 개시 신호(GSP2) 및 제2 주사선 구동 회로 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. 또한, 타이밍 제어 회로(5305)는 신호선 구동 회로 개시 신호(SSP), 신호선 구동 회로 클록 신호(SCK), 비디오 신호 데이터(DATA, 단순히 비디오 신호라고도 칭함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. 각각의 클록 신호는 변위된 위상(shifted phase)을 갖는 복수의 클록 신호일 수 있거나 또는 클록 신호를 반전시킴으로써 얻어지는 신호(CKB)와 함께 공급될 수도 있을 것이다. 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능함을 주목하여야 한다.
도 14b는 화소부(5301)가 형성되는 기판(5300) 위에 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)가 형성되고, 화소부(5301)가 형성되는 기판(5300)과 상이한 기판 위에 신호선 구동 회로(5304)가 형성되는 구조를 예시한다.
실시예 1 내지 실시예 5에서의 박막 트랜지스터는 n채널 TFT이다. 도 15a 및 도 15b는 n채널 TFT에 의해 구성되는 신호선 구동 회로의 구조 및 동작의 일례를 예시한다.
신호선 구동 회로는 시프트 레지스터(shift register)(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 2 이상의 자연수)를 포함한다. 스위칭 회로(5602_1 내지 5602_N)는 각각 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 2 이상의 자연수)를 포함한다. 박막 트랜지스터(5603_1 내지 5603_k)가 n채널 TFT인 예가 아래에서 설명된다.
스위칭 회로(5602_1)를 일례로 이용하여 신호선 구동 회로에서의 접속 관계가 설명된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는 각각 배선(5604_1 내지 5604_k)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는 각각 신호선(S1 내지 Sk)에 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는 배선(5605_1)에 접속된다.
시프트 레지스터(5601)는 H레벨 신호(H 신호 또는 고전원 전위 레벨에서의 신호라고도 칭함)를 배선(5605_1 내지 5605_N)에 순차적으로 출력함으로써 스위칭 회로(5602_1 내지 5602_N)를 순차적으로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 전도(conduction)(제1 단자와 제2 단자 사이의 전도) 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위가 신호선(S1 내지 Sk)에 공급될지를 제어하는 기능을 갖는다. 이러한 방식으로, 스위칭 회로(5602_1)는 셀렉터(selector)로서 기능한다. 또한, 박막 트랜지스터(5603_1 내지 5603_k)는 각각 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk) 사이의 전도 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_k)의 전위가 각각 신호선(S1 내지 Sk)에 공급될지를 제어하는 기능을 갖는다. 이러한 방식으로, 박막 트랜지스터(5603_1 내지 5603_k)의 각각은 스위치로서 기능한다.
비디오 신호 데이터(DATA)는 배선(5604_1 내지 5604_k)의 각각의 입력이다. 비디오 신호 데이터(DATA)는 흔히 화상 데이터 또는 화상 신호에 대응하는 아날로그 신호이다.
다음에, 도 15a에서의 신호선 구동 회로의 동작에 대해 도 15b의 타이밍 차트를 참고하여 설명하겠다. 도 15b는 신호 Sout_1 내지 신호 Sout_N 및 신호 Vdata_1 내지 신호 Vdata_k의 예를 예시한다. 신호 Sout_1 내지 신호 Sout_N은 시프트 레지스터(5601)로부터 신호를 출력하는 예이다. 신호 Vdata_1 내지 신호 Vdata_k는 배선 5604_1 내지 배선 5604_k에 입력되는 신호의 예이다. 신호선 구동 회로의 1개의 동작 기간은 표시 장치에서의 1개의 게이트 선택 기간에 대응한다. 예를 들어, 1개의 게이트 선택 기간은 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 기간 TN의 각각은 선택된 열에서의 화소에 비디오 신호 데이터(DATA)를 기입하는 기간이다.
이 실시예에서 도면 등에 예시된 구조들의 각각에서의 신호 파형 왜곡 등이 어떤 경우에는 간편함을 위해 과장되어 있음을 주목해야 한다. 그러므로, 이 실시예는 도면 등에 예시된 축척(scale)에 한정될 필요가 없다.
기간 T1 내지 기간 TN에서는, 시프트 레지스터(5601)가 배선 5605_1 내지 배선 5605_N에 H레벨 신호를 순차적으로 출력한다. 예를 들어, 기간 T1에서는, 시프트 레지스터(5601)가 배선 5605_1에 하이레벨 신호를 출력한다. 그 후, 박막 트랜지스터(5603_1 내지 5603_k)가 온(on) 되어 배선(5604_1 내지 5604_k) 및 신호선(S1 내지 Sk)이 전도 상태로 되게 한다. 이 때, Data(S1) 내지 Data(Sk)는 각각 배선 5604_1 내지 배선 5604_k에 입력된다. Data(S1) 내지 Data(Sk)는 각각 박막 트랜지스터(5603_1 내지 5603_k)를 통해 선택된 열에서의 제1 행 내지 제k의 행의 화소에 기입된다. 그러한 방식으로, 기간 T1 내지 기간 TN에서는, k개의 행별로 선택된 열의 화소에 비디오 신호 데이터(DATA)가 순차적으로 기입된다.
위에서 설명한 바와 같이 복수의 행별로 비디오 신호 데이터(DATA)가 화소에 기입되며, 그럼으로써 비디오 신호 데이터(DATA)의 수 또는 배선의 수가 저감될 수 있다. 결과적으로, 외부 회로와의 접속의 수가 저감될 수 있다. 또한, 복수의 행별로 비디오 신호가 화소에 기입되는 경우에는 기입하기 위한 시간이 연장될 수 있으며, 그래서, 비디오 신호의 불충분한 기입이 방지될 수 있다.
실시예 1 내지 실시예 5의 박막 트랜지스터들 중 어느 것에 의해서든 구성되는 회로가 시프트 레지스터(5601) 및 스위칭 회로(5602)를 위해 이용될 수 있음을 주목해야 한다. 그 경우에, 시프트 레지스터(5601)는 n채널 트랜지스터만에 의해 구성될 수 있다.
주사선 구동 회로의 일부 및 신호선 구동 회로의 일부, 또는 주사선 구동 회로의 일부 및 신호선 구동 회로의 일부를 위해 이용되는 시프트 레지스터에 대해 설명하겠다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 또한, 어떤 경우에는 주사선 구동 회로가 레벨 시프터(level shifter) 및 버퍼 등를 포함할 수 있을 것이다. 주사선 구동 회로에서는, 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 시프트 레지스터에 입력되어 선택 신호가 발생되게 한다. 발생된 선택 신호는 버퍼에 의해 버퍼링 되고 증폭되며, 그렇게 산출된 신호는 대응하는 주사선에 공급된다. 1개의 선의 화소에서의 트랜지스터의 게이트 전극은 주사선에 접속된다. 1개의 선의 화소에서의 트랜지스터가 모두 한번에 온되어야 하므로, 대전류를 공급할 수 있는 버퍼가 이용된다.
또한, 주사선 구동 회로의 일부 및 신호선 구동 회로의 일부, 또는 주사선 구동 회로의 일부 및 신호선 구동 회로의 일부를 위해 이용되는 시프트 레지스터의 한 실시예에 대해 도 16a 내지 도 16c, 및 도 17a 및 도 17b를 참고하여 설명하겠다.
시프트 레지스터는 제1 내지 제N의 펄스 출력 회로(10_1 내지 10_N)(N은 3 이상의 자연수)(도 16a 참조)를 포함한다. 도 16a에 예시된 시프트 레지스터에서는, 제1 배선(11), 제2 배선(12), 제3 배선(13) 및 제4 배선(14)으로부터 각각 제1 내지 제N의 펄스 출력 회로(10_1 내지 10_N)에 제1 클록 신호(CK1), 제2 클록 신호(CK2), 제3 클록 신호(CK3) 및 제4 클록 신호(CK4)가 공급된다. 제5 배선(15)으로부터 제1 펄스 출력 회로(10_1)에 스타트 펄스(SP1)(제1 스타트 펄스)가 입력된다. 제2 이하의 스테이지(n은 2 이상 N 이하의 자연수)의 제n의 펄스 출력 회로(10_n)에 대해서는 전 스테이지의 펄스 출력 회로로부터의 신호가 입력된다. 제1 펄스 출력 회로(10_1)에 대해서는 다음 다음 스테이지인 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 유사한 방식으로, 제2 이하의 스테이지인 제n의 펄스 출력 회로(10_n)에 대해서는 다음 다음 스테이지인 제(n+2)의 펄스 출력 회로(10_(n+2))로부터의 신호(그러한 신호는 차후 스테이지 신호 OUT(n+2)라고 지칭됨)가 입력된다. 그러므로, 각각의 스테이지의 펄스 출력 회로는 차후 스테이지의 펄스 출력 회로 및/또는 전 스테이지의 전 스테이지의 펄스 출력 회로에 입력될 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR)) 및 다른 배선 등에 입력될 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 16a에 예시된 바와 같이 시프트 레지스터의 최종 2개의 스테이지에 대해서는 차후 스테이지 신호(OUT(n+2))가 입력되지 않으므로, 예를 들어 최종 스테이지 및 최종 스테이지의 전 스테이지에 대해서는 각각 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)가 추가로 입력될 수도 있을 것임을 주목해야 한다.
클록 신호(CK)는 레벨이 일정한 간격으로 H레벨과 L레벨(L 신호 또는 저전원 전위 레벨의 신호라고도 칭함) 사이에서 교번하는 신호임을 주목해야 한다. 여기에서, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는 순차적으로 1/4 주기만큼씩 각각 지연된다. 이 실시예에서는, 펄스 출력 회로의 구동 등이 제1 내지 제4 클록 신호((CK1) 내지 (CK4))에 의해 제어된다. 클록 신호가 입력되는 구동 회로에 따라 어떤 경우에는 클록 신호가 GCK 또는 SCK라고도 지칭되며, 다음의 설명에서는 클록 신호가 CK라고 지칭됨을 주목해야 한다.
또한, 제1 내지 제N의 펄스 출력 회로(10 1 내지 10_N)들의 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 및 제2 출력 단자(27)를 포함한다(도 16b 참조). 제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 내지 제4 배선(11 내지 14) 중 어느 것에든 전기적으로 접속된다. 예를 들어, 도 16a의 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되고, 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되며, 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. 제2 펄스 출력 회로(10_2)에서는, 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되고, 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되며, 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속된다.
제1 펄스 출력 회로(10_1)에서는, 제1 클록 신호(CK1)는 제1 입력 단자(21)에 입력되고, 제2 클록 신호(CK2)는 제2 입력 단자(22)에 입력되며, 제3 클록 신호(CK3)는 제3 입력 단자(23)에 입력되고, 스타트 펄스는 제4 입력 단자(24)에 입력되며, 차후 스테이지 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1))(SR)는 제1 출력 단자(26)로부터 출력되고, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력된다.
제1 내지 제N의 펄스 출력 회로(10_1 내지 10_N)에서는, 3개의 단자를 갖는 박막 트랜지스터 외에, 위 실시예에서 설명된 4개의 단자를 갖는 박막 트랜지스터(TFT)가 이용될 수 있다.
박막 트랜지스터에서의 채널 형성 영역을 위해 산화물 반도체가 이용되는 경우에, 제조 공정에 따라 임계 전압은 때때로 정 또는 부의 방향으로 이동된다. 그러므로, 채널 형성층을 위해 산화물 반도체가 이용되는 박막 트랜지스터는 임계 전압이 제어될 수 있는 구조를 갖는 것이 양호하다.
다음에, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해 도 16c를 참고하여 설명하겠다.
도 16c에 예시된 펄스 출력 회로는 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다. 위에서 설명한 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26) 및 제2 출력 단자(27) 외에 제1 고전원 전위(VDD)가 공급되는 전원선(51), 제2 고전원 전위(VCC)가 공급되는 전원선(52), 및 저전원 전위(VSS)가 공급되는 전원선(53)으로부터 신호 또는 전원 전위가 제1 내지 제13 트랜지스터(31 내지 43)에 공급된다. 도 16c에서의 전원선들의 전원 전위들의 관계는 다음과 같다: 제1 전원 전위(VDD)는 제2 전원 전위(VCC)와 동등하거나 더 높고, 제2 전원 전위(VCC)는 제3 전원 전위(VSS)보다 더 높다. 제1 내지 제4 클록 신호((CK1) 내지 (CK4))는 레벨이 일정한 간격으로 H레벨과 L레벨 사이에서 교번하는 신호이고, H레벨에서의 클록 신호의 전위는 VDD이며, L레벨에서의 클록 신호는 VSS임을 주목해야 한다. 전원선(51)의 전위(VDD)를 전원선(52)의 전위(VCC)보다 더 높게 함으로써, 트랜지스터의 게이트 전극에 인가되는 전위가 낮춰질 수 있고, 트랜지스터의 임계 전압의 이동이 저감될 수 있으며, 트랜지스터의 동작에 대한 역효과 없이 트랜지스터의 열화가 억제될 수 있다. 4개의 단자를 갖는 박막 트랜지스터가 제1 내지 제13 트랜지스터(31 내지 43) 중 제1 트랜지스터(31) 및 제6 내지 제9 트랜지스터(36 내지 39)의 각각으로서 이용되는 것이 양호하다. 제1 트랜지스터(31) 및 제6 내지 제9 트랜지스터(36 내지 39)는 트랜지스터(33)의 게이트 전극의 전위 및 트랜지스터(40)의 게이트 전극의 전위가 게이트 전극의 제어 신호에 의해 스위치되도록 동작할 필요가 있고, 게이트 전극에 입력되는 제어 신호에 대한 응답이 신속(온(on) 상태 전류의 상승이 가파름)하므로 펄스 출력 회로의 오동작을 더 저감할 수 있다. 그래서, 4개의 단자를 갖는 박막 트랜지스터를 이용함으로써, 임계 전압이 제어될 수 있고, 펄스 출력 회로의 오동작이 더 저감될 수 있다.
박막 트랜지스터는 게이트, 드레인 및 소스인 적어도 3개의 단자를 갖는 소자임을 주목하여야 한다. 박막 트랜지스터는 게이트와 중첩하는 영역에서 채널 영역(채널 형성 영역이라고도 칭함)이 형성되는 반도체 영역을 갖는다. 채널 영역을 통해 드레인과 소스 사이에서 흐르는 전류는 게이트의 전위를 제어함으로써 제어될 수 있다. 여기에서, 박막 트랜지스터의 소스 및 드레인은 박막 트랜지스터의 구조 및 동작 조건 등에 따라 변화할 수 있을 것이므로, 어느 것이 소스인지 또는 드레인인지를 정의하기가 곤란하다. 그러므로, 소스 또는 드레인으로서 기능하는 영역이 어떤 경우에는 소스 또는 드레인이라고 지칭되지 않는다. 그 경우에는 예를 들어 그러한 영역이 제1 단자 및 제2 단자라고 지칭될 수도 있을 것이다.
도 16c에서는, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)이 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극에 전기적으로 접속되며, 제4 트랜지스터(34)의 게이트 전극 및 제6 트랜지스터(36)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되며, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)은 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다.
도 16c에서는, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극 및 제9 트랜지스터(39)의 제2 단자가 접속되는 부분은 노드 A라고 지칭된다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극이 접속되는 부분은 노드 B라고 지칭된다.
도 17a는 도 16c에 예시된 펄스 출력 회로가 제1 펄스 출력 회로(10_1)에 인가되는 경우에 제1 내지 제5 입력 단자(21 내지 25) 및 제1 및 제2 출력 단자(26 및 27)에 입력되거나 또는 출력되는 신호를 예시한다.
구체적으로는, 제1 클록 신호(CK1)는 제1 입력 단자(21)에 입력되고, 제2 클록 신호(CK2)는 제2 입력 단자(22)에 입력되며, 제3 클록 신호(CK3)는 제3 입력 단자(23)에 입력되고, 스타트 펄스는 제4 입력 단자(24)에 입력되며, 차후 스테이지 신호(OUT(3))는 제5 입력 단자(25)에 입력되고, 제1 출력 신호(OUT(1))(SR)는 제1 출력 단자(26)로부터 출력되며, 제2 출력 신호(OUT(1))는 제2 출력 단자(27)로부터 출력된다.
도 16c 및 도 17a에서는, 노드 A를 플로팅 상태로 함으로써 부트스트랩(bootstrap) 동작을 수행하기 위한 커패시터가 추가적으로 제공될 수도 있을 것임을 주목해야 한다. 또한, 노드 B의 전위를 유지하기 위해 노드 B에 전기적으로 접속되는 1개의 전극을 갖는 커패시터가 추가적으로 제공될 수도 있을 것이다.
도 17b는 도 17a에 예시된 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍 차트를 예시한다. 시프트 레지스터가 주사선 구동 회로에 포함되는 경우에, 도 17b에서의 기간(61)은 수직 귀선 기간에 대응하고 기간(62)은 게이트 선택 기간에 대응함을 주목하여야 한다.
도 17a에 예시된 바와 같이 제2 전원 전위(VCC)가 게이트에 인가되는 제9 트랜지스터(39)의 설치는 부트스트랩 동작의 전후에 다음의 장점을 가짐을 주목해야 한다.
제2 전위(VCC)가 게이트 전극에 인가되는 제9 트랜지스터(39)가 없으면, 노드 A의 전위가 부트스트랩 동작에 의해 상승되는 경우에, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위(VDD)보다 더 높은 값으로 상승한다. 그 후, 제1 트랜지스터(31)의 소스는 제1 단자 측, 즉, 전원선(51) 측으로 스위치된다. 결과적으로, 제1 트랜지스터(31)에서는, 게이트와 소스 사이 및 게이트와 드레인 사이에 높은 바이어스 전압이 인가되고 그래서 심각한 스트레스가 가해지며, 트랜지스터의 열화를 유발할 수 있을 것이다. 그러므로, 제2 전원 전위(VCC)가 게이트 전극에 인가되는 제9 트랜지스터(39)가 있으면, 부트스트랩 동작에 의해 노드 A의 전위가 상승된 상태에서 제1 트랜지스터(31)의 제2 단자의 전위의 증대가 방지될 수 있다. 다시 말해서, 제9 트랜지스터(39)의 설치는 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압의 값이 더 낮아질 수 있다. 그래서, 이 실시예에서의 회로 구성은 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 부의 바이어스 전압이 저감되어 스트레스로 인한 제1 트랜지스터(31)의 열화가 억제될 수 있다.
제9 트랜지스터(39)의 제1 단자 및 제2 단자가 각각 제1 트랜지스터(31)의 제2 단자 및 제3 트랜지스터(33)의 게이트에 접속되는 한, 제9 트랜지스터(39)는 어디에든 제공될 수 있음을 주목해야 한다. 이 실시예에서의 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 경우에, 주사선 구동 회로보다 더 많은 수의 스테이지를 갖는 신호선 구동 회로에서는, 제9 트랜지스터(39)가 생략될 수 있고, 그래서, 트랜지스터의 수가 저감될 수 있다는 점에서 유리함을 주목해야 한다.
제1 내지 제13 트랜지스터(31 내지 43)의 반도체층으로는 산화물 반도체가 이용되며, 그럼으로써 박막 트랜지스터의 오프(off) 상태 전류가 저감될 수 있고, 온 상태 전류 및 전계 효과 이동성이 증대될 수 있으며, 트랜지스터들의 열화의 정도가 저감될 수 있다. 그래서, 회로의 오동작이 저감될 수 있다. 또한, 게이트 전극에 대한 고전위의 인가에 의한 산화물 반도체를 이용한 트랜지스터의 열화의 정도가 비정질 규소를 이용하는 트랜지스터의 열화의 정도보다 더 적다. 결과적으로, 제2 전원 전위(VCC)가 공급되는 전원선에 제1 전원 전위(VDD)가 공급되는 경우에도 유사한 동작이 얻어질 수 있고, 회로와 회로 사이에 배치되는 전원선의 수가 저감될 수 있으며, 그래서, 회로의 크기가 저감될 수 있다.
접속 관계가 변화 되어 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호 및 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호가 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 각각 공급되는 경우에도 유사한 효과가 얻어짐을 주목해야 한다. 도 17a에 예시된 시프트 레지스터에서는, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 온되고, 그 후 제7 트랜지스터(37)가 오프되고 제8 트랜지스터(38)가 온되며, 그 후 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 오프되도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변화되며, 그래서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위의 저하로 인한 노드 B의 전위의 저하가 제7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해 2회 유발된다. 한편, 도 17a에서는, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 모두 온되고, 그 후 제7 트랜지스터(37)가 온되며 제8 트랜지스터(38)가 오프되고, 그 후 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 오프되도록 시프트 레지스터에서 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변화되는 경우에, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위의 저하로 인한 노드 B의 전위의 저하는 1회로 저감되며, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해 유발된다. 그러므로, 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극에 클록 신호(CK3)가 공급되고 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극(하방 게이트 전극 및 상방 게이트 전극)에 클록 신호(CK2)가 공급되는 접속 관계가 양호하다. 그 것은 노드 B의 전위의 변화의 횟수가 저감될 수 있고, 그럼으로써 노이즈가 감소될 수 있기 때문이다.
그러한 방식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위가 L레벨로 유지되는 기간에 H레벨 신호가 노드 B에 규칙적으로 공급되며, 그래서, 펄스 출력 회로의 오작동이 억제될 수 있다.
박막 트랜지스터가 제조되고, 화소부와 또한 구동 회로에서도 박막 트랜지스터를 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고 칭하기도 함)가 제조될 수 있다. 또한, 화소부가 형성되는 기판 위에 박막 트랜지스터를 포함하는 구동 회로의 일부 또는 전체 구동 회로가 형성될 수 있고, 그럼으로써 시스템-온-패널(system-on-panel)이 얻어질 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 칭함) 또는 발광 소자(발광 표시 소자라고도 칭함)가 이용될 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(electroluminescent) 소자 및 유기 EL 소자 등을 포함한다. 또한, 전자 잉크 등과 같이 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체가 이용될 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 패널 및 콘트롤러를 포함하는 IC 등이 패널 위에 장착된 모듈을 포함한다. 또한, 표시 장치의 제조 공정에서 표시 소자가 완성되기 전에 한 실시예에 대응하는 소자 기판이 복수의 화소의 각각에서 표시 소자에 전류를 공급하는 수단과 함께 제공된다. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극(화소 전극층이라고도 칭함)만 형성된 상태, 화소 전극이 될 도전막의 형성 후 화소 전극을 형성하기 위한 도전막의 에칭 전의 상태, 또는 다른 어떤 상태일 수 있을 것이다.
본 명세서에서 표시 장치는 화상 표시 장치, 표시 장치 또는 광원(조명 장치를 포함)을 지칭함을 주목해야 한다. 또한, 표시 장치는 다음의 모듈을 그 범주에 포함하기도 한다: FPC(flexible printed circuit), TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package) 등과 같은 커넥터를 포함하는 모듈; TAB 테이프 또는 단부에 인쇄 배선판이 제공된 TCP를 갖는 모듈; 및 COG(chip on glass) 방법에 의해 표시 소자 위에 직접 장착된 IC(integrated circuit)를 갖는 모듈.
반도체 장치의 한 실시예인 액정 디스플레이 패널의 외관 및 단면에 대해 도 10aa, 도 10ab 및 도 10b를 참고하여 설명하겠다. 도 10aa 및 도 10ab는 각각 실시예 4에서 설명된 박막 트랜지스터와 유사하고 제1 기판(4001) 위에 형성된 산화물 반도체층을 각각 포함하는 박막 트랜지스터(4010 및 4011) 및 액정 소자(4013)가 실란트(sealant)(4005)에 의해 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉된 패널의 평면도이다. 도 10b는 도 10aa 및 도 10ab에서의 M-N 선을 따라 취한 단면도이다.
실란트(4005)는 제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 제공된다. 제2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 그러므로, 화소부(4002) 및 주사선 구동 회로(4004)는 제1 기판(4001), 실란트(4005) 및 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 신호선 구동 회로(4003)가 제1 기판(4001) 위에서 실란트(4005)에 의해 둘러싸인 영역과 상이한 영역에 장착된다.
별도로 형성된 구동 회로의 접속 방법에 대해서는 아무런 특별한 한정이 없으며, COG법, 와이어 본딩법 또는 TAB법 등이 이용될 수 있을 것임을 주목해야 한다. 도 10aa은 COG법에 의해 신호선 구동 회로(4003)가 장착되는 일례를 예시하고, 도 10ab는 TAB법에 의해 신호선 구동 회로(4003)가 장착되는 일례를 예시한다.
제1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)는 각각 복수의 박막 트랜지스터를 포함한다. 도 10b는 일례로 화소부(4002)에 포함된 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010 및 4011) 위에 산화물 절연층(4041), 보호 절연층(4020) 및 절연층(4021)이 순서대로 제공된다.
실시예 1 내지 실시예 5에서 설명된 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터들 중 어느 것이든 박막 트랜지스터(4010 및 4011)로서 이용될 수 있다. 실시예 1 내지 실시예 5에 설명된 박막 트랜지스터(410, 449, 460 및 492) 중 어느 것이든 구동 회로용 박막 트랜지스터(4011)로서 이용될 수 있다. 박막 트랜지스터(420, 451, 470, 및 493) 중 어느 것이든 화소용 박막 트랜지스터(4010)로서 이용될 수 있다. 이 실시예에서는, 박막 트랜지스터(4010 및 4011)가 n채널 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터(4011)에서의 산화물 반도체층의 채널 형성 영역과 중첩하는 절연층(4021)의 일부 위에 도전층(4040)이 제공된다. 도전층(4040)은 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 제공되며, 그럼으로써 BT 시험 전후의 박막 트랜지스터(4011)의 임계 전압의 변화량이 저감될 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층의 전위와 동일하거나 또는 상이할 수 있을 것이다. 도전층(4040)은 제2 게이트 전극층으로서 기능할 수도 있다. 선택적으로, 도전층(4040)의 전위는 GND 또는 0V일 수 있을 것이며, 또는 도전층(4040)이 플로팅 상태에 있을 수도 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속된다. 제2 기판(4006)에는 액정 소자(4013)의 대향 전극층(4031)이 형성된다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 중첩된 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 배향막(alignment film)으로서 기능하는 절연층(4032) 및 절연층(4033)이 각각 제공되고, 액정층(4008)은 절연층(4032 및 4033)이 사이에 개재된 채로 화소 전극층(4030)과 대향 전극층(4031) 사이에 삽입됨을 주목해야 한다.
제1 기판(4001) 및 제2 기판(4006)으로서는 투광 기판이 이용될 수 있고, 글라스, 세라믹 또는 플라스틱이 이용될 수 있음을 주목해야 한다. 플라스틱으로서는, FRP(fiber-reinforced plastic) 판, PVF(polyvinyl fluoride)막, 폴리에스터막 또는 아크릴 수지막이 이용될 수 있다.
스페이서(4035)는 절연막의 선택적 에칭에 의해 얻어지는 기둥 모양의 스페이서이고 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀갭)를 제어하기 위해 제공된다. 선택적으로, 구형 스페이서가 이용될 수 있을 것이다. 박막 트랜지스터(4010)가 형성된 기판 위에 형성된 공통 전위선에 대해 대향 전극층(4031)이 전기적으로 접속된다. 대향 전극층(4031)과 공통 접속부는 공통 접속부를 이용하여 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 서로에 대해 전기적으로 접속될 수 있다. 실란트(4005)에는 도전성 입자가 포함되어 있음을 주목해야 한다.
선택적으로, 배향막이 불필요한 블루 상(blue phase)을 나타내는 액정이 이용될 수 있을 것이다. 블루 상은 콜레스테릭 액정의 온도가 상승된 상태에서 콜레스테릭 상이 등방상으로 변화하기 직전에 발생되는 액정 상 중 하나이다. 좁은 온도 범위에서만 블루 상(blue phase)이 발생되므로, 온도 범위를 넓히기 위해 5wt% 이상의 키랄제(chiral agent)를 함유하는 액정 성분이 액정층(4008)을 위해 이용된다. 블루 상(blue phase) 및 키랄제를 나타내는 액정을 포함하는 액정 성분은 1msec 이하의 짧은 응답 시간을 가지며, 광학적으로 등방성이므로 배향 처리가 필요하지 않고, 시야각 의존성이 작다.
또한, 이 실시예의 액정 표시 장치는 투과형 액정 표시 장치 또는 반투과형 액정 표시 장치일 수 있을 것이다.
이 실시예에 따른 액정 표시 장치의 예에서는, 기판(뷰어측에 있는)의 외면에 편광판이 제공되고 기판의 내면에는 표시 소자를 위해 이용되는 착색층(칼라 필터) 및 전극층이 순차적으로 제공되지만, 선택적으로는 편광판이 기판의 내면에 제공될 수도 있을 것이다. 편광판 및 착색층의 적층 구조는 이 실시예에서의 구조에 한정되는 것이 아니고, 편광판 및 착색층의 재료 또는 제조 공정의 조건에 따라 적절하게 설정될 수도 있을 것이다.
보호 절연층(4020)은 예를 들어 실시예 1에서 설명된 보호 절연층(403)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 이 실시예에서는, PCVD법에 의한 보호 절연층(4020)으로서 질화규소막이 형성된다.
절연층(4021)은 실시예 1에 설명된 평탄화 절연층(404)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있고, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등과 같은 내열성 유기 재료가 절연층(4021)을 위해 이용될 수 있다. 그러한 유기 재료가 아닌 다른 것으로는, 저유전율 재료(low-k material), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 절연층(4021)을 위해 이용하는 것도 가능하다. 이러한 재료들로부터 형성되는 복수의 절연막을 적층함으로써 절연층(4021)이 형성될 수도 있을 것임을 주목해야 한다.
실록산계 수지는 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지임을 주목해야 한다. 실록산계 수지는 유기기(예를 들어, 알킬기 또는 아릴기) 또는 플루오로기를 치환기로서 포함할 수 있을 것이다. 또한, 유기기는 플루오로기를 포함할 수 있을 것이다.
절연층(4021)을 형성하는 방법에는 아무런 특별한 한정이 없으며, 재료에 따라 다음의 방법 또는 수단, 즉, 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이코팅법 또는 액적 방출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 옵셋 인쇄) 등과 같은 방법, 또는 닥터 나이프, 롤 코터, 커텐 코터 또는 나이프 코터 등과 같은 공구가 채용될 수 있다. 절연층(4021)의 소성 단계는 반도체층의 어닐링으로서도 작용할 수 있고, 그럼으로써 반도체 장치가 효율적으로 제조될 수 있다.
산화텅스텐을 함유하는 산화인듐, 산화텅스텐을 함유하는 산화인듐아연, 산화티타늄을 함유하는 산화인듐, 산화티타늄을 함유하는 산화인듐주석, 산화인듐주석(ITO), 산화인듐아연, 또는 산화규소가 첨가된 산화인듐주석 등과 같은 투광 도전성 재료로부터 화소 전극층(4030) 및 대향 전극층(4031)이 형성될 수 있다.
선택적으로, 도전성 고분자(도전성 폴리머라고도 칭함)를 함유하는 도전성 성분이 화소 전극층(4030) 및 대향 전극층(4031)을 위해 이용될 수 있다. 양호하게는 도전성 성분을 이용하여 형성된 화소 전극이 10000 오옴-퍼-스퀘어 이하의 시트 저항 및 550㎚의 파장에서 70% 이상의 투광율을 갖는다. 또한, 도전성 성분에 함유된 도전성 고분자의 저항율은 양호하게는 0.1 Ωㆍcm 이하이다.
도전성 고분자로서는, 이른바 π전자 결합 도전성 폴리머가 이용될 수 있다. 그 예로는 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 및 그 유도체, 또는 이러한 재료들 중 2 종류 이상의 공중합체가 있다.
또한, FPC(4018)로부터 별도로 형성되는 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 다양한 신호 및 전위가 공급된다.
액정 소자(4013)에 포함된 화소 전극층(4030)을 위한 도전막과 동일한 도전막을 이용하여 접속 단자 전극(4015)이 형성된다. 박막 트랜지스터(4011)의 저저항 드레인 영역과 동일한 도전막을 이용하여 단자 전극(4016a)이 형성되고, 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막을 이용하여 단자 전극(4016b)이 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 10aa, 도 10ab 및 도 10b는 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001)에 장착되는 일례를 예시하지만, 이 실시예는 이 구조에 한정되는 것이 아님을 주목해야 한다. 주사선 구동 회로는 별도로 형성되고 그 후에 장착되거나, 또는 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만 별도로 형성되고 그 후에 장착될 수도 있을 것이다.
도 19는 본 명세서에 개시된 제조 방법에 따라 제조된 TFT 기판(2600)을 이용하여 반도체 장치로서 형성되는 액정 디스플레이 모듈의 일례를 예시한다.
도 19는 기판(2600) 및 대향 기판(2601)이 실란트(2602)에 의해 서로 고정되고, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604) 및 착색층(2605)이 기판과 기판 사이에 제공되어 표시 영역을 형성하는 액정 디스플레이 모듈의 일례를 도시한다. 착색층(2605)은 칼라 표시를 수행하기 위해 필요하다. RGB 시스템에서는, 레드, 그린 및 블루의 칼라에 대응하는 착색층이 각각의 화소에 대해 제공된다. 편광판(2606 및 2607) 및 확산판(2613)이 TFT 기판(2600) 및 대향 기판(2601)의 외측에 제공된다. 광원은 냉음극관(2610) 및 반사판(2611)을 포함한다. 회로 기판(2612)은 플렉서블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고 제어 회로 또는 전원 회로 등과 같은 외부 회로를 포함한다. 편광판 및 액정층이 그 사이에 지연판을 가진 채로 적층될 수 있을 것이다.
액정 디스플레이 모듈에서는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(Patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드 또는 AFLC(antiferroelectric liquid crystal) 모드 등이 이용될 수 있다.
위 단계들을 통해, 신뢰성이 큰 액정 디스플레이 패널이 반도체 장치로서 제조될 수 있다.
반도체 장치의 한 실시예로서의 전자 페이퍼의 일례에 대해 설명하겠다.
반도체 장치는 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크가 구동되는 전자 페이퍼로서 이용될 수 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고 지칭되기도 하며, 보통지와 동일한 수준의 가독성(readability)을 갖고, 다른 표시 장치보다 소비 전력이 낮으며, 얇고 가벼워질 수 있다는 장점을 갖는다.
전기 영동 디스플레이는 다양한 모드를 가질 수 있다. 전기 영동 디스플레이는 용매 또는 용질에 분산되어 양으로 하전된 제1 입자 및 음으로 하전된 제2 입자를 각각 포함하는 복수의 마이크로 캡슐을 포함한다. 마이크로 캡슐에 전기장을 인가함으로써, 마이크로 캡슐 내의 입자가 서로 반대 방향으로 이동하고 일측에 집합하는 입자들의 색만 표시된다. 제1 입자 및 제2 입자들은 염료를 함유하고 전기장 없이는 이동하지 않음을 주목해야 한다. 또한, 제1 입자 및 제2 입자들은 상이한 색을 갖는다(무색일 수도 있을 것임).
이러한 방식으로, 전기 영동 디스플레이는 고유전율을 갖는 물질이 고전기장 영역으로 이동하는 이른바 유전 영동적 효과를 이용한다. 전기 영동 디스플레이는 액정 표시 장치에서 필요한 편광판 및 대향 기판을 이용할 필요가 없고, 전기영동 표시 장치의 두께 및 중량 모두 저감된다.
위에서 설명한 마이크로 캡슐들이 용매에 분산되어 있는 용액은 전자 잉크라고 지칭된다. 이 전자 잉크는 글라스, 플라스틱 또는 천 등의 표면에 인쇄될 수 있다. 또한, 칼라 필터 또는 염료를 포함하는 입자에 의해 칼라 표시가 이루어질 수도 있다.
2개의 전극 사이에 개재되도록 액티브 매트릭스 기판 위에 위에서 설명한 복수의 마이크로 캡슐이 적절히 배치되면, 액티브 매트릭스 표시 장치가 완성될 수 있고, 마이크로 캡슐에 전기장을 인가함으로써 표시가 수행될 수 있다. 예를 들어, 실시예 1 내지 실시예 5의 박막 트랜지스터들 중 어느 것이든지를 이용한 액티브 매트릭스 기판이 이용될 수 있다.
마이크로 캡슐 내의 제1 입자 및 제2 입자들은 도전성 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자 발광성 재료, 감전 발색성 재료 및 자기 영동 재료 중 하나 또는 이러한 재료들 중 어느 것이든지의 복합 재료로부터 형성될 수 있을 것임을 주목해야 한다.
도 18은 반도체 장치의 일례로서의 액티브 매트릭스 전자 페이퍼를 예시한다. 박막 트랜지스터(581)는 실시예 1에서 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있고 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터이다. 또한, 실시예 2 내지 실시예 5에서 설명된 박막 트랜지스터들 중 어느 것이든지가 박막 트랜지스터(581)로서 이용될 수도 있다.
도 18의 전자 페이퍼는 트위스팅 볼 표시 시스템을 이용하는 일례이다. 트위스팅 볼 표시 시스템은 표시 소자를 위해 이용되는 전극층인 제1 전극층과 제2 전극층 사이에 각각 흑색과 백색을 띤 구형 입자들이 배치된 방법을 지칭하며, 제1 전극층과 제2 전극층 사이에서 전위차가 발생되어 구형 입자들의 배향을 제어함으로써 표시가 수행된다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 박막 트랜지스터이고 절연층(584) 및 반도체층과 접해 있는 절연막(583)으로 덮여 있다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은 절연막(583)과 절연층(584) 및 절연층(585)에 형성된 개구에서 제1 전극층(587)에 접해 있고 전기적으로 접속되어 있다. 제2 기판(596) 위에 형성된 제1 전극층(587)과 제2 전극층(588) 사이에는 구형 입자(589)가 제공된다. 구형 입자(589)의 각각은 블랙 영역(590a), 화이트 영역(590b), 및 블랙 영역(590a)과 화이트 영역(590b) 둘레에 액체로 충전된 캐비티(cavity)(594)를 포함한다. 구형 입자(589) 둘레의 공간은 수지 등과 같은 충전재(595)로 충전된다. 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. 제2 전극층(588)은 박막 트랜지스터(581)가 형성된 기판(580) 위에 제공된 공통 전위선에 전기적으로 접속된다. 공통 접속부의 이용에 의해, 제2 전극층(588) 및 공통 전위선은 한 쌍의 기판 사이에 제공되는 도전성 입자를 통해 서로 전기적으로 접속될 수 있다.
선택적으로, 트위스팅 볼 대신에, 전기 영동 소자를 이용하는 것이 가능하다. 투명한 액체, 양으로 하전된 백색 미립자 및 음으로 하전된 흑색 미립자가 봉입된 대략 10㎛ 내지 200㎛의 직경을 갖는 마이크로 캡슐이 이용된다. 제1 전극층과 제2 전극층 사이에 제공된 마이크로 캡슐에서는, 제1 전극층 및 제2 전극층에 의해 전기장이 인가되는 경우에, 백색 미립자 및 흑색 미립자는 반대 방향으로 이동하여 화이트 또는 블랙이 표시된다. 이 원리를 이용하는 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 칭한다. 전기 영동 표시 소자는 액정 표시 소자보다 더 큰 반사율을 가지며, 그래서 보조광이 불필요하고, 소비 전력이 낮으며, 어둑한 장소에서 표시부가 인식될 수 있다. 또한, 표시부에 전력이 공급되지 않을지라도, 일단 표시된 화상은 유지될 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(단순하게 표시 장치 또는 표시 장치가 제공된 반도체 장치라고 지칭될 수 있을 것임)가 전파 소스로부터 멀리 있을지라도 표시된 화상이 저장될 수 있다.
위 단계들을 통해, 신뢰성이 큰 전자 페이퍼가 반도체 장치로서 제조될 수 있다.
반도체 장치로서의 발광 표시 장치의 일례에 대해 설명하겠다. 표시 장치에 포함된 표시 소자로서, 여기에서는 전자 발광을 이용하는 발광 소자가 설명된다. 전자 발광을 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별된다. 일반적으로, 전자는 유기 EL 소자라고 지칭되고, 후자는 무기 EL 소자라고 지칭된다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광성 유기 화합물을 함유하는 층 속으로 전자 및 정공이 따로따로 주입되고, 전류가 흐른다. 캐리어(전자 및 정공)가 재결합되고, 그래서 발광성 유기 화합물이 여기된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 복귀하며, 그럼으로써 발광한다. 그러한 매커니즘으로 인해, 이 발광 소자는 전류 여기형 발광 소자라고 지칭된다.
무기 EL 소자는 그 소자 구조에 따라 분산형 무기 EL 소자 및 박막 무기 EL 소자로 구별된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더(binder) 속에 분산되는 발광층을 포함하고, 그 발광 매커니즘은 도너 준위 및 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막 무기 EL 소자는 발광층이 유전체층과 유전체층 사이에 삽입되고 전극과 전극 사이에 삽입된 구조를 가지며, 그 발광 매커니즘은 금속 이온의 이너쉘(inner-shell) 전자 천이를 이용하는 로컬형(localized type) 발광이다. 여기에서는 유기 EL 소자가 발광 소자로서 설명되는 것을 주목해야 한다.
도 12는 반도체 장치의 일례로서 디지털 타임 그레이 스케일 구동이 적용될 수 있는 화소 구조의 일례를 예시한다.
디지털 타임 그레이 스케일 구동이 적용될 수 있는 화소의 구조 및 동작에 대해 설명하겠다. 여기에서, 1개의 화소는 채널 형성 영역으로서의 산화물 반도체층을 각각 포함하는 2개의 n채널 트랜지스터를 포함한다.
화소(6400)는 스위칭 트랜지스터(6401), 구동 트랜지스터(6402), 발광 소자(6404) 및 커패시터(6403)를 포함한다. 스위칭 트랜지스터(6401)의 게이트 전극은 주사선(6406)에 접속된다. 스위칭 트랜지스터(6401)의 제1 전극(소스 전극과 드레인 전극 중 하나)은 신호선(6405)에 접속된다. 스위칭 트랜지스터(6401)의 제2 전극(소스 전극과 드레인 전극 중 다른 하나)은 구동 트랜지스터(6402)의 게이트 전극에 접속된다. 구동 트랜지스터(6402)의 게이트 전극은 커패시터(6403)를 통해 전원선(6407)에 접속된다. 구동 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속된다. 구동 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정된다. 저전원 전위는 전원선(6407)을 위해 설정되는 고전원 전위보다 낮은 것임을 주목해야 한다. 예를 들어 GND 또는 0V가 저전원 전위로서 정해질 수 있을 것이다. 고전원 전위와 저전원 전위 사이의 전위차는 발광 소자(6404)에 인가되어 발광 소자(6404)를 통해 전류가 흐르게 하고, 그럼으로써 발광 소자(6404)가 발광한다. 발광 소자(6404)가 발광하게 하기 위해, 각각의 전위는 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 설정된다.
커패시터(6403)가 생략될 수 있도록 구동 트랜지스터(6402)의 게이트 커패시턴스가 커패시터(6403)의 대체물로 이용될 수도 있을 것임을 주목해야 한다. 구동 트랜지스터(6402)의 게이트 커패시턴스는 채널 영역과 게이트 전극 사이에 형성될 수 있을 것이다.
전압-입력 전압-구동 방법을 채용하는 경우에는, 구동 트랜지스터(6402)가 충분히 온되어 있는 상태에 있거나 또는 오프되어 있는 2개의 상태에 있도록 구동 트랜지스터(6402)의 게이트 전극에 비디오 신호가 입력된다. 즉, 구동 트랜지스터(6402)는 선형 영역으로 동작된다. 구동 트랜지스터(6402)가 선형 영역으로 동작되므로, 전원선(6407)의 전압보다 더 높은 전압이 구동 트랜지스터(6402)의 게이트 전극에 적용된다. 신호선(6405)에는 전원선 전압 + 구동 트랜지스터(6402)의 V th 의 합계 이상의 전압이 인가됨을 주목해야 한다.
디지털 타임 그레이 스케일 구동의 대신에 아날로그 그레이 스케일 구동을 채용하는 경우에는, 신호 입력을 변경함으로써 도 12에서의 화소 구조와 동일한 화소 구조가 채용될 수 있다.
아날로그 그레이 스케일 구동을 수행하는 경우에, 구동 트랜지스터(6402)의 게이트에는 발광 소자(6404)의 순방향 전압과 구동 트랜지스터(6402)의 V th 의 합 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은 원하는 휘도가 얻어지는 전압을 나타내며, 적어도 순방향 임계 전압을 포함한다. 구동 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호가 입력되어 발광 소자(6404)에 전류가 공급될 수 있게 한다. 구동 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위가 구동 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 이용되는 경우에는, 아날로그 그레이 스케일 구동이 수행될 수 있도록 비디오 신호에 대응하는 전류가 발광 소자(6404)에 공급될 수 있다.
도 12에 예시된 화소 구조는 위에서 설명한 것에 한정되는 것이 아님을 주목해야 한다. 예를 들어, 도 12에 도시된 화소에 대해 스위치, 저항, 커패시터, 트랜지스터 또는 논리 회로 등이 부가될 수 있을 것이다.
다음에, 도 13a 내지 도 13c를 참고하여 발광 소자의 구조에 대해 설명하겠다. 여기에서, n채널 구동 TFT를 예로서 이용하여 화소의 단면 구조에 대해 설명하겠다. 도 13a, 도 13b 및 도 13c에 예시된 반도체 장치에 이용되는 구동 TFT로서 작용하는 TFT(7001, 7011 및 7021)는 실시예 1에서 설명된 화소에 배치된 박막 트랜지스터의 형성 방식과 유사한 방식으로 형성될 수 있고, 산화물 반도체층을 각각 포함하는 신뢰성이 큰 박막 트랜지스터이다. 선택적으로, 실시예 2 내지 실시예 5 중 어느 것에서든 설명된 픽셀에 배치되는 박막 트랜지스터가 TFT(7001, 7011 및 7021)로서 채용될 수 있다.
기판 위에 박막 트랜지스터 및 발광 소자가 형성된다. 발광 소자로부터 발광되는 빛을 추출하기 위해, 양극과 음극 중 적어도 하나는 투명할 것이 요구된다. 발광 소자는 기판의 반대측의 면을 통해 빛이 추출되는 상면 발광 구조, 기판 측의 면을 통해 빛이 추출되는 하면 발광 구조, 또는 기판의 반대측의 면 및 기판 측의 면을 통해 빛이 추출되는 양면 발광 구조를 가질 수 있다. 도 12에 예시된 화소 구조는 이러한 발광 구조 중 어느 것이든 갖는 발광 소자에 적용될 수 있다.
상면 발광 구조를 갖는 발광 소자에 대해 도 13a를 참고하여 설명하겠다.
도 13a는 구동 TFT로서 작용하는 TFT(7001)가 n채널 TFT이고, 발광 소자(7002)로부터 발광되는 빛은 양극(7005)을 통과하는 경우에서의 화소의 단면도이다. 도 13a에서는, 발광 소자(7002)의 음극(7003)이 구동 TFT로서 작용하는 TFT(7001)에 전기적으로 접속되고, 음극(7003) 위에 발광층(7004) 및 양극(7005)이 이 순서대로 적층된다. 음극(7003)은 일 함수(work function)가 낮고 빛을 반사하기만 한다면 다양한 도전성 재료를 이용하여 형성될 수 있다. 예를 들어, Ca, Al, MgAg 또는 AlLi 등이 이용되는 것이 양호하다. 발광층(7004)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있을 것이다. 발광층(7004)이 복수의 층을 이용하여 형성되는 경우에는, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층 및 정공 주입층을 이 순서대로 적층함으로써 발광층(7004)이 형성된다. 이러한 층들을 모두 형성할 필요는 없음을 주목해야 한다. 양극(7005)은 투광 도전막, 예를 들어 산화텅스텐을 함유하는 산화인듐, 산화텅스텐을 함유하는 산화인듐아연, 산화티타늄을 함유하는 산화인듐, 산화티타늄을 함유하는 산화인듐주석, 산화인듐주석(이하, ITO라고 칭함), 산화인듐아연, 또는 산화규소가 첨가된 산화인듐주석을 이용하여 형성될 수 있을 것이다.
또한, 음극(7003 및 7008)의 단부를 덮도록 인접 화소에서의 음극(7003)과 음극(7008) 사이에 뱅크(7009)가 제공된다. 뱅크(7009)는 폴리이미드, 아크릴, 폴리아미드 또는 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성된다. 뱅크(7009)는 그 측면이 연속적인 곡률을 갖는 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 양호하다. 뱅크(7009)를 위해 감광성 수지 재료가 이용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7002)는 음극(7003)과 양극(7005) 사이에 발광층(7004)이 삽입되는 영역에 대응한다. 도 13a에 도시된 화소에서는, 화살표로 나타낸 바와 같이 발광 소자(7002)로부터 양극(7005) 측으로 빛이 발광된다.
다음에, 하면 발광 구조를 갖는 발광 소자에 대해 도 13b를 참고하여 설명하겠다. 도 13b는 구동 TFT(7011)가 n채널 TFT이고 빛이 발광 소자(7012)로부터 음극(7013) 측으로 발광되는 경우에서의 화소의 단면도이다. 도 13b에서, 구동 TFT(7011)에 전기적으로 접속되는 투광성 도전막(7017) 위에 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 이 순서대로 적층된다. 양극(7015)이 투광성을 갖는 경우에는 양극(7015)을 덮도록 빛을 반사 또는 차단하기 위한 차광막(7016)이 형성될 수 있을 것임을 주목해야 한다. 음극(7013)은 일 함수(work function)가 낮기만 하다면 도 13a의 경우에서처럼 다양한 도전성 재료를 이용하여 형성될 수 있다. 음극(7013)은 투광할 수 있는 두께(양호하게는, 대략 5㎚ 내지 30㎚)를 갖도록 형성되는 것을 주목해야 한다. 예를 들어, 20㎚의 두께를 갖는 알루미늄막이 음극(7013)으로서 이용될 수 있다. 도 13a의 경우에서처럼, 발광층(7014)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있을 것이다. 양극(7015)은 투광할 필요가 없지만, 도 13a의 경우에서처럼 투광 도전성 재료를 이용하여 형성될 수 있다. 차광막(7016)으로는, 예를 들어 빛을 반사하는 금속 등이 이용될 수 있지만, 차광막(7016)은 금속 막에 한정되는 것이 아니다. 예를 들어, 흑색 안료가 첨가되는 수지가 이용될 수 있다.
또한, 도전막(7017 및 7018)의 단부를 덮도록 인접 화소에서의 도전막(7017)과 도전막(7018) 사이에 뱅크(7019)가 제공된다. 뱅크(7019)는 폴리이미드, 아크릴, 폴리아미드 또는 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성될 수 있다. 뱅크(7019)는 그 측면이 연속적인 곡률을 갖는 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 양호하다. 뱅크(7019)를 위해 감광성 수지 재료가 이용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7012)는 발광층(7014)이 음극(7013)과 양극(7015) 사이에 삽입된 영역에 대응한다. 도 13b에 예시된 화소에서는, 화살표로 나타낸 바와 같이 발광 소자(7012)로부터 음극(7013) 측으로 빛이 발광된다.
다음에, 양면 발광 구조를 갖는 발광 소자에 대해 도 13c를 참고하여 설명하겠다. 도 13c에서, 구동 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024)과 양극(7025)이 순차적으로 적층된다. 도 13a의 경우에서처럼, 음극(7023)은, 도전성 재료가 낮은 일 함수(work function)를 갖는 한, 다양한 재료들 중 어느 것이든지를 이용하여 형성될 수 있다. 음극(7023)은 투광할 수 있는 두께로 형성되는 것을 주목해야 한다. 예를 들어, 20㎚ 두께의 알루미늄막이 음극(7023)으로서 이용될 수 있다. 도 13a의 경우에서처럼, 발광층(7024)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있을 것이다. 도 13a의 경우에서처럼 투광 도전성 재료를 이용하여 양극(7025)이 형성될 수 있다.
또한, 도전막(7027 및 7028)의 단부를 덮도록 인접 화소에서의 도전막(7027)과 도전막(7028) 사이에 뱅크(7029)가 제공된다. 뱅크(7029)는 폴리이미드, 아크릴, 폴리아미드 또는 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성될 수 있다. 뱅크(7029)는 그 측면이 연속적인 곡률을 갖는 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 양호하다. 뱅크(7029)를 위해 감광성 수지 재료가 이용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7022)는 음극(7023), 발광층(7024) 및 양극(7025)이 서로 중첩하는 부분에 대응한다. 도 13c에 예시된 화소에서는, 화살표로 나타낸 바와 같이 발광 소자(7022)로부터 양극(7025) 측 및 음극(7023) 측의 모두로 빛이 발광된다.
여기에서 유기 EL 소자가 발광 소자로서 설명될지라도, 무기 EL 소자가 발광 소자로서 제공될 수도 있을 것임을 주목해야 한다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동 TFT)가 발광 소자에 전기적으로 접속되는 예가 설명되며, 선택적으로, 전류 제어를 위한 TFT가 구동 TFT와 발광 소자 사이에 접속되는 구조가 채용될 수도 있음을 주목해야 한다.
반도체 장치는 도 13a 내지 도 13c에 예시된 것에 한정되지 않으며 본 명세서에 개시된 기술에 기초하여 다양한 방식으로 변형될 수 있음을 주목해야 한다.
다음에, 반도체 장치의 한 실시예인 발광 표시 패널(발광 패널이라고도 칭함)의 외관 및 단면에 대해 도 11a 및 도 11b를 참고하여 설명하겠다. 도 11a는 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가 실란트에 의해 제1 기판과 제2 기판 사이에 밀봉되는 패널의 평면도이다. 도 11b는 도 11a에서의 H-I에 따른 단면도이다.
제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 실란트(4505)가 제공된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 제공된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 제1 기판(4501), 실란트(4505) 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 이러한 방식으로, 기밀성이 크고 탈가스(degasification)가 적은 커버(cover) 재료 또는 보호막(접합막 또는 자외선 경화 수지막 등)에 의해 패키징(밀봉) 되어 패널이 외기에 노출되지 않게 하는 것이 양호하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 각각 복수의 박막 트랜지스터를 포함한다. 도 11b에는 화소부(4502)에 포함된 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 일례로 도시되어 있다.
실시예 1 내지 실시예 5에서 설명된 산화물 반도체층을 포함하는 신뢰성이 큰 박막 트랜지스터 중 어느 것이든 박막 트랜지스터(4509 및 4510)로서 이용될 수 있다. 실시예 1 내지 실시예 5에서 설명된 박막 트랜지스터(410, 460, 449, 및 492) 중 어느 것이든지 구동 회로를 위한 박막 트랜지스터(4509)로서 이용될 수 있다. 박막 트랜지스터(420, 451, 470, 및 493) 중 어느 것이든지 화소에 제공되는 박막 트랜지스터(4510)로서 이용될 수 있다. 이 실시예에서는, 박막 트랜지스터(4509 및 4510)가 n채널 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터(4509)에서의 산화물 반도체층의 채널 형성 영역과 중첩하는 절연층(4544)의 일부 위에 도전층(4540)이 제공된다. 도전층(4540)은 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 제공되며, BT 시험의 전후에 박막 트랜지스터(4509)의 임계 전압의 변화량은 저감될 수 있다. 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층의 전위와 동일하거나 또는 상이할 수 있을 것이다. 도전층(4540)은 제2 게이트 전극층으로서도 기능할 수 있다. 선택적으로, 도전층(4540)의 전위는 GND 또는 0V일 수 있을 것이며, 또는 도전층(4540)이 플로팅 상태로 있을 수 있을 것이다.
박막 트랜지스터(4509)에서는, 산화물 절연층(4541)이 채널 형성 영역을 포함하는 반도체층과 접해서 형성된다. 산화물 절연층(4541)은 실시예 1에서 설명된 산화물 절연층(416)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 또한, 박막 트랜지스터의 표면 거칠기를 저감하기 위해 평탄화 절연막으로서 기능하는 절연층(4544)이 박막 트랜지스터를 덮는다. 여기에서, 산화물 절연층(4541)으로서는, 실시예 1에 따른 스퍼터링법에 의해 산화규소막이 형성된다.
또한, 박막 트랜지스터(4509 및 4510) 위에 보호 절연층(4543)이 형성된다. 보호 절연층(4543)은 실시예 1에서 설명된 보호 절연층(403)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기에서, 질화규소막은 보호 절연층(4543)처럼 PCVD법에 의해 형성된다.
절연층(4544)은 평탄화 절연막으로서 형성된다. 절연층(4544)은 실시예 1에서 설명된 평탄화 절연층(404)의 재료 및 방법과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기에서, 절연층(4544)으로는 아크릴이 이용된다.
또한, 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)의 구조는 제1 전극층(4517), 전자 발광층(4512) 및 제2 전극층(4513)를 포함하는 이 실시예에서 예시된 적층 구조에 한정되는 것이 아님을 주목하여야 한다. 발광 소자(4511)의 구조는 예를 들어 발광 소자(4511) 등으로부터 빛이 추출되는 방향에 따라 적절하게 변화될 수 있다.
유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 뱅크(4520)가 형성된다. 감광성 재료를 이용하여 뱅크(4520)가 형성되고 제1 전극층(4517) 위에 개구가 형성되어 개구의 측벽이 연속적인 곡률을 갖는 경사면인 것이 특히 양호하다.
전자 발광층(4512)은 단층 또는 적층된 복수의 층에 의해 형성될 수 있을 것이다.
산소, 수소, 수분 또는 이산화탄소 등이 발광 소자(4511)에 침입하는 것을 방지하기 위해 제2 전극층(4513) 및 뱅크(4520) 위에 보호막이 형성될 수 있을 것이다. 보호막으로서는, 질화규소막, 질화산화규소막 또는 DLC 막 등이 형성될 수 있다.
또한, FPC(4518a 및 4518b)로부터 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 다양한 신호 및 전위가 공급된다.
발광소자(4511)에 포함된 제1 전극층(4517)을 위한 도전막과 동일한 도전막으로부터 접속 단자 전극(4515)이 형성된다. 박막 트랜지스터(4509)의 저저항 드레인 영역을 위한 도전막과 동일한 도전막을 이용하여 단자 전극(4516a)이 형성되고, 박막 트랜지스터(4509)의 소스 전극층 및 드레인 전극층을 위한 도전막과 동일한 도전막을 이용하여 단자 전극(4516b)이 형성된다.
이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 접속 단자 전극(4515)이 전기적으로 접속된다.
발광 소자(4511)로부터 빛이 추출되는 방향으로 배치된 기판은 투광성을 가질 필요가 있다. 그 경우에, 기판으로는 글라스 평판, 플라스틱 평판, 폴리에스터막, 또는 아크릴막 등과 같은 투광 재료가 이용된다.
충전재(4507)로서는, 질소 또는 아르곤 등과 같은 불활성 기체 외에 자외선 경화 수지 또는 열경화 수지가 이용될 수 있다. 예를 들어, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)가 이용될 수 있다. 예를 들어 충전재로서는 질소가 이용될 수 있을 것이다.
필요하다면, 발광 소자(4511)의 발광면에 편광판, 원형 편광판(타원형 편광판을 포함), 지연판(쿼터웨이브 판 또는 하프웨이브 판) 또는 칼라 필터 등과 같은 광학 필름이 적절하게 제공될 수 있을 것이다. 또한, 편광판 또는 원형 편광판에 반사방지막이 제공될 수 있을 것이다. 예를 들어, 글래어를 저감시키기 위해 표면 상의 요철에 의해 반사광이 확산될 수 있게 하는 안티글래어(anti-glare) 처리가 수행될 수 있다.
별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 구동 회로가 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서 장착될 수 있을 것이다. 선택적으로는, 신호선 구동 회로 또는 그 일부만, 또는 주사선 구동 회로 또는 그 일부만 별도로 형성되어 장착될 수 있을 것이다. 이 실시예는 도 11a 및 도 11b에 도시된 구조에 한정되는 것이 아니다.
위 단계를 통해, 신뢰성이 큰 발광 표시 패널(발광 패널)이 반도체 장치로서 제조될 수 있다.
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시하기만 한다면, 모든 분야의 전자 기기에 적용될 수 있다. 예를 들어, 전자 페이퍼는 전자책 리더(전자책), 포스터, 열차 등과 같은 차량에서의 광고, 또는 신용 카드 등과 같은 다양한 카드의 표시에 적용될 수 있다. 도 20은 전자 기기의 일례를 예시한다.
도 20은 전자책 리더(2700)의 일례를 예시한다. 예를 들어, 전자책 리더(2700)는 하우징(2701) 및 하우징(2703)이라는 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)에 의해 결합되어 전자책 리더(2700)가 축으로서의 힌지(2711)에 의해 개폐될 수 있다. 그러한 구조는 전자책 리더(2700)가 종이 서적처럼 동작하게 할 수 있다.
표시부(2705) 및 표시부(2707)는 하우징(2701) 및 하우징(2703)에 각각 포함된다. 표시부(2705) 및 표시부(2707)는 1개의 화상 또는 상이한 화상을 표시할 수 있을 것이다. 예를 들어, 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우에는, 우측의 표시부(도 20의 표시부(2705))는 문자 화상을 표시할 수 있고, 좌측의 표시부(도 20의 표시부(2707))는 다른 종류의 화상을 표시할 수 있다.
도 20은 하우징(2701)에 조작부 등이 제공되는 일례를 예시한다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723) 및 스피커(2725) 등이 제공된다. 페이지는 조작 키(2723)에 의해 넘겨질 수 있다. 하우징의 표시부와 동일한 표면에는 키보드 및 포인팅 장치 등이 제공될 수 있을 것임을 주목해야 한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등과 같은 다양한 케이블에 접속될 수 있는 단자 등), 및 기록 매체 삽입부 등이 하우징의 이면 또는 측면에 제공될 수 있을 것이다. 또한, 전자책 리더(2700)는 전자사전의 기능을 가질 수 있을 것이다.
전자책 리더(2700)는 무선으로 데이터를 송신 및 수신하도록 구성될 수 있을 것이다. 무선 통신을 통해, 원하는 서적 데이터 등이 전자 서적 서버로부터 구입 및 다운로드될 수 있다.
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기 포함)에 적용될 수 있다. 그러한 전자 기기의 예는 텔레비전 세트(텔레비전 또는 텔레비전 수상기라고도 칭함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등과 같은 카메라, 디지털 포토 프레임, 이동 전화 핸드셋(이동 전화 또는 이동 전화기라고도 칭함), 휴대형 게임기, 휴대형 정보 단말기, 오디오 재생기, 및 핀볼(pinball) 기계 등과 같은 대형 게임기 등을 포함한다.
도 21a는 텔레비전 세트(9600)의 일례를 예시한다. 텔레비전 세트(9600)에서, 표시부(9603)는 하우징(9601)에 포함된다. 표시부(9603)는 화상을 표시할 수 있다. 여기에서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 세트(9600)는 하우징(9601)의 조작 스위치 또는 별도의 리모트 콘트롤러(9610)에 의해 동작될 수 있다. 표시부(9603) 위에 표시되는 화상이 제어될 수 있도록 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널이 전환되고 볼륨이 제어될 수 있다. 또한, 리모트 콘트롤러(9610)에는 리모트 콘트롤러(9610)로부터 출력된 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있을 것이다.
텔레비전 세트(9600)에는 수신기 및 모뎀 등이 제공되는 것을 주목해야 한다. 수신기를 이용함으로써, 일반적인 TV 방송이 수신될 수 있다. 또한, 표시 장치가 배선이 있든 없든 모뎀을 통해 통신망에 접속되는 경우에, 일방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 사이, 또는 수신기와 수신기 사이 등) 데이터 통신이 수행될 수 있다.
도 21b는 디지털 포토 프레임(9700)의 일례를 예시한다. 예를 들어, 디지털 포토 프레임(9700)에서는, 표시부(9703)가 하우징(9701)에 포함된다. 표시부(9703)는 다양한 화상을 표시할 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라 등에 의해 촬상된 화상의 데이터를 표시하고 통상적인 포토 프레임으로서 기능할 수 있다.
디지털 포토 프레임(9700)에는 조작부, 외부 접속 단자(USB 단자, 또는 USB 케이블 등과 같은 다양한 케이블에 접속할 수 있는 단자 등), 및 기록 매체 삽입부 등이 제공되는 것을 주목해야 한다. 이러한 구성요소들이 표시부와 동일한 표면에 제공될 수 있을지라도, 측면 또는 이면에 그 것들을 제공하는 것은 디자인 미감을 위해 양호하다. 예를 들어, 디지털 카메라에 의해 촬상한 화상 데이터를 저장하는 메모리가 디지털 포토 프레임의 기록 매체 삽입부에 삽입되고 데이터가 로딩되며, 그럼으로써 로딩된 데이터의 화상이 표시부(9703)에 표시될 수 있다.
디지털 포토 프레임(9700)은 무선으로 데이터를 송신 및 수신하도록 구성될 수 있을 것이다. 무선 통신을 통해, 원하는 화상 데이터가 로드되어 표시될 수 있다.
도 22a는 휴대형 게임기를 예시하고, 휴대형 게임기가 열리거나 접히도록 연결부(9893)에 의해 접속된 하우징(9881)과 하우징(9891)이라는 2개의 하우징으로 구성된다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)을 포함한다. 또한, 도 22a에 예시된 휴대형 게임기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유동률, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가짐), 및 마이크(9889) 등을 포함한다. 물론, 휴대형 게임기의 구조가 위와 같이 한정되는 것은 아니며 적어도 본 명세서에 개시된 반도체 장치가 제공된 다른 구조도 채용될 수 있다. 휴대형 게임기는 다른 부속 장비를 적절하게 포함할 수 있을 것이다. 도 22a에 도시된 휴대형 게임기는 기록 매체에 저장된 프로그램 또는 데이터를 표시부에 표시하기 위해 읽어내는 기능, 및 무선 통신에 의해 다른 한 휴대형 게임기와 정보를 공유하는 기능을 갖는다. 도 22a에 도시된 휴대형 게임기의 기능은 위에서 설명한 것에 한정되지 않으며, 휴대형 게임기는 다양한 기능을 가질 수 있다.
도 22b는 대형 게임기인 슬롯 머신(9900)의 일례를 예시한다. 슬롯 머신(9900)에서는, 표시부(9903)가 하우징(9901)에 포함된다. 또한, 슬롯 머신(9900)은 스타트 레버 또는 스톱 스위치, 동전 투입구, 및 스피커 등과 같은 조작 수단을 포함한다. 물론, 슬롯 머신(9900)의 구조가 위와 같이 한정되는 것이 아니며 적어도 본 명세서에 개시된 반도체 장치가 제공되는 다른 구조가 채용될 수 있을 것이다. 슬롯 머신(9900)은 다른 부속 장비를 적절하게 포함할 수 있을 것이다.
도 23a는 휴대형 컴퓨터의 일례를 예시하는 사시도이다.
도 23a에 예시된 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유니트를 닫음으로써 서로 중첩될 수 있다. 도 23a에 예시된 휴대형 컴퓨터는 휴대하기 편하다. 또한, 데이터를 입력하기 위해 키보드를 이용하는 경우에는, 사용자가 표시부(9303)를 보면서 데이터를 입력할 수 있도록 힌지 유니트가 열린다.
하부 하우징(9302)은 키보드(9304) 외에 입력이 수행될 수 있는 포인팅 장치(9306)를 포함한다. 표시부(9303)가 터치 패널인 경우에, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다. 하부 하우징(9302)은 CPU 또는 하드디스크 등과 같은 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 한 장치, 예를 들어 USB의 통신 규격에 준하는 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 상부 하우징(9301) 속으로 미끄러져 들어가서 수납될 수 있는 표시부(9307)를 더 포함한다. 표시부(9370)에 의하면, 대형 표시 화면이 실현될 수 있다. 또한, 사용자는 수납될 수 있는 표시부(9307)의 화면의 각도를 조절할 수 있다. 사용자는 수납될 수 있는 표시부(9307)가 터치 패널이면, 사용자는 수납될 수 있는 표시부(9307)의 일부를 터치함으로써 데이터를 입력할 수 있다.
표시부(9303) 또는 상부 하우징(9301) 속에 수납될 수 있는 표시부(9307)는 액정 디스플레이 패널, 또는 유기 발광 소자 또는 무기 발광 소자를 이용하는 발광 표시 패널 등과 같은 화상 표시 장치를 이용하여 형성된다.
또한, 도 23a에 예시된 휴대형 컴퓨터에는 수신기 등이 제공될 수 있고 표시부에 화상을 표시하기 위한 TV 방송을 수신할 수 있다. 사용자는 상부 하우징(9301)과 하부 하우징(9302)을 연결하는 힌지 유니트가 닫힌 채로 표시부(9370)를 슬라이딩시켜 노출시키고 그 각도를 조절함으로써 표시부(9307)의 전체 화면으로 텔레비전 방송을 볼 수 있다. 이 경우에, 힌지 유니트는 열리지 않으며 표시부(9303) 위에는 표시가 수행되지 않는다. 또한, TV 방송을 표시하기 위한 회로만의 기동이 수행된다. 그래서, 소비 전력이 최소화될 수 있으며, 배터리 용량이 한정된 휴대형 컴퓨터에서 유용하다.
도 23b는 사용자가 손목시계처럼 손목에 착용할 수 있는 이동 전화기의 일례의 사시도이다.
이 이동 전화기는 적어도 전화 기능을 갖는 통신 기기 및 배터리를 포함하는 본체; 본체가 손목에 착용될 수 있게 하는 밴드부(9204); 밴드부(9204)를 손목에 맞도록 조절하기 위한 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)로 형성된다.
또한, 본체는 조작 스위치(9203)를 포함한다. 조작 스위치(9203)들은 각각 기능을 가지며, 전원 스위치, 표시 전환 스위치, 또는 촬상 개시 지시 스위치 등으로서 작용하는 것 외에도 예를 들어, 눌려지면 인터넷용 프로그램을 기동시키는 스위치로서도 작용할 수 있다.
사용자는 손가락 또는 입력 펜으로 표시부(9201)를 터치함으로써, 조작 스위치(9203)를 조작함으로써, 또는 마이크(9208)에 음성을 입력함으로써 이 이동 전화기에 데이터를 입력할 수 있다. 도 23b에서는, 표시부(9201) 위에 표시 버튼(9202)이 표시되어 있다. 사용자는 손가락 등으로 표시 버튼(9202)을 터치함으로써 데이터를 입력할 수 있다.
또한, 본체는 카메라 렌즈를 통해 형성되는 피사체의 상을 전자적 화상 신호로 변환하는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부가 반드시 제공되어야 하는 것은 아님을 주목해야 한다.
도 23b에 예시된 이동 전화기에는 TV 방송의 수신기 등이 제공되고 TV 방송을 수신함으로써 표시부(9201)에 화상을 표시할 수 있다. 또한, 이동 전화기에는 메모리 등과 같은 저장 장치 등이 제공될 수 있고, 메모리에 TV 방송을 녹화할 수 있다. 도 23b에 예시된 이동 전화기는 GPS 등과 같은 위치 정보를 수집하는 기능을 가질 수 있을 것이다.
액정 디스플레이 패널, 또는 유기 발광 소자 또는 무기 발광 소자를 이용하는 발광 표시 패널 등과 같은 화상 표시 장치가 표시부(9201)로서 이용된다. 도 23b에 예시된 이동 전화기는 소형 경량이며, 배터리 용량이 한정되어 있다. 위와 같은 이유로 인해, 양호하게는 낮은 소비 전력으로 구동될 수 있는 패널이 표시부(9201)를 위한 표시 장치로서 이용된다.
도 23b는 손목에 착용되는 전자 기기를 예시할지라도, 이 실시예는, 전자 기기가 휴대형이기만 한다면, 그에 한정되는 것은 아님을 주목해야 한다.
이 실시예에서는, 반도체 장치의 한 모드로서, 실시예 1 내지 실시예 5의 어느 것에서든 설명되는 박막 트랜지스터를 각각 포함하는 표시 장치들의 예에 대해 도 24 내지 도 37을 참고하여 설명하겠다. 이 실시예에서는, 액정 소자가 표시 소자로서 이용되는 액정 표시 장치들의 예에 대해 도 24 내지 도 37을 참고하여 설명하겠다. 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 박막 트랜지스터는 TFT(628 및 629) 도 24 내지 도 37에서의 액정 표시 장치들의 각각에서 이용되는 TFT(628 및 629)로서 이용될 수 있다. 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 공정과 유사한 공정을 통해 TFT(628 및 629)가 제조되고 양호한 전기 특성 및 높은 신뢰성을 가질 수 있다. TFT(628) 및 TFT(629)는 각각 산화물 반도체층을 이용하여 채널 형성 영역이 형성된 채널 에칭형 박막 트랜지스터이다.
우선, 수직 배향(vertical alignment)(VA) 액정 표시 장치에 대해 설명한다. VA 액정 표시 장치는 액정 디스플레이 패널의 액정 분자들의 배향을 제어하는 방식을 갖는다. VA 액정 표시 장치에서는, 전압이 인가되지 않는 경우에는 액정 분자들이 패널 표면에 대해 수직한 방향으로 배향된다. 이 실시예에서는, 특히, 화소가 몇 개의 영역(부화소)으로 분할되고, 각각의 영역에서 분자들이 상이한 방향으로 배향된다. 이 것은 멀티도메인 또는 멀티도메인 설계라고 지칭된다. 멀티도메인 설계의 액정 표시 장치에 대해 아래에서 설명하겠다.
도 25 및 도 26은 각각 화소 전극 및 대향 전극을 예시한다. 도 25는 화소 전극이 형성된 기판 측을 도시하는 평면도이다. 도 24는 도 25에서의 절단선 E-F를 따라 취한 단면 구조를 예시한다. 도 26은 대향 전극이 형성된 기판 측을 도시하는 평면도이다. 아래에서 그러한 도면들을 참고하여 설명하겠다.
도 24에서, TFT(628), TFT(628)에 접속되는 화소 전극층(624), 및 저장 커패시터부(630)가 제공된 기판(600)은 대향 전극층(640) 등이 제공되는 대향 기판(601)과 중첩하며, 기판(600)과 대향 기판(601) 사이에 액정이 주입된다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 제공되며, 대향 전극층(640) 위에 돌기(644)가 형성된다. 화소 전극층(624) 위에 배향막(648)이 형성되고, 유사한 방식으로 대향 전극층(640) 및 돌기(644) 위에 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다.
TFT(628), TFT(628)에 접속되는 화소 전극층(624), 및 저장 커패시터부(630)는 기판(600) 위에 형성된다. 화소 전극층(624)은 TFT(628)에 접속, 즉, 저장 커패시터부(630)를 덮는 절연막(620), 절연막(620)을 덮는 절연막(696) 및 절연막(696)을 덮는 절연막(622)을 관통하는 콘택트 홀(623)을 통해 배선(618a) 및 배선(618b)에 접속된다. 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 박막 트랜지스터가 TFT(628)로서 적절히 이용될 수 있다. 또한, 저장 커패시터부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성되는 제1 커패시터 배선(604), 게이트 절연막, 및 배선(616)과 동시에 형성되는 제2 커패시터 배선(617a 및 617b)을 포함한다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)이 서로 중첩하며, 그럼으로써 액정 소자가 형성된다.
예를 들어, 화소 전극층(624)은 실시예 1에서 설명된 재료를 이용하여 형성된다. 화소 전극층(624)에는 슬릿(625)이 제공된다. 슬릿(625)은 액정의 배향을 제어하기 위해 제공된다.
도 25에 예시된 TFT(629), TFT(629)에 접속되는 화소 전극층(626) 및 저장 커패시터부(631)는 TFT(628), 화소 전극층(624) 및 저장 커패시터부(630)의 방식과 유사한 방식으로 형성될 수 있다. TFT(628 및 629)는 모두 배선(616)에 접속된다. 이 액정 디스플레이 패널의 1개의 화소는 화소 전극층(624 및 626)을 포함한다.
도 26은 대향 기판 측의 평면 구조를 예시한다. 대향 전극층(640)은 화소 전극층(624)의 재료와 유사한 재료를 이용하여 형성되는 것이 양호하다. 액정의 배향을 제어하는 돌기(644)가 대향 전극층(640) 위에 형성된다. 도 26에서, 화소 전극층(624 및 626)은 쇄선으로 표현되고, 대향 전극층(640)과 화소 전극층(624 및 626)은 서로 중첩함을 주목해야 한다.
도 27은 이 화소 구조의 등가 회로를 예시한다. TFT(628 및 629)는 모두 게이트 배선(602) 및 배선(616)에 접속된다. 그 경우에, 커패시터 배선(604)의 전위와 커패시터 배선(605)의 전위가 서로 상이하면, 액정 소자(651)의 동작과 액정 소자(652)의 동작이 달라질 수 있다. 다시 말해서, 커패시터 배선(604)의 전위와 커패시터 배선(605)의 전위의 별도 제어에 의해 액정들의 배향이 정확하게 제어되고 시야각이 증대된다.
슬릿(625)이 제공된 화소 전극층(624)에 전압이 인가되는 경우에, 슬릿(625)의 부근에서 전기장 왜곡(경사 전기장)이 발생된다. 액정의 배향을 제어하기 위한 경사 전기장이 효율적으로 발생되도록 대향 기판(601) 측의 돌기(644) 및 슬릿(625)은 교번적으로 배치되며, 그럼으로써 액정의 배향의 방향이 위치에 따라 달라진다. 다시 말해서, 멀티도메인에 의해 액정 디스플레이 패널의 시야각이 증대된다.
다음에, 위에서 설명한 장치와 상이한 VA 액정 표시 장치에 대해 도 28, 도 29, 도 30, 및 도 31을 참고하여 설명하겠다.
도 28 및 도 29는 VA 액정 디스플레이 패널의 화소 구조를 예시한다. 도 29는 기판(600)의 평면도이다. 도 28은 도 29에서의 절단선 Y-Z를 따라 취한 단면 구조를 예시한다. 두 도면을 참고하여 설명하겠다.
이 화소 구조에서, 1개의 화소에 복수의 화소 전극이 제공되고, 화소 전극의 각각에 TFT가 접속된다. 상이한 게이트 신호에 의해 복수의 TFT가 구동된다. 다시 말해서, 멀티도메인 화소에서의 개별적 화소 전극들에 인가되는 신호는 서로 독립적으로 제어된다.
절연막(620, 696 및 622)을 관통하는 콘택트 홀(623)을 통한 배선(618)을 통해 화소 전극층(624)이 TFT(628)에 접속된다. 절연막(620, 696 및 622)을 관통하는 콘택트 홀(627)을 통한 배선(619)을 통해 화소 전극층(626)이 TFT(629)에 접속된다. TFT(628)의 게이트 배선(602)이 TFT(629)의 게이트 배선(603)으로부터 분리되어 상이한 게이트 신호가 공급될 수 있게 한다. 한편, 데이터선으로서 작용하는 배선(616)은 TFT(628 및 629)에 의해 공유된다. 실시예 1 내지 실시예 5 중 어느 것에서 설명된 박막 트랜지스터든 TFT(628 및 629)의 각각으로서 적절히 이용될 수 있다. 게이트 배선(602), 게이트 배선(603) 및 커패시터 배선(690) 위에 제1 게이트 절연막(606a) 및 제2 게이트 절연막(606b)이 형성되는 것을 주목해야 한다.
화소 전극층(624)의 형상은 화소 전극층(626)의 형상과 상이하고, 화소 전극층들은 슬릿(625)에 의해 분리된다. 화소 전극층(626)은 V 형상으로 벌어진 화소 전극층(624)의 외측을 둘러싸도록 형성된다. TFT(628)에 의해 화소 전극층(624)에 인가되는 전압은 TFT(629)에 의해 화소 전극층(626)에 인가되는 전압과 상이하게 되며, 그럼으로써 액정의 배향이 제어된다. 도 31은 이 화소 구조의 등가 회로를 예시한다. TFT(628)는 게이트 배선(602)에 접속되고, TFT(629)는 게이트 배선(603)에 접속된다. TFT(628 및 629)는 모두 배선(616)에 접속된다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호가 공급되는 경우에, 액정 소자(651)의 동작과 액정 소자(652)의 동작이 달라질 수 있다. 다시 말해서, 액정 소자(651)에서의 액정의 배향과 액정 소자(652)에서의 액정의 배향을 정확하게 제어하여 더 넓은 시야각을 이루기 위해 TFT(628)의 동작과 TFT(629)의 동작이 별도로 제어된다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 제공된다. 액정들의 배향 혼란을 방지하기 위해 착색막(636)과 대향 전극층(640) 사이에 평탄화막(637)이 형성된다. 도 30은 대향 기판 측의 평면 구조를 예시한다. 대향 전극층(640)은 상이한 화소들에 의해 공유되는 전극이고, 슬릿(641)이 형성된다. 슬릿(641) 및 화소 전극층(624 및 626)에서의 슬릿(625)은 교번적으로 배치되어 경사 전기장(oblique electric field)이 효율적으로 발생되며, 그럼으로써 액정의 배향이 제어될 수 있다. 따라서, 액정들의 배향 방향은 더 넓은 시야각으로 되는 위치에 따라 변할 수 있다. 도 30에서, 기판(600) 위에 형성되는 화소 전극층(624 및 626)은 쇄선으로 표현되고, 대향 전극층(640)과 화소 전극층(624 및 626)은 서로 중첩함을 주목해야 한다.
화소 전극층(624) 및 화소 전극층(626) 위에 배향막(648)이 형성되고, 대향 전극층(640)은 배향막(646)과 유사하게 제공된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성된다. 화소 전극층(624), 액정층(650) 및 대향 전극층(640)은 제1 액정 소자를 형성하도록 서로 중첩된다. 화소 전극층(626), 액정층(650) 및 대향 전극층(640)은 제2 액정 소자를 형성하도록 서로 중첩된다. 도 28, 도 29, 도 30, 도 31 및 도 32에 예시된 표시 패널의 화소 구조는 1개의 화소에 제1 액정 소자와 제2 액정 소자가 제공되는 멀티도메인 구조이다.
다음에, 횡방향 전기장 모드(horizontal electric field)의 액정 표시 장치에 대해 설명한다. 횡방향 전기장 모드에서는, 셀(cell)에서의 액정 분자에 대해 횡방향 방향으로 전기장이 인가되며, 그럼으로써 액정이 회색조를 표현하도록 구동된다. 이 방법에 의해, 시야각이 약 180°까지 증대될 수 있다. 이하에서는, 횡방향 전기장 모드에서의 액정 표시 장치에 대해 설명한다.
도 32에서는, 전극층(607), TFT(628) 및 TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)이 대향 기판(601)과 중첩되고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다. 대향 기판(601)에는 착색막(636), 및 평탄화막(637) 등이 제공된다. 대향 기판(601) 측에는 대향 전극이 제공되지 않음을 주목해야 한다. 또한, 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성되고, 액정층(650)과 기판(600) 및 대향 기판(601) 사이에는 배향막(646 및 648)이 제공된다.
전극층(607), 전극층(607)에 접속된 커패시터 배선(604), 및 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 박막 트랜지스터인 TFT(628)는 기판(600) 위에 형성된다. 커패시터 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 실시예 1 내지 실시예 5 중 어느 것에서 설명된 박막 트랜지스터든 TFT(628)로서 이용될 수 있다. 전극층(607)은 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 화소 전극층의 재료와 유사한 재료를 이용하여 형성될 수 있다. 전극층(607)은 대략적으로 화소 형상으로 분할된다. 전극층(607) 및 커패시터 배선(604) 위에 게이트 절연막(606)이 형성됨을 주목해야 한다.
게이트 절연막(606) 위에는 TFT(628)의 배선(616 및 618)이 형성된다. 배선(616)은 비디오 신호가 이송되는 데이터선이며, 액정 디스플레이 패널에서 1개의 방향으로 연장되고, TFT(628)의 소스 전극과 드레인 전극 중 하나로서 기능한다. 배선(618)은 소스 전극과 드레인 전극 중 다른 하나로서 기능하며 화소 전극층(624)에 접속된다.
배선(616 및 618) 위에는 절연막(620)이 형성되고, 절연막(620) 위에는 절연막(696)이 형성된다. 절연막(696) 위에는, 절연막(620 및 696)에 형성된 콘택트 홀(623)을 통해 배선(618)에 접속될 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 화소 전극의 재료와 유사한 재료를 이용하여 형성된다.
그러한 방식으로, TFT(628)에 접속된 TFT(628) 및 화소 전극층(624)이 기판(600) 위에 형성된다. 전극층(607) 및 화소 전극층(624)에 의해 저장 커패시터가 형성됨을 주목해야 한다.
도 33은 화소 전극의 구조를 예시하는 평면도이다. 도 32는 도 33의 선 O-P을 따라 취한 단면 구조를 예시한다. 화소 전극층(624)에는 슬릿(625)이 제공된다. 액정의 배향을 제어하기 위한 슬릿(625)이 제공된다. 그 경우에, 전극층(607)과 화소 전극층(624) 사이에 전기장이 발생된다. 전극층(607)과 화소 전극층(624) 사이에 형성되는 게이트 절연막(606)의 두께는 2㎛ 내지 10㎛인 액정층의 두께보다 훨씬 작은 50㎚ 내지 200㎚이다. 그래서, 전기장이 기판(600)에 대해 거의 평행하게(횡방향으로) 발생된다. 이 전기장에 의해 액정의 배향이 제어된다. 기판에 대해 거의 평행한 방향의 전기장을 이용하여 액정 분자들이 횡방향으로 회전된다. 그 경우에, 액정 분자들은 어떤 상태에서든 횡방향으로 배향되며, 그래서 콘트라스트 등은 시야각에 의해 거의 영향을 받지 않으며, 시야각이 더 넓어지게 된다. 또한, 전극층(607)과 화소 전극층(624) 모두 투광성 전극이므로, 개구율이 향상될 수 있다.
다음에, 횡방향 전기장 모드의 액정 표시 장치의 다른 예에 대해 설명하겠다.
도 34 및 도 35는 IPS 모드에서의 액정 표시 장치의 화소 구조를 예시한다. 도 35는 평면도이다. 도 34는 도 35에서의 선 V-W을 따라 취한 단면 구조를 예시한다. 아래에서는 두 도면을 참고하여 설명하겠다.
도 34에서는, TFT(628) 및 TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)이 대향 기판(601)과 중첩되며, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다. 대향 기판(601)에는 착색막(636), 및 평탄화막(637) 등이 제공된다. 대향 기판(601) 측에는 대향 전극층이 제공되지 않음을 주목해야 한다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성되고, 액정층(650)과 기판(600) 및 대향 기판(601) 사이에는 배향막(646 및 648)이 제공된다.
기판(600) 위에는 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 공통 전위선(609) 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 실시예 1 내지 실시예 5 중 어느 것에서 설명된 박막 트랜지스터든 TFT(628)로서 이용될 수 있다.
게이트 절연막(606) 위에 TFT(628)의 배선(616 및 618)이 형성된다. 배선(616)은 비디오 신호가 이송되는 데이터선이며, 액정 디스플레이 패널에서 1개의 방향으로 연장되고, TFT(628)의 소스 전극과 드레인 전극 중 하나로서 기능한다. 배선(618)은 소스 전극과 드레인 전극 중 다른 하나로서 기능하며 화소 전극층(624)에 접속된다.
배선(616 및 618) 위에 절연막(620)이 형성되고, 절연막(620) 위에 절연막(696)이 형성된다. 절연막(696) 위에는, 절연막(620 및 696)에 형성된 콘택트 홀(623)을 통해 배선(618)에 접속될 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 화소 전극층의 재료와 유사한 재료를 이용하여 형성된다. 도 35에 예시된 바와 같이, 공통 전위선(609)과 동시에 형성된 빗살 모양의 전극과 화소 전극층(624)이 횡방향 전기장을 발생할 수 있도록 화소 전극층(624)이 형성됨을 주목해야 한다. 또한, 공통 전위선(609)과 동시에 형성되는 빗살 모양의 전극의 빗살 부분과 화소 전극층(624)의 빗살 부분이 교번적으로 배치되도록 화소 전극층(624)이 형성된다.
액정들의 배향은 화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 발생되는 전기장에 의해 제어된다. 기판에 대해 거의 평행한 방향의 전기장을 이용하여 액정 분자들이 횡방향으로 회전된다. 그 경우에, 액정 분자들은 어떤 상태에서든 횡방향으로 배향되며, 그래서 콘트라스트 등은 시야각에 의해 거의 영향을 받지 않으며, 시야각이 더 넓어지게 된다.
그러한 방식으로, TFT(628) 및 TFT(628)에 접속된 화소 전극층(624)이 기판(600) 위에 형성된다. 게이트 절연막(606), 공통 전위선(609) 및 커패시터 전극(615)에 의해 저장 커패시터가 형성된다. 커패시터 전극(615) 및 화소 전극층(624)은 콘택트 홀(633)을 통해 서로 접속된다.
다음에, TN 모드에서의 액정 표시 장치의 모드에 대해 설명한다.
도 36 및 도 37은 TN 모드에서의 액정 표시 장치의 화소 구조를 예시한다. 도 37은 평면도이다. 도 36은 도 37에서의 선 K-L을 따라 취한 단면 구조를 예시한다. 아래에서는 두 도면을 참고하여 설명하겠다.
화소 전극층(624)은 절연막(620 및 696)에 형성된 콘택트 홀(623)을 통한 배선(618)을 통해 TFT(628)에 접속된다. 데이터선으로서 기능하는 배선(616)은 TFT(628)에 접속된다. 실시예 1 내지 실시예 5 중 어느 것에 설명된 TFT든 TFT(628)로서 이용될 수 있다.
화소 전극층(624)은 실시예 1 내지 실시예 5 중 어느 것에서든 설명된 화소 전극을 이용하여 형성된다. 커패시터 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 게이트 절연막(606)은 게이트 배선(602) 및 커패시터 배선(604) 위에 형성된다. 커패시터 배선(604), 커패시터 전극(615), 및 커패시터 배선(604)과 커패시터 전극(615) 사이의 게이트 절연막(606)에 의해 저장 커패시터가 형성된다. 커패시터 전극(615) 및 화소 전극층(624)은 콘택트 홀(633)을 통해 서로 접속된다.
대향 기판(601)에는 착색막(636) 및 대향 전극층(640)이 제공된다. 액정의 배향 혼란을 방지하기 위해 착색막(636)과 대향 전극층(640) 사이에 평탄화막(637)이 형성된다. 화소 전극층(624)과 대향 전극층(640) 사이에서 배향막(646 및 648)을 사이에 두고 액정층(650)이 형성된다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)은 서로 중첩되며, 그럼으로써 액정 소자가 형성된다.
착색막(636)은 기판(600) 측에 형성될 수도 있을 것이다. 박막 트랜지스터가 제공된 표면과 반대인 기판(600)의 표면에 편광판이 부착되며, 대향 전극층(640)이 제공된 표면과 반대인 대향 기판(601)의 표면에 다른 한 편광판이 부착된다.
위에서 설명한 공정을 통해, 액정 표시 장치가 표시 장치로서 제조될 수 있다. 이 실시예의 액정 표시 장치들의 각각은 높은 개구율을 갖는다.
본 출원은 2009년 7월 18일에 일본 특허청에 제출되고 그 전체 내용이 이 명세서에 의해 참고로 통합되는 일본 특허출원 2009-169599호에 기초하는 것이다.
10 : 펄스 출력 회로, 11 : 배선, 12 : 배선, 13 : 배선, 14 : 배선, 15 : 배선, 21 : 입력 단자, 22 : 입력 단자, 23 : 입력 단자, 24 : 입력 단자, 25 : 입력 단자, 26 : 출력 단자, 27 : 출력 단자, 31 : 트랜지스터, 32 : 트랜지스터, 33 : 트랜지스터, 34 : 트랜지스터, 35 : 트랜지스터, 36 : 트랜지스터, 37 : 트랜지스터, 38 : 트랜지스터, 39 : 트랜지스터, 40 : 트랜지스터, 41 : 트랜지스터, 42 : 트랜지스터, 43 : 트랜지스터, 51 : 전원선, 52 : 전원선, 53 : 전원선, 61 : period, 62 : period, 200 : 기판, 202a : 게이트 절연층, 202b : 게이트 절연층, 203 : 보호 절연층, 204 : 평탄화 절연층, 210 : 박막 트랜지스터, 216 : 산화물 절연층, 217 : 도전층, 220 : 박막 트랜지스터, 227 : 화소 전극층, 230 : 커패시터 배선층, 231 : 커패시터 전극층, 232 : 게이트 배선층, 234a : 소스 배선, 234b : 소스 배선, 234c : 소스 배선, 235 : 단자 전극, 236 : 금속 배선층, 237 : 금속 배선층, 238 : 게이트 배선층, 240 : 박막 트랜지스터, 241 : 금속 배선층, 242 : 금속 배선층, 250 : 커패시터 배선층, 251 : 산화물 반도체층, 400 : 기판, 402a : 게이트 절연층, 402b : 게이트 절연층, 403 : 보호 절연층, 404 : 평탄화 절연층, 406 : 산화물 도전층, 407 : 산화물 절연층, 408a : 저저항 드레인 영역, 408b : 저저항 드레인 영역, 409a : 소스 전극층, 409b : 드레인 전극층, 410 : 박막 트랜지스터, 411 : 게이트 전극층, 412 : 산화물 반도체층, 413 : 채널 형성 영역, 414a : 고저항 드레인 영역, 414b : 고저항 드레인 영역, 415a : 소스 전극층, 415b : 드레인 전극층, 416 : 산화물 절연층, 417 : 도전층, 420 : 박막 트랜지스터, 421 : 게이트 전극층, 422 : 산화물 반도체층, 423 : 채널 형성 영역, 424a : 고저항 드레인 영역, 424b : 고저항 드레인 영역, 425a : 도전층, 425b : 도전층, 427 : 화소 전극층, 430 : 산화물 반도체막, 431 : 산화물 반도체층, 432 : 산화물 반도체층, 433a : 레지스트 마스크, 433b : 레지스트 마스크, 434 : 도전층, 435 : 도전층, 436a : 레지스트 마스크, 436b : 레지스트 마스크, 438 : 레지스트 마스크, 441 : 콘택트 홀, 442 : 산화물 도전층, 443 : 산화물 반도체층, 444 : 산화물 반도체막, 445 : 산화물 반도체층, 445a : 레지스트 마스크, 445b : 레지스트 마스크, 446a : 저저항 드레인 영역, 446b : 저저항 드레인 영역, 447a : 소스 전극층, 447b : 드레인 전극층, 449 : 박막 트랜지스터, 450 : 기판, 451 : 박막 트랜지스터, 452a : 게이트 절연층, 452b : 게이트 절연층, 453 : 보호 절연층, 454 : 평탄화 절연층, 460 : 박막 트랜지스터, 461 : 게이트 전극층, 462 : 산화물 반도체층, 463 : 채널 형성 영역, 464a : 고저항 드레인 영역, 464b : 고저항 드레인 영역, 465a : 소스 전극층, 465b : 드레인 전극층, 466 : 산화물 절연층, 467 : 도전층, 470 : 박막 트랜지스터, 471 : 게이트 전극층, 472 : 산화물 반도체층, 473 : 채널 형성 영역, 474a : 고저항 드레인 영역, 474b : 고저항 드레인 영역, 477 : 화소 전극층, 480 : 산화물 반도체막, 481 : 산화물 반도체층, 482a : 레지스트 마스크, 482b : 레지스트 마스크, 483 : 산화물 반도체층, 484 : 도전층, 485 : 산화물 반도체층, 486 : 도전층, 487a : 레지스트 마스크, 487b : 레지스트 마스크, 490a : 도전층, 490b : 도전층, 491 : 레지스트 마스크, 492 : 박막 트랜지스터, 493 : 박막 트랜지스터, 494 : 콘택트 홀, 496 : 산화물 반도체막, 497 : 산화물 반도체층, 498 : 산화물 반도체층, 580 : 기판, 581 : 박막 트랜지스터, 583 : 절연막, 584 : 절연층, 585 : 절연층, 587 : 전극층, 588 : 전극층, 589 : 구형 입자, 590a : 블랙 영역, 590b : 화이트 영역, 594 : 캐비티, 595 : 충전재, 596 : 기판, 600 : 기판, 601 : 대향 기판, 602 : 게이트 배선, 603 : 게이트 배선, 604 : 커패시터 배선, 605 : 커패시터 배선, 606 : 게이트 절연막, 606a : 게이트 절연막, 606b : 게이트 절연막, 607 : 전극층, 609 : 공통 전위선, 615 : 커패시터 전극, 616 : 배선, 617a : 제2 커패시터 배선, 617b : 제2 커패시터 배선, 618 : 배선, 618a : 배선, 618b : 배선, 619 : 배선, 620 : 절연막, 622 : 절연막, 623 : 콘택트 홀, 624 : 화소 전극층, 625 : 슬릿, 626 : 화소 전극층, 627 : 콘택트 홀, 628 : TFT, 629 : TFT, 630 : 저장 커패시터부, 631 : 저장 커패시터부, 633 : 콘택트 홀, 636 : 착색막, 637 : 평탄화막, 640 : 대향 전극층, 641 : 슬릿, 644 : 돌기, 646 : 배향막, 648 : 배향막, 650 : 액정층, 651 : 액정 소자, 652 : 액정 소자, 690 : 커패시터 배선, 696 : 절연막, 2600 : TFT 기판, 2601 : 대향 기판, 2602 : 실란트, 2603 : 화소부, 2604 : 표시 소자, 2605 : 착색층, 2606 : 편광판, 2607 : 편광판, 2608 : 배선 회로부, 2609 : 플렉서블 배선 기판, 2610 : 냉음극관, 2611 : 반사판, 2612 : 회로 기판, 2613 : 확산판, 2700 : 전자책 리더, 2701 : 하우징, 2703 : 하우징, 2705 : 표시부, 2707 : 표시부, 2711 : 힌지, 2721 : 전원 스위치, 2723 : 조작 키, 2725 : 스피커, 4001 : 기판, 4002 : 화소부, 4003 : 신호선 구동 회로, 4004 : 주사선 구동 회로, 4005 : 실란트, 4006 : 기판, 4008 : 액정층, 4010 : 박막 트랜지스터, 4011 : 박막 트랜지스터, 4013 : 액정 소자, 4015 : 접속 단자 전극, 4016a : 단자 전극, 4016b : 단자 전극, 4018 : FPC, 4019 : 이방성 도전막, 4020 : 보호 절연층, 4021 : 절연층, 4030 : 화소 전극층, 4031 : 대향 전극층, 4032 : 절연층, 4035 : 스페이서, 4040 : 도전층, 4041 : 산화물 절연층, 4501 : 기판, 4502 : 화소부, 4503a : 신호선 구동 회로, 4504a : 주사선 구동 회로, 4505 : 실란트, 4506 : 기판, 4507 : 필러, 4509 : 박막 트랜지스터, 4510 : 박막 트랜지스터, 4511 : 발광 소자, 4512 : 전자 발광층, 4513 : 전극층, 4515 : 접속 단자 전극, 4516a : 단자 전극, 4516b : 단자 전극, 4517 : 전극층, 4518a : FPC, 4519 : 이방성 도전막, 4520 : 뱅크, 4540 : 도전층, 4541 : 산화물 절연층, 4543 : 보호 절연층, 4544 : 절연층, 5300 : 기판, 5301 : 화소부, 5302 : 주사선 구동 회로, 5303 : 주사선 구동 회로, 5304 : 신호선 구동 회로, 5305 : 타이밍 제어 회로, 5601 : 시프트 레지스터, 5602 : 스위칭 회로, 5603 : 박막 트랜지스터, 5604 : 배선, 5605 : 배선, 6400 : 화소, 6401 : 스위칭 트랜지스터, 6402 : 구동 트랜지스터, 6403 : 커패시터, 6404 : 발광 소자, 6405 : 신호선, 6406 : 주사선, 6407 : 전원선, 6408 : 공통 전극, 7001 : TFT, 7002 : 발광 소자, 7003 : 음극, 7004 : 발광층, 7005 : 양극, 7008 : 음극, 7009 : 뱅크, 7011 : 구동 TFT, 7012 : 발광 소자, 7013 : 음극, 7014 : 발광층, 7015 : 양극, 7016 : 차광막, 7017 : 도전막, 7018 : 도전막, 7019 : 뱅크, 7021 : 구동 TFT, 7022 : 발광 소자, 7023 : 음극, 7024 : 발광층, 7025 : 양극, 7027 : 도전막, 7028 : 도전막, 7029 : 뱅크, 9201 : 표시부, 9202 : 표시 버튼, 9203 : 조작 스위치, 9205 : 조절부, 9206 : 카메라부, 9207 : 스피커, 9208 : 마이크, 9301 : 탑 하우징, 9302 : 보텀 하우징, 9303 : 표시부, 9304 : 키보드, 9305 : 외부 접속 포트, 9306 : 포인팅 장치, 9307 : 표시부, 9600 : 텔레비전 세트, 9601 : 하우징, 9603 : 표시부, 9605 : 스탠드, 9607 : 표시부, 9609 : 조작 키, 9610 : 리모트 콘트롤러, 9700 : 디지털 포토 프레임, 9701 : 하우징, 9703 : 표시부, 9881 : 하우징, 9882 : 표시부, 9883 : 표시부, 9884 : 스피커부, 9885 : 조작 키, 9886 : 기록 매체 삽입부, 9887 : 접속 단자, 9888 : 센서, 9889 : 마이크, 9890 : LED 램프, 9891 : 하우징, 9893 : 접속부, 9900 : 슬롯 머신, 9901 : 하우징, 9903 : 표시부
Claims (13)
- 반도체 장치로서,
제1 트랜지스터를 포함하는 구동 회로; 및
제2 트랜지스터를 포함하는 화소
를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각,
기판 위의 제1 게이트 전극층;
상기 제1 게이트 전극층 위의 게이트 절연층;
상기 게이트 절연층 위의 산화물 반도체층;
상기 산화물 반도체층 위의 소스 전극층;
상기 산화물 반도체층 위의 드레인 전극층; 및
상기 게이트 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 산화물 절연층을 포함하고, 상기 산화물 절연층은 상기 소스 전극층과 상기 드레인 전극층 사이에서 상기 산화물 반도체층의 적어도 일부와 접하며,
상기 화소는, 상기 제2 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층 중 하나에 전기적으로 접속되는 화소 전극층을 더 포함하며,
상기 제1 트랜지스터는 상기 산화물 반도체층에서의 채널 형성 영역과 중첩하는 제2 게이트 전극층을 더 포함하고,
상기 화소 전극층 및 상기 제2 게이트 전극층은 동일한 재료를 포함하는, 반도체 장치. - 제1항에 있어서,
상기 제1 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo 및 W로 이루어진 그룹으로부터 선택된 원소를 함유하는 금속 막을 포함하는, 반도체 장치. - 제1항에 있어서,
상기 제2 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층은 산화인듐, 산화인듐과 산화주석의 합금, 산화인듐과 산화아연의 합금, 및 산화아연으로 이루어진 그룹으로부터 선택된 적어도 하나를 함유하는, 반도체 장치. - 제1항에 있어서,
상기 기판 위의 커패시터부를 더 포함하고,
상기 커패시터부는 커패시터 배선 및 상기 커패시터 배선과 중첩하는 커패시터 전극을 포함하며,
상기 커패시터 배선 및 상기 커패시터 전극은 각각 투광성을 갖는, 반도체 장치. - 제1항에 있어서,
상기 제1 트랜지스터의 상기 소스 및 드레인 전극층의 각각과 상기 산화물 반도체층 사이의 산화물 도전층을 더 포함하고,
상기 산화물 도전층은 상기 제2 트랜지스터의 상기 소스 및 드레인 전극층과 동일한 재료를 이용하여 형성되는, 반도체 장치. - 제1항에 있어서,
상기 제1 트랜지스터의 상기 산화물 반도체층 중 상기 소스 또는 드레인 전극층과 중첩하는 영역은 상기 제1 트랜지스터의 상기 산화물 반도체층에서의 상기 채널 형성 영역의 저항보다 더 낮은 저항을 갖는, 반도체 장치. - 제1항에 있어서,
상기 산화물 반도체층은 요부(depression portion)를 갖는, 반도체 장치. - 반도체 장치 제조 방법으로서,
상기 반도체 장치는 1개의 기판 위에 제1 트랜지스터를 갖는 구동 회로 및 제2 트랜지스터를 갖는 화소를 포함하고,
기판 위에 제1 도전막을 형성하고 제1 포토리소그라피 공정을 통해 상기 제1 도전막을 선택적으로 에칭함으로써 제1 게이트 전극층 및 제2 게이트 전극층을 형성하는 단계 - 상기 제1 게이트 전극층은 상기 제1 트랜지스터의 게이트 전극층으로서 작용하고 상기 제2 게이트 전극층은 상기 제2 트랜지스터의 게이트 전극층으로서 작용함 -;
상기 제1 게이트 전극층 및 상기 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 산화물 반도체막을 형성하고 제2 포토리소그라피 공정을 통해 상기 산화물 반도체막을 선택적으로 에칭함으로써 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하는 단계;
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을 탈수화 또는 탈수소화하는 단계;
탈수화 또는 탈수소화된 상기 제1 및 제2 산화물 반도체층 위에 산화물 도전막 및 도전막을 순차적으로 형성하고 제3 포토리소그라피 공정 및 제4 포토리소그라피 공정을 통해 상기 산화물 도전막 및 상기 도전막을 선택적으로 에칭함으로써, 상기 제1 산화물 반도체층 위의 한 쌍의 저(低)저항 드레인 영역, 상기 한 쌍의 저저항 드레인 영역의 각각의 위에 있는 제1 소스 전극층 및 제1 드레인 전극층, 및 상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층을 형성하는 단계 - 상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 제1 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용함 -;
상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 제2 소스 전극층, 및 상기 제2 드레인 전극층 위에, 상기 제1 산화물 반도체층의 일부 및 상기 제2 산화물 반도체층의 일부와 접하여 산화물 절연층을 형성하는 단계; 및
상기 산화물 절연층 위에 제2 도전막을 형성하고 제5 포토리소그라피 공정을 통해 상기 제2 도전막을 선택적으로 에칭함으로써 제3 게이트 전극층 및 화소 전극층을 형성하는 단계 - 상기 제3 게이트 전극층은 상기 제1 산화물 반도체층의 채널 형성 영역과 중첩하고, 상기 화소 전극층은 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 전기적으로 접속됨 -
를 포함하는, 반도체 장치 제조 방법. - 반도체 장치 제조 방법으로서,
상기 반도체 장치는 1개의 기판 위에 제1 트랜지스터를 갖는 구동 회로 및 제2 트랜지스터를 갖는 화소를 포함하고,
기판 위에 제1 도전막을 형성하고 제1 포토리소그라피 공정을 통해 상기 제1 도전막을 선택적으로 에칭함으로써 제1 게이트 전극층 및 제2 게이트 전극층을 형성하는 단계 - 상기 제1 게이트 전극층은 상기 제1 트랜지스터의 게이트 전극층으로서 작용하고 상기 제2 게이트 전극층은 상기 제2 트랜지스터의 게이트 전극층으로서 작용함 -;
상기 제1 게이트 전극층 및 상기 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막을 탈수화 또는 탈수소화하는 단계;
탈수화 또는 탈수소화된 상기 산화물 반도체막 위에 산화물 도전막 및 도전막을 순차적으로 형성하고 제2 포토리소그라피 공정 및 제3 포토리소그라피 공정을 통해 상기 산화물 반도체막, 상기 산화물 도전막 및 상기 도전막을 선택적으로 에칭함으로써 제1 산화물 반도체층 및 제2 산화물 반도체층, 상기 제1 산화물 반도체층 위의 한 쌍의 저저항 드레인 영역, 상기 한 쌍의 저저항 드레인 영역의 각각의 위에 있는 제1 소스 전극층 및 제1 드레인 전극층, 및 상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층을 형성하는 단계 - 상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 제1 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용함 -;
상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 제2 소스 전극층, 및 상기 제2 드레인 전극층 위에, 상기 제1 산화물 반도체층의 일부 및 상기 제2 산화물 반도체층의 일부와 접하여 산화물 절연층을 형성하는 단계; 및
상기 산화물 절연층 위에 제2 도전막을 형성하고 제4 포토리소그라피 공정을 통해 상기 제2 도전막을 선택적으로 에칭함으로써 제3 게이트 전극층 및 화소 전극층을 형성하는 단계 - 상기 제3 게이트 전극층은 상기 제1 산화물 반도체층의 채널 형성 영역과 중첩하고, 상기 화소 전극층은 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 전기적으로 접속됨 -
를 포함하는, 반도체 장치 제조 방법. - 제9항에 있어서,
상기 제3 포토리소그라피 공정은 멀티톤(multi-tone) 마스크를 이용하여 수행되는, 반도체 장치 제조 방법. - 반도체 장치 제조 방법으로서,
상기 반도체 장치는 1개의 기판 위에 제1 트랜지스터를 갖는 구동 회로 및 제2 트랜지스터를 갖는 화소를 포함하고,
기판 위의 제1 도전막을 이용하여 제1 게이트 전극층 및 제2 게이트 전극층을 형성하는 단계 - 상기 제1 게이트 전극층은 상기 제1 트랜지스터의 게이트 전극층으로서 작용하고 상기 제2 게이트 전극층은 상기 제2 트랜지스터의 게이트 전극층으로서 작용함 -;
상기 제1 게이트 전극층 및 상기 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 제1 산화물 반도체층 및 제2 산화물 반도체층을 형성하는 단계;
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층에서의 수소 농도를 감소시키기 위해 적어도 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을 가열하는 단계;
상기 제1 산화물 반도체층 위의 한 쌍의 저저항 드레인 영역, 상기 한 쌍의 저저항 드레인 영역의 각각의 위에 있는 제1 소스 전극층 및 제1 드레인 전극층, 및 상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층을 형성하는 단계 - 상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 제1 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용함 -;
상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 제2 소스 전극층, 및 상기 제2 드레인 전극층 위에, 상기 제1 산화물 반도체층의 일부 및 상기 제2 산화물 반도체층의 일부와 접하여 산화물 절연층을 형성하는 단계; 및
상기 산화물 절연층 위의 제2 도전막을 이용하여 제3 게이트 전극층 및 화소 전극층을 형성하는 단계 - 상기 제3 게이트 전극층은 상기 제1 산화물 반도체층의 채널 형성 영역과 중첩하고, 상기 화소 전극층은 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 전기적으로 접속됨 -
를 포함하는, 반도체 장치 제조 방법. - 반도체 장치 제조 방법으로서,
상기 반도체 장치는 1개의 기판 위에 제1 트랜지스터를 갖는 구동 회로 및 제2 트랜지스터를 갖는 화소를 포함하고,
기판 위의 제1 도전막을 이용하여 제1 게이트 전극층 및 제2 게이트 전극층을 형성하는 단계 - 상기 제1 게이트 전극층은 상기 제1 트랜지스터의 게이트 전극층으로서 작용하고 상기 제2 게이트 전극층은 상기 제2 트랜지스터의 게이트 전극층으로서 작용함 -;
상기 제1 게이트 전극층 및 상기 제2 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막에서의 수소 농도를 감소시키기 위해 적어도 상기 산화물 반도체막을 가열하는 단계;
제1 산화물 반도체층 및 제2 산화물 반도체층, 상기 제1 산화물 반도체층 위의 한 쌍의 저저항 드레인 영역, 상기 한 쌍의 저저항 드레인 영역의 각각의 위에 있는 제1 소스 전극층 및 제1 드레인 전극층, 및 상기 제2 산화물 반도체층 위의 제2 소스 전극층 및 제2 드레인 전극층을 형성하는 단계 - 상기 제1 소스 전극층 및 상기 제1 드레인 전극층은 상기 제1 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용하고, 상기 제2 소스 전극층 및 상기 제2 드레인 전극층은 상기 제2 트랜지스터의 소스 전극층 및 드레인 전극층으로서 각각 작용함 -;
상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층, 상기 제1 소스 전극층, 상기 제1 드레인 전극층, 상기 제2 소스 전극층, 및 상기 제2 드레인 전극층 위에, 상기 제1 산화물 반도체층의 일부 및 상기 제2 산화물 반도체층의 일부와 접하여 산화물 절연층을 형성하는 단계; 및
상기 산화물 절연층 위의 제2 도전막을 이용하여 제3 게이트 전극층 및 화소 전극층을 형성하는 단계 - 상기 제3 게이트 전극층은 상기 제1 산화물 반도체층의 채널 형성 영역과 중첩하고, 상기 화소 전극층은 상기 제2 소스 전극층 및 상기 제2 드레인 전극층 중 하나와 전기적으로 접속됨 -
를 포함하는, 반도체 장치 제조 방법. - 제12항에 있어서,
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은 멀티톤 마스크를 이용하여 형성되는, 반도체 장치 제조 방법.
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