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KR101739945B1 - 반도체 패키지 및 이를 제조하는 방법 - Google Patents

반도체 패키지 및 이를 제조하는 방법 Download PDF

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KR101739945B1
KR101739945B1 KR1020110041683A KR20110041683A KR101739945B1 KR 101739945 B1 KR101739945 B1 KR 101739945B1 KR 1020110041683 A KR1020110041683 A KR 1020110041683A KR 20110041683 A KR20110041683 A KR 20110041683A KR 101739945 B1 KR101739945 B1 KR 101739945B1
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semiconductor chip
circuit board
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최광철
김정환
민태홍
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Abstract

반도체 패키지 및 이를 제조하는 방법을 제공한다. 반도체 패키지는, 회로 기판, 회로 기판 상에 실장되며 제1 폭을 갖는 제1 반도체 칩, 제1 반도체 칩 상에 배치되며 제1 폭보다 큰 제2 폭을 갖는 제2 반도체 칩 및 제1 및 제2 반도체 칩들 사이 및 제1 반도체 칩의 측면을 덮으며 경사진 측면을 갖는 제1 언더 필을 포함한다.

Description

반도체 패키지 및 이를 제조하는 방법{Semiconductor Package And Manufacturing The Same}
본 발명은 반도체 패키지 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 다층의 반도체 칩들이 실장된 반도체 패키지 및 이를 제조하는 방법에 관련된 것이다.
모바일 전자 제품들이 갈수록 대용량화 소형화되어감에 따라, 반도체 칩들을 다층으로 수직 적층하는 반도체 패키지가 요구 되어지고 있다. 상기 반도체 칩들 각각은 그 폭이 동일하거나 클 수 있다. 특히, 수직으로 적층되는 반도체 칩의 폭이 아래의 반도체 칩보다 그 폭보다 클 경우, 적층하는데 어려움이 발생하고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 서로 폭이 상이한 반도체 칩들이 적층된 반도체 패키지를 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 상기 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 회로 기판, 상기 회로 기판 상에 실장되며, 제1 폭을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 반도체 칩 및 상기 제1 및 제2 반도체 칩들 사이 및 상기 제1 반도체 칩의 측면을 덮으며, 경사진 측면을 갖는 제1 언더 필을 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는, 상기 회로 기판 및 상기 제1 반도체 칩 사이에 충진되며, 경사진 측면을 갖는 제2 언더 필을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 언더 필이 상기 제1 반도체 칩의 측면을 덮는 제1 언더 필을 부분적으로 덮을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 언더 필의 측면의 경사진 방향과 상기 제2 언더 필의 측면의 경사진 방향이 반대일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 회로 기판 및 상기 제1 반도체 칩을 전기적으로 연결하는 적어도 하나의 제1 연결 패턴, 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 적어도 하나의 제2 연결 패턴을 더 포함할 수 있다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지의 제조 방법을 제공한다. 상기 반도체 패키지의 제조 방법은, 제1 폭을 갖는 다수의 제1 반도체 칩들을 서로 이격시켜 케리어 기판(carrier)에 부착하는 단계, 상기 제1 반도체 칩들 상에, 상기 제1 폭보다 큰 제2 폭을 갖는 다수의 제2 반도체 칩들을 각각 적층하는 단계, 상기 적층된 제1 및 제2 반도체 칩들로부터 상기 케리어 기판을 분리하는 단계, 상기 제1 및 제2 반도체 칩들 사이에 제1 언더 필을 충진하는 단계 및 상기 적층된 제1 및 제2 반도체 칩들을 회로 기판에 실장하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체 칩들 사이의 이격 거리는 상기 제1 및 제2 폭의 차이보다 클 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 반도체 칩들을 상기 케리어 기판에 부착하는 단계는, 상기 케리어 기판에 임시 접착제를 형성하는 단계, 상기 제1 반도체 칩들 각각에 제1 연결 패턴들을 형성하는 단계 및 상기 제1 연결 패턴들이 상기 임시 접착제와 접하도록 상기 제1 반도체 칩들을 상기 케리어 기판에 배치하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 반도체 칩들로부터 상기 케리어 기판을 분리하는 단계는, 작업 스테이지에 상기 제2 반도체 칩들의 상면이 접하도록, 상기 적층된 제1 및 제2 반도체 칩들을 역전시켜 배치하는 단계 및 상기 임시 접착제가 형성된 상기 케리어 기판에 물리적 또는 화학적 처리를 하여, 상기 임시 접착제 및 상기 케리어 기판을 분리하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 반도체 칩들 사이에 상기 제1 언더 필을 충진하는 단계는, 상기 적층된 제1 및 제2 반도체 칩들을 뒤집은 상태에서 상기 제1 언더 필을 충진하여, 상기 제2 반도체 칩들 각각에 인접한 제1 언더 필 부분이 상기 제1 반도체 칩들 각각에 인접한 제1 언더 필 부분보다 넓은 면적을 갖도록 할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 폭 또는 기능이 상이한 반도체 칩들을 수직 적층하는 것을 불량 없이 용이하게 수행하여, 반도체 패키지를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 패키지가 적용된 메모리 카드를 나타내는 블록이다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 회로 기판(10) 및 반도체 칩 구조물(20)을 포함할 수 있다.
상기 회로 기판(10)은 인쇄회로기판(Printed Circuit Board: PCB)일 수 있다. 본 발명의 일 측면에 따르면, 상기 회로 기판(10)의 일 면에 상기 반도체 칩 구조물(20)이 실장될 수 있다.
상기 회로 기판(10)의 일 면(104)에는 상기 반도체 칩 구조물(20)과 전기적으로 연결되는 제1 패드들(102)이 배치될 수 있다. 상기 제1 패드들(102)은 상기 회로 기판(10) 내 회로들과 전기적으로 연결될 수 있다. 또한, 상기 회로 기판(10)은 상기 반도체 칩 구조물(20)을 실장하기 때문에, 상기 회로 기판(10)은 상기 반도체 칩 구조물(20)의 전체 폭보다 실질적으로 큰 폭을 가질 수 있다.
상기 반도체 칩 구조물(20)은 다수의 반도체 칩들이 수직 적층된 구조를 가질 수 있다. 이하에서는, 본 발명의 실시예의 설명을 용이하게 하기 위하여, 제1 반도체 칩(110) 및 제2 반도체 칩(120)이 적층된 구조로 설명하기로 한다. 본 발명에서 수직 적층된 반도체 칩들의 수량을 한정하는 것은 아니다.
상기 반도체 칩 구조물(20)은, 제1 반도체 칩(110), 제1 연결 패턴들(130), 제2 반도체 칩(120), 제2 연결 패턴들(140), 제1 언더 필(150) 및 제2 언더 필(160)을 포함할 수 있다.
상기 제1 반도체 칩(110)은 상기 회로 기판(10)의 일 면(104)과 이격되어 배치될 수 있다. 일 실시예에 따르면, 상기 제1 반도체 칩(110)의 제1 면(112)이 상기 회로 기판(10)의 일 면(104)과 마주하며 이격되어 배치될 수 있다. 또한, 상기 회로 기판(10) 및 상기 제1 반도체 칩(110) 사이 이격 거리는 상기 제1 연결 패턴들(130)의 폭과 실질적으로 동일할 수 있다.
상기 제1 면(112)에는 상기 회로 기판(10)과 전기적으로 연결되는 제2 패드들(114)이 배치될 수 있다. 상기 제1 및 제2 패드들(102, 114)은 상기 제1 연결 패턴들(130)에 의해 전기적으로 연결될 수 있다. 상기 제1 연결 패턴들(130) 각각은 볼(ball) 구조를 가질 수 있다. 예컨대, 상기 제1 연결 패턴들(130) 각각은 솔더 볼(solder ball)일 수 있다.
상기 제1 반도체 칩(110)은 상기 제1 면(112)에 대응하는 제2 면(116)을 더 포함할 수 있다. 상기 제2 면(116)에는 상기 제2 반도체 칩(120)과 전기적으로 연결되는 제3 패드들(118)이 배치될 수 있다. 상기 제2 및 제3 패드들(114, 118)은 관통 전극들(119)에 의해 전기적으로 연결될 수 있다. 상기 관통 전극들(119)은 상기 제1 반도체 칩(110)을 관통하며 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 반도체 칩(110)은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 회로 기판(10)의 폭보다 실질적으로 작을 수 있다.
상기 제2 반도체 칩(120)은 상기 제1 반도체 칩(110)과 이격되어 배치될 수 있다. 일 실시예에 따르면, 상기 제2 반도체 칩(120)의 제3 면(122)이 상기 제1 반도체 칩(110)의 제2 면(116)과 마주하며 이격되어 배치될 수 있다. 또한, 상기 제1 및 제2 반도체 칩들(110, 120) 사이 이격 거리는 상기 제2 연결 패턴들(140)의 폭과 실질적으로 동일할 수 있다.
상기 제3 면(122)에는 상기 제1 반도체 칩(110)과 전기적으로 연결되는 제4 패드들(124)이 배치될 수 있다. 상기 제3 및 제4 패드들(118, 124)은 상기 제2 연결 패턴들(140)에 의해 전기적으로 연결될 수 있다. 상기 제2 연결 패턴들(140) 각각은 볼 구조를 가질 수 있다. 예컨대, 상기 제2 연결 패턴들(140) 각각은 솔더 볼일 수 있다. 상기 제2 연결 패턴들(140) 각각의 크기는 상기 제1 연결 패턴들(130) 각각의 크기보다 실질적으로 작을 수 있다.
한편, 상기 제2 반도체 칩(120)은 상기 제3 면(122)에 대응되는 제4 면(126)을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 반도체 칩(120)은 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 또한, 상기 제2 폭(W2)은 상기 회로 기판(10)보다 실질적으로 작을 수 있다.
상기 제1 언더 필(150)은 상기 제1 및 제2 반도체 칩들(110, 120) 사이를 충진할 수 있다. 더욱 상세하게 설명하면, 상기 제1 언더 필(150)은 상기 제2 연결 패턴들(140)을 덮으며 형성될 수 있다. 또한, 상기 제1 언더 필(150)은 상기 제2 반도체 칩(120)의 3면을 덮고, 상기 제1 반도체 칩(110)의 측면을 덮을 수 있다.
본 발명의 실시예에 따르면, 상기 제2 반도체 칩(120)에 인접한 부분의 제1 언더 필(150)이 상기 제1 반도체 칩(110)에 인접한 부분의 제1 언더 필(150)보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제1 언더 필(150)은 경사진 측면을 가질 수 있다. 상기 제1 언더 필(150)의 측면을 수직 단면으로 볼 때, 역사다리 꼴의 측면의 경사를 가질 수 있다.
상기 제2 언더 필(160)은 상기 제1 반도체 칩(110) 및 상기 회로 기판(10) 사이를 충진할 수 있다. 더욱 상세하게 설명하면, 상기 제2 언더 필(160)은 상기 제1 연결 패턴들(130)을 덮으며 형성될 수 있다. 일 측면에 따르면, 상기 제2 언더 필(160)은 상기 제1 반도체 칩(110)의 측면을 덮고, 상기 회로 기판(10)의 일 면(104)을 덮을 수 있다. 또한, 상기 제2 언더 필(160)은 상기 제1 반도체 칩(110)의 측면에 배치된 제1 언더 필(150)을 부분적으로 덮으며 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 회로 기판(10)에 인접한 부분의 제2 언더 필(160)이 상기 제1 반도체 칩(110)에 인접한 부분의 제2 언더 필(160)보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제2 언더 필(160)은 경사진 측면을 가질 수 있다. 상기 제2 언더 필(160)의 측면을 수직 단면으로 볼 때, 사다리꼴의 측면의 경사를 가질 수 있다. 즉, 상기 제1 언더 필(150)의 측면 경사와 상기 제2 언더 필(160)의 측면 경사는 서로 반대일 수 있다.
(반도체 패키지의 제조 방법_ 실시예 1)
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제1 연결 패턴들(130)이 접착된 제1 반도체 칩들(110)을 서로 이격시켜 케리어 기판(carrier, C)에 부착할 수 있다.
상기 제1 반도체 칩들(110)은, 제1 면(112)에 형성된 제2 패드들(114)과, 상기 제1 면(112)에 대응되는 제2 면(116)에 형성된 제3 패드들(118)과, 상기 제2 및 제3 패드들(114, 118)을 전기적으로 연결시키는 관통 전극들(119)을 포함할 수 있다. 또한, 상기 제1 반도체 칩들(110) 각각은 제1 폭(W1)을 가질 수 있다. 상기 제1 반도체 칩들(110) 각각의 제2 패드들(114)에는 상기 제1 연결 패턴들(130)이 전기적으로 접촉할 수 있다.
상기 케리어 기판(C)의 상면에는 임시 접착제(A)가 형성될 수 있다. 상기 임시 접착제(A)는 물리적 또는 화학적 처리에 의해 상기 제1 연결 패턴들(130)이 접착된 제1 반도체 칩들(110)을 부착 또는 분리시킬 수 있다. 상기 물리적 또는 화학적 처리의 예로는 열, 자외선, 정전기 또는 화학 물질 등을 들 수 있다.
상기 제1 연결 패턴들(130)이 상기 임시 접착제(A)와 접하도록 상기 제1 반도체 칩들(110)을 상기 케리어 기판(C) 상에 배치시킬 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 반도체 칩들(110) 사이의 이격 거리(Ws)는 후속하여 설명된 제2 반도체 칩(120)과 상기 제1 반도체 칩(110)의 폭 차이와 실질적으로 동일하거나 실질적으로 클 수 있다.
도 2b를 참조하면, 상기 제1 반도체 칩들(110) 상에, 제2 연결 패턴들(140)이 접착된 제2 반도체 칩들(120)을 각각 실장하여, 적층 구조물(135)을 형성할 수 있다.
상기 제2 반도체 칩들(120) 각각은 제3 면(122)에 형성된 제4 패드들(124)을 포함할 수 있다. 또한, 상기 제2 반도체 칩들(120) 각각은 상기 제3 면(122)에 대응되는 제4 면(126)을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 칩들(120) 각각은 상기 제1 폭(W1)보다 실질적으로 큰 제2 폭(W2)을 가질 수 있다. 상기 제4 패드들(124)에는 상기 제2 연결 패턴들(140)이 전기적으로 접촉할 수 있다.
상기 제1 반도체 칩들(110) 사이를 상기 제1 및 제2 반도체 칩들(110, 120)의 폭 차이보다 실질적으로 크게 이격시킴으로써, 상기 제1 반도체 칩들(110) 상에 상기 제1 반도체 칩들(110)보다 실질적으로 큰 제2 반도체 칩들(120)을 실장할 수 있다.
도 2c를 참조하면, 상기 적층 구조물(135)로부터 상기 케리어 기판(C)을 분리할 수 있다.
일 실시예에 따르면, 작업 스테이지(S)에 상기 제2 반도체 칩(120)의 제4 면(126)이 접하도록 배치할 수 있다. 상기 임시 접착제(A)가 형성된 상기 케리어 기판(C)에 물리적 또는 화학적 처리를 하여 상기 케리어 기판(C) 및 상기 임시 접착제(A)를 상기 반도체 칩 구조물(20)로부터 분리할 수 있다.
도 2d를 참조하면, 상기 제1 및 제2 반도체 칩들(110, 120) 사이에 제1 언더 필(150)을 충진할 수 있다.
일 실시예에 따르면, 상기 작업 스테이지(S)에 상기 제2 반도체 칩(120)의 제4 면(126)이 접한 상태에서, 상기 제1 언더 필(150)을 충진할 수 있다. 상기 제1 언더 필(150)은 상기 제1 및 제2 반도체 칩들(110, 120) 사이뿐만 아니라 상기 제1 반도체 칩(110)의 측면을 덮을 수 있다.
상기 제2 반도체 칩들(120) 각각에 인접한 제1 언더 필(150) 부분이 상기 제1 반도체 칩들(110) 각각에 인접한 제1 언더 필(150) 부분보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제1 언더 필(150)은 경사진 측면을 가질 수 있다.
도 2e를 참조하면, 상기 적층 구조물(135)을 회로 기판(10)에 실장할 수 있다.
상기 회로 기판(10)은 상기 제1 연결 패턴들(130)과 전기적으로 연결되는 제1 패드들(102)을 포함할 수 있다. 상기 제1 연결 패턴들(130)에 의해 상기 제1 반도체 칩들(110)이 상기 회로 기판(10)에 전기적으로 연결될 수 있다. 따라서, 상기 회로 기판(10) 상에 반도체 칩 구조물(20)의 실장될 수 있다.
상기 회로 기판(10) 및 상기 제1 반도체 칩(110) 사이에 제2 언더 필(160)을 충진할 수 있다. 상기 제2 언더 필(160)은 상기 제1 반도체 칩(110) 및 회로 기판(10) 사이뿐만 아니라 상기 제1 반도체 칩(110) 측면에 형성된 제1 언더 필(150)을 부분적으로 덮을 수 있다.
상기 회로 기판(10)에 인접한 제2 언더 필(160) 부분이 상기 제1 반도체 칩(110)에 인접한 제2 언더 필(160) 부분보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제2 언더 필(160)은 경사진 측면을 가질 수 있다.
이로써, 상기 회로 기판(10) 상에, 제1 및 제2 반도체 칩들(110, 120), 제1 및 제2 연결 패턴들(130, 140) 및 제1 및 제2 언더 필들(150, 160)을 포함하는 반도체 칩 구조물(20)들을 실장할 수 있다.
상술한 바와 같이, 상기 케리어 기판(C) 상에 상기 제1 반도체 칩들(110) 사이를 상기 제1 및 제2 반도체 칩들(110, 120)의 폭 차이보다 실질적으로 크게 이격시켜 배치함으로써, 상기 제1 반도체 칩들(110) 상에 상기 제1 반도체 칩들(110)보다 실질적으로 큰 제2 반도체 칩들(120)을 용이하게 실장할 수 있다.
(반도체 패키지의 제조 방법_ 제2 실시예 )
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제1 반도체 칩(202)이 형성된 기판(200) 상에 제1 연결 패턴들(220)을 형성하고, 제2 반도체 칩들(210)을 실장할 수 있다.
상기 제1 반도체 칩(202)은 기판(200)에 형성되고, 상기 기판(200)의 제1 면(204)에는 상기 제1 반도체 칩(202)과 전기적으로 연결되는 제1 패드들(206)이 형성될 수 있다. 상기 제1 패드들(206)에는 상기 제1 연결 패턴들(220)이 전기적으로 접촉할 수 있다. 예컨대, 상기 제1 반도체 칩(202) 각각은 메모리 칩일 수 있다.
상기 제2 반도체 칩들(210)은 상기 제1 연결 패턴들(220)에 전기적으로 접촉하는 제2 패드들(214)이 형성되는 제2 면(212)과, 상기 제2 면(212)과 대응되고 제3 패드들(214)이 형성되는 제3 면(216)을 포함할 수 있다. 상기 제2 및 제3 패드들(214, 218)은, 상기 제2 반도체 칩들(210) 각각을 관통하는 관통 전극(219)에 의해 전기적으로 연결될 수 있다. 예컨대, 상기 제2 반도체 칩들(210) 각각은 로직 칩일 수 있다.
도 3b를 참조하면, 상기 제1 반도체 칩(202) 및 기판(200) 사이를 충전하는 제1 언더 필(230)을 형성할 수 있다.
상기 제1 언더 필(230)은 상기 제1 반도체 칩(202) 및 기판(200) 사이뿐만 아니라 상기 제1 반도체 칩(202) 각각의 측면을 덮을 수 있다.
상기 기판(200)에 인접한 제1 언더 필(230) 부분이 상기 제1 반도체 칩(202) 각각에 인접한 제1 언더 필(230) 부분보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제1 언더 필(230)은 경사진 측면을 가질 수 있다.
도 3c를 참조하면, 상기 기판(200)의 제1 면(204)에 대응하는 면을 글라인딩(grinding)할 수 있다.
더욱 상세하게 설명하면, 상기 제1 반도체 칩(202)의 제3 면(216)을 보호 필름과 같은 보호 부재(F)로 마스크한 후, 상기 기판(200)의 제1 면(204)에 대응되는 면을 글라인딩할 수 있다. 상기 기판(200)의 글라인딩 공정 후, 상기 보호 부재(F)는 제거될 수 있다.
도 3d를 참조하면, 상기 제1 반도체 칩(202)의 제3 면(216)에 형성된 제3 패드들(214)에 제2 연결 패턴들(240)을 형성할 수 있다.
도 3e를 참조하면, 상기 제1 반도체 칩(202)이 실장된 기판(200)을 절단하여, 상기 제1 및 제2 반도체 칩들(202, 210)이 적층된 적층 구조물(245)을 형성할 수 있다.
상기 적층 구조물(245)들 각각은, 상기 제1 반도체 칩, 상기 제1 반도체 칩 상에 실장된 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들(202, 210) 사이를 연결하는 제1 연결 패턴들(220), 상기 제1 반도체 칩(202)에 전기적 접촉된 제2 연결 패턴들(240) 및 상기 제1 및 제2 반도체 칩들(202, 210) 사이에 충진된 제1 언더 필(230)을 포함할 수 있다.
도 3f를 참조하면, 상기 적층 구조물(145)을 회로 기판(30)에 실장할 수 있다.
상기 회로 기판(30)은 제4 패드들(218)을 포함하며, 상기 제2 연결 패턴들(240)은 상기 제4 패드들(218)과 전기적으로 접촉할 수 있다.
이어서, 상기 제1 반도체 칩(202) 및 상기 회로 기판(30) 사이에 제2 언더 필(250)을 충진할 수 있다. 상기 제2 언더 필(250)은 상기 제1 반도체 칩(202) 및 회로 기판(30) 사이뿐만 아니라 상기 제1 반도체 칩(202) 측면에 형성된 제1 언더 필(230)을 부분적으로 덮을 수 있다.
상기 회로 기판(30)에 인접한 제2 언더 필(250) 부분이 상기 제1 반도체 칩(202)에 인접한 제2 언더 필(250) 부분보다 실질적으로 넓은 면적을 가질 수 있다. 또한, 상기 제2 언더 필(250)은 경사진 측면을 가질 수 있다.
이로써, 상기 회로 기판(30) 상에, 제1 및 제2 반도체 칩들(202, 210), 제1 및 제2 연결 패턴들(240) 및 제1 및 제2 언더 필들(230, 250)을 포함하는 반도체 칩 구조물들(40)을 실장할 수 있다.
상술한 바와 같이, 폭이 큰 제1 반도체 칩(202)이 형성된 기판 상에 폭이 작은 제2 반도체 칩들(210)을 실장한 후, 상기 제1 반도체 칩(202)을 분리함으로써, 폭이 서로 상이한 반도체 칩들을 용이하게 수직 적층할 수 있다. 또한, 상기 제1 반도체 칩이 메모리 칩이고 상기 제2 반도체 칩이 로직 칩인 경우, 서로 기능이 상이한 반도체 칩들을 용이하게 수직 적층할 수 있다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 나타내는 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 사용함으로써, 폭이 상이한 반도체 칩들의 수직 적층이 가능하여 대용량 메모리 소자를 적용할 수 있다.
도 4b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 회로 기판 20: 반도체 칩 구조물
110: 제1 반도체 칩 120: 제2 반도체 칩
130: 제1 연결 패턴 140: 제2 연결 패턴
150: 제1 언더 필 160: 제2 언더 필

Claims (10)

  1. 회로 기판;
    상기 회로 기판 상에 실장되고, 상기 회로 기판과 대향되는 제1 면 및 상기 제1 면과 대향되는 제2 면을 가지며, 제1 폭을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 상기 제2 면에 대향된 제3면을 가지며, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 반도체 칩; 및
    상기 제1 및 제2 반도체 칩들 사이에 충진되어, 상기 제1 반도체 칩의 측면, 상기 제2 면 및 상기 제3 면만을 덮고, 경사진 측면을 갖는 제1 언더 필(underfill); 및
    상기 회로 기판 및 상기 제1 반도체 칩 사이에 충진되며, 경사진 측면을 갖는 제2 언더 필을 포함하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 언더 필이 상기 제1 반도체 칩의 측면을 덮는 제1 언더 필을 부분적으로 덮는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 언더 필의 측면의 경사진 방향과 상기 제2 언더 필의 측면의 경사진 방향이 반대인 반도체 패키지.
  5. 제1항에 있어서,
    상기 회로 기판 및 상기 제1 반도체 칩을 전기적으로 연결하는 적어도 하나의 제1 연결 패턴; 및
    상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 적어도 하나의 제2 연결 패턴을 더 포함하는 반도체 패키지.
  6. 제1 폭을 갖는 다수의 제1 반도체 칩들을 서로 이격시켜 케리어 기판(carrier)에 부착하는 단계;
    상기 제1 반도체 칩들 상에, 상기 제1 폭보다 큰 제2 폭을 갖는 다수의 제2 반도체 칩들을 각각 적층하는 단계;
    작업 스테이지에 상기 제2 반도체 칩의 상면이 접하도록, 상기 적층된 제1 및 제2 반도체 칩들을 역전시켜 배치하는 단계;
    역전된 상기 적층된 제1 및 제2 반도체 칩들로부터 상기 케리어 기판을 분리하는 단계;
    상기 케리어 기판을 분리한 후, 상기 제1 및 제2 반도체 칩들 사이에 제1 언더 필을 충진하는 단계; 및
    상기 적층된 제1 및 제2 반도체 칩들을 회로 기판에 실장하는 단계를 포함하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 반도체 칩들 사이의 이격 거리는 상기 제1 및 제2 폭의 차이보다 큰 반도체 패키지의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 반도체 칩들을 상기 케리어 기판에 부착하는 단계는,
    상기 케리어 기판에 임시 접착제(temporary adhesive)를 형성하는 단계;
    상기 제1 반도체 칩들 각각에 제1 연결 패턴들을 형성하는 단계; 및
    상기 제1 연결 패턴들이 상기 임시 접착제와 접하도록 상기 제1 반도체 칩들을 상기 케리어 기판에 배치하는 단계를 포함하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 반도체 칩들로부터 상기 케리어 기판을 분리하는 단계는,
    상기 임시 접착제가 형성된 상기 케리어 기판에 물리적 또는 화학적 처리를 하여, 상기 임시 접착제 및 상기 케리어 기판을 분리하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 반도체 칩들 사이에 상기 제1 언더 필을 충진하는 단계는,
    상기 적층된 제1 및 제2 반도체 칩들을 뒤집은 상태에서 상기 제1 언더 필을 충진하여, 상기 제2 반도체 칩들 각각에 인접한 제1 언더 필 부분이 상기 제1 반도체 칩들 각각에 인접한 제1 언더 필 부분보다 넓은 면적을 갖도록 한 반도체 패키지의 제조 방법.
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