[go: up one dir, main page]

KR102283505B1 - 반도체 패키지 및 반도체 모듈 - Google Patents

반도체 패키지 및 반도체 모듈 Download PDF

Info

Publication number
KR102283505B1
KR102283505B1 KR1020140100634A KR20140100634A KR102283505B1 KR 102283505 B1 KR102283505 B1 KR 102283505B1 KR 1020140100634 A KR1020140100634 A KR 1020140100634A KR 20140100634 A KR20140100634 A KR 20140100634A KR 102283505 B1 KR102283505 B1 KR 102283505B1
Authority
KR
South Korea
Prior art keywords
substrate
region
module
semiconductor
connection part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020140100634A
Other languages
English (en)
Other versions
KR20160017796A (ko
Inventor
조경순
공영철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140100634A priority Critical patent/KR102283505B1/ko
Priority to US14/714,531 priority patent/US9883593B2/en
Priority to CN201510463008.6A priority patent/CN105336708B/zh
Publication of KR20160017796A publication Critical patent/KR20160017796A/ko
Application granted granted Critical
Publication of KR102283505B1 publication Critical patent/KR102283505B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845—Stepped hole, via, edge, bump or conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10522—Adjacent components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Geometry (AREA)

Abstract

본 발명은 반도체 패키지 및 반도체 모듈을 제공한다. 본 발명에 따른 반도체 모듈은 모듈 기판; 및 상기 모듈 기판 상에 실장되는 반도체 패키지를 포함할 수 있다. 반도체 패키지의 기판은 편평한 상면 및 제1 영역 및 상기 제1 영역보다 낮은 레벨을 갖는 제2 영역을 포함하는 하면을 가질 수 있다. 상기 제2 영역 상의 상기 연결부의 하부면은 상기 제1 영역 상의 연결부의 하부면보다 낮은 레벨을 가질 수 있다. 연결부는 상기 기판의 하면 상에서 상기 모듈 기판과 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 반도체 모듈{Semiconductor packages and Semiconductor modules}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 반도체 모듈에 관한 것이다.
최근 휴대폰, 노트북 등의 전자 제품에서 제품의 경량화 및 소형화에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서 전자 제품 내에 사용되는 반도체 모듈의 소형화 및 경량화가 요구되고 있다.
더불어, 멀티미디어의 발달과 함께 플렉서블한 전자 제품의 중요성이 증대되고 있다. 이에 따라, 유기 발광 표시 장치(organic light emitting display: OLED), 액정 표시 장치(liquid crystal display: LCD), 플라스마 디스플레이 패널(plasma display panel: PDP), 박막 트랜지스터(thin-film transistor: TFT), 마이크로프로세서(microprocessor), 및/또는 램(Random access memory: RAM) 등을 플렉서블한 기판 상에 실장시키는 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 양호하게 실장된 반도체 패키지 및 반도체 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 패키지 및 반도체 모듈을 제공하는 데에 있다.
본 발명은 반도체 패키지 및 반도체 모듈에 관한 것이다. 본 발명에 따르면, 반도체 모듈은 모듈 기판; 및 상기 모듈 기판 상에 실장되는 반도체 패키지를 포함하되, 상기 반도체 패키지는: 편평한 상면 및 제1 영역 및 상기 제1 영역보다 낮은 레벨을 갖는 제2 영역을 포함하는 하면을 가지는 기판; 상기 기판의 상기 상면 상에 실장된 반도체칩; 및 상기 기판의 상기 하면 상에서 상기 모듈 기판과 전기적으로 연결되는 연결부들을 포함하고, 상기 제2 영역 상의 상기 연결부들의 하부면들은 상기 제1 영역 상의 연결부들의 하부면들보다 낮은 레벨을 가질 수 있다.
실시예에 따르면, 상기 제2 연결부들은 제1 연결부들과 동일한 높이를 가질 수 있다.
실시예에 따르면, 상기 모듈 기판의 단면은 굴곡을 가질 수 있다.
실시예에 따르면, 상기 모듈 기판은 상기 패키지를 향하여 돌출된 제1 굴곡부 및 상기 제1 굴곡부보다 상기 패키지로부터 이격된 제2 굴곡부를 포함하며, 평면적 관점에서, 상기 제2 굴곡부는 상기 기판의 상기 제2 영역과 중첩될 수 있다.
실시예에 따르면, 상기 모듈 기판 및 상기 반도체 패키지 사이에 개재되는 전자 소자를 더 포함할 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 전자 소자는 상기 기판의 상기 제1 영역과 중첩될 수 있다.
실시예에 따르면, 상기 기판의 상기 하면은 상기 제1 영역 및 상기 제2 영역보다 낮은 레벨을 갖는 제3 영역을 더 가지고, 상기 제3 영역 상의 상기 연결부들의 상기 하부면들은 상기 제2 영역 상의 상기 연결부들의 상기 하부면들보다 낮은 레벨을 가질 수 있다.
실시예에 따르면, 상기 제2 영역의 상기 기판은 상기 제1 영역의 상기 기판보다 두꺼울 수 있다.
실시예에 따르면, 상기 반도체 패키지는 상기 기판의 상기 상면 상에서 상기 반도체칩을 덮는 몰드막을 더 포함할 수 있다.
본 발명에 따른 반도체 모듈은 모듈 기판; 및 상기 모둘 기판 상에 실장된 반도체 패키지를 포함하되, 상기 반도체 패키지는: 평편한 상면 및 상기 모듈 기판을 향하는 돌출부가 제공된 하면을 가지는 기판; 상기 기판의 상면 상에 실장된 반도체칩; 상기 기판의 상기 하면 상에서, 상기 돌출부와 옆으로 이격되는 제1 연결부; 및 상기 기판의 상기 돌출부 상에 배치되며, 상기 제1 연결부보다 낮은 레벨을 가지는 제2 연결부를 포함할 수 있다.
실시예에 따르면, 상기 제2 연결부는 상기 제1 연결부와 동일한 높이를 가질 수 있다.
실시예에 따르면, 상기 모듈 기판의 단면은 굴곡을 가질 수 있다.
실시예에 따르면, 상기 모듈기판의 중심부는 상기 모듈 기판의 가장자리부보다 상기 기판에 인접하며, 상기 제1 연결부는 상기 중심부 상의 패드와 접촉하고, 상기 제2 연결부는 상기 가장 자리부 상의 상기 패드와 접촉할 수 있다.
실시예에 따르면, 상기 모듈 기판은 중심부 및 상기 중심부보다 상기 기판으로부터 이격된 가장자리부를 포함하고, 상기 제1 연결부는 상기 가장 자리부 상의 패드와 접촉하며, 상기 제2 연결부는 상기 중심부 상의 상기 패드와 접촉할 수 있다.
실시예에 따르면, 상기 모듈 기판 상에 실장된 전자 소자를 더 포함하되, 상기 전자 소자는 상기 모듈 기판 및 상기 반도체 패키지 사이에 제공될 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 전자 소자는 상기 기판의 돌출부와 이격되는 반도체 모듈.
실시예에 따르면, 상기 제1 연결부는 상기 전자 소자와 접촉하고, 상기 제2 연결부는 상기 모듈 기판과 접촉할 수 있다.
본 발명의 반도체 패키지는 하부 기판 및 하부 반도체 칩을 포함하는 하부 패키지; 상부 기판 및 상부 반도체 칩을 포함하는 상부 패키지; 상기 하부 기판의 상면 및 상기 상부 기판의 하면 중에서 적어도 하나 상에 제공되는 돌출부; 및 상기 하부 기판 및 상기 상부 기판 사이에 제공되며, 상기 상부 패키지를 상기 하부 패키지와 전기적으로 연결시키는 연결부들을 포함하되, 상기 연결부들은 상기 돌출부와 옆으로 이격되는 제1 연결부 및 상기 돌출부 상에 제공되며 상기 제1 연결부와 동일한 높이를 갖는 제2 연결부를 포함하고, 상기 하부 기판 및 상기 상부 기판 중에서 적어도 하나는 휘어진 부분을 포함할 수 있다.
실시예에 따르면, 상기 하부 기판은 상기 휘어진 부분을 가지고, 상기 돌출부는 상기 상부 기판의 상기 하면으로부터 상기 하부 기판을 향하여 연장될 수 있다.
실시예에 따르면, 상기 휘어진 부분은 위로 볼록한 곡률을 가지며, 평면적 관점에서, 상기 돌출부는 상기 휘어진 부분과 중첩될 수 있다.
실시예에 따르면, 상기 휘어진 부분은 상기 하부 기판의 가장자리에 해당할 수 있다.
실시예에 따르면, 상기 휘어진 부분은 아래로 볼록한 곡률을 가지며, 평면적 관점에서, 상기 돌출부는 상기 휘어진 부분과 이격될 수 있다.
실시예에 따르면, 상기 하부 기판은 상기 휘어진 부분을 가지고, 상기 돌출부는 상기 하부 기판의 상기 상면으로부터 상기 상부 기판을 향하여 연장될 수 있다.
실시예에 따르면, 상기 상부 기판은 상기 휘어진 부분을 포함하고, 상기 휘어진 부분은 아래로 볼록한 곡률을 가지며 상기 돌출부는 상기 하부 기판의 상기 상면 상에서 제공되고, 상기 제2 연결부의 상부면은 상기 제1 연결부의 상부면보다 높은 레벨 상에 제공될 수 있다.
실시예에 따르면, 상기 상부 기판은 상기 휘어진 부분을 포함하되, 상기 휘어진 부분은 아래로 볼록한 곡률을 가지며, 상기 돌출부는 상기 휘어진 부분의 하면 상에 형성되며, 상기 제1 연결부의 하부면은 상기 제2 연결부의 하부면과 실질적으로 동일한 레벨 상에 제공될 수 있다.
실시예에 따르면, 상기 하부 반도체칩은 상기 하부 기판의 상기 상면 상에 실장되며, 상기 상부 반도체칩은 상기 상부 기판의 상기 상면 상에 실장되며, 상기 연결부들은 상기 하부 반도체칩과 옆으로 이격될 수 있다.
본 발명에 따른 반도체 패키지의 일면은 단차를 가질 수 있다. 예를 들어, 일면의 제2 영역은 제1 영역보다 낮은 레벨에 배치될 수 있다. 이에 따라, 제2 영역 상의 제2 연결부는 제1 영역 상의 제1 연결부보다 낮은 레벨에 배치될 수 있다. 이에 따라, 반도체 패키지는 굴곡을 갖는 모듈 기판 상에 양호하게 실장될 수 있다. 다른 예로, 전자 소자가 반도체 패키지 및 모듈 기판 사이에 개재되어, 반도체 모듈이 소형화될 수 있다.
반도체 패키지의 하부 기판 및 상부 기판 중에서 어느 하나가 휘어질 수 있다. 이 때, 하부 기판의 상면 및 상부 기판의 하면 중에서 적어도 하나는 단차를 가질 수 있다. 이에 따라, 상부 패키지가 제1 및 제2 연결부들에 의해 하부 패키지에 양호하게 실장될 수 있다. 본 발명의 반도체 패키지는 신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a는 본 발명의 일 실시예에 따른 기판을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 1c는 본 발명의 다른 실시예에 따른 반도체 모듈을 도시한 단면도이다.
도 1d는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이다.
도 1e는 도 1d의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 모듈의 제조방법을 설명한 단면도들이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이다.
도 3b는 도 3a의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이다.
도 4b는 도 4a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이다.
도 5b는 도 5a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6b는 도 6a의 A-A' 및 B-B' 선을 따라 자른 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도들이다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 9b는 도 9a의 B-B' 선을 따라 자른 단면도이다.
도 9c는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에‘연결된다’ 또는 ‘커플된다’는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다. 본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 반도체 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, ‘포함한다’는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
첨부한 도면들을 참조하여, 본 발명의 반도체 모듈에 대하여 설명한다. 이하, 굴곡진 모듈 기판을 포함하는 반도체 모듈에 관하여 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 모듈을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 모듈(1)은 모듈 기판(20) 및 모듈 기판(20) 상에 실장된 반도체 패키지(10)를 포함할 수 있다. 반도체 패키지(10)는 기판(11), 연결부들(15, 16), 반도체칩(12), 및 몰드막(13)을 포함할 수 있다.
모듈 기판(20)은 플렉서블할 수 있다. 예를 들어, 모듈 기판(20)은 동일한 두께의 반도체 패키지(10)의 기판(11)보다 플렉서블할 수 있다. 모듈 기판(20)은 플라스틱 및/또는 고분자를 포함할 수 있으나, 이에 제한되지 않고 다양한 물질을 포함할 수 있다. 모듈 기판(20)의 단면은 굴곡을 가질 수 있다. 예를 들어, 모듈 기판(20)은 위로 볼록한 형상을 가질 수 있다. 제1 굴곡부(21)는 반도체 패키지(10)를 향하여 휘어지고, 모듈 기판(20)의 코어에 해당하는 위치에 제공될 수 있다. 제2 굴곡부(22)는 반도체 패키지(10)와 반대로 휘어지고, 모듈 기판(20)의 가장자리에 해당할 수 있다. 제2 굴곡부(22)는 제1 굴곡부(21)보다 반도체 패키지(10)로부터 이격될 수 있다. 모듈 기판(20)의 상면 상에 패드들(25, 26)이 제공될 수 있다. 패드들(25, 26)은 도전성 물질을 포함하며, 모듈 기판(20) 내의 전자회로(미도시)와 전기적으로 연결될 수 있다.
기판(11)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 예를 들어, 기판(11)은 복수의 절연층들(11i) 및 상기 절연층들(11i) 사이에 제공된 도전 패턴(11c)을 포함할 수 있다. 기판(11)은 평편한 상면(11a) 및 계단 형상을 갖는 하면(11b)을 가질 수 있다. 예를 들어, 기판(11)의 하면(11b)은 제1 영역(R1) 및 제1 영역(R1)과 다른 레벨에 제공된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 돌출되어, 제2 영역(R2)에서 하면(11b)의 레벨은 제1 영역(R1)에서 하면(11b)의 레벨보다 낮을 수 있다. 제2 영역(R2) 상의 기판(11)의 두께는 제1 영역(R1) 상의 기판(11)의 두께보다 두꺼울 수 있다. 평면적 관점에서, 제1 영역(R1)은 하면(11b)의 코어에 대응되고, 제2 영역(R2)은 하면(11b)의 가장자리에 대응될 수 있다. 도 1a에 도시된 바와 같이, 제1 영역(R1)은 모듈 기판(20)의 제1 굴곡부(21)와 중첩되고, 제2 영역(R2)은 모듈 기판(20)의 제2 굴곡부(22)와 중첩될 수 있다.
도 1b를 다시 참조하면, 연결부들(15, 16)이 기판(11)의 하면(11b) 상에 제공될 수 있다. 반도체 패키지(10)는 연결부들(15, 16)에 의해 모듈 기판(20)과 전기적으로 연결될 수 있다. 연결부들(15, 16)은 도전성 물질을 포함하고, 솔더볼 또는 범프의 형상을 가질 수 있다. 연결부들(15, 16)은 제1 영역(R1) 상의 제1 연결부(15) 및 제2 영역(R2) 상의 제2 연결부(16)를 포함할 수 있다. 제2 연결부(16)는 제1 연결부(15)와 실질적으로 동일한 부피를 가지며, 제1 연결부(15)와 동일 또는 유사한 높이를 가질 수 있다. 본 명세서에서 동일한 부피, 동일한 크기, 및 동일한 높이는 공정 상에서 발생할 수 있는 오차 범위 이내를 의미한다. 기판(11)의 하면(11b)이 단차를 가짐에 따라, 제1 및 제2 연결부들(15, 16)의 하부면들(15b, 16b)은 단차를 가질 수 있다. 예를 들어, 제2 연결부(16)의 하부면(16b)은 제1 연결부(15)의 하부면(15b)과 다른 레벨에 배치될 수 있다. 제1 연결부(15)의 하부면(15b)이 제2 연결부(16)의 하부면(16b)과 동일한 레벨 상에 제공되는 경우, 제1 연결부(15)는 제1 굴곡부(21) 상의 제1 패드(25)와 접촉하나, 제2 연결부(16)는 제2 굴곡부(22) 상의 제2 패드(26)와 접촉하지 않을 수 있다. 본 발명에 따르면, 제2 연결부(16)의 하부면(16b)은 제1 연결부(15)의 하부면(15b)보다 낮은 레벨에 제공될 수 있다. 제1 연결부(15)는 제1 굴곡부(21)에 배치된 제1 패드(25)와 접촉하고, 제2 연결부(16)들은 제2 굴곡부(22)에 배치된 제2 패드(26)와 접촉할 수 있다. 이에 따라, 반도체 패키지(10)가 굴곡진 모듈 기판(20) 상에 실장될 수 있다. 반도체 모듈(1)은 신뢰성이 향상될 수 있다.
반도체칩(12)이 기판(11)의 상면(11a) 상에 배치될 수 있다. 반도체칩(12)은 집적회로, 예를 들어, 메모리 회로 또는 로직 회로를 포함할 수 있다. 범프들(14)이 기판(11) 및 반도체칩(12) 사이에 개재될 수 있다. 반도체칩(12)은 범프들(14)을 통해 기판(11)과 전기적으로 연결될 수 있다. 범프들(14)은 전도성 물질을 포함할 수 있다.
몰드막(13)이 기판(11)의 상면(11a) 상에 제공되어, 반도체칩(12)을 덮을 수 있다. 몰드막(13)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 몰드막(13)은 기판(11) 및 반도체칩(12) 사이로 연장되어, 범프들(14) 사이를 채울 수 있다. 다른 예로, 기판(11) 및 반도체칩(12) 사이에 언더필막(미도시)이 제공되어, 범프들(14) 사이를 채울 수 있다.
도 1c는 본 발명의 다른 실시예에 따른 반도체 모듈을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 1c를 참조하면, 반도체 모듈(2)은 모듈 기판(20) 및 반도체 패키지(10)를 포함할 수 있다. 모듈 기판(20)은 플렉서블할 수 있다. 모듈 기판(20)의 단면은 아래로 볼록한 형상의 굴곡진 단면을 가질 수 있다. 제1 굴곡부(21)는 모듈 기판(20)의 코어에 해당하고, 반도체 패키지(10)와 반대로 휘어질 수 있다. 제2 굴곡부(22)는 모듈 기판(20)의 가장자리에 해당하고, 반도체 패키지(10)를 향해 휘어질 수 있다. 제2 굴곡부(22)는 제1 굴곡부(21)보다 기판(11)에 인접할 수 있다.
기판(11)은 인쇄회로기판(PCB)일 수 있다. 예를 들어, 기판(11)은 복수의 절연층들(11i) 및 도전 패턴(11c)을 포함할 수 있다. 기판(11)은 평편한 상면(11a) 및 단차를 가지는 하면(11b)을 가질 수 있다. 제1 영역(R1)에서 하면(11b)의 레벨은 제2 영역(R2)에서 하면(11b)의 레벨보다 낮을 수 있다. 제1 영역(R1)은 제2 영역(R2)보다 돌출될 수 있다. 제1 영역(R1)의 기판(11)은 제2 영역(R2)의 기판(11)보다 두꺼울 수 있다. 제1 영역(R1)은 하면(11b)의 코어에 대응되고, 제2 영역(R2)은 가장 자리에 대응될 수 있다.
제1 연결부(15) 및 제2 연결부(16)가 제1 영역(R1) 및 제2 영역(R2) 상에 각각 제공될 수 있다. 제2 연결부(16)는 제1 연결부(15)와 동일한 부피를 가질 수 있다. 기판(11)의 하면(11b)이 단차를 가짐에 따라, 연결부들(15, 16)의 하부면들(15b, 16b)은 단차를 가질 수 있다. 예를 들어, 제1 연결부(15)의 하부면(15b)은 제2 연결부(16)의 하부면(16b)보다 낮은 레벨에 배치될 수 있다. 제1 연결부(15)의 하부면(15b)은 제2 연결부(16)의 하부면(16b)과 동일한 레벨 상에 제공되는 경우, 제2 연결부(16)는 제2 굴곡부(22) 상의 제2 패드(26)와 접촉하나, 제1 연결부(15)는 제1 굴곡부(21) 상의 제1 패드(25)와 접촉하지 않을 수 있다. 실시예에 따르면, 제1 연결부(15)는 제1 굴곡부(21)에 배치된 제1 패드(25)와 접촉하고, 제2 연결부(16)들은 제2 굴곡부(22)에 배치된 제2 패드(26)와 접촉할 수 있다. 이에 따라, 반도체 패키지(10)가 굴곡진 모듈 기판(20) 상에 양호하게 실장될 수 있다. 반도체 모듈(2)은 신뢰성이 향상될 수 있다.
반도체칩(12)이 기판(11)의 상면(11a) 상에 배치될 수 있다. 범프들(14)이 기판(11) 및 반도체칩(12) 사이에 개재될 수 있다. 몰드막(13)은 기판(11)의 상면(11a) 상에 제공되어, 반도체칩(12)을 덮을 수 있다.
도 1d는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이고, 도 1e는 도 1d의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d 및 도 1e를 참조하면, 반도체 모듈(3)은 모듈 기판(20) 및 반도체 패키지(10)를 포함할 수 있다. 모듈 기판(20)은 플렉서블할 수 있다. 모듈 기판(20)의 단면은 굴곡을 가질 수 있다. 예를 들어, 모듈 기판(20)은 위로 볼록한 형상을 가질 수 있다. 모듈 기판(20)은 비교적 큰 곡률을 가질 수 있다. 예를 들어, 도 1a 및 도 1b에서 설명한 모듈 기판(20)보다 더 큰 곡률을 가질 수 있다. 제1 굴곡부(21)는 모듈 기판(20)의 코어에 해당하고, 반도체 패키지(10)를 향해 휘어질 수 있다. 제3 굴곡부(23)는 모듈 기판(20)의 가장자리에 해당하고, 반도체 패키지(10)와 반대로 휘어질 수 있다. 제2 굴곡부(22)는 제1 굴곡부(21) 및 제3 굴곡부(23) 사이에 제공될 수 있다.
기판(11)은 인쇄회로기판(PCB)일 수 있다. 예를 들어, 기판(11)은 복수의 절연층들(11i) 및 도전 패턴(11c)을 포함할 수 있다. 기판(11)은 평편한 상면(11a) 및 단차를 갖는 하면(11b)을 가질 수 있다. 하면(11b) 상에 복수개의 단차가 형성될 수 있다. 예를 들어, 하면(11b)은 제1 내지 제3 영역들(R1, R2, R3)을 가질 수 있다. 제2 영역(R2)에서 하면(11b)의 레벨은 제1 영역(R1)에서 하면(11b)의 레벨보다 낮고, 제3 영역(R3)에서 하면(11b)의 레벨은 제2 영역(R2)에서 하면(11b)의 레벨보다 낮을 수 있다. 제2 영역(R2) 상의 기판(11)은 제1 영역(R1) 상의 기판(11)보다 두껍고, 제3 영역(R3) 상의 기판(11)은 제2 영역(R2) 상의 기판(11)보다 두꺼울 수 있다. 제1 영역(R1)은 하면(11b)의 코어에 대응되고, 제3 영역(R3)은 가장자리에 대응될 수 있다. 제2 영역(R2)은 제1 영역(R1) 및 제3 영역(R3) 사이에 제공될 수 있다. 도 1d에 도시된 바와 같이, 평면적 관점에서, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)은 모듈 기판(20)의 제1 굴곡부(21), 제2 굴곡부(22), 및 제3 굴곡부(23)와 각각 중첩될 수 있다.
제1 내지 제3 연결부들(15, 16, 17)이 기판(11)의 하면(11b)의 제1 내지 제3 영역들(R1, R2, R3) 상에 각각 제공될 수 있다. 제1 내지 제3 연결부들(15, 16, 17)은 서로 동일한 부피 및 높이를 가질 수 있으나, 이에 제한되지 않는다. 기판(11)의 하면(11b)이 단차를 가짐에 따라, 제1 내지 제3 연결부들(15, 16, 17)의 하부면들(15b, 16b, 17b)이 단차를 가질 수 있다. 연결부들(15, 16, 17)의 하부면들(15b, 16b, 17b)의 단차는 기판(11)의 하면(11b)의 단차에 대응될 수 있다. 예를 들어, 제2 연결부(16)의 하부면(16b)은 제1 연결부(15)의 하부면(15b)보다 †F은 레벨에 배치되고, 제3 연결부(17)의 하부면(17b)은 제2 연결부(16)의 하부면(16b)보다 낮은 레벨에 배치될 수 있다. 제1 내지 제3 연결부들(15, 16, 17)은 제1 내지 제3 굴곡부들(21, 22, 23)에 배치된 패드들(25, 26, 27)과 각각 접촉할 수 있다. 이에 따라, 반도체 패키지(10)가 굴곡진 모듈 기판(20) 상에 양호하게 실장될 수 있다. 반도체 모듈(3)은 신뢰성이 향상될 수 있다. 본 실시예에 따르면, 기판(11)의 하면(11b)이 제1 내지 제3 영역들(R1, R2, R3)을 가져, 서로 다른 레벨에 배치된 하부면들(15b, 16b, 17b)을 갖는 제1 내지 제3 연결부들(15, 16, 17)이 제공될 수 있다. 이에 따라, 반도체 패키지(10)는 비교적 큰 곡률을 갖는 모듈 기판(20) 상에 양호하게 실장될 수 있다.
모듈 기판(20)은 위로 볼록하고 단면 및 아래로 볼록한 단면에 제한되지 않고, 다양한 형상의 굴곡을 갖는 단면을 가질 수 있다. 기판(11)의 하면(11b)이 가지는 단차의 개수, 형상, 및 높이가 조절되어, 연결부들(15, 16, 17)의 하부면들(15b, 16b, 17b)의 레벨이 제어될 수 있다. 예를 들어, 연결부들(15, 16, 17)의 하부면들(15b, 16b, 17b)의 레벨은 모듈 기판(20)의 상면의 곡률에 대응될 수 있다. 이에 따라, 반도체 패키지(10)가 다양한 곡률을 갖는 모듈 기판(20) 상에 실장될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 모듈의 제조방법을 설명한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 모듈의 제조방법을 설명한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 제1 도전 패턴(111c)이 부착된 제1 절연층(111i)이 제공될 수 있다. 제1 도전 패턴(111c) 및 제1 절연층(111i)은 앞서 도 1a 및 도 1b의 예에서 설명한 도전 패턴(11c) 및 절연층(11i)과 각각 동일 또는 유사할 수 있다. 제1 도전 패턴(111c)은 구리와 같은 금속을 포함할 수 있다. 제1 절연층(111i)은 실리콘, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 비아들(미도시)가 절연층 내에 제공되어, 제1 도전 패턴(111c)과 전기적으로 연결될 수 있다. 제1 도전 패턴(111c) 및/또는 제1 절연층(111i)은 복수개로 제공될 수 있으며, 서로 번갈아가며 적층될 수 있다. 제1 도전 패턴(111c) 및 제1 절연층(111i)의 개수 및 높이는 조절될 수 있다.
도 2b를 참조하면, 홀(H)이 형성되어, 제1 도전 패턴(111c) 및 제1 절연층(111i)을 관통할 수 있다. 홀(H)은 기계적 방법에 의하여 형성될 수 있다. 예를 들어, 펀칭(punching) 공정이 제1 도전 패턴(111c) 및 제1 절연층(111i) 상에 수행될 수 있다.
도 2c를 참조하면, 제2 도전 패턴들(111d) 및 제2 절연층들(111j)이 제공될 수 있다. 제2 도전 패턴들(111d)이 부착된 제2 절연층들(111j)은 앞서 도 1a 및 도 1b의 예에서 설명한 도전 패턴(11c) 및 절연층(11i)과 각각 동일 또는 유사할 수 있다. 제2 도전 패턴들(111d) 및 제2 절연층들(111j)은 서로 번갈아가며 적층될 수 있다. 일 예로, 제2 도전 패턴들(111d) 및/또는 제2 절연층들(111j)은 복수 개 또는 단수개로 제공될 수 있으나, 그 개수 및 높이는 조절될 수 있다.
도 2d를 참조하면, 제1 도전 패턴(111c) 및 제1 절연층(111i)이 제2 도전 패턴들(111d) 및 제2 절연층들(111j) 상에 부착되어, 기판(11)이 제조될 수 있다. 제1 도전 패턴(111c) 및 제1 절연층(111i)은 기판(11)의 하면(11b)에 인접할 수 있다. 제1 도전 패턴(111c) 및 제1 절연층(111i)은 제2 도전 패턴들(111d) 및 제2 절연층들(111j)으로부터 돌출될 수 있다. 이에 따라, 기판(11)의 상면(11a)은 편평하고, 하면(11b)은 단차를 가질 수 있다. 예를 들어, 제2 영역(R2)의 하면(11b)은 제1 영역(R1)의 하면(11b)보다 낮은 레벨에 배치될 수 있다. 이 때, 제2 영역(R2)는 제1 도전 패턴(111c) 및 제1 절연층(111i)이 제공된 영역일 수 있다. 제1 도전 패턴(111c)은 제1 및 제2 절연층들(111i, 111j) 사이에 개재될 수 있다. 제2 도전 패턴들(111d)은 제2 절연층들(111j) 사이에 개재될 수 있다.
도 2e를 참조하면, 연결부들(15, 16)이 기판(11)의 하면(11b) 상에 부착될 수 있다. 예를 들어, 기판(11)의 제1 영역(R1) 상에 제1 연결부(15)들이 배치되고, 기판(11)의 제2 영역(R2) 상에 제2 연결부(16)가 배치될 수 있다. 제1 연결부(15)는 제2 연결부(16)와 동일한 종류일 수 있다. 예를 들어, 제1 연결부(15)는 제2 연결부(16)와 동일한 부피 및/또는 높이를 가지며, 동일한 물질을 포함할 수 있다. 이에 따라, 연결부들(15, 16)의 하부면들(15b, 16b)은 단차를 형성될 수 있다. 연결부들(15, 16)의 하부면들(15b, 16b)의 단차는 기판(11)의 하면(11b)의 단차와 대응되는 크기 및 평면적 배치을 가질 수 있다. 예를 들어, 제2 연결부(16)의 하부면(16b)은 제1 연결부(15)의 하부면(15b)보다 낮은 레벨 상에 배치될 수 있다. 실시예에 따르면, 동일한 크기의 연결부들(15, 16)이 사용되어, 반도체 패키지(10)가 보다 용이하게 제조될 수 있다. 이와 달리, 제1 연결부(15)는 제2 연결부(16)와 다른 크기를 가질 수 있으나, 제1 연결부(15)의 하부면(15b)은 제2 연결부(16)의 하부면(16b)보다 낮은 레벨에 제공될 수 있다.
반도체칩(12)이 기판(11)의 상면(11a)의 제1 영역(R1) 상에 배치될 수 있다. 반도체칩(12)은 기판(11) 상에서 복수개가 옆으로 이격되어 실장될 수 있다. 일 예로, 반도체칩(12)은 범프들(14)을 통하여 기판(11)과 전기적으로 연결될 수 있다. 이와 달리, 반도체칩(12)은 와이어 본딩(미도시)을 사용하여 기판(11)에 실장될 수 있다. 몰드막(13)이 기판(11)의 상면(11a) 상에서 반도체칩(12)을 덮을 수 있다. 연결부들(15, 16), 반도체칩(12), 및 몰드막(13)의 형성 순서는 다양할 수 있다.
도 2f를 참조하면, 기판(11) 상에 쏘잉 공정이 수행되어, 반도체 패키지(10)가 형성될 수 있다. 반도체 패키지(10)는 기판(11), 반도체칩(12), 몰드막(13), 및 연결부들(15, 16)을 포함할 수 있다.
도 2g를 도 1a와 함께 참조하면, 반도체 패키지(10)가 모듈 기판(20) 상에 실장될 수 있다. 모듈 기판(20)은 굴곡진 단면을 가질 수 있다. 모듈 기판(20)은 앞서 도 1a 내지 1d의 예로써 설명한 모듈 기판(20)일 수 있다. 실시예에 따르면, 제2 연결부(16)의 하부면(16b)이 제1 연결부(15)의 하부면(15b)보다 더 낮은 레벨을 가질 수 있다. 이에 따라, 제1 연결부(15)가 모듈 기판(20)의 제1 굴곡부(21)에 배치된 제1 패드(25)와 전기적으로 연결되고, 기판(11)의 제2 연결부(16)가 제2 굴곡부(22)에 배치된 제2 패드(26)와 전기적으로 연결될 수 있다. 연결부들(15, 16)의 하부면들(15b, 16b)의 레벨은 모듈 기판(20)의 굴곡에 대응하여 다양하게 조절될 수 있다. 지금까지 설명한 제조예에 의하여, 반도체 모듈(1)이 완성될 수 있다.
본 발명의 또 다른 실시예들에 따른 반도체 모듈을 설명한다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이고, 도 3b는 도 3a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 모듈(4)은 모듈 기판(20), 전자 소자(30), 및 반도체 패키지(10)를 포함할 수 있다.
모듈 기판(20)은 회로 패턴을 가지는 인쇄 회로 기판(PCB)일 수 있다. 모듈 기판(20)은 편평할 수 있다. 다른 예로, 모듈 기판(20)은 굴곡질 수 있다. 모듈 기판(20)은 내부 회로(미도시)를 포함할 수 있다. 전자 소자(30)는 모듈 기판(20)의 상면 상에 실장될 수 있다. 전자 소자(30)는 수동소자 및/또는 능동 소자일 수 있다. 전자 소자(30)는 모듈 기판(20) 및 반도체 패키지(10) 사이에 제공될 수 있다.
반도체 패키지(10)가 모듈 기판(20)의 상면 및 전자 소자(30)의 상면 상에 배치될 수 있다. 반도체 패키지(10)는 기판(11), 반도체칩(12), 몰드막(13), 및 연결부들(15, 16)을 포함할 수 있다. 기판(11)의 상면(11a)은 편평하고, 하면(11b)은 단차를 가질 수 있다. 예를 들어, 제2 영역(R2)의 하면(11b)의 레벨은 제1 영역(R1)의 하면(11b)의 레벨보다 낮을 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 돌출되어, 제2 영역(R2) 상의 기판(11)의 두께는 제1 영역(R1) 상의 기판(11)의 두께보다 두꺼울 수 있다. 제1 영역(R1)은 하면(11b)의 코어에 대응되고, 제2 영역(R2)은 하면(11b)의 가장자리에 대응될 수 있다. 제1 영역(R1)은 평면적 관점에서 도 3a에 도시된 바와 같이 전자 소자(30)와 중첩되며, 제2 영역(R2)은 전자 소자(30)와 중첩되지 않을 수 있다.
연결부들(15, 16)이 기판(11)의 하면(11b) 상에 제공될 수 있다. 반도체 패키지(10)는 연결부들(15, 16)에 의해 모듈 기판(20)에 전기적으로 연결될 수 있다. 제2 연결부(16)는 제1 연결부(15)와 동일한 부피를 가지며, 제1 연결부(15)와 동일한 높이를 가질 수 있다. 제2 영역(R2)의 하면(11b)은 제1 영역(R1)의 하면(11b)보다 낮은 레벨에 배치됨에 따라, 제2 연결부(16)의 하부면(16b)는 제1 연결부(15)의 하부면(15b)보다 낮은 레벨 상에 제공될 수 있다. 기판(11)의 하면(11b) 상에 제공된 단차는 연결부들(15, 16)의 하부면들(15b, 16b)이 갖는 단차와 대응될 수 있다.
전자 소자(30)는 모듈 기판(20) 및 반도체 패키지(10) 사이에 제공될 수 있다. 제1 연결부(15)의 하부면(15b)이 제2 연결부(16)의 하부면(16b)과 동일한 레벨 상에 제공되는 경우, 반도체 패키지(10)의 평면적 배치는 전자 소자(30)에 의해 제한될 수 있다. 예를 들어, 반도체 패키지(10)는 전자 소자(30)와 옆으로 이격되어 모듈 기판(20) 상에 실장될 수 있다. 본 발명에 따르면, 기판(11)의 하면(11b)이 단차를 가져, 반도체 패키지(10)가 도 3a에 도시된 바와 같이 평면적 관점에서 전자 소자(30)와 중첩될 수 있다. 예를 들어, 제1 연결부(15)는 전자 소자(30)의 상면(11a) 상에 배치된 제1 패드(25)와 접촉하고, 제2 연결부(16)는 모듈 기판(20)의 상면(11a) 상에 배치된 제2 패드(26)와 접촉할 수 있다. 이와 달리, 제1 연결부(15)는 생략될 수 있다. 반도체 패키지(10)의 배치는 전자 소자(30)의 배치에 의해 제한되지 않을 수 있다. 평면적 관점에서, 반도체 패키지(10)가 전자 소자(30)와 중첩되어, 반도체 모듈(4)이 소형화될 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 모듈(5)은 모듈 기판(20), 전자 소자(30), 및 반도체 패키지(10)를 포함할 수 있다. 전자 소자(30)는 모듈 기판(20)의 상면 상에 실장될 수 있다. 전자 소자(30)는 모듈 기판(20) 및 반도체 패키지(10) 사이에 제공될 수 있다.
반도체 패키지(10)가 모듈 기판(20)의 상면 및 전자 소자(30) 상에 배치될 수 있다. 반도체 패키지(10)는 기판(11), 반도체칩(12), 몰드막(13), 및 연결부들(15, 16)을 포함할 수 있다. 기판(11)의 상면(11a)은 편평하고, 하면(11b)은 단차를 가질 수 있다. 예를 들어, 제2 영역(R2)의 하면(11b)의 레벨은 제1 영역(R1)의 하면(11b)의 레벨보다 낮을 수 있다. 도 4a에 도시된 바와 같이, 평면적 관점에서, 제1 영역(R1)은 전자 소자(30)와 중첩되고, 제2 영역(R2)은 전자 소자(30)와 이격될 수 있다. 제1 영역(R1)은 하면(11b)의 일측에 해당하고, 제2 영역(R2)은 하면(11b)의 타측에 해당할 수 있다.
연결부들(15, 16)이 기판(11)의 하면(11b) 상에 제공될 수 있다. 제2 연결부(16)는 제1 연결부(15)와 동일한 부피를 가지며, 제1 연결부(15)와 동일 또는 유사한 높이를 가질 수 있다. 제2 영역(R2)의 하면(11b)이 제1 영역(R1)의 하면(11b)보다 낮은 레벨에 배치됨에 따라, 제2 연결부(16)는 제1 연결부(15)보다 낮은 레벨 상에 제공될 수 있다. 기판(11)의 하면(11b) 상에 제공된 단차는 연결부들(15, 16)의 하부면들(15b, 16b)이 갖는 단차와 대응될 수 있다. 제1 연결부(15)는 전자 소자(30)의 상면(11a) 상에 배치된 제1 패드(25)와 접촉하고, 제2 연결부(16)는 모듈 기판(20)의 상면(11a) 상에 배치된 제2 패드(26)와 접촉할 수 있다. 이와 달리, 제1 연결부(15)는 생략될 수 있다. 기판(11)의 하면(11b)이 단차를 가져, 반도체 패키지(10)의 배치가 전자 소자(30)의 배치에 의해 제한되지 않을 수 있다. 반도체 모듈(5)이 소형화될 수 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 반도체 모듈을 도시한 평면도이고, 도 5b는 도 5a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 모듈(6)은 모듈 기판(20), 전자 소자(30), 및 반도체 패키지(10)를 포함할 수 있다. 모듈 기판(20)은 인쇄 회로 기판(PCB)일 수 있다. 제1 전자 소자(31) 및 제2 전자 소자(32)는 각각 모듈 기판(20)의 상면 상에 실장될 수 있다. 제1 및 제2 전자 소자들(31, 32)은 수동소자 및/또는 능동 소자일 수 있다. 제1 및 제2 전자 소자들(31, 32)은 모듈 기판(20) 및 반도체 패키지(10) 사이에 제공될 수 있다.
반도체 패키지(10)가 모듈 기판(20)의 상면 상에 배치될 수 있다. 반도체 패키지(10)는 기판(11), 반도체칩(12), 몰드막(13), 및 연결부들(15, 16)을 포함할 수 있다. 기판(11)의 상면(11a)은 편평할 수 있다. 하면(11b) 상에 복수개의 단차가 형성될 수 있다. 하면(11b)은 제1 내지 제3 영역들(R1, R2, R3)을 가질 수 있다. 도 5a에 도시된 바와 같이, 평면적 관점에서 제1 영역(R1) 및 제2 영역(R2)은 제1 전자 소자(31) 및 제2 전자 소자(32)와 각각 중첩될 수 있다. 제3 영역(R3)은 제1 전자 소자(31) 및 제2 전자 소자(32)와 중첩되지 않을 수 있다. 제1 영역(R1)은 하면(11b)의 일측에 인접하고, 제3 영역(R3)은 하면(11b)의 타측에 인접하며, 제2 영역(R2)은 제1 영역(R1) 및 제3 영역(R3) 사이에 제공될 수 있다. 제1 내지 제3 영역들(R1, R2, R3)의 배치는 이에 제한되지 않고, 전자 소자들(31, 32)의 배치에 따라 다양할 수 있다.
도 5b를 다시 참조하면, 제3 영역(R3)의 하면(11b)은 제1 영역(R1) 및 제2 영역(R2)의 하면(11b)과 다른 레벨에 배치될 수 있다. 예를 들어, 제2 영역(R2)의 하면(11b)은 제1 영역(R1) 및 제3 영역(R3)의 하면(11b)보다 모듈 기판(20)을 향해 돌출되어, 제1 영역(R1) 및 제3 영역(R3)의 하면(11b)보다 낮은 레벨에 배치될 수 있다. 제2 영역(R2) 상의 기판(11)의 두께는 제1 영역(R1) 및 제3 영역(R3) 상의 기판(11)의 두께보다 두꺼울 수 있다. 하면(11b)의 제3 영역(R3)은 제1 영역(R1)과 동일 또는 상이한 레벨에 배치될 수 있다.
제1 내지 제3 연결부들(15, 16, 17)이 기판(11)의 하면(11b)의 제1 내지 제3 영역들(R1, R2, R3) 상에 각각 제공될 수 있다. 제1 내지 제3 연결부들(15, 16, 17)은 서로 동일한 부피 및 높이를 가질 수 있다. 다른 예로, 제1 연결부(15) 및/또는 제2 연결부(16)는 생략될 수 있다. 제3 영역(R3)의 하면(11b)이 제1 영역(R1) 및 제2 영역(R2) 의 하면(11b)보다 낮은 레벨에 배치됨에 따라, 제3 연결부(17)의 하부면(17b)는 제1 연결부(15)의 하부면(15b) 및 제2 연결부(16)의 하부면(16b)보다 낮은 레벨 상에 제공될 수 있다. 제3 연결부(17)는 모듈 기판(20)의 상면 상의 패드(27)과 접촉할 수 있다. 제1 연결부(15) 및 제2 연결부(16)는 제1 전자 소자(31) 및 제2 전자 소자(32)와 각각 전기적으로 연결될 수 있다. 본 발명에 따르면, 기판(11)의 하면(11b)은 복수의 단차를 가져, 평면적 관점에서 반도체 패키지(10)는 복수의 전자 소자들(31, 32)과 중첩될 수 있다. 이에 따라, 반도체 모듈(6)이 더욱 소형화될 수 있다. 기판(11)에 하면(11b)에 형성된 단차 및 제1 내지 제3 영역들(R1, R2, R3)의 배치가 조절되어, 연결부들(15, 16, 17)의 하부면들(15b, 16b, 17b)의 단차 및 연결부들(15, 16, 17)의 배치가 조절될 수 있다. 반도체 패키지(10)는 전자 소자(30)에 의해 제한되지 않고, 모듈 기판(20) 상에 배치될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 패키지를 설명한다.
도 6a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 6b는 도 6a의 A-A' 및 B-B' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(10a)는 하부 패키지(100) 및 상부 패키지(200)를 포함할 수 있다. 하부 패키지(100)는 하부 기판(111), 하부 반도체칩(112), 및 하부 몰드막(113)을 포함할 수 있다. 하부 기판(111)은 인쇄회로기판일 수 있다. 하부 기판(111)에 휨(warpage)이 발생할 수 있다. 하부 기판(111)의 단면은 위로 볼록한 굴곡을 가질 수 있다. 예를 들어, 하부 기판(111)의 가장 자리가 상부 패키지(200)와 반대로 휘어질 수 있다. 이에 따라, 휘어진 부분(115)은 하부 기판(111)의 다른 부분보다 상부 패키지(200)로부터 이격될 수 있다. 하부 반도체칩(112)은 하부 기판(111)의 상면(111a) 상에 실장될 수 있다. 하부 몰드막(113)은 하부 기판(111)의 상면(111a) 상에서 하부 반도체칩(112)을 덮을 수 있다. 휘어진 부분(115)은 도 6a에 도시된 바와 같이 하부 기판(111)의 가장 자리들 중에 적어도 하나를 포함할 수 있으나, 휘어진 부분(115)의 위치는 다양할 수 있다.
상부 패키지(200)는 상부 기판(211), 상부 반도체칩(212), 및 상부 몰드막(213)을 포함할 수 있다. 상부 패키지(200)는 앞서 도 1a 및 도 1b의 예로써 설명한 반도체 패키지(10)와 동일 또는 유사할 수 있다. 예를 들어, 상부 기판(211), 상부 반도체칩(212), 및 상부 몰드막(213)은 각각 도 1a 및 도 1b의 기판(11), 반도체칩(12), 및 몰드막(13)에 대응될 수 있다. 예를 들어, 상부 기판(211)은 인쇄회로기판일 수 있다. 상부 기판(211)의 상면(211a)은 편평하고, 하면(211b)은 단차를 가질 수 있다. 하면(211b)은 제1 영역(R1) 및 제1 영역(R1)보다 낮은 레벨에 배치된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 하부 기판(111)을 향하여 돌출될 수 있다. 제2 영역(R2)은 도 6a에 도시된 바와 같이, 평면적 관점에서 하부 기판(111)의 휘어진 부분(115)과 중첩될 수 있다. 상부 반도체칩(212)은 상부 기판(211)의 상면(211a) 상에 실장될 수 있다. 상부 몰드막(213)은 상부 기판(211)의 상면(211a) 상에서 상부 반도체칩(212)을 덮을 수 있다.
연결부들(150, 160)이 하부 기판(111) 및 상부 기판(211) 사이에 개재되어, 상부 패키지(200)를 하부 패키지(100)와 전기적으로 연결시킬 수 있다. 연결부들(150, 160)은 전도성 물질을 포함할 수 있다. 제1 연결부(150) 및 제2 연결부(160)가 상부 기판(211)의 하면(211b)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 제공될 수 있다. 제2 연결부(160)는 제1 연결부(150)와 동일한 부피 및 높이를 가질 수 있다. 제2 영역(R2)의 하면(211b)이 제1 영역(R1)의 하면(211b)보다 낮은 레벨을 가져, 제2 연결부(160)이 하부면(160b)은 제1 연결부(150)의 하부면(150b)보다 낮은 레벨에 배치될 수 있다. 제2 연결부(160)의 하부면(160b)은 휘어진 부분(115) 상의 제1 패드(125)와 접촉하고, 제1 연결부(150)는 코어 부분의 제2 패드(126)와 접촉할 수 있다. 이에 따라, 상부 패키지(200)는 굴곡진 하부 기판(111) 상에 양호하게 실장될 수 있다. 연결부들(150, 160)의 하부면들(150b, 160b)이 갖는 단차는 상부 기판(211)의 하면(211b) 상에 제공된 단차와 대응될 수 있다. 제1 영역(R1) 및 제2 영역(R2)의 배치 및 단차는 하부 기판(111)의 휘어진 부분(115)의 위치 및 휘어진 정도에 따라 조절될 수 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 7a 내지 도 7d는 도 6a의 A-A'과대응되는 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 상부 패키지(200)가 제공될 수 있다. 상부 패키지(200)는 도 2a 내지 도 2f의 제조예에서 설명한 바와 동일한 방법에 의하여 형성될 수 있다. 상부 기판(211), 상부 반도체칩(212), 및 상부 몰드막(213)은 각각 도 6a 및 도 6b의 상부 기판(211), 상부 반도체칩(212), 및 상부 몰드막(213)과 동일 또는 유사할 수 있다. 예를 들어, 상부 기판(211)의 하면(211b)의 제2 영역(R2)은 가장자리에 해당할 수 있다. 제2 영역(R2) 상에 제2 상부 연결부(162)가 제공되고, 제1 영역(R1) 상에 제1 상부 연결부(152)가 제공될 수 있다. 제2 상부 연결부(162)의 부피 및 높이는 제1 상부 연결부(152)의 부피 및 높이와 동일할 수 잇다. 제2 상부 연결부(162)의 하부면(162b)은 제1 상부 연결부(152)의 하부면(152b)보다 낮은 레벨에 배치될 수 있다.
도 7b를 참조하면, 하부 패키지(100)가 제공될 수 있다. 하부 패키지(100)는 도 6a 및 6b의 예에서 설명한 하부 기판(111), 하부 반도체칩(112), 및 하부 몰드막(113)과 동일 또는 유사할 수 있다. 일 예로, 하부 기판(111) 상에 하부 반도체칩(112) 및 하부 몰드막(113)이 형성될 수 있다. 하부 몰드막(113) 내에 오프닝들(113o)이 형성될 수 있다. 오프닝들(113o)은 패드들(125, 126)을 노출시킬 수 있다. 제1 및 제2 하부 연결부들(151, 161)이 오프닝(113o) 내에 형성되어, 패드들(125, 126)과 접촉할 수 있다. 다른 예로, 하부 몰드막(113)의 형성은 생략될 수 있다.
하부 기판(111)은 휘어진 부분(115)을 가질 수 있다. 휘어진 부분(115)은 하부 기판(111)의 가장자리에 해당할 수 있으나, 이에 제한되지 않고 다양한 위치에 형성될 수 있다. 제1 및 제2 하부 연결부들(151, 161)이 하부 기판(111)의 상면(111a) 상에 형성될 수 있다. 제2 하부 연결부(161)는 휘어진 부분(115) 상에 배치되며, 제1 하부 연결부(151)는 휘어진 부분(115)과 옆으로 이격될 수 있다. 제1 및 제2 하부 연결부들(151, 161)은 서로 동일한 부피 및 높이를 가질 수 있다. 제2 하부 연결부(161)의 상부면(161a)는 제1 하부 연결부(151)의 상부면(151a)보다 낮은 레벨에 배치될 수 있다.
도 7c 및 7d를 차례로 참조하면, 상부 패키지(200)가 하부 패키지(100) 상에 배치될 수 있다. 이 때, 제1 및 제2 상부 연결부들(152, 162)은 각각 제1 및 제2 하부 연결부들(151, 161) 상에 제공될 수 있다.
휘어진 부분(115)로 인하여, 제2 하부 연결부(161)의 상부면(161a)는 제1 하부 연결부(151)의 상부면(151a)보다 낮은 레벨에 배치될 수 있다. 제1 상부 연결부(152)의 하부면(152b)이 제2 상부 연결부(162)의 하부면(151b)과 동일한 레벨 상에 제공되는 경우, 제1 연결부(150)는 형성되나, 제2 연결부(160)는 형성되지 않을 수 있다. 예를 들어, 제2 하부 연결부(161)는 제2 상부 연결부(162)와 솔더링되기 어려울 수 있다. 본 실시예에 따르면, 제2 상부 연결부(162)의 하부면(162b)은 제1 상부 연결부(152)의 하부면(152b)보다 낮은 레벨에 제공될 수 있다. 이에 따라, 제1 상부 연결부(152) 및 제1 하부 연결부(151)가 솔더링되어, 제1 연결부(150)가 형성될 수 있다. 제2 상부 연결부(162) 및 제2 하부 연결부(161)가 솔더링되어, 제2 연결부(160)가 형성될 수 있다. 상부 패키지(200)는 제1 연결부(150) 및 제2 연결부(160)에 의해 하부 패키지(100) 상에 양호하게 실장될 수 있다.
이하, 본 발명의 다른 실시예들에 따른 반도체 패키지를 설명한다.
도 8a 및 도 8b는 각각 다른 실시예에 따른 반도체 패키지들을 도시한 단면도들로, 도 6a의 B-B'을따라 잘랐다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 도 6a와 함께 참조하면, 반도체 패키지(10b, 10c)는 하부 패키지(100) 및 상부 패키지(200)를 포함할 수 있다. 상부 패키지(200)는 상부 기판(211), 상부 반도체칩(미도시), 및 상부 몰드막(213)을 포함할 수 있다. 상부 반도체칩(미도시) 및 상부 몰드막(213)은 각각 도 6a 및 도 6b에서 설명한 바와 동일 또는 유사할 수 있다. 연결부들(150, 160)이 하부 기판(111) 및 상부 기판(211) 사이에 개재되어, 상부 패키지(200)를 하부 패키지(100)와 전기적으로 연결시킬 수 있다. 연결부들(150, 160)은 서로 동일한 부피 및 높이를 가질 수 있으나, 이에 제한되지 않는다.
하부 기판(111)에 휨(warpage)이 발생할 수 있다. 하부 기판(111)의 휘어진 부분(115)은 아래로 볼록한 곡률을 가질 수 있다. 휘어진 부분(115)은 상부 기판(211)을 향하고, 하부 기판(111)의 가장자리에 해당할 수 있다. 하부 기판(111)이 휘어진 경우, 상부 기판(211)의 하면(211b)은 도 8a에 도시된 바와 같은 단차를 가지거나, 하부 기판(111)의 상면(111a)이 도 8b에 도시된 바와 같은 단차를 가질 수 있다. 다른 예로, 상부 기판(211)의 하면(211b) 및 하부 기판(111)의 상면(111a) 모두 단차를 가질 수 있다. 이하, 상부 및 하부 기판(111)의 단차 및 연결부들(150, 160)에 대하여 보다 상세히 설명한다.
도 8a를 참조하면, 상부 기판(211)의 상면(211a)은 편평하고, 하면(211b)은 단차를 가질 수 있다. 하면(211b)은 제1 영역(R1) 및 제1 영역(R1)보다 낮은 레벨에 배치된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 하부 기판(111)을 향하여 돌출될 수 있다. 제2 영역(R2)은 휘어진 부분(115)과 중첩되며, 제1 영역(R1)은 휘어진 부분(115) 영역과 이격될 수 있다.
제1 연결부(150) 및 제2 연결부(160)는 상부 기판(211)의 하면(211b)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 제공될 수 있다. 제2 연결부(160)는 하부 기판(111)의 가장 자리 영역의 휘어진 부분(115)과 중첩될 수 있다. 제2 연결부(160)는 제1 연결부(150)와 동일한 부피 및 높이를 가질 수 있다. 제1 영역(R1)의 하면(211b)이 제2 영역(R2)보다 낮은 레벨을 가져, 제2 연결부(160)의 하부면(160b)은 제1 연결부(150)의 하부면(150b)보다 낮은 레벨에 배치될 수 있다. 제2 연결부(160)의 하부면(160b)은 휘어진 부분(115) 상의 제2 패드(126)와 접촉하고, 제1 연결부(150)는 코어 부분의 제1 패드(125)와 접촉할 수 있다. 이에 따라, 상부 패키지(200)는 휘어진 하부 기판(111) 상에 양호하게 실장될 수 있다. 연결부들(150, 160)의 하부면들(150b, 160b)이 갖는 단차는 상부 기판(211)의 하면(211b) 상에 제공된 단차와 대응될 수 있다. 제1 영역(R1) 및 제2 영역(R2)의 배치 및 단차는 하부 기판(111)의 휘어진 부분(115)의 위치 및 휘어진 정도에 따라 조절될 수 있다.
도 8b에 도시된 바와 같이, 하부 기판(111)의 상면(111a)은 제1 영역(R1) 및 상부 기판(211)의 하면(211b)을 향해 돌출된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 하부 기판(111)의 휘어진 부분(115)과 대응되는 위치에 제공되고, 제1 영역(R1)은 휘어진 부분(115)과 옆으로 이격될 수 있다. 이에 따라, 하부 기판(111)의 상면(111a)의 제2 영역(R2)은 제1 영역(R1)과 동일 또는 유사한 레벨에 배치될 수 있다.
제1 연결부(150) 및 제2 연결부(160)는 상부 기판(211)의 하면(211b)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 제공될 수 있다. 제1 연결부(150)는 하부 기판(111)의 가장 자리 영역의 휘어진 부분(115)과 이격될 수 있다. 제1 연결부(150)는 제2 연결부(160)와 동일한 부피 및 높이를 가질 수 있다. 제1 영역(R1)이 돌출되지 않은 경우, 제1 연결부(150)의 상부면(150a)은 제2 연결부(160)의 상부면(160a)보다 낮을 레벨에 배치될 수 있다. 이에 따라, 제2 연결부(160)는 상부 기판(211)과 접촉하되, 제1 연결부(150)는 상부 기판(211) 접촉하지 않을 수 있다. 실시예에 따르면, 제2 영역(R2)의 하면(211b)이 제1 영역(R1)의 하면(211b)보다 동일 또는 유사한 레벨을 가져, 제2 연결부(160)의 상부면(160a)은 제1 연결부(150)의 상부면(150a)과 동일 또는 유사한 레벨에 배치될 수 있다. 제1 연결부(150) 및 제2 연결부(160)는 상부 기판(211)과 각각 접촉할 수 있다. 하부 기판(111)의 하면(111b)의 제1 영역(R1) 및 제2 영역(R2)이 가지는 단차는 하부 기판(111)의 휘어진 부분(115)의 곡률과 대응할 수 있다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 9b는 도 9a의 B-B'을 따라 자른 단면도이다. 도 9c는 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a 내지 9c를 참조하면, 반도체 패키지(10)는 하부 패키지(100) 및 상부 패키지(200)를 포함할 수 있다. 하부 패키지(100)는 하부 기판(111), 하부 반도체칩(112), 및 하부 몰드막(113)을 포함할 수 있다. 연결부들(150, 160)이 하부 기판(111) 및 상부 기판(211) 사이에 개재되어, 상부 패키지(200)를 하부 패키지(100)와 전기적으로 연결시킬 수 있다.
상부 패키지(200)는 상부 기판(211), 상부 반도체칩(미도시), 및 상부 몰드막(213)을 포함할 수 있다. 상부 기판(211)에 휨(warpage)이 발생할 수 있다. 상부 기판(211)의 휘어진 부분(215)은 아래로 볼록한 곡률을 가지며, 상부 기판(211)의 가장 자리에 해당할 수 있다. 휘어진 부분(215)은 상부 기판(211)과 반대를 향하여 휘어진 부분일 수 있다. 이 경우, 도 8a와 같이 하부 기판(111)의 상면(111a)이 단차를 가지거나, 도 8b와 같이 상부 기판(211)의 하면(211b)이 단차를 가질 수 있다. 다른 예로, 하부 기판(111)의 상면(111a) 및 상부 기판(211)의 하면(211b) 모두 단차를 가질 수 있다. 이하, 하부 기판(111)의 상면(111a) 및 상부 기판(211)의 하면(211b)의 단차 및 연결부들(150, 160)에 대하여 보다 상세히 설명한다.
도 9b에 도시된 바와 같이, 하부 기판(111)의 하면(111b)은 편평하고, 상면(111a)은 단차를 가질 수 있다. 상면(111a)은 제1 영역(R1) 및 제1 영역(R1)보다 높은 레벨에 배치된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 휘어진 부분(215)의 하면(211b)에 해당하며, 상부 기판(211)을 향하여 돌출될 수 있다. 도 9a에 도시된 바와 같이, 제2 영역(R2)은 평면적 관점에서 휘어진 부분(215) 영역과 중첩될 수 있다.
도 9b를 다시 참조하면, 제1 연결부(150)는 하부 기판(111)의 상면(111a)의 제1 영역(R1) 상에 제공되며, 제2 연결부(160)는 상면(111a)의 제2 영역(R2)에 제공될 수 있다. 제2 영역(R2)의 상면(111a)이 제1 영역(R1)의 상면(111a)보다 높은 레벨을 가져, 제2 연결부(160)이 상부면(160a)은 제1 연결부(150)의 상부면(150a)보다 높은 레벨에 배치될 수 있다. 제2 연결부(160)의 상부면(160a)은 휘어진 부분(215) 상의 제2 패드(226)와 접촉하고, 제1 연결부(150)는 상부 기판(211)의 코어 부분의 제1 패드(225)와 접촉할 수 있다. 이에 따라, 휘어진 부분(215)을 갖는 상부 기판(211)은 연결부들(150, 160)에 의해 하부 기판(111) 상에 양호하게 실장될 수 있다. 제1 영역(R1) 및 제2 영역(R2)의 배치 및 단차는 상부 기판(211)의 휘어진 부분(215)의 위치 및 휘어진 정도에 따라 조절될 수 있다.
도 9c를 참조하면, 상부 기판(211)의 하면(211b)은 단차를 가질 수 있다. 예를 들어, 하면(211b)은 제1 영역(R1) 및 제1 영역(R1)보다 낮은 레벨에 배치된 제2 영역(R2)을 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 하부 기판(111)을 향해 돌출될 수 있다. 제2 영역(R2)은 상부 기판(211)의 휘어진 부분(215)의 하면(211b)에 해당할 수 있다.
제1 연결부(150)는 상부 기판(211)의 하면(211b)의 제1 영역(R1) 상에 제공되며, 제2 연결부(160)는 제2 영역(R2) 상에 제공될 수 있다. 휘어진 부분(215)은 하부 기판(111)과 반대를 향함에도 불구하고, 제2 영역(R2)이 제1 영역(R1)보다 돌출됨에 따라, 제2 영역(R2)의 하면(211b)은 제1 영역(R1)의 하면(211b)과 동일 또는 유사한 레벨을 가질 수 있다. 이에 따라, 제2 연결부(160)이 하부면(160b)은 제1 연결부(150)의 하부면(150b)과 동일 또는 유사한 레벨에 배치될 수 있다. 상부 기판(211)이 휘어진 부분(215)을 가짐에도 불구하고, 상부 패키지(200)는 연결부들(150, 160)에 의해 하부 기판(111) 상에 양호하게 실장될 수 있다.
도 9a 내지 도 9c의 예에서 설명한 바와 달리, 상부 기판(211)의 휘어진 부분(215)은 하부 기판(111)을 향할 수 있다. 이 경우, 상부 기판(211)의 하면(211b) 및/또는 하부 기판(111)의 상면(111a) 상에 단차가 형성되어, 연결부들(150, 160)이 상부 패키지(200)를 하부 패키지(100)와 양호하게 연결시킬 수 있다. 상부 기판(211)의 상부 기판(211)의 하면(211b) 및/또는 하부 기판(111)의 상면(111a) 상에 형성된 단차는 상부 기판(211)의 휘어진 부분(215)의 위치 및 휘어진 정도에 따라 제어될 수 있다.
<응용예>
도 10은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 11은 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10을 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예의 반도체 패키지(1)를 포함할 수 있다.
도 11을 참조하면, 정보 처리 시스템(1300)은 본 실시예의 반도체 패키지(1)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 8의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 굴곡부를 갖는 모듈 기판; 및
    상기 모듈 기판 상에 실장되는 반도체 패키지를 포함하되,
    상기 반도체 패키지는:
    편평한 상면, 및 제1 영역 및 상기 제1 영역보다 낮은 레벨을 갖는 제2 영역을 포함하는 하면을 가지는 기판;
    상기 기판의 상기 상면 상에 실장된 반도체칩; 및
    상기 기판의 상기 하면 상에서 상기 모듈 기판과 전기적으로 연결되는 연결부들을 포함하고, 상기 제2 영역 상의 상기 연결부들의 하부면들은 상기 제1 영역 상의 상기 연결부들의 상기 하부면들보다 낮은 레벨을 가지고,
    상기 기판의 상기 제1 영역은 상기 기판의 센터 부분이고, 상기 모듈 기판의 상기 굴곡부의 최상부와 오버랩되고,
    평면적 관점에서, 상기 기판의 상기 제1 영역은 상기 반도체칩과 중첩되고,
    상기 기판의 상기 제2 영역의 일부는 상기 반도체칩과 중첩되고,
    상기 기판의 상기 제2 영역의 나머지 부분은 상기 반도체칩과 평면적 관점에서 이격된 비-중첩 영역이고,
    상기 기판의 상기 제2 영역의 상기 하면의 전체는 편평한 반도체 모듈.
  2. 제1 항에 있어서,
    상기 제2 영역 상의 상기 연결부들은 상기 제1 영역 상의 상기 연결부들과 동일한 높이를 가지는 반도체 모듈.
  3. 제1 항에 있어서,
    상기 모듈 기판의 단면은 굴곡을 가지는 반도체 모듈.
  4. 제3 항에 있어서,
    상기 모듈 기판은 상기 반도체 패키지를 향하여 돌출된 제1 굴곡부 및 상기 제1 굴곡부보다 상기 반도체 패키지로부터 이격된 제2 굴곡부를 포함하며,
    평면적 관점에서, 상기 제2 굴곡부는 상기 기판의 상기 제2 영역과 중첩되는 반도체 모듈.
  5. 제1 항에 있어서,
    상기 모듈 기판 및 상기 반도체 패키지 사이에 개재되는 전자 소자를 더 포함하는 반도체 모듈.
  6. 제5 항에 있어서,
    평면적 관점에서, 상기 전자 소자는 상기 기판의 상기 제1 영역과 중첩되는 반도체 모듈.
  7. 제1 항에 있어서,
    상기 기판의 상기 하면은 상기 제1 영역 및 상기 제2 영역보다 낮은 레벨을 갖는 제3 영역을 더 가지고,
    상기 제3 영역 상의 상기 연결부들의 상기 하부면들은 상기 제2 영역 상의 상기 연결부들의 상기 하부면들보다 낮은 레벨을 가지는 반도체 모듈.
  8. 제1 항에 있어서,
    상기 제2 영역의 상기 기판은 상기 제1 영역의 상기 기판보다 두꺼운 반도체 모듈.
  9. 제1 항에 있어서,
    상기 반도체 패키지는 상기 기판의 상기 상면 상에서 상기 반도체칩을 덮는 몰드막을 더 포함하는 반도체 모듈.
  10. 굴곡부를 갖는 모듈 기판; 및
    상기 모듈 기판 상에 실장된 반도체 패키지를 포함하되,
    상기 반도체 패키지는:
    평편한 상면, 및 상기 모듈 기판을 향하는 돌출부가 제공된 하면을 가지는 기판;
    상기 기판의 상면 상에 실장된 반도체칩;
    상기 기판의 상기 하면 상에서, 상기 돌출부와 옆으로 이격되는 제1 연결부; 및
    상기 기판의 상기 돌출부 상에 배치되며, 상기 제1 연결부보다 낮은 레벨을 가지는 제2 연결부를 포함하고,
    상기 기판의 센터 영역은 상기 모듈 기판의 상기 굴곡부의 최상부와 중첩되고,
    상기 기판의 가장자리 영역의 상기 하면에 상기 돌출부가 제공되고,
    상기 기판은:
    평면적 관점에서 상기 반도체칩과 중첩된 중첩 영역; 및
    평면적 관점에서 상기 반도체칩과 이격된 비-중첩 영역을 포함하고,
    상기 기판의 상기 중첩 영역의 상기 하면은 단차를 가지고,
    상기 기판의 상기 비-중첩 영역의 상기 하면은 편평한 반도체 모듈
  11. 제10 항에 있어서,
    상기 제2 연결부는 상기 제1 연결부와 동일한 높이를 가지는 반도체 모듈.
  12. 제10 항에 있어서,
    상기 모듈 기판의 단면은 굴곡을 가지는 반도체 모듈.
  13. 제12 항에 있어서,
    상기 모듈기판의 중심부는 상기 모듈 기판의 가장자리부보다 상기 기판에 인접하며, 상기 제1 연결부는 상기 중심부 상의 패드와 접촉하고, 상기 제2 연결부는 상기 가장 자리부 상의 상기 패드와 접촉하는 반도체 모듈.
  14. 제12 항에 있어서,
    상기 모듈 기판은 중심부 및 상기 중심부보다 상기 기판으로부터 이격된 가장자리부를 포함하고, 상기 제1 연결부는 상기 가장 자리부 상의 패드와 접촉하며, 상기 제2 연결부는 상기 중심부 상의 상기 패드와 접촉하는 반도체 모듈.
  15. 제10 항에 있어서,
    상기 모듈 기판 상에 실장된 전자 소자를 더 포함하되, 상기 전자 소자는 상기 모듈 기판 및 상기 반도체 패키지 사이에 제공되는 반도체 모듈.
  16. 제15 항에 있어서,
    평면적 관점에서, 상기 전자 소자는 상기 기판의 상기 돌출부와 이격되는 반도체 모듈.
  17. 제15 항에 있어서,
    상기 제1 연결부는 상기 전자 소자와 접촉하고, 상기 제2 연결부는 상기 모듈 기판과 접촉하는 반도체 모듈.
  18. 하부 기판 및 하부 반도체 칩을 포함하는 하부 패키지, 평면적 관점에서 상기 하부 기판은 센터 영역 및 가장자리 영역을 가지고, 상기 하부 반도체칩은 상기 하부 기판의 상기 센터 영역의 상면 상에 실장되고;
    상부 기판 및 상부 반도체 칩을 포함하는 상부 패키지;
    상기 하부 기판의 상기 상면 및 상기 상부 기판의 하면 중에서 적어도 하나 상에 제공되는 돌출부; 및
    상기 하부 기판 및 상기 상부 기판 사이에 제공되며, 상기 상부 패키지를 상기 하부 패키지와 전기적으로 연결시키는 연결부들을 포함하되,
    상기 연결부들은 상기 돌출부와 옆으로 이격되는 제1 연결부 및 상기 돌출부 상에 제공되며 상기 제1 연결부와 동일한 높이를 갖는 제2 연결부를 포함하고,
    상기 하부 기판의 상기 센터 영역의 하면은 편평하고,
    상기 돌출부는 상기 하부 반도체칩과 평면적 관점에서 비중첩되고, 상기 가장자리 영역과 중첩되고, 상기 하부 기판의 상기 가장자리 영역은 평면적 관점에서 제1 가장 자리 영역들 및 제2 가장자리 영역을 포함하고, 상기 제2 가장자리 영역은 상기 하부 기판의 인접한 두 측면이 만나는 모서리에 인접하여 제공되고
    상기 하부 기판 및 상기 상부 기판 중에서 적어도 하나는 휘어진 부분을 포함하고,
    상기 휘어진 부분은 상기 제2 가장자리 영역에 제공되는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 하부 기판은 상기 휘어진 부분을 가지고,
    상기 돌출부는 상기 상부 기판의 상기 하면으로부터 상기 하부 기판을 향하여 연장되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 휘어진 부분은 위로 볼록한 곡률을 가지며,
    평면적 관점에서, 상기 돌출부는 상기 휘어진 부분과 중첩되는 반도체 패키지.
KR1020140100634A 2014-08-05 2014-08-05 반도체 패키지 및 반도체 모듈 Active KR102283505B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140100634A KR102283505B1 (ko) 2014-08-05 2014-08-05 반도체 패키지 및 반도체 모듈
US14/714,531 US9883593B2 (en) 2014-08-05 2015-05-18 Semiconductor modules and semiconductor packages
CN201510463008.6A CN105336708B (zh) 2014-08-05 2015-07-31 半导体模块和半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140100634A KR102283505B1 (ko) 2014-08-05 2014-08-05 반도체 패키지 및 반도체 모듈

Publications (2)

Publication Number Publication Date
KR20160017796A KR20160017796A (ko) 2016-02-17
KR102283505B1 true KR102283505B1 (ko) 2021-07-30

Family

ID=55268540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140100634A Active KR102283505B1 (ko) 2014-08-05 2014-08-05 반도체 패키지 및 반도체 모듈

Country Status (3)

Country Link
US (1) US9883593B2 (ko)
KR (1) KR102283505B1 (ko)
CN (1) CN105336708B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101849339B1 (ko) 2013-09-30 2018-04-17 삼성디스플레이 주식회사 플렉서블 표시장치
KR102283505B1 (ko) * 2014-08-05 2021-07-30 삼성전자주식회사 반도체 패키지 및 반도체 모듈
US20170012081A1 (en) * 2015-07-06 2017-01-12 Xintec Inc. Chip package and manufacturing method thereof
JP2017050493A (ja) * 2015-09-04 2017-03-09 株式会社東芝 電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188508A (ja) * 2001-12-18 2003-07-04 Toshiba Corp プリント配線板、面実装形回路部品および回路モジュール
JP2007123545A (ja) * 2005-10-28 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012119387A (ja) * 2010-11-29 2012-06-21 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置
JP2012174950A (ja) * 2011-02-23 2012-09-10 Teramikros Inc 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100267558B1 (ko) 1997-05-13 2000-10-16 구자홍 Bga 패키지와 인쇄 회로 기판의 접합 장치
JPH1167960A (ja) 1997-08-20 1999-03-09 Nec Corp 半導体パッケージとその実装基板
JP3423930B2 (ja) 1999-12-27 2003-07-07 富士通株式会社 バンプ形成方法、電子部品、および半田ペースト
US6849935B2 (en) * 2002-05-10 2005-02-01 Sarnoff Corporation Low-cost circuit board materials and processes for area array electrical interconnections over a large area between a device and the circuit board
US6914379B2 (en) * 2002-05-10 2005-07-05 Sarnoff Corporation Thermal management in electronic displays
US6750549B1 (en) * 2002-12-31 2004-06-15 Intel Corporation Variable pad diameter on the land side for improving the co-planarity of ball grid array packages
US6835960B2 (en) 2003-03-03 2004-12-28 Opto Tech Corporation Light emitting diode package structure
EP1465471A3 (en) 2003-04-03 2005-07-27 Matsushita Electric Industrial Co., Ltd. Wiring board, method for manufacturing a wiring board and electronic equipment
JP4083638B2 (ja) * 2003-07-30 2008-04-30 東北パイオニア株式会社 フレキシブル配線基板、半導体チップ実装フレキシブル配線基板、表示装置、半導体チップ実装方法
US7084500B2 (en) * 2003-10-29 2006-08-01 Texas Instruments Incorporated Semiconductor circuit with multiple contact sizes
JP3953027B2 (ja) 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
JP4646602B2 (ja) 2004-11-09 2011-03-09 キヤノン株式会社 インクジェット記録ヘッド用基板の製造方法
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
EP2026379B1 (en) 2006-06-02 2012-08-15 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing same
JP5149688B2 (ja) 2008-05-01 2013-02-20 力成科技股▲分▼有限公司 半導体パッケージ
US7902663B2 (en) 2008-05-09 2011-03-08 Powertech Technology Inc. Semiconductor package having stepwise depression in substrate
KR20120018526A (ko) 2010-08-23 2012-03-05 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
KR20130101192A (ko) 2012-03-05 2013-09-13 삼성전자주식회사 다수의 단차가 있는 인쇄회로 기판 (ｐｃｂ)을 갖는 반도체 패키지 및 반도체 패키지 제조 방법
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
KR102283505B1 (ko) * 2014-08-05 2021-07-30 삼성전자주식회사 반도체 패키지 및 반도체 모듈

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188508A (ja) * 2001-12-18 2003-07-04 Toshiba Corp プリント配線板、面実装形回路部品および回路モジュール
JP2007123545A (ja) * 2005-10-28 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012119387A (ja) * 2010-11-29 2012-06-21 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置
JP2012174950A (ja) * 2011-02-23 2012-09-10 Teramikros Inc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN105336708B (zh) 2019-09-06
US9883593B2 (en) 2018-01-30
KR20160017796A (ko) 2016-02-17
CN105336708A (zh) 2016-02-17
US20160044790A1 (en) 2016-02-11

Similar Documents

Publication Publication Date Title
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
CN107424975B (zh) 模块基板和半导体模块
US9312237B2 (en) Integrated circuit package with spatially varied solder resist opening dimension
KR102008014B1 (ko) 반도체 장치 및 그 제조 방법
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
KR20120019263A (ko) 반도체 패키지
US9112062B2 (en) Semiconductor device and method of manufacturing the same
KR102283505B1 (ko) 반도체 패키지 및 반도체 모듈
KR20140006587A (ko) 반도체 패키지
CN106783813B (zh) 包括芯片的柔性封装
US10147616B2 (en) Package frame and method of manufacturing semiconductor package using the same
US20100038765A1 (en) Semiconductor package and method for manufacturing the same
KR20160022457A (ko) 반도체 패키지
CN103545267A (zh) 半导体封装件及其制造方法
US20130292833A1 (en) Semiconductor device and method of fabricating the same
US9397020B2 (en) Semiconductor package
US9184155B2 (en) Semiconductor package
CN103379736B (zh) 印刷电路板组件及其制作方法
US20150155216A1 (en) Semiconductor chip and method of forming the same
TWI753898B (zh) 半導體模組以及製造其的方法
US9370098B2 (en) Package substrates and integrated circuit packages including the same
KR102123044B1 (ko) 반도체 패키지
US20090109642A1 (en) Semiconductor modules and electronic devices using the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140805

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190801

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20140805

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210111

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210602

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210723

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210726

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240626

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20250624

Start annual number: 5

End annual number: 5