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KR101989516B1 - 반도체 패키지 - Google Patents

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KR101989516B1
KR101989516B1 KR1020120105828A KR20120105828A KR101989516B1 KR 101989516 B1 KR101989516 B1 KR 101989516B1 KR 1020120105828 A KR1020120105828 A KR 1020120105828A KR 20120105828 A KR20120105828 A KR 20120105828A KR 101989516 B1 KR101989516 B1 KR 101989516B1
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KR
South Korea
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heat dissipation
semiconductor chip
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semiconductor
dissipation unit
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박수정
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삼성전자주식회사
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 접지 전위와 연결된 회로를 포함하는 기판, 기판 상에 실장되는 반도체 칩 및 기판 상에 배치되며 접지 회로와 연결되고, 탄소(C)를 포함하는 제1 방열부 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관련된 것으로서, 더욱 상세하게는 방열부를 포함하는 반도체 패키지에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 접지 전위와 연결된 회로를 포함하는 기판, 상기 기판 상에 실장되는 반도체 칩 및 상기 기판 상에 배치되며 상기 접지 회로와 연결되고, 탄소(C)를 포함하는 제1 방열부 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 방열부는 탄소 섬유(carbon fiber) 또는 탄소 클로스(carbon cloth)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 반도체 칩에 인접하게 배치되며, 상기 접지 회로와 상기 제1 방열부를 연결하는 연결 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 방열부는 상기 반도체 칩과 이격되어 상기 반도체 칩의 가장자리를 따라 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 방열부의 상부면은 상기 반도체 칩의 상부면보다 낮거나 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 방열부는 상기 반도체 칩의 상부면을 덮도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 기판 상에, 상기 반도체 칩의 상부면을 노출시키며, 상기 반도체 칩 및 상기 제1 방열부를 덮는 eMUF(exposed molded underfill) 구조의 몰드부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 기판 상에, 상기 반도체 칩 및 제1 방열부를 완전하게 덮는 몰드부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 제1 방열부와 전기적으로 연결되는 제2 방열부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 방열부는 금속 또는 그라파이트(graphite)를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 탄소를 포함하는 방열부를 몰드부 내부에 배치함으로써, 얇아지는 패키지의 휨 현상(warpage)을 개선시킬 수 있으며, 패키지의 전체적인 두께를 감소시킬 수 있다. 또한, 탄소를 포함하는 방열부는 열 팽창 계수가 작고, 전기 도전성 특성을 발현하여 방열의 효과 및 전기적 차폐 효과를 볼 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치들을 설명하기 위한 단면도들이다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 13a는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 13b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 14b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지_ 제1 실시예 )
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 2a 내지 도 2c는 본 발명의 일 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다. 도 2a 내지 도 2c는 도 1을 A-A'로 절단한 단면도들이다.
도 1, 도 2a 내지 도 2c를 참조하면, 반도체 패키지는 기판(100), 반도체 칩(120), 방열부(150) 및 몰드부(160)를 포함할 수 있다.
상기 기판(100)은 인쇄회로기판(printed circuit board; PCB)일 수 있다. 상기 기판(100)은 접지 전압이 인가되는 회로(105) 및 소정의 전압이 인가되는 회로(도시되지 않음)를 포함할 수 있다. 상기 기판(100)의 하면은 외부 단자(110)와 전기적으로 연결될 수 있다. 상기 외부 단자(110)는 예컨대 솔더 볼(solder ball)일 수 있다.
상기 기판(100)의 상면은 상기 반도체 칩(120)이 실장되는 제1 영역 및 그 외의 제2 영역을 포함할 수 있다. 상기 제2 영역에는 패드(130)가 형성될 수 있다. 상기 패드(130)는 상기 기판(100)의 접지 전압이 인가되는 회로(105)와 전기적으로 연결될 수 있다.
상기 반도체 칩(120)은 상기 기판(100)의 제1 영역 상에 칩 연결 패턴들(125)에 의해 실장될 수 있다. 상기 칩 연결 패턴들(125)은 솔더 볼일 수 있다.
상기 방열부(150)는 상기 패드(130)와 전기적으로 연결될 수 있다. 상기 방열부(150)는 상기 패드(130)와 방열부 연결 패턴(140)에 의해 전기적으로 연결될 수 있다. 상기 방열부 연결 패턴(140)은 솔더 볼 또는 도전성 접착막(TIM; Thermal interface material)일 수 있다.
상기 방열부(150)는 탄소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 방열부(150)는 탄소 섬유(carbon fiber) 또는 탄소 클로스(carbon cloth)를 포함할 수 있다. 상기 탄소를 포함하는 방열부(150)는 열 팽창 계수가 작아, 인접한 반도체 칩(120)과의 열 팽창 계수에 의한 부조화를 억제할 수 있다. 상기 탄소를 포함하는 방열부(150)는 전기 전도성을 가져 방열 기능을 수행할 수 있으며, 상기 방열부(150)는 상기 기판(100)의 접지 회로를 통해, 상기 반도체 패키지의 전기적 차폐의 기능을 수행할 수 있다.
상기 방열부(150)의 상부면은 상기 반도체 칩(120)의 상부면보다 낮거나 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 방열부(150)는 상기 반도체 칩(120)과 이격되며 상기 반도체 칩(120)의 가장자리를 따라 배치될 수 있다. 예컨대, 상기 방열부(150)는 평면적인 시각으로 볼 때, 사각 링 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드부(160)는, 상기 반도체 칩(120)의 상부면을 노출시키며 상기 반도체 칩(120), 상기 칩 연결 패턴들(125), 상기 방열부(150) 및 상기 방열부 연결 패턴(140)들을 덮은 e-MUF 구조를 가질 수 있다. 상기 e-MUF 구조의 몰드부(160)는, 기존의 칩 연결 패턴들(125)을 덮는 언더 필(under fill)과 반도체 칩(120)을 덮는 몰드(mold)를 통합한 구조일 수 있다. 따라서, 상기 몰드부(160)는 상기 칩 연결 패턴들(125)을 덮는 부분 및 상기 반도체 칩(120)을 덮는 부분 사이의 계면이 없으며 연속적일 수 있다. 더불어, 상기 e-MUF 구조의 몰드부(160)는 언더 필 공정이 생략됨으로써, 공정을 더욱 간략화할 수 있다.
상기 방열부(150)가 상기 반도체 칩(120)에 인접하게 배치되고, 상기 방열부(150)의 상부면이 상기 반도체 칩(120)의 상부면보다 낮아, 상기 반도체 패키지의 전체적인 두께를 감소시킬 수 있다. 또한, 점차 얇아지는 기판(100) 상에 방열부(150)가 배치됨으로써, 상기 반도체 패키지의 휨 현상(warpage)을 억제할 수 있다.
도 2b에 도시된 본 발명의 다른 실시예에 따르면, 상기 몰드부(160)는, 상기 반도체 칩(120), 상기 칩 연결 패턴들(125), 상기 방열부(150) 및 상기 방열부 연결 패턴(140)을 완전하게 덮는 구조를 가질 수 있다. 일 예로, 상기 몰드부(160)는 언더 필과 몰드를 통합한 구조일 수 있다. 다른 예로, 상기 몰드부(160)는 언더 필과 몰드를 분리한 구조일 수 있다.
도 2c에 도시된 본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩(120)은 다수 개일 수 있다. 다수의 반도체 칩들(120a, 120b, 120c)은 서로 수직 적층될 수 있다. 상기 반도체 칩들(120a, 120b, 120c)은 서로 칩 연결 패턴들(125)에 의해 전기적으로 연결될 수 있다. 일 실시예에 따르면, 상기 반도체 칩들(120a, 120b, 120c) 중 적어도 하나는 그 내부에 관통 전극(TSV; through silicon via, 123)을 포함할 수 있다. 한편, 도 2c를 참조하면, 상기 반도체 패키지의 몰드부(160)는 e-MUF 구조를 갖는 것으로 도시하고 있으나, 상기 몰드부(160)는 도 2b에서 도시한 것과 같은 구조의 몰드부(160)로 변경될 수 있다.
(반도체 패키지_ 제2 실시예 )
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지들을 설명하기 위한 단면도들이다. 도 3a 및 도 3b는 도 1을 A-A'로 절단한 단면도들이다. 도 1의 평면도에는 제2 방열부가 도시되어 있지는 않지만, 도 3a 및 도 3b를 기반으로 도 1의 평면도를 채용하는 것이 자명할 수 있다.
도 1, 도 3a 및 3b를 참조하면, 반도체 패키지는, 기판(100)과, 상기 기판(100) 상에 칩 연결 패턴들(125)로 전기적으로 연결되는 반도체 칩(120)과, 상기 기판(100)과 제1 방열부 연결 패턴(140)에 의해 전기적으로 연결되며 상기 반도체 칩(120)에 인접하게 배치되는 제1 방열부(150)와, 상기 제1 방열부(150) 및 상기 반도체 칩(120)을 보호하는 몰드부(160)와, 상기 제1 방열부(150)와 전기적으로 연결되며 상기 몰드부(160) 상에 배치되는 제2 방열부(180)를 포함할 수 있다.
상기 기판(100), 상기 칩 연결 패턴들(125), 상기 제1 방열부(150), 상기 제1 방열부 연결 패턴(140)은 도 2a 내지 도 2c에서 설명된 기판(100), 칩 연결 패턴들(125), 방열부(150), 방열부 연결 패턴(140)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
일 예로, 상기 몰드부(160)는 도 2a에 도시된 e-MUF 구조를 가질 수 있다. 다른 예로, 상기 몰드부(160)는 도 2b에서 도시된 구조를 가질 수도 있다.
상기 제2 방열부(180)는 상기 몰드부(160) 상에 배치될 수 있다. 더욱 상세하게 설명하면, 상기 제1 방열부(150)의 상면이 노출되도록 상기 몰드부(160)를 부분적으로 제거한 후, 상기 제1 방열부(150)와 전기적으로 연결되는 제2 방열부 연결 패턴(165)을 배치할 수 있다. 상기 제2 방열부 연결 패턴(165)은 솔더 볼, 은 페이스트(Ag paste) 또는 전도성 접착막일 수 있다.
이와 같이 상기 제2 방열부(180)는 상기 제1 방열부(150)와 전기적으로 연결될 수 있다. 상기 제1 방열부(150)는 상기 기판(100)의 접지 회로(105)와 연결됨으로써, 상기 제2 방열부(180)는 전기적 차폐 기능을 수행할 수 있다.
상기 반도체 칩(120)의 상부면이 노출되는 경우, 상기 반도체 칩(120) 상부면 및 상기 제2 방열부(180) 사이에는 절연성 접착막(170)이 개재될 수 있다.
상기 제2 방열부(180)는 다양한 구조 및 재료를 사용할 수 있으며, 이하에서는 두 개의 실시예들을 예시적으로 설명하기로 한다. 하지만, 본 발명에서 상기 제2 방열부(180)의 구조 및 재료를 이것으로 한정하는 것은 아니다.
도 3a에서 도시된 본 발명의 일 실시예에 따르면, 상기 제2 방열부(180)는 구리(Cu)와 같은 금속을 포함하는 히트 슬러그(heat slug)일 수 있다.
도 3b에서 도시된 본 발명의 다른 실시예에 따르면, 상기 제2 방열부(180)는 그라파이트(174)를 포함할 수 있다. 예컨대, 상기 제2 방열부(180)로 그라파이트(174)를 포함하는 전도성 접착막(172)을 적용할 수 있다. 상기 전도성 접착막(172) 상에는 서포트막(support layer, 176)이 더 배치될 수 있다.
도 3a 및 도 3b에 따르면, 상기 제1 방열부(150)와 더불어 제2 방열부(180)를 더 구비함으로써, 상기 반도체 패키지의 방열 효과를 증대할 수 있다. 또한, 상기 제1 및 제2 방열부들(150, 180)이 접지 회로와 전기적으로 연결되어 상기 반도체 패키지의 전기적 차폐를 더욱 효과적으로 수행할 수 있다.
(반도체 패키지_ 제3 실시예 )
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4b는 도 4a를 A-A'로 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지는 기판(100)과, 상기 기판(100) 상에 칩 연결 패턴들(125)로 전기적으로 연결되는 반도체 칩(120)과, 상기 기판(100)과 방열부 연결 패턴(140)에 의해 전기적으로 연결되며 상기 반도체 칩(120) 상에 배치되는 방열부(150)와, 상기 방열부(150) 및 상기 반도체 칩(120)을 보호하는 몰드부(160)를 포함할 수 있다.
상기 기판(100), 상기 칩 연결 패턴들(125), 상기 방열부(150), 상기 방열부 연결 패턴(140) 및 몰드부(160)는 도 2a 내지 도 2c에서 설명된 기판(100), 칩 연결 패턴들(125), 방열부(150), 방열부 연결 패턴(140) 및 몰드부(160)와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다. 다만, 본 실시예에서는 상기 방열부(150)의 배치 및 상기 몰드부(160)의 구조가 다소 상이할 수 있다. 상이한 부분의 설명은 하기와 같다.
상기 방열부(150)는 상기 반도체 칩(120)의 상부면을 덮으며 상기 방열부 연결 패턴(140)이 배치된 기판(100)의 가장자리로 연장될 수 있다. 상기 반도체 칩(120) 상부와 상기 방열부(150) 사이에는 절연성 접착부(170)가 더 배치될 수 있다. 이 경우는, 상기 방열부(150)가 반도체 칩(120)의 상부면을 전체적으로 덮음으로써, 도 2a 내지 도 2c의 경우보다 방열 효과 및 전기 차폐 효과가 더 우수할 수 있다. 하지만, 상기 반도체 칩(120) 상부에 배치된 방열부(150)의 두께만큼 반도체 패키지의 전체 두께가 증가할 수 있다.
상기 몰드부(160)는 상기 방열부(150)를 덮으며 배치될 수 있다. 또한, 상기 몰드부(160)는 상기 방열부(150) 하부의 상기 반도체 칩(120), 상기 칩 연결 패턴들(125), 상기 방열부(150) 및 상기 방열부 연결 패턴(140)들을 덮는 구조를 가질 수 있다. 일 예로, 상기 몰드부(160)는 언더 필과 몰드를 통합한 구조일 수 있다. 다른 예로, 상기 몰드부(160)는 언더 필과 몰드를 분리한 구조일 수 있다.
(반도체 장치)
이하에서는, 상기 실시예들의 반도체 패키지들이 수직 적층된 PoP(package on package) 구조의 반도체 장치를 구현할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치들을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 도 1을 A-A'로 절단한 단면도들이다. 도 1의 평면도에는 제1 패키지가 도시되어 있지는 않지만, 도 5a 및 도 5b를 기반으로 도 1의 평면도를 채용하는 것이 자명할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 반도체 장치는, 제1 패키지(200)와, 상기 제1 패키지(200) 상에 실장된 제2 패키지(101)와, 상기 제1 및 제2 패키지들(101, 200) 사이를 연결하는 연결부(240)를 포함할 수 있다.
상기 제1 패키지(200)는 제1 기판(202)과, 상기 제1 기판(202) 상에 실장된 제1 반도체 칩(220)을 포함할 수 있다. 상기 제1 기판(202)의 일 면에는 외부 단자(210)가 배치되며, 타 면에는 패드(230)가 배치될 수 있다. 상기 제1 기판(202)은 접지 전위가 인가되는 접지 회로(205)를 포함할 수 있다.
상기 제2 패키지(101)는 제2 기판(100)과, 상기 제2 기판(100) 상에 실장된 제2 반도체 칩(120)과, 상기 제2 기판(100) 상에 상기 제2 반도체 칩(120)에 인접하게 배치되는 방열부(150)를 포함할 수 있다. 상기 제2 패키지(101)는 도 2a 내지 2c, 도 3a 및 도 3b, 도 4b에 도시된 반도체 패키지들 중 하나일 수 있다.
상기 연결부(240)는 상기 제1 패키지(200) 및 제2 패키지(101)를 전기적으로 연결시킬 수 있다. 예컨대, 상기 연결부(240)는 솔더 볼일 수 있다.
도 5b에 도시된 본 발명의 다른 실시예에 따르면, 상기 제2 패키지(101)는 제2 기판(100), 제2 반도체 칩(120), 제1 방열부(150) 및 제2 방열부(180)를 포함할 수 있다. 상기 제2 패키지(101)는 도 3a 및 도 3b에 도시된 반도체 패키지 중 하나일 수 있다.
(반도체 패키지의 제조 방법_제1 실시예 )
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 6b 내지 도 10b는 도 6a 내지 도 10a를 A-A'로 절단한 단면도들이다.
도 6a 및 도 6b를 참조하면, 일 면에 패드(130)가 구비된 기판(100)에 제1 방열부 연결 패턴(140)을 형성할 수 있다. 상기 제1 방열부 연결 패턴(140)은 패드(130) 상에 형성될 수 있다. 예컨대, 상기 제1 방열부 연결 패턴(140)은 솔더 볼 또는 도전성 접착막일 수 있다.
상기 기판(100)의 일 면은 반도체 칩(120)이 실장된 제1 영역 및 그 외의 제2 영역을 포함할 수 있다. 상기 패드(130)는 상기 제2 영역에 형성될 수 있다. 상기 패드(130)는 상기 기판(100)에 형성된 접지와 연결되는 회로(105)와 전기적으로 접촉할 수 있다.
도 7a 및 도 7b를 참조하면, 칩 연결 패턴들(125)이 배치된 반도체 칩(120)을 상기 기판(100)의 일 면의 제1 영역에 배치시킬 수 있다. 이 경우, 상기 칩 연결 패턴들(125)이 상기 기판(100)의 일 면에 접착된 상태는 아닐 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 방열부 연결 패턴(140) 상에 제1 방열부(150)를 배치시킬 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 방열부(150)는 평면적 시각으로 볼 때, 사각 링 형상을 가질 수 있다. 상기 제1 방열부(150)는 탄소를 포함하며, 예컨대, 탄소 섬유 또는 탄소 클로스일 수 있다.
이 경우, 상기 제1 방열부(150)는 상기 제1 방열부 연결 패턴(140)에 접착된 상태는 아닐 수 있다.
도 9a 및 도 9b를 참조하면, 리플로우(reflow) 공정을 통해, 상기 칩 연결 패턴들(125)이 상기 기판(100) 상에 상기 반도체 칩(120)을 접착시키며, 상기 제1 방열부 연결 패턴(140)이 상기 패드(130) 상에 상기 제1 방열부(150)를 접착시킬 수 있다.
도 10a 및 도 10b를 참조하면, 상기 반도체 칩(120) 및 상기 제1 방열부(150)를 보호하기 위하여 상기 기판(100) 상에 몰드부(160)를 형성할 수 있다. 본 실시예에서는 언더 필 공정이 생략되고, 상기 반도체 칩(120)의 상부면을 노출시키는 e-MUF 방식으로 상기 몰드부(160)를 형성할 수 있다.
다른 실시예에 따르면, 도 2b 및 도 2c에 도시된 바와 같이 상기 몰드부(160)는 상기 반도체 칩(120) 및 상기 제1 방열부(150)를 완전하게 덮는 몰드부(160)일 수 있다.
(반도체 패키지_ 제2 실시예 )
도 11a 내지 도 13a는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다. 도 11b 내지 도 13b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 11b 내지 도 13b는 도 11a 내지 도 13a를 A-A'로 절단한 단면도들이다.
도 6a 내지 도 10a 및 도 6b 내지 도 10b에 따라 기판(100) 상에 반도체 칩(120), 칩 연결 패턴들(125), 제1 방열부(150), 제1 방열부 연결 패턴(140) 및 몰드부(160)를 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 방열부(150)의 상부면이 노출되도록 상기 몰드부(160)를 부분적으로 식각하여 개구(162)를 형성할 수 있다. 일 예로, 상기 몰드부(160)의 부분적 식각은 레이저를 이용하여 수행될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 개구(162)를 매립하는 제2 방열부 연결 패턴(165)을 형성할 수 있다. 예컨대, 상기 제2 방열부 연결 패턴(165)은 솔더 볼 또는 도전성 접착막일 수 있다.
도 13a 및 도 13b를 참조하면, 상기 절연성 접착막(170) 및 상기 제2 방열부 연결 패턴(165) 상에 제2 방열부(180)를 배치시킬 수 있다.
상기 제2 방열부(180)는 구리와 같은 금속을 포함하는 히트 슬러그 또는 그라파이트를 포함하는 도전성 접착막일 수 있다.
또한, 상기 몰드부(160)에 의해 노출된 반도체 칩(120)의 상부면에는 절연성 접착막(170)을 형성할 수 있다.
이어서, 리플로우 공정에 의해 상기 절연성 접착막 및 제2 방열부 연결 패턴(165)이 상기 제2 방열부(180)를 상기 반도체 칩(120) 및 상기 제2 방열부 연결 패턴(165)에 접착시킬 수 있다.
전술한 바와 같이, 상기 제2 방열부(180)는 상기 반도체 칩(120)과는 절연되고, 상기 제2 방열부 연결 패턴(165)에 의해 제1 방열부(150)와 전기적으로 연결될 수 있다. 상기 제1 방열부(150)는 접지 회로(105)에 연결되어 있으므로 상기 제2 방열부(180)도 접지 회로(105)와 연결될 수 있다. 따라서, 완성되는 반도체 패키지의 전기적 차폐 기능을 효율적으로 수행할 수 있다.
또한, 제1 방열부(150)는 탄소를 포함하여 낮은 열 팽창 계수를 가져 인접한 반도체 칩(120)과 미스매치되는 것을 억제시킬 수 있으며, 전기 전도성 물질을 포함하여 방열의 기능을 수행할 수 있다. 제1 방열부(150)에 더불어 제2 방열부(180)가 더 형성됨으로써, 방열의 효과가 증대될 수 있다.
( 응용예 )
도 14a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 14a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 소자(310)가 본 발명의 실시예에 따라 형성된 반도체 패키지를 포함함으로써, 반도체 패키지의 방열 효과 및 전기적 차폐 능력을 향상시킬 수 있다.
도 14b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 14b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 14a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 접지 회로
110: 외부 단자 120: 반도체 칩
125: 칩 연결 패턴 130: 패드
140: 방열부 연결 패턴 150: 방열부
160: 몰드부

Claims (10)

  1. 제1 기판 상에 실장된 제1 반도체 칩을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되며, 제2 기판 상에 실장된 제2 반도체 칩 및 제1 방열부를 포함하는 제2 패키지; 및
    상기 제1 및 제2 패키지들을 전기적으로 연결하는 연결부를 포함하되,
    상기 제1 기판은 접지 회로를 포함하며, 상기 제1 방열부는 상기 접지 회로와 전기적으로 연결되며 탄소를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 패키지는, 상기 제2 반도체 칩의 상부면을 노출시키며 상기 제2 반도체 칩의 측면 및 상기 제1 방열부를 덮는 몰드부를 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 방열부는 상기 제2 반도체 칩과 이격되어 상기 제2 반도체 칩의 가장자리를 따라 배치되며,
    상기 제1 방열부의 상부면은 상기 제2 반도체 칩의 상부면보다 낮거나 동일한 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 방열부와 전기적으로 연결되되 상기 제2 반도체 칩 상에 배치되는 제2 방열부를 더 포함하며,
    상기 제2 방열부는 금속 또는 그라파이트를 포함하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 몰드부는 상기 제2 반도체 칩과 상기 제2 기판 사이에도 배치되는 반도체 장치.

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