KR101672213B1 - 반도체장치의 제조방법 - Google Patents

Abstract

생산성을 향상시킬 수 있는 반도체장치의 제조방법을 얻는다. 표면과 이면이 평탄하게 되어 있는 평탄부와, 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판(1)을 준비한다. Si 기판(1)의 표면 위에 Al_xGa_yIn_zN막(2)을 에피택셜 성장시킨다. Al_xGa_yIn_zN막(2)을 에피택셜 성장시킨 후에, Si 기판(1)을 이면으로부터 연삭해서 박판화한다. 베벨부의 가공량이 베벨부의 최외부 단부를 경계로 해서 표면측과 이면측에서 비대칭이다. 평탄부의 표면으로부터 최외부 단부까지의 두께는 평탄부의 이면으로부터 최외부 단부까지의 두께보다 얇다.

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은, Si 기판 위에 III-V족 질화물 반도체막을 에피택셜성장시키는 반도체장치의 제조방법에 관한 것이다.

일렉트로닉스·옵토일렉트로닉스용 재료로서 III-V족 질화물 반도체막, 특히 Al_xGa_yIn_zN(x+y+z=1, y≠0)막을 에피택셜성장시키는 것이 제안되어 있다 (예를 들면, 특허문헌 1 참조). 이 AlGaInN막의 에피택셜성장법으로서는 유기금속기상성장법(MOCVD: Metal Organic Chemical Vapor Deposition)이 알려져 있다.

MOCVD법에 의한 GaN의 에피택셜 성장에는 사파이어 기판이 널리 사용되고 있었다. 그러나, GaN과의 격자 정합성이 낮은 것 이외에, 열팽창 계수도 달라, 종래에는 GaN의 결정성을 향상시키는 것이 이루어지지 않고 있었다. 최근, 저온 버퍼층의 기술이 확립된 후에는 GaN의 결정성이 향상되어, 주로 청색이나 백색계의 LED 용도를 위한 디바이스 제작기술이 비약적인 진보를 이룩하였다.

그러나, 저전위(轉位)화를 비롯한 결정성을 한층 더 향상시키는 것이 곤란하다. 그리고, 사파이어 자체의 열전도율이 낮고, 디바이스화했을 때의 방열이 불충분하여 디바이스 성능이 저하하여 버린다. 이 때문에, 다른 기판 재료에 대한 기대는 꾸준하다. 격자 정합성이 높고, 고온에서도 안정한 SiC도 그 후보의 한개이다. 그러나, 최근 향상되고는 있지만 마이크로 파이프 등의 결정 자체의 품질의 문제 이외에, 고가이고 대구경화가 어렵다고 하는 문제가 있다.

이에 대하여, Si 기판은 충분한 대구경화와 저전위화가 이루어지고 있고, 게다가 저렴하고 안정적으로 입수할 수 있다. 그러나, Si 기판과 GaN는 격자 정합성, 열팽창 계수의 차이의 문제가 있다. 이 때문에, 기판 위에 저온 AlN 버퍼층과 GaN을 순서대로 성장시킨 후에 실온으로 되돌린 경우, 사파이어 기판에서는 GaN층에는 압축응력이 작용하기 때문에, 크랙은 생기기 어렵지만, Si 기판에서는 인장응력으로 되기 때문에 크랙이 생기기 쉽다. 더구나, Ga(또는 GaN)과 Si의 반응이 관련된 멜트백 에칭 등의 문제도 있다. 이와 같은 수많은 문제가 있었지만, 최근, 다층막 버퍼층 등의 기술 개발이 진행되어, 충분히 실용 레벨까지 이르고 있다.

일본국 특개 2005-243727호 공보

반도체장치의 제조에 있어서, Si 기판 위에 유기금속기상성장법에 의해 III-V족 질화물 반도체막을 에피택셜 성장시키고, 그후, 이면 연삭에 의해 웨이퍼를 박판화한다. 그러나, 이면 연삭을 진행하면 베벨(bevel)부(웨이퍼의 단부면 및 주변의 경사부)의 III-V족 질화물 반도체막이 노출·탈락해 버린다. 그리고, 탈락한 III-V족 질화물 반도체막이 연삭시에 말려들어가 국소적으로 웨이퍼를 절삭함으로써 칩핑(chipping)이 발생하여, 웨이퍼의 외주가 빠져 버려, 생산성이 악화된다.

본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 생산성을 향상시킬 수 있는 반도체장치의 제조방법을 얻는 것이다.

본 발명에 관한 반도체장치의 제조방법은, 표면과 이면이 평탄하게 되어 있는 평탄부와, 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판을 준비하는 공정과, 상기 Si 기판의 표면 위에 III-V족 질화물 반도체막을 에피택셜 성장시키는 공정과, 상기 III-V족 질화물 반도체막을 에피택셜 성장시킨 후에, 상기 Si 기판을 이면으로부터 연삭해서 박판화하는 공정을 구비하고, 상기 베벨부의 가공량이 상기 베벨부의 최외부 단부를 경계로 해서 표면측과 이면측에서 비대칭이고, 상기 평탄부의 상기 표면으로부터 상기 최외부 단부까지의 두께는 상기 평탄부의 상기 이면으로부터 상기 최외부 단부까지의 두께보다 얇은 것을 특징으로 한다.

본 발명에 의해, 생산성을 향상시킬 수 있다.

도 1은 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 2는 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 3은 비교예에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 4는 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 5는 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 6은 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 7은 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 8은 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 9는 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 10은 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 11은 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도다.

본 발명의 실시형태에 관한 반도체장치의 제조방법에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.

실시형태 1.

본 발명의 실시형태 1에 관한 반도체장치의 제조방법에 대해 도면을 참조해서 설명한다. 도 1 및 도 2는, 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다.

우선, 도 1에 나타낸 것과 같이, 표면과 이면이 평탄하게 되어 있는 평탄부와, 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판(1)을 준비한다. 여기에서, 베벨부의 가공량이 베벨부의 최외부 단부를 경계로 해서 표면측과 이면측에서 비대칭이다. 평탄부의 표면으로부터 최외부 단부까지의 두께는, 평탄부의 이면으로부터 최외부 단부까지의 두께보다 얇고, 예를 들면, 40㎛ 이하이다.

다음에, 도 2에 나타낸 것과 같이, MOCVD법을 사용해서 Si 기판(1)의 표면 위에, III-V족 질화물 반도체막의 일례인 Al_xGa_yIn_zN(x+y+z=1, y≠0)막(2)을 에피택셜 성장시킨다. 이때에 Al_xGa_yIn_zN막(2)의 퇴적은 최외부 단부까지 머무르고, 최외부 단부보다 아래쪽 영역으로의 에피택셜 성장은 일어나지 않는다.

구체적으로는, 가열장치에 의해 소정의 온도로 가열된 서셉터 위에 재치된 Si 기판(1)을 반응로 내부에 유지하고, 이 반응로에 트리메틸 알루미늄, 트리메틸 갈륨 또는 트리메틸 인듐 또는 이들 유기 금속 가스의 2종류 이상의 혼합 가스와, 질소 원료인 암모니아를, 수소나 질소와 같은 캐리어 가스와 함께 가스 도입부에서 반응로 내부에 도입하고, 유기 금속과 암모니아의 반응에 의해 Al_xGa_yIn_zN막(2)을 Si 기판(1) 위에 퇴적시킨다. 예를 들면, Si 기판(1) 위에 전계 효과 트랜지스터(FET: Field Effect Transistor)를 제작하는 경우에는, 에피택셜 성장에 의해 층 두께 1.5㎛의 AlGaN 버퍼층, 층 두께 1.0㎛의 GaN 전자주행층, 층 두께 25nm의 Al_0.2Ga_0.8 전자공급층을 순서대로 퇴적한다. 다음에, 전극과 배선을 형성한다.

다음에, Si 기판(1)을 이면으로부터 연삭해서 박판화한다. 단, Si 기판(1)의 연삭은 두께 방향에 있어서 최외부 단부의 위치를 넘지 않는다. 예를 들면, Si 기판(1)은 40㎛까지 박판화된다. 최후에, 다이싱, 다이본딩, 와이어본딩, 패키징을 행함으로써 반도체장치가 완성된다.

이어서, 본 실시형태의 효과를 비교예와 비교해서 설명한다. 도 3은, 비교예에 관한 반도체장치의 제조방법을 나타낸 단면도다. 비교예에서는 베벨부의 가공량이 표면측과 이면측에서 대칭이다. 이 때문에, 이면 연삭을 진행시키면 베벨부의Al_xGa_yIn_zN막(2)이 노출·탈락해 버린다. 그리고, 탈락한 Al_xGa_yIn_zN막(2)이 연삭시에

말려들어가 국소적으로 Si 기판(1)을 절삭함으로써 칩핑이 발생하고, Si 기판(1)의 외주가 빠져 버려, 생산성이 악화한다.

이에 대하여, 본 실시형태에서는, 베벨부의 가공량이 표면측과 이면측에서 비대칭이고, 평탄부의 표면으로부터 최외부 단부까지의 두께가 평탄부의 이면으로부터 최외부 단부까지의 두께보다 얇다. 따라서, 이면 연삭을 진행시켜도 Al_xGa_yIn_zN막(2)이 노출되기 어렵기 때문에, 칩핑의 발생을 억제하여, 생산성을 향상시킬 수 있다.

실시형태 2.

본 발명의 실시형태 2에 관한 반도체장치의 제조방법에 대해 도면을 참조해서 설명한다. 도 4∼도 9는, 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.

우선, 도 4에 나타낸 것과 같이, 표면과 이면이 평탄하게 되어 있는 평탄부와, 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판(1)을 준비한다. 그리고, 평탄부를 마스크(3)로 덮는다.

다음에, 도 5에 나타낸 것과 같이, 열 CVD를 사용해서 베벨부의 표면측에 산화막(4)을 형성한다. 산화막(4)의 두께는 2.5㎛이다. 그후, 도 6에 나타낸 것과 같이, 마스크(3)를 제거한다.

다음에, 도 7에 나타낸 것과 같이, MOCVD법을 사용해서 Si 기판(1)의 표면 위에 Al_xGa_yIn_zN막(2)을 에피택셜 성장시킨다. 예를 들면, Si 기판(1) 위에 전계 효과 트랜지스터를 제작하는 경우에는 실시형태 1과 동일한 제작 플로우를 행한다. 그후, 도 8에 나타낸 것과 같이, 산화막(4)을 제거한다. 다음에, 도 9에 나타낸 것과 같이, Si 기판(1)을 이면으로부터 연삭해서 박판화한다.

상기한 것과 같이 베벨부의 표면측에 산화막(4)을 형성함으로써, 베벨부의 표면측에의 Al_xGa_yIn_zN막(2)의 에피택셜 성장이 저해된다. 따라서, 이면 연삭을 진행해도 Al_xGa_yIn_zN막(2)이 노출되기 어렵기 때문에, 칩핑의 발생을 억제하여, 생산성을 향상시킬 수 있다.

이때, 베벨부의 표면측에의 Al_xGa_yIn_zN막(2)의 에피택셜 성장을 방지하기 위해, 산화막(4)의 두께는 Al_xGa_yIn_zN막(2)의 두께 이상인 것이 바람직하다. 예를 들면, Al_xGa_yIn_zN막(2)의 두께가 1.0㎛인 경우에는 산화막(4)의 두께도 1.0㎛로 한다.

실시형태 3.

본 발명의 실시형태 3에 관한 반도체장치의 제조방법에 대해 도면을 참조해서 설명한다. 도 10 및 도 11은, 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도다.

우선, 도 10에 나타낸 것과 같이, 표면과 이면이 평탄하게 되어 있는 평탄부와, 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판(1)을 준비한다. 여기에서, 베벨부의 가공량이 베벨부의 최외부 단부를 경계로 해서 표면측과 이면측에서 비대칭이다. 평탄부의 표면으로부터 최외부 단부까지의 두께는, 평탄부의 이면으로부터 최외부 단부까지의 두께보다 얇고, 예를 들면, 40㎛ 이하이다. 그리고, 실시형태 2와 마찬가지로 열 CVD를 사용해서 베벨부의 표면측에 산화막(4)을 형성한다.

다음에, 실시형태 2와 마찬가지로, MOCVD법을 사용해서 Si 기판(1)의 표면 위에 Al_xGa_yIn_zN막(2)을 에피택셜 성장시킨다. 예를 들면, Si 기판(1) 위에 전계 효과 트랜지스터를 제작하는 경우에는 실시형태 1과 동일한 제작 플로우를 행한다. 그후, 산화막(4)을 제거한다. 다음에, 도 11에 나타낸 것과 같이, Si 기판(1)을 이면으로부터 연삭해서 박판화한다.

본 실시형태에서는, 실시형태 1과 마찬가지로 베벨부의 가공량이 표면측과 이면측에서 비대칭으로, 평탄부의 표면으로부터 최외부 단부까지의 두께가 평탄부의 이면으로부터 최외부 단부까지의 두께보다 얇다. 더구나, 실시형태 2와 마찬가지로 베벨부의 표면측에 산화막(4)을 형성함으로써, 베벨부의 표면측에의 Al_xGa_yIn_zN막(2)의 에피택셜 성장이 저해된다. 따라서, 이면 연삭을 진행해도 Al_xGa_yIn_zN막(2)이 노출되기 어렵기 때문에, 칩핑의 발생을 억제하여, 실시형태 1, 2보다도 더욱 더 생산성을 향상시킬 수 있다.

이때, 베벨부의 표면측에의 Al_xGa_yIn_zN막(2)의 에피택셜 성장을 방지하기 위해, 산화막(4)의 두께는 Al_xGa_yIn_zN막(2)의 두께 이상인 것이 바람직하다. 예를 들면, Al_xGa_yIn_zN막(2)의 두께가 1.0㎛인 경우에는 산화막(4)의 두께도 1.0㎛으로 한다.

1 Si 기판, 2 Al_xGa_yIn_zN막(III-V족 질화물 반도체막), 3 마스크, 4 산화막

Claims (8)

1. 표면과 이면이 평탄하게 되어 있는 평탄부와, 상기 평탄부의 외주에 설치된 베벨부를 갖는 Si 기판을 준비하는 공정과,
   상기 평탄부를 마스크로 덮어 상기 베벨부의 표면측에 산화막을 형성한 후에 상기 마스크를 제거하는 공정과,
   상기 마스크를 제거한 후에, 상기 Si 기판의 표면 위에 III-V족 질화물 반도체막을 에피택셜 성장시키는 공정과,
   상기 III-V족 질화물 반도체막을 에피택셜 성장시킨 후에, 상기 산화막을 제거하는 공정과,
   상기 산화막을 제거한 후에, 상기 Si 기판을 이면으로부터 연삭해서 박판화하는 공정을 구비하고,
   상기 베벨부는 상기 베벨부의 최외부 단부를 경계로 해서 상기 베벨부의 표면측과 상기 베벨부의 이면측이 비대칭 구조이고,
   상기 평탄부의 상기 표면으로부터 상기 최외부 단부의 연장선까지의 수직거리는 상기 평탄부의 상기 이면으로부터 상기 최외부 단부의 상기 연장선까지의 수직거리보다 짧은 것을 특징으로 하는 반도체장치의 제조방법.
   
2. 제 1항에 있어서,
   상기 Si 기판의 연삭은 두께 방향에 있어서 상기 최외부 단부의 위치를 넘지 않는 것을 특징으로 하는 반도체장치의 제조방법.
   
3. 제 2항에 있어서,
   상기 평탄부의 상기 표면으로부터 상기 최외부 단부의 연장선까지의 수직거리가 40㎛ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
   
4. 삭제
5. 제 1항에 있어서,
   상기 산화막의 두께는 상기 III-V족 질화물 반도체막의 두께 이상인 것을 특징으로 하는 반도체장치의 제조방법.
   
6. 삭제
7. 삭제
8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
   상기 III-V족 질화물 반도체막은 Al_xGa_yIn_zN(x+y+z=1, y≠0)막인 것을 특징으로 하는 반도체장치의 제조방법.

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