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KR101274706B1 - 액정표시장치 및 그 제조방법 - Google Patents

액정표시장치 및 그 제조방법 Download PDF

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KR101274706B1
KR101274706B1 KR1020080045621A KR20080045621A KR101274706B1 KR 101274706 B1 KR101274706 B1 KR 101274706B1 KR 1020080045621 A KR1020080045621 A KR 1020080045621A KR 20080045621 A KR20080045621 A KR 20080045621A KR 101274706 B1 KR101274706 B1 KR 101274706B1
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Abstract

본 발명은 액정표시장치에 관한 것으로, 기판 상에 형성되는 게이트 라인과, 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 화소 영역에서 상기 박막 트랜지스터와 접속되는 화소 전극과, 상기 화소 전극과 수평 전계를 이루는 공통 전극과, 상기 게이트 라인과 접속되어 형성된 게이트 패드와, 상기 데이터 라인과 접속되어 형성된 데이터 패드를 구비하며, 상기 게이트 패드 및 데이터 패드 중 적어도 어느 하나는 상기 게이트 라인과 동일층에 동일 물질로 형성된 하부 패드와, 상기 게이트 절연막을 관통하여 상기 하부 패드를 노출시키는 하부 콘택홀과, 상기 데이터 라인과 동일층에 동일 물질로 형성되며 상기 하부 콘택홀을 통해 상기 하부 패드와 접속되는 상부 패드와, 상기 박막 트랜지스터를 보호하는 보호막을 관통하여 상부 패드를 노출시키는 상부 콘택홀을 구비하며, 상기 박막 트랜지스터의 반도체층은 상기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 게이트 전극의 선폭보다 작게 형성되는 것을 특징으로 한다.
반도체층, 개구율, 4마스크

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 특히 개구율 향상 및 오프커런트(Off Current)를 최소화할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적으로, 액정표시장치는 크게 박막 트랜지스터 어레이 기판과, 컬러필터 어레이 기판과, 두 기판 사이에 형성된 액정층으로 구성된다.
박막 트랜지스터 기판은 기판 위에 종횡으로 배열되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인, 게이트 라인과 데이터 라인의 교차영역에 형성된 스위칭 소자인 박막 트랜지스터 및 화소 영역 위에 형성된 화소 전극으로 구성된다.
컬러필터 기판은 색상을 구현하는 컬러 필터들과, 컬러 필터들 간의 구분 및 외부광 반사 방지를 위한 블랙 매트릭스로 구성된다.
이러한 액정표시장치의 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡해지고, 액정표시장치의 제조단가 상승의 주요원인이 된다.
이에 따라, 최근에는 마스크 공정을 감소시키기 위해 반도체층과, 데이터 라인 및 소스/드레인 전극을 포함하는 소스/드레인 패턴을 하나의 마스크 공정으로 형성하는 제조 방법이 제안되었으며, 소스/드레인 패턴은 반도체층과 동일 패턴을 위한 제 1 식각 공정과, 소스/드레인 전극 분리를 위한 제 2 식각 공정을 통해 형성된다.
여기서, 반도체층은 1회의 식각 공정을 통해 형성되지만 그 위의 데이터 라인은 2회의 식각 공정을 통해 형성되므로 데이터 라인의 선폭이 그 하부에 배치되는 반도체층의 선폭보다 작게 형성된다.
이에 따라, 반도체층은 데이터 라인의 양측부에서 화소 영역 쪽으로 돌출된 구조를 갖는다. 그런데, 화소 영역에 형성된 화소 전극은 기생커패시턴스 영향을 줄이기 위해 데이터 라인 및 반도체층과 이격되게 형성되어야 한다.
이로 인하여, 반도체층이 데이터 라인보다 돌출된 만큼 화소 전극의 면적이 감소되는 문제점이 발생한다.
또한, 데이터 라인 하부에 형성된 반도체층은 수소를 포함한 비정질 실리콘으로 백라이트 유닛으로부터 빛이 입사시 광을 흡수한다. 반도체층이 광을 흡수함으로 인하여 박막 트랜지스터의 오프(Off)시에도 오프커런트(off current)가 증대된다.
상세히 설명하면, 상기 비정질 실리콘층은 실리콘과 수소와의 결합이 매우 약하기 때문에 빛을 받으면 상기 실리콘과 수소와의 결합이 깨어져 상기 반도체층의 표면으로 전자(photo current)가 이동하게 된다.
이와 같은 전자의 흐름은 박막 트랜지스터의 동작특성을 저하하는 원인이 된다.
또한, 오프커런트(off current)가 증가함으로써, 액정표시장치의 특성을 좌우하는 Ion/Ioff의 비가 감소되어, 액정표시장치의 수명 단축 및 잔상 악화 등으로 인해 제품의 품질 및 신뢰성을 저하시키는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 액정표시장치에 있어서 특히 개구율 향상 및 오프커런트(Off Current)를 최소화할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.
기판 상에 형성되는 게이트 라인과, 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 화소 영역에서 상기 박막 트랜지스터와 접속되는 화소 전극과, 상기 화소 전극과 수평 전계를 이루는 공통 전극과, 상기 게이트 라인과 접속되어 형성된 게이트 패드와, 상기 데이터 라인과 접속되어 형성된 데이터 패드를 구비하며, 상기 게이트 패드 및 데이터 패드 중 적어도 어느 하나는 상기 게이트 라인과 동일층에 동일 물질로 형성된 하부 패드와, 상기 게이트 절연막을 관통하여 상기 하부 패드를 노출시키는 하부 콘택홀과, 상기 데이터 라인과 동일층에 동일 물질로 형성되며 상기 하부 콘택홀을 통해 상기 하부 패드와 접속되는 상부 패드와, 상기 박막 트랜지스터를 보호하는 보호막을 관통하여 상부 패드를 노출시키는 상부 콘택홀을 구비하며, 상기 박막 트랜지스터의 반도체층은 상기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 게이트 전극의 선폭보다 작게 형성되는 것을 특징으로 한다.
본 발명에 따른 액정표시장치 및 그 제조방법은 다음과 같은 효과가 있다.
데이터 라인 하부에 반도체층을 형성하지 않음으로써 데이터 라인 하부에 반도체층을 형성한 경우에 비해, 데이터 라인과 화소 전극 또는 공통 라인과의 기생커패시턴스로 인한 이격 거리를 줄일 수 있다. 따라서, 화소 영역의 면적 증가 즉, 5 마스크 공정에서의 개구율 수준으로 향상시킬 수 있다.
또한, 채널 영역의 반도체층을 게이트 전극의 선폭보다 작게 아일랜드 형태로 형성함으로써 포토 커런트(photo current)에 의한 Ioff 특성을 개선시킬 수 있으며, 백라이트 유닛으로부터 반도체층이 광을 흡수함으로 인하여 오프커런트(off current)가 증가로 인한 액정표시장치의 수명 단축 및 잔상 악화 등의 문제점들을 해결할 수 있다.
또한, 화소 영역 상의 화소 전극 핑거부 및 공통 전극 상의 게이트 절연막 및 보호막을 제거함으로써 휘도가 향상되며, 화소 영역 상에 게이트 절연막 및 보호막이 없으므로 균일한 셀갭 형성으로 인해 화소 영역외 영역 즉, 불필요하게 충진된 액정량이 줄어들게 되므로 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제 1 실시예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이며, 도 2는 도 1에 도시된 Ⅰ1-Ⅰ1’ 내지 Ⅰ3-Ⅰ3’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 1 및 도 2에 도시된 인플레인 스위칭 모드 액정표시장치는 기판(100) 상에 형성된 복수의 게이트 라인(104)과, 게이트 절연막(112)을 사이에 두고 게이트 라인(104)과 교차하게 형성되어 화소 영역을 정의하는 복수의 데이터 라인(113)과, 게이트 라인(104) 및 데이터 라인(113)이 교차하는 부분에 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속되는 화소 전극(140)과, 각 화소 영역에서 화소 전극(140)과 수평 전계를 형성하는 공통 전극(146)과, 공통 전극(146)과 접속되어 공통 전극(146)에 액정을 구동하기 위한 공통 전압을 공급하기 위한 공통 라인(145)과, 게이트 라인(104)에 접속되는 게이트 패드(70)와, 데이터 라인(113)에 접속되는 데이터 패드(90)를 구비한다.
박막 트랜지스터(TFT)는 게이트 라인(104)에서 분기된 게이트 전극(102)과, 게이트 전극(102)이 형성된 기판(100)의 전면에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 게이트 전극(102)과 중첩되도록 오믹 콘택층(108a) 및 활성층(108b)으로 구성된 반도체층(108)과, 데이터 라인(113)에서 분기되어 반도체층(108) 상에 형성되는 소스 전극(110a), 반도체층(108) 상에 소스 전극(110a)과 마주하게 형성된 드레인 전극(110b)으로 구성된다.
여기서, 반도체층(108)의 선폭은 게이트 전극(102)의 선폭보다 작게 형성된다. 반도체층(108)은 소스 및 드레인 전극(110a, 110b) 하부에서 아일랜드 형태로 형성되며, 데이터 라인(113) 하부에는 형성되지 않는다. 이와 같이, 데이터 라인(113) 하부에 반도체층(108)을 형성하지 않음으로써 데이터 라인(113) 하부에 반도체층(108)을 형성한 경우에 비해, 데이터 라인(113)과 화소 전극(140) 또는 공통 라인(145)과의 기생커패시턴스로 인한 이격 거리를 줄일 수 있다. 따라서, 화소 영역의 면적 증가 즉, 5 마스크 공정 수준으로 개구율을 향상시킬 수 있다.
또한, 채널 영역의 반도체층(108)을 게이트 전극(102)의 선폭보다 작게 아일랜드 형태로 형성함으로써 포토 커런트(photo current)에 의한 Ioff 특성을 개선시킬 수 있으며, 백라이트 유닛으로부터 반도체층이 광을 흡수함으로 인하여 오프커 런트(off current)가 증가로 인한 액정표시장치의 수명 단축 및 잔상 악화 등의 문제점들을 해결할 수 있다.
화소 전극(140)은 제 1 콘택홀(150)을 통해 드레인 전극(110b)과 전기적으로 접속되어 공통 전극(146)과 수평 전계를 이루는 화소 전극 핑거부(140b)와, 화소 전극 핑거부(140b)들과 접속되어 게이트 라인(104)과 나란한 방향으로 형성되는 화소 전극 수평부(140a)를 포함한다.
공통 라인(145)은 공통 전극(146)과 접속되어 게이트 라인(104)과 나란한 방향으로 형성된 제 1 공통 라인(145a)과, 제 1 공통 라인(145a)과 접속되어 공통 전극(146)과 나란한 방향으로 형성된 제 2 공통 라인(145b)을 포함한다. 여기서, 제 2 및 제 3 콘택홀(160, 162)을 통해 게이트 라인(104)을 사이에 두고 인접한 제 1 공통 라인(145a)과 제 2 공통 라인(145b)을 접속시키는 공통 연결부(164)가 추가로 구비되며, 제 1 공통 라인(145a) 및 제 2 공통 라인(145b)은 메쉬(mesh) 구조로 형성됨으로써 로드(load)를 감소시켜 부하를 최소화할 수 있다.
제 1 공통 라인(145a)은 게이트 절연막(112)을 사이에 두고 드레인 전극(110b)과 중첩되어 스토리지 캐패시터를 형성한다.
화소 전극 핑거부(140b) 중 적어도 어느 하나는 제 1 콘택홀(150)을 통해 드레인 전극(110b)과 전기적으로 접속되는데 화소 전극 핑거부(140b)와 드레인 전극(110b)의 콘택부에서의 제 1 공통 라인(145a)은 화소 전극 핑거부(140b)와 오버랩되지 않도록 오목하게 형성된다.
화소 영역 상의 화소 전극 핑거부(140b) 및 공통 전극(146) 상의 게이트 절 연막(112) 및 보호막(120)은 기판(100)이 노출되도록 제거되어 휘도가 향상된다. 또한, 화소 영역 상에 게이트 절연막 및 보호막이 없으므로 셀갭으로 인해 화소 영역외 영역에서의 액정량이 절감되므로 비용을 절감할 수 있다.
여기서, 게이트 라인(104), 공통 라인(145)은 동일층에 동일 물질로 형성되며, 적어도 이층의 복수층 구조로 형성된다. 또한, 데이터 라인(113), 공통 연결부(164), 소스 및 드레인 전극(110a, 110b)도 적어도 이층의 복수층 구조로 형성된다. 예를 들어, 최상층은 전도도가 좋은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 부식 등에 강한 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
공통 전극(146) 및 화소 전극(140)은 게이트 라인(104)과 동일층에서 최하층으로 형성된다.
게이트 패드(70)는 게이트 라인(104)과 동일 물질로 형성된 하부 패드(60)와, 소스 및 드레인 금속의 최하층으로 형성된 상부 패드(65)를 포함한다. 게이트 하부 패드(60)는 게이트 하부 콘택홀(180)을 통해 게이트 상부 패드(65)와 전기적으로 접속되며, 게이트 상부 콘택홀(182)을 통해 게이트 상부 패드(65)가 노출된다.
데이터 패드(90)는 게이트 라인(104)과 동일 물질로 형성된 하부 패드(80) 와, 소스 및 드레인 금속의 최하층으로 형성된 상부 패드(85)를 포함한다. 데이터 하부 패드(80)는 데이터 하부 콘택홀(170)을 통해 데이트 상부 패드(85)와 전기적으로 접속되며, 데이터 상부 콘택홀(172)을 통해 데이터 상부 패드(85)가 노출된다.
도면에서는 생략하였으나, 박막 트랜지스터 기판(100)은 컬러필터 기판과 액정층을 사이에 두고 합착된다. 컬러필터 기판은 빛샘 방지 및 화소 영역을 구분하도록 형성된 블랙 매트릭스와, 컬러 색상을 표현하기 위한 컬러필터층을 포함한다. 여기서, 블랙 매트릭스는 박막 트랜지스터 기판(100)의 게이트 라인(104) 및 데이터 라인(113) 등과 같은 금속 패턴에 대응되도록 형성한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 3a 및 도 3b를 참조하면, 박막 트랜지스터 기판(100) 상에 다층의 게이트 하부 패드(60), 게이트 라인(104), 게이트 전극(102), 공통 라인(145), 공통 전극(146), 화소 전극(140) 및 데이터 하부 패드(80)를 포함하는 게이트 패턴을 형성한다.
구체적으로, 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층(114, 116)을 형성한다. 이어서, 제 1 마스크를 이용한 포토리쏘그래피 공정 및 습식 식각 공정으로 게이트 금속층(114, 116)을 패터닝하여 게이트 하부 패드(60), 게이트 라인(104), 게이트 전극(102), 공통 라인(145), 공통 전극(146), 화소 전극(140) 및 데이터 하부 패드(80)를 포함하는 게이트 패턴을 형성한다.
화소 전극(140)은 데이터 라인(113)과 나란한 방향으로 형성된 화소 전극 핑거부(140b)와, 화소 전극 핑거부(140b)들과 접속되어 게이트 라인(104)과 나란한 방향으로 형성된 화소 전극 수평부(140a)를 포함한다.
공통 라인(145)은 공통 전극(146)과 접속되어 게이트 라인(104)과 나란한 방향으로 형성된 제 1 공통 라인(145a)과, 제 1 공통 라인(145a)과 접속되어 공통 전극(146)과 나란한 방향으로 형성된 제 2 공통 라인(145b)을 포함한다. 여기서, 제 1 공통 라인(145a)은 화소 전극 핑거부(140b)와 드레인 전극(110b)이 접속될 부분에서 화소 전극 핑거부(140b)와 오버랩되지 않도록 오목하게 형성된다.
게이트 금속층(114, 116)은 적어도 이층의 복수층 구조로 형성되며, 최상층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 4a 내지 도 4c를 참조하면, 게이트 패턴 상에 게이트 절연막(112), 반도체층(108)을 순차적으로 형성한다.
구체적으로, 게이트 패턴을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(112), 비정질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 증착한 후, 포토레지스트(Photoresist) 물질(도시하지 않음)을 도포한다.
게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
포토레지스트 물질(도시하지 않음) 상부에 제 2 마스크(도시하지 않음)을 정렬한 후 노광 및 현상하여 포토레지스트 패턴(200)을 형성한다. 포토레지스트 패턴(200)은 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 내지 제 3 콘택홀(150, 160, 162)이 형성될 영역이 노출되도록 형성되며, 박막 트랜지스터(TFT)에 대응하는 영역은 나머지 영역의 포토레지스트 패턴(200)의 두께보다 두껍게 형성된다.
이어서, 포토레지스트 패턴(200)을 마스크로 게이트 절연막(112) 및 반도체층(108)을 식각하여 게이트 하부 패드(60)를 노출하는 게이트 하부 콘택홀(180)과, 데이터 하부 패드(80)를 노출하는 데이터 하부 콘택홀(170)과, 화소 전극 핑거부(140b)를 노출하는 제 1 콘택홀(150), 제 2 공통 라인(145b)을 노출하는 제 2 콘택홀(160) 및 제 1 공통 라인(145a)을 노출하는 제 3 콘택홀(도 4a의 162)을 형성한다.
이어서, 에싱(Ashing) 공정을 통해 포토 레지스트 패턴(200)의 두께가 낮아짐으로 게이트 전극(102) 상에만 포토레지스트 패턴(200)이 남게 되고, 나머지 영역의 포토레지스트 패턴(200)은 제거된다. 게이트 전극(102) 상의 포토레지스트 패턴(200)을 이용한 건식 식각 공정을 통해 게이트 절연막(112)을 사이에 두고 게이트 전극(102)과 중첩되도록 반도체층(108)이 아일랜드 형태로 게이트 전극(102)의 선폭보다 작게 형성된다.
제 2 마스크는 포토레지스트 패턴(200)이 이중 단차를 가지도록 하기 위한 회절 마스크 또는 하프톤 마스크를 사용한다.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 5a 내지 도 5d를 참조하면, 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 내지 제 3 콘택홀(150, 160, 162)을 구비한 게이트 절연막(112) 상에 게이트 상부 패드(65), 데이터 상부 패드(85), 공통 연결부(164), 데이터 라인(113), 소스 및 드레인 전극(110a, 110b)을 포함하는 소스/드레인 패턴을 형성한다.
구체적으로, 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 내지 제 3 콘택홀(150, 160, 162)을 구비한 게이트 절연막(112) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층(122, 124)을 형성한 후, 그 위에 포토 레지스트 물질(도시하지 않음)을 도포한다. 이어서, 포토레지스트 물질(도시하지 않음) 상에 제 3 마스크를 정렬한 후 노광 및 현상하여 게이트 상부 패드(65), 데이터 상부 패드(85), 공통 연결부(164), 데이터 라인(113), 소스 및 드레인 전극(110a, 110b)이 형성될 영역과 대응되도록 포토 레지스트 패턴(202)을 형성한다.
이어서, 포토 레지스트 패턴(202)을 이용한 습식 식각 공정을 통해 소스/드 레인 금속층(122, 124)이 제거되어 게이트 상부 패드(65), 데이터 상부 패드(85), 공통 연결부(164), 데이터 라인(113), 소스 및 드레인 전극(110a, 110b)을 포함하는 소스/드레인 패턴이 형성된다. 이후, 건식 식각을 통해 소스 및 드레인 전극(110a, 110b) 사이의 채널부 영역의 오믹 콘택층(108a)은 제거한 후, 남아있는 포토 레지스트 패턴을 스트립 공정을 통해 제거한다.
여기서, 공통 연결부(164)는 제 2 및 제 3 콘택홀(160, 162)을 통해 게이트 라인(104)을 사이에 두고 인접한 제 1 공통 라인(145a)과 제 2 공통 라인(145b)을 연결하여 메쉬(mesh) 구조로 형성함으로써 로드(load)를 감소시켜 부하를 최소화할 수 있다
드레인 전극(110b)은 게이트 절연막(112)을 사이에 두고 제 1 공통 라인(145a)과 중첩되어 스토리지 캐패시터를 형성한다.
스소/드레인 금속층(122, 124)은 적어도 이층의 복수층 구조로 형성되며, 최상층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6c를 참조하면, 소스/드레인 패턴을 포함하는 기판(100) 상에 게이트 상부 콘택홀(182) 및 데이터 상부 콘택홀(172)을 구비하는 보호막(120)을 형성한다.
구체적으로, 소스/드레인 패턴을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법을 통해 보호막(120)을 형성한 후, 포토 레지스트 물질(도시하지 않음)을 도포한다. 포토 페지스트 물질(도시하지 않음) 상에 제 4 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(70), 데이터 패드(90), 공통 전극(146) 및 화소 전극 핑거부(140b)를 포함하는 화소 영역이 노출되도록 포토레지스트 패턴(204)을 형성한다.
이어서, 포토 레지스트 패턴(204)을 이용한 건식 식각 공정을 통해 게이트 상부 패드(65) 및 데이터 상부 패드(85)가 노출되도록 보호막(120)을 제거하여 게이트 상부 콘택홀(182) 및 데이터 상부 콘택홀(172)을 형성하고, 화소 영역에서 화소 전극 핑거부(140b) 및 공통 전극(146)이 노출되도록 게이트 절연막(112) 및 보호막(120)을 제거한다.
이어, 포토 레지스트 패턴(204)을 이용한 습식 식각 공정을 통해 게이트 상부 패드(65), 데이터 상부 패드(85), 화소 전극 핑거부(140b) 및 공통 전극(146)의 최상층(116)이 선택적으로 제거된다. 여기서, 화소 전극 핑거부(140b) 및 공통 전극(146)은 2회의 식각 공정을 통해 선폭이 작아지게 되며 이에 따라 개구율이 향상된다. 이때, 화소 전극 핑거부(140b) 및 공통 전극(146)은 2∼3㎛의 선폭으로 형성된다.
또한, 화소 영역 상의 화소 전극 핑거부(140b) 및 공통 전극(146) 상의 게이트 절연막(112) 및 보호막(120)을 제거함으로써 휘도가 향상되며, 화소 영역 상에 게이트 절연막 및 보호막이 없으므로 균일한 셀갭 형성으로 인해 화소 영역외 영역 즉, 불필요하게 충진된 액정량이 줄어들게 되므로 비용을 절감할 수 있다.
보호막(120)은 게이트 절연막(112)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
이와 같이, 기존의 4 마스크 공정과는 달리 데이터 라인(113) 하부에 반도체층(108)을 형성하지 않음으로써 데이터 라인(113) 하부에 반도체층(108)을 형성한 경우에 비해, 데이터 라인(113)과 화소 전극(140) 또는 공통 라인(145)과의 기생커패시턴스로 인한 이격 거리를 줄일 수 있다. 따라서, 화소 영역의 면적 증가 즉, 5 마스크 공정 수준으로 개구율을 향상시킬 수 있다.
또한, 채널 영역의 반도체층(108)을 게이트 전극(102)의 선폭보다 작게 아일랜드 형태로 형성함으로써 포토 커런트(photo current)에 의한 Ioff 특성을 개선시킬 수 있으며, 백라이트 유닛으로부터 반도체층이 광을 흡수함으로 인하여 오프커런트(off current)가 증가로 인한 액정표시장치의 수명 단축 및 잔상 악화 등의 문제점들을 해결할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이며, 도 8는 도 7에 도시된 Ⅱ1-Ⅱ1’ 내지 Ⅱ5-Ⅱ5’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 7 및 도 8에 도시된 액정표시장치는 제 1 실시예와 대비하여 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 화소 영역에서 공통 전극(146)과 수평 전계를 이루는 화소 전극 핑거부(140b)는 드레인 전극(110b)과 일체화되어 형성된다.
공통 라인(145)은 게이트 라인(104)과 나란한 방향으로 형성된 제 1 공통 라인(145a)과, 제 1 공통 라인(145a)과 접속되어 화소 영역의 가장자리 양측에 데이터 라인(113)과 나란한 방향으로 형성된 제 2 공통 라인(145b)과, 적어도 하나의 제 2 공통 라인(145b)과 제 1 콘택홀(161)을 통해 전기적으로 접속되며 게이트 라인(104)과 나란한 방향으로 형성되는 제 3 공통 라인(145c)을 포함한다. 여기서, 제 3 공통 라인(145c)과 일체화되어 형성되며 제 2 공통 라인(145b)과 제 2 콘택홀(163)을 통해 전기적으로 접속되는 공통 연결부(164)가 추가로 구비된다.
제 1 및 제 2 공통 라인(145a, 145b)은 게이트 라인(104)과 동일층에 동일 물질로 형성되며, 적어도 이층의 복수층 구조로 형성된다. 또한, 데이터 라인(113), 제 3 공통 라인(145c) 및 공통 연결부(146)는 소스 및 드레인 전극(110a, 110b)과 동일층에 동일 물질로 형성되며, 적어도 이층의 복수층 구조로 형성된다. 예를 들어, 최상층은 전도도가 좋은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 부식 등에 강한 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아 연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
공통 전극(146) 및 화소 전극(140)은 데이터 라인(113)과 동일층에서 최하층으로 형성된다.
도 9a 및 도 9b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 9a 및 도 9b를 참조하면, 박막 트랜지스터 기판(100) 상에 게이트 하부 패드(60), 데이터 하부 패드(80), 게이트 라인(104), 게이트 전극(102), 제 1 및 제 2 공통 라인(145a, 145b)을 포함하는 게이트 패턴을 형성한다.
구체적으로, 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층을 형성한다. 이어서, 제 1 마스크를 이용한 포토리쏘그래피 공정 및 습식 식각 공정으로 게이트 하부 패드(60), 데이터 하부 패드(80), 게이트 라인(104), 게이트 전극(102), 제 1 및 제 2 공통 라인(145a, 145b)을 포함하는 게이트 패턴을 형성한다.
게이트 금속층(114, 116)은 적어도 이층의 복수층 구조로 형성할 수도 있다. 게이트 금속층(114, 116)을 적어도 이층의 복수층 구조로 형성할 경우, 최상층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브 덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
도 10a 내지 도 10c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 10a 및 도 10c를 참조하면, 게이트 패턴 상에 게이트 절연막(112), 반도체층(108)을 순차적으로 형성한다.
구체적으로, 게이트 패턴을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(114), 비정질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 증착한 후, 포토레지스트(Photoresist)를 도포한다.
게이트 절연막(114)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
포토레지스트 물질(도시하지 않음) 상부에 제 2 마스크(도시하지 않음)을 정렬한 후 노광 및 현상하여 포토레지스트 패턴(200)을 형성한다. 포토레지스트 패턴(200)은 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 및 제 2 콘택홀(161, 163)이 형성될 영역 및 화소 영역이 노출되도록 형성되며, 박막 트랜지스터(TFT)에 대응하는 영역은 나머지 영역의 포토 레지스트 패턴(200)의 두께보다 두껍게 형성된다.
이어서, 포토레지스트 패턴(200)을 마스크로 게이트 절연막(112) 및 반도체층(108)을 식각하여 게이트 하부 패드(65)를 노출하는 게이트 하부 콘택홀(180)과, 데이터 하부 패드(80)를 노출하는 데이터 하부 콘택홀(170)과, 제 2 공통 라인(145b)을 노출하는 제 1 콘택홀(161)을 형성하고, 제 1 공통 라인(145a)을 노출하는 제 2 콘택홀(163)을 형성하고, 화소 영역의 게이트 절연막(112) 및 반도체층(108)을 제거한다. 이어서, 에싱(Ashing) 공정을 통해 포토 레지스트 패턴(200)의 두께가 낮아짐으로 게이트 전극(102) 상에만 포토레지스트 패턴(200)이 남게 되고, 나머지 영역의 포토레지스트 패턴(200)은 제거된다. 게이트 전극(102) 상의 포토레지스트 패턴을 이용한 건식 식각 공정을 통해 게이트 절연막(112)을 사이에 두고 게이트 전극(104)과 중첩되도록 반도체층(108)이 아일랜드 형태로 게이트 전극(104)의 선폭보다 작게 형성된다. 남아 있는 포토레지스트 패턴(200)은 스트립 공정을 통해 제거한다.
제 2 마스크는 포토레지스트 패턴(200)이 이중 단차를 가지도록 하기 위한 회절 마스크 또는 하프톤 마스트를 사용한다.
도 11a 내지 도 11c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 11a 내지 도 11c를 참조하면, 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 및 제 2 콘택홀(161, 163)을 구비한 게이트 절연막(112) 상에 게이트 상부 패드(65), 데이터 상부 패드(85), 제 3 공통 라인(145c), 공통 연결부(164), 데이터 라인(113), 화소 전극(140), 공통 전극(146), 소스 및 드레인 전극(110a, 110b)을 포함하는 소스/드레인 패턴을 형성한다.
구체적으로, 게이트 하부 콘택홀(180)과, 데이터 하부 콘택홀(170)과, 제 1 및 제 2 콘택홀(161, 163)을 구비한 게이트 절연막(112) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층(122, 124)을 형성한 후, 그 위에 포토 레지스트 물질(도시하지 않음)을 도포한다. 이어서, 포토레지스트 물질(도시하지 않음) 상에 제 3 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(70), 데이터 패드(90), 공통 연결부(164), 공통 전극(146), 화소 전극(140), 소스 및 드레인 전극(110a, 110b)이 형성될 영역과 대응되도록 포토 레지스트 패턴(202)을 형성한다.
이어서, 포토 레지스트 패턴(202)을 이용한 습식 식각 공정을 통해 소스/드레인 금속층(122, 124)을 제거하여 게이트 상부 패드(65), 데이터 상부 패드(85), 제 3 공통 라인(145c), 공통 연결부(164), 데이터 라인(113), 화소 전극(140), 공통 전극(146), 소스 및 드레인 전극(110a, 110b)을 포함하는 소스/드레인 패턴을 형성한다. 이후, 건식 식각을 통해 소스 및 드레인 전극(110a, 110b) 사이의 채널부 영역의 오믹 콘택층(108a)은 제거한 후, 남아있는 포토 레지스트 패턴(202)을 스트립 공정을 통해 제거한다.
여기서, 공통 연결부(164)는 제 3 공통 라인(145c)과 일체화되어 형성되며 제 1 공통 라인(145a)과 제 2 콘택홀(163)을 통해 전기적으로 접속되도록 형성한다. 따라서, 제 1 내지 제 3 공통 라인(145a, 145b, 145c)은 메쉬(mesh) 구조로 형성되어 로드(load)를 감소시켜 부하를 최소화할 수 있다.
스소/드레인 금속층(122, 124)은 적어도 이층의 복수층 구조로 형성되며, 최상층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성되며, 최하층은 인듐주석 산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된다.
도 12a 내지 도 12c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 12a 내지 도 12c를 참조하면, 소스/드레인 패턴을 포함하는 기판(100) 상에 게이트 상부 콘택홀(182) 및 데이터 상부 콘택홀(172)을 구비하는 보호막(120)을 형성한다.
구체적으로, 소스/드레인 패턴을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법을 통해 보호막(120)을 형성한 후, 포토 레지스트 물질(도시하지 않음)을 도포한다. 포토 페지스트 물질(도시하지 않음) 상에 제 4 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(70), 데이터 패드(90), 공통 전극(146) 및 화소 전극(140)을 포함하는 화소 영역이 노출되도록 포토레지스트 패턴(204)을 형성한다.
이어서, 포토 레지스트 패턴(204)을 이용한 건식 식각 공정을 통해 게이트 상부 패드(65) 및 데이터 상부 패드(85)가 노출되도록 보호막(120)을 제거하여 게이트 상부 콘택홀(182) 및 데이터 상부 콘택홀(172)을 형성하고, 화소 영역에서 화소 전극(140) 및 공통 전극(146)이 노출되도록 게이트 절연막(112) 및 보호막(120)을 제거한다. 또한, 제 2 공통 라인(145b) 상의 화소 영역과 인접한 게이트 절연 막(112) 및 보호막(120)의 일부가 제거된다.
이어, 포토 레지스트 패턴(204)을 이용한 습식 식각 공정을 통해 게이트 상부 패드(65), 데이터 상부 패드(85), 화소 전극(140) 및 공통 전극(146)의 최상층과, 제 2 공통 라인(145b)의 최상층 일부분이 선택적으로 제거된다. 여기서, 화소 전극(140) 및 공통 전극(146)은 2회의 식각 공정을 통해 선폭이 작아지게 되며 이에 따라 개구율이 향상된다. 이때, 화소 전극(140) 및 공통 전극(146)은 2∼3㎛의 선폭으로 형성된다.
또한, 화소 영역 상의 화소 전극(140) 및 공통 전극(146) 상의 게이트 절연막(112) 및 보호막(120)을 제거함으로써 휘도가 향상되며, 화소 영역 상에 게이트 절연막 및 보호막이 없으므로 균일한 셀갭 형성으로 인해 화소 영역외 영역 즉, 불필요하게 충진된 액정량이 줄어들게 되므로 비용을 절감할 수 있다.
보호막(120)은 게이트 절연막(112)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
이와 같이, 기존의 4 마스크 공정과는 달리 데이터 라인(113) 하부에 반도체층(108)을 형성하지 않음으로써 데이터 라인(113) 하부에 반도체층(108)을 형성한 경우에 비해, 데이터 라인(113)과 화소 전극(140) 또는 공통 라인(145)과의 기생커패시턴스로 인한 이격 거리를 줄일 수 있다. 따라서, 화소 영역의 면적 증가 즉, 5 마스크 공정 수준으로 개구율을 향상시킬 수 있다.
또한, 채널 영역의 반도체층(108)을 게이트 전극(102)의 선폭보다 작게 아일랜드 형태로 형성함으로써 포토 커런트(photo current)에 의한 Ioff 특성을 개선시킬 수 있으며, 백라이트 유닛으로부터 반도체층이 광을 흡수함으로 인하여 오프커런트(off current)가 증가로 인한 액정표시장치의 수명 단축 및 잔상 악화 등의 문제점들을 해결할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1에 도시된 Ⅰ1-Ⅰ1’ 내지 Ⅰ3-Ⅰ3’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 5a 내지 도 5d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 7은 본 발명의 제 2 실시예에 따른 인플레인 스위칭 모드 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다.
도 8는 도 7에 도시된 Ⅱ1-Ⅱ1’ 내지 Ⅱ5-Ⅱ5’선에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 9a 및 도 9b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 10a 내지 도 10c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판 의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 11a 내지 도 11c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 12a 내지 도 12c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
70 : 게이트 패드 90 : 데이터 패드
102 : 게이트 전극 104 : 게이트 라인
108 : 반도체층 113 : 데이터 라인
110a, 110b : 소스 및 드레인 전극 112 : 게이트 절연막
120 : 보호막 140 : 화소 전극
145 : 공통 라인 146 : 공통 전극
164 : 공통 연결부

Claims (10)

  1. 기판 상에 형성되는 게이트 라인과,
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 마련하는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와,
    상기 화소 영역에서 상기 박막 트랜지스터와 접속되는 화소 전극과,
    상기 화소 전극과 수평 전계를 이루는 공통 전극과,
    상기 게이트 라인과 접속되어 형성된 게이트 패드와,
    상기 데이터 라인과 접속되어 형성된 데이터 패드를 구비하며,
    상기 게이트 패드 및 데이터 패드 중 적어도 어느 하나는
    상기 게이트 라인과 동일층에 동일 물질로 형성된 하부 패드와,
    상기 게이트 절연막을 관통하여 상기 하부 패드를 노출시키는 하부 콘택홀과,
    상기 데이터 라인과 동일층에 동일 물질로 형성되며 상기 하부 콘택홀을 통해 상기 하부 패드와 접속되는 상부 패드와,
    상기 박막 트랜지스터를 보호하는 보호막을 관통하여 상부 패드를 노출시키는 상부 콘택홀을 구비하며,
    상기 박막 트랜지스터의 반도체층은 상기 박막 트랜지스터의 게이트 전극과 중첩되며 상기 게이트 전극의 선폭보다 작게 형성되는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 라인, 데이터 라인, 하부 패드 및 상부 패드는
    구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성된 최상층과,
    인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된 최하층으로 형성되며,
    상기 화소 전극 및 공통 전극은 상기 게이트 라인과 동일층에 상기 게이트 라인의 최하층으로 형성되거나,
    상기 데이터 라인과 동일층에 상기 데이터 라인의 최하층으로 형성되는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 공통 전극에 공통 전압을 공급하는 공통 라인을 추가로 구비하며,
    상기 공통 라인은 상기 게이트 라인과 나란한 방향으로 형성된 제 1 공통 라인과,
    상기 제 1 공통 라인과 접속되며 상기 데이터 라인과 나란한 방향으로 형성 된 제 2 공통 라인을 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 라인을 사이에 두고 인접한 상기 제 1 공통 라인 및 상기 제 2 공통 라인을 연결하는 공통 연결부를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 화소 영역의 상기 게이트 절연막 및 상기 보호막이 제거되어 상기 기판이 노출되는 것을 특징으로 하는 액정표시장치.
  6. 기판 상에 게이트 라인, 게이트 전극, 게이트 하부 패드 및 데이터 하부 패드를 포함하는 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴이 형성된 상기 기판 상에 상기 게이트 하부 패드 및 상기 데이터 하부 패드를 노출시키는 하부 콘택홀을 구비하는 게이트 절연막 및 상기 게이트 전극 상에 상기 게이트 전극과 중첩되도록 반도체층을 형성하는 단계와,
    상기 반도체층이 형성된 상기 게이트 절연막 상에 게이트 상부 패드, 데이터 상부 패드, 데이터 라인, 소스 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와,
    상기 소스/드레인 패턴 상에 게이트 상부 패드 및 데이터 상부 패드를 노출 하는 상부 콘택홀과, 화소 영역을 노출시키는 보호막을 형성하는 단계를 구비하며,
    상기 게이트 패턴 또는 소스/드레인 패턴 형성시 공통 전극 및 화소 전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 라인, 데이터 라인, 게이트 하부 패드, 데이터 하부 패드, 게이트 상부 패드 및 데이터 상부 패드는
    구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(AlNd), 몰리브덴-티타늄(MoTi), 크롬(Cr) 또는 이들의 조합으로 형성된 최상층과,
    인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide : ITZO), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리브덴-티타늄(MoTi) 또는 이들의 조합으로 형성된 최하층으로 형성되며,
    상기 화소 전극 및 공통 전극은 상기 게이트 라인과 동일층에 상기 게이트 라인의 최하층으로 형성되거나,
    상기 데이터 라인과 동일층에 상기 데이터 라인의 최하층으로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 공통 전극에 공통 전압을 공급하는 공통 라인을 형성하는 단계를 추가 로 구비하며,
    상기 공통 라인은 상기 게이트 라인과 나란한 방향으로 형성된 제 1 공통 라인과,
    상기 제 1 공통 라인과 접속되며 상기 데이터 라인과 나란한 방향으로 형성된 제 2 공통 라인을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 라인을 사이에 두고 인접한 상기 제 1 공통 라인 및 상기 제 2 공통 라인을 연결하는 공통 연결부를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 보호막을 형성하는 단계는
    상기 소스/드레인 패턴 상에 상기 보호막을 형성하는 단계와,
    상기 게이트 상부 패드 및 데이터 상부 패드를 노출시키도록 상기 보호막을 제거하는 단계와,
    상기 화소 영역을 노출시키기 위해 상기 화소 영역 상의 상기 게이트 절연막 및 보호막을 제거하는 단계와,
    상기 게이트 절연막 및 상기 보호막이 제거된 상기 화소 영역 상의 상기 화소 전극 및 공통 전극의 최상층을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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