[go: up one dir, main page]

KR101849569B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR101849569B1
KR101849569B1 KR1020110058318A KR20110058318A KR101849569B1 KR 101849569 B1 KR101849569 B1 KR 101849569B1 KR 1020110058318 A KR1020110058318 A KR 1020110058318A KR 20110058318 A KR20110058318 A KR 20110058318A KR 101849569 B1 KR101849569 B1 KR 101849569B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
line
common
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020110058318A
Other languages
English (en)
Other versions
KR20120138898A (ko
Inventor
최준호
김기승
방정호
박문기
배성민
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110058318A priority Critical patent/KR101849569B1/ko
Publication of KR20120138898A publication Critical patent/KR20120138898A/ko
Application granted granted Critical
Publication of KR101849569B1 publication Critical patent/KR101849569B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 데이터 라인과 공통 전극이 접속하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 기판; 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되는 게이트 라인과 데이터 라인; 상기 게이트 라인을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 형성된 드레인 전극 및 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 액티브층을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막; 상기 제 2 보호막 상에 형성된 공통 전극과, 상기 공통 전극 상에 형성되며 상기 게이트 라인과 평행하게 배열된 공통 라인; 및 상기 제 3 보호막 상에 형성되어 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함한다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것으로 특히, 데이터 라인과 공통 전극이 접속하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.
컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스를 포함하며, 박막 트랜지스터 기판은 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판은 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 라인 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 라인을 포함한다.
한편, 액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching Mode) 모드 등이 있다.
횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다. 그런데, 횡전계 모드 액정 표시 장치는 시야각은 넓으나 개구율 및 투과율이 낮으므로, 상기와 같은 문제점을 개선하기 위해 프린지 전계(Fringe Field Switching; FFS) 모드 액정 표시 장치가 제안되었다.
프린지 전계 모드 액정 표시 장치는 화소 영역에 통전극 형태의 공통 전극을 형성하고 공통 전극 상에 슬릿 형태로 복수개의 화소 전극을 형성하거나, 반대로 화소 전극을 통전극 형태로 형성하고 공통 전극을 복수개의 슬릿 형태로 형성함으로써, 화소 전극과 공통 전극 사이에 형성되는 프린지 전계에 의해 액정 분자를 동작시킨다.
여기서, 프린지 전계 모드 박막 트랜지스터 기판의 제조 방법을 살펴보면, 제1 마스크를 이용해서 게이트 라인, 게이트 전극 및 공통 라인을 형성하는 단계, 제 2 마스크를 이용해서 액티브층을 형성하는 단계, 제 3 마스크를 이용해서 소스, 드레인 전극을 형성하는 단계, 제 4 마스크를 이용해서 화소 콘택홀과 공통 라인을 노출시키는 콘택홀을 포함하는 제 1 보호막을 형성하는 단계, 제 5 마스크를 이용하여 제 1 보호막 상에 형성되며 공통 라인과 접속하는 공통 전극을 형성하는 단계, 제 6 마스크를 이용하여 공통 전극 상에 화소 콘택홀을 노출시키는 제 2 보호막을 형성하는 단계, 제 7 마스크를 이용하여 화소 콘택홀을 통해 드레인 전극과 접속하며 제 2 보호막을 사이에 두고 공통 전극과 프린지 전계를 생성하는 화소 전극을 형성하는 단계를 포함한다.
그런데, 공통 라인과 공통 전극은 제 1 보호막을 선택적으로 제거하여 형성된 콘택홀을 통해 접속되는데, 제 1 보호막을 선택적으로 제거하기 위해 에칭(Etching) 공정을 수행할 때, 데이터 라인이 노출될 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도이다.
도 1a와 같이, 기판(10) 상에 게이트 라인(미도시)과 공통 라인(미도시)을 형성하고, 게이트 라인(미도시)과 공통 라인(미도시)을 포함한 기판(10) 전면에 게이트 절연막(20)을 형성한다. 그리고, 게이트 절연막(20) 상에 데이터 라인(DL)을 형성하고, 데이터 라인(DL)을 포함한 게이트 절연막(20) 전면에 제 1, 제 2 보호막(50, 60)을 형성하며, 제 2 보호막(60)은 감광성 수지로 형성되어 노광되지 않은 영역은 제거된다.
이 때, 데이터 라인(DL)에 대응되는 제 2 보호막(60) 상에 이물이 위치하면, 이물에 의해 노광되지 않은 영역의 제 2 보호막(60)이 도 1b와 같이 제거되어 홀(60a)이 형성된다. 그리고, 공통 라인(미도시)을 노출시키기 위해 제 1 보호막(50)을 에칭(Etching)할 때, 도 1c와 같이, 데이터 라인(DL)이 노출된다.
따라서, 도 1d와 같이, 일반적인 박막 트랜지스터 기판은 노출된 데이터 라인(DL)과 공통 전극(70)이 접속하는 불량이 발생하여 박막 트랜지스터 기판의 신뢰성이 저하되는 문제점이 발생한다.
특히, 프린지 전계 모드 박막 트랜지스터 기판은 공통 전극 또는 화소 전극이 통전극 형태로 형성되므로 데이터 라인과 공통 전극이 접속하는 위치를 검출하는 것뿐만 아니라 리페어(Repair)하는 데에도 많은 어려움이 있으며, 고해상도 모델의 경우 화소 영역의 사이즈가 작기 때문에 데이터 부하가 증가하여 공통 전극의 리플(Ripple)에 의해 화질이 저하되는 문제점이 발생한다.
또한, 일반적인 프린지 전계 모드 박막 트랜지스터 기판은 기판 상에 게이트 라인과 공통 라인을 형성하기 때문에 게이트 라인과 공통 라인을 일정 간격 이상 이격시켜야 하므로 이격 거리 제한이 있을 뿐만 아니라, 공통 라인과 공통 전극을 접속시키는 콘택홀로 인해 블랙 매트릭스의 면적이 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 공통 전극과 공통 라인을 동시에 형성하여 공통 전극과 공통 라인을 접속시키기 위한 콘택홀을 제거함으로써, 공통 전극과 데이터 라인이 접속하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 기판; 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되는 게이트 라인과 데이터 라인; 상기 게이트 라인을 포함한 상기 기판 전면에 형성된 게이트 절연막; 상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 형성된 드레인 전극 및 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 액티브층을 포함하는 박막 트랜지스터; 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막; 상기 제 2 보호막 상에 형성된 공통 전극과, 상기 공통 전극 상에 형성되며 상기 게이트 라인과 평행하게 배열된 공통 라인; 및 상기 제 3 보호막 상에 형성되어 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함한다.
상기 공통 전극과 공통 라인은 직접 접속한다.
상기 제 2 보호막은 감광성 수지로 형성된다.
또한, 동일 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은, 기판 상에 불투명 전도성 물질층을 형성하고 상기 불투명 전도성 물질층을 패터닝하여 게이트 라인과 게이트 전극을 형성하는 단계; 상기 게이트 라인과 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체층과 오믹콘택층이 차례로 적층된 구조의 액티브층을 형성하는 단계; 상기 액티브층을 포함한 상기 게이트 절연막 전면에 불투명 전도성 물질층을 형성하고, 상기 불투명 전도성 물질층을 패터닝하여 소스, 드레인 전극 및 데이터 라인을 형성하는 단계; 상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 제 1, 제 2 보호막을 형성하는 단계; 상기 제 2 보호막 상에 차례로 적층된 공통 전극을 형성하고, 상기 공통 전극 상에 상기 게이트 라인과 평행한 방향의 공통 라인을 형성하는 단계; 및 상기 공통 라인을 포함한 상기 제 2 보호막 상에 제 3 보호막을 형성하고, 상기 제 3 보호막 상에 상기 드레인 전극과 접속하며, 상기 제 3 보호막을 사이에 두고 상기 공통 전극과 프린지 전계를 형성하는 화소 전극을 형성하는 단계를 포함한다.
상기 공통 전극과 공통 라인은 하프톤 마스크를 이용하여 동시에 형성한다.
상기 제 2 보호막을 네가티브형 감광성 수지로 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 다음과 같은 효과를 갖는다.
첫째, 공통 전극과 공통 라인을 동시에 형성하므로, 공통 전극과 공통 라인을 접속시키기 위한 콘택홀을 형성하는 공정을 제거할 수 있다. 따라서, 일반적인 박막 트랜지스터 기판과 같이 콘택홀을 형성하는 공정에서 데이터 라인이 노출되어 공통 전극과 데이터 라인이 접속하는 것을 방지할 수 있다. 더욱이, 콘택홀을 제거하여 개구율을 향상시킬 수 있다.
둘째, 공통 라인을 게이트 라인과 동일 층에 형성하지 않으므로, 게이트 라인과 공통 라인 사이의 이격 거리 제한이 없다. 따라서, 공정 마진을 확보할 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도.
도 2a는 본 발명의 박막 트랜지스터 기판의 평면도.
도 2b는 도 2a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단한 단면도.
도 3a 내지 도 3g는 본 발명의 박막 트랜지스터 기판의 공정 평면도.
도 4a 내지 도 4i는 본 발명의 박막 트랜지스터 기판의 공정 단면도.
이하, 본 발명의 박막 트랜지스터 기판을 설명하면 다음과 같다.
도 2a는 본 발명의 박막 트랜지스터 기판의 평면도이며, 도 2b는 도 2a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 2a와 2b를 참조하면, 본 발명의 박막 트랜지스터 기판은, 게이트 라인(GL) 및 데이터 라인(DL)의 교차 영역에 형성된 박막 트랜지스터, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 정의된 화소 영역에 형성된 화소 전극(190a), 화소 전극(190a)과 프린지 필드를 형성하는 공통 전극(170), 게이트 라인(GL)과 접속된 게이트 패드(GP) 및 데이터 라인(DL)과 접속된 데이터 패드(DP)를 포함하며, 도시하지는 않았으나, 공통 라인(CL)과 접속된 공통 패드를 포함한다.
박막 트랜지스터는 게이트 라인(GL)에 공급되는 스캔 신호에 응답하여 데이터 라인(DL)에 공급되는 화소 신호가 화소 전극(190a)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 전극(110a), 소스 전극(140a), 드레인 전극(140b), 반도체층(130a) 및 오믹 콘택층(130b)을 포함한다.
게이트 전극(110a)은 게이트 라인(GL)으로부터의 스캔 신호가 공급되도록 게이트 라인(GL)에서 돌출 형성되며, 도면에서는 게이트 전극(110a)이 게이트 라인(GL)의 일측에서 돌출 형성되지 않고 게이트 라인(GL)의 일부 영역으로 정의되는 것을 도시하였다.
소스 전극(140a)은 데이터 라인(DL)과 접속되어 데이터 라인(DL)의 화소 신호를 공급받는다. 그리고, 드레인 전극(140b)은 반도체층(130a)의 채널을 사이에 두고 소스 전극(140a)과 마주하도록 형성되어 데이터 라인(DL)으로부터의 화소 신호를 화소 전극(190a)에 공급한다.
반도체층(130a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된 게이트 절연막(120)을 사이에 두고 게이트 전극(110a)과 중첩된다. 반도체층(130a) 상에 형성된 오믹 콘택층(130b)은 소스, 드레인 전극(140a, 140b)과 반도체층(130a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 그리고, 소스, 드레인 전극(140a, 140b)의 이격된 구간에 대응되는 영역이 제거되어 채널이 형성된다.
제 2 보호막(160)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성된다. 감광성 수지는 유전율이 낮아 공통 전극(170)과 데이터 라인(DL)이 중첩되어 야기되는 기생 용량이 줄어든다.
네가티브형 감광성 수지는 아크릴(Acryl) 계열, 벤조시클로부탄(BenzoCycloButane; BCB) 및 폴리이미드(Polyimide)와 같은 수지에 네거티브형 감광제를 혼입하여 형성된다. 특히, 네가티브형 감광성 수지로 보호막을 형성할 경우, 포지티브형 감광성 수지에 비해 광 투과율을 향상시킬 수 있으므로 고휘도를 달성할 수 있다.
제 2 보호막(160) 상에 형성된 공통 전극(170)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질층으로 형성된다.
공통 전극(170)은 제 2 보호막(160) 상에 통전극 형태로 형성되며, 공통 전극(170) 상에는 불투명 전도성 물질층으로 게이트 라인(GL)과 평행한 방향의 공통 라인(CL)이 형성된다.
상기와 같은, 본 발명의 박막 트랜지스터 기판은 공통 라인(GL)이 게이트 라인(GL)과 동일 층에 형성되지 않고 공통 전극(170)과 직접 접촉되도록 공통 전극(170) 상에 형성되므로, 일반적인 박막 트랜지스터 기판에서 발생하는 공통 전극(170)과 데이터 라인(DL)이 접속하는 문제를 방지할 수 있다.
구체적으로, 일반적인 박막 트랜지스터 기판은 공통 라인(CL)이 게이트 라인(GL)과 동일 층에 형성되므로, 서로 다른 층에 형성된 공통 전극(170)과 공통 라인(CL)을 접속시키기 위해 게이트 절연막(120), 제 1, 제 2 보호막(150, 160)을 선택적으로 제거하여 공통 라인(CL)을 노출시킨다.
그런데, 상술한 바와 같이, 데이터 라인(DL)에 대응되는 제 2 보호막(160) 상에 이물이 위치하면, 이물에 의해 제 2 보호막(160)이 제거되어 홀이 형성되고, 공통 라인(CL)을 노출시키기 위해 제 1 보호막(150)을 에칭(Etching)할 때 홀에 의해 노출된 제 1 보호막(150) 역시 제거되어, 데이터 라인(DL)이 노출된다. 따라서, 노출된 데이터 라인(DL)과 공통 전극(170)이 접속하여 박막 트랜지스터 기판의 신뢰성이 저하되는 문제점이 발생하고, 이로 인해 수율이 저하된다. 특히, 데이터 라인(DL)과 공통 전극(170)이 접속하는 위치를 검출하는 것뿐만 아니라 리페어(Repair)하는 데에도 많은 어려움이 있다.
그러나, 본 발명의 박막 트랜지스터 기판은, 공통 라인(CL)과 공통 전극(170)이 콘택홀 없이 직접 접촉되므로 콘택홀을 형성하는 공정을 제거할 수 있다. 따라서, 데이터 라인(DL)이 노출되지 않으며, 콘택홀을 제거하여 개구율을 향상시킬 수 있다. 더욱이, 게이트 라인(GL)과 공통 라인(CL)이 다른 층에 형성되어 게이트 라인(GL)과 공통 라인(CL) 사이의 이격 거리 제한이 없으므로, 공정 마진을 확보할 수 있다.
제 3 보호막(180) 상에 형성되는 슬릿 형태의 화소 전극(190a)은 제 1, 제 2, 제 3 보호막(150, 160, 180)에 형성된 제 1, 제 2 화소 콘택홀(160a, 180a)을 통해 드레인 전극(140b)과 접속되어 박막 트랜지스터를 통해 데이터 라인(DL)으로부터의 화소 신호를 공급받는다. 이로써 화소 전극(190a)은 제 3 보호막(180)을 사이에 두고 공통 전극(170)과 중첩되어 프린지 필드를 형성한다.
프린지 필드에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.
그리고, 게이트 패드(GP)는 게이트 드라이버(미도시)로부터 스캔 신호를 게이트 라인(GL)에 공급한다. 게이트 패드(GP)는 게이트 라인(GL)과 접속된 게이트 패드 하부 전극(110b)과, 게이트 절연막(120)과 제 1 내지 제 3 보호막(150, 160, 180)을 관통하는 제 1, 제 2, 제 3 게이트 콘택홀(120a, 160b, 180b)을 통해 게이트 패드 하부 전극(110b)과 접속된 게이트 패드 상부 전극(190b)을 포함한다.
또한, 데이터 패드(DP)는 데이터 드라이버(미도시)로부터의 화소 신호를 데이터 라인(DL)에 공급한다. 데이터 패드(DP)는 데이터 라인(GL)과 접속된 데이터 패드 하부 전극(140c)과, 제 1 내지 제 3 보호막(150, 160, 180)을 관통하는 제 1, 제 2 데이터 콘택홀(160c, 180c)을 통해 데이터 패드 하부 전극(140c)과 접속된 데이터 패드 상부 전극(190c)을 포함한다.
특히, 도면에서는 데이터 패드 하부 전극(140c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(140c)은 게이트 라인(GL)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(140c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3g는 본 발명의 박막 트랜지스터 기판의 공정 평면도이며, 도 4a 내지 도 4i는 본 발명의 박막 트랜지스터 기판의 공정 단면도이다.
도 3a와 도 4a를 참조하면, 기판(100) 상에 게이트 전극(110a), 게이트 라인(GL) 및 게이트 패드 하부 전극(110b)을 형성한다. 구체적으로, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 불투명 전도성 물질층을 형성한 후, 불투명 전도성 물질층을 패터닝하여 게이트 전극(110a), 게이트 라인(GL) 및 게이트 패드 하부 전극(110b)을 형성한다.
불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
도 3b와 도 4b를 참조하면, 게이트 전극(110a), 게이트 라인(GL) 및 게이트 패드 하부 전극(110b)을 포함한 기판(100) 전면에 게이트 절연막(120)을 형성하고, 게이트 전극(110a)에 대응되는 게이트 절연막(120) 상에 반도체층(130a)과 오믹 콘택층(130b)이 차례로 적층된 구조의 액티브층(130)을 형성한다.
그리고, 도 3c와 도 4c와 같이, 액티브층(130)을 포함한 게이트 절연막(120) 상에 스퍼터링 방법 등의 증착 방법으로 불투명 전도성 물질층을 형성한 후, 불투명 전도성 물질층을 패터닝하여 데이터 라인(DL), 일정 간격 이격된 소스, 드레인 전극(140a, 140b) 및 데이터 패드 하부 전극(140c)을 형성한다. 그리고, 소스, 드레인 전극(140a, 140b) 사이의 이격된 구간에 노출된 오믹 콘택층(130b)을 제거하여 채널을 형성한다.
불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
한편, 도면에서는 데이터 패드 하부 전극(140c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(140c)은 게이트 라인(GL)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(140c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.
도 3d와 도 4d를 참조하면, 소스, 드레인 전극(140a, 140b) 및 데이터 라인(DL)을 포함한 게이트 절연막(120) 전면에 제 1, 제 2 보호막(150, 160)을 형성한다. 그리고, 제 2 보호막(160)을 선택적으로 제거하여 각각 드레인 전극(140b), 게이트 패드 하부 전극(110b) 및 데이터 패드 하부 전극(140c)에 대응되는 제 1 보호막(150)을 노출시키는 제 1 화소 콘택홀(160a), 제 1 게이트 콘택홀(160b) 및 제 1 데이터 콘택홀(160c)을 형성한다. 제 1 화소 콘택홀(160a), 제 1 게이트 콘택홀(160b) 및 제 1 데이터 콘택홀(160c)를 형성하는 공정에 의해 제 1 보호막(150)이 제거되지 않도록, 제 1 보호막(150)은 제 2 보호막(160)과 식각 선택비를 갖는 물질을 포함할 수 있다.
특히, 제 2 보호막(160)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성한다. 도면에서는 네가티브형 감광성 수지로 제 2 보호막(160)을 형성한 것을 도시하였다.
따라서, 제거하고자 하는 영역에 대응되는 영역에만 차단부를 갖는 마스크를 이용한 노광 공정으로 제 2 보호막(160)을 선택적으로 제거할 수 있으며, 제 2 보호막(160)을 포지티브형 감광성 수지로 형성하였을 경우, 제거하고자 하는 영역에 대응되는 영역에만 투과부를 갖는 마스크를 이용하여 제 2 보호막(160)을 선택적으로 제거할 수 있다.
이 때, 상술한 바와 같이, 제 1 보호막(150)은 제거되지 않으므로, 드레인 전극(140b), 게이트 패드 하부 전극(110b) 및 데이터 패드 하부 전극(140c)은 외부로 노출되지 않는다.
이어, 도 4e와 같이, 제 1 화소 콘택홀(160a), 제 1 게이트 콘택홀(160b) 및 제 1 데이터 콘택홀(160c)을 포함한 제 2 보호막(160) 전면에 투명 전도성 물질층(170a)과 불투명 전도성 물질층(170b)을 차례로 증착한다. 그리고, 불투명 전도성 물질층(170b) 전면에 포토 레지스트(200)를 도포하고, 차단 영역(A), 하프톤 영역(B) 및 투과 영역(C)을 갖는 하프톤 마스크(HTM)를 위치시킨다.
이 때, 차단 영역(A)은 공통 라인을 형성할 영역에 대응되며, 하프톤 영역(B)은 공통 전극을 형성할 영역에 대응된다. 그리고, 투과 영역(C)은 나머지 영역에 대응된다.
하프톤 마스크(HTM)를 이용하여 포토 레지스트(200)를 노광하면, 도 4f와 같이, 제 1 포토 레지스트 패턴(200a)이 형성된다. 제 1 포토 레지스트 패턴(200a)은 하프톤 마스크(HTM)의 차단 영역(A)에 대응되는 영역의 두께가 하프톤 영역(B)에 대응되는 영역의 두께보다 두껍다.
제 1 포토 레지스트 패턴(200a)을 이용하여 노출된 투명 전도성 물질층(170a)과 불투명 전도성 물질층(170b)을 제거한다. 그리고, 산소 플라즈마를 이용한 애싱(Ashing) 공정으로 제 1 포토 레지스트 패턴(200a)을 애싱하여 공통 라인을 형성할 영역에만 남아있는 제 2 포토 레지스트 패턴(미도시)을 형성한다.
이어, 도 3e 및 도 4g와 같이, 노출된 불투명 전도성 물질층을 제거하여 투명 전도성 물질층의 단일층 구조의 공통 전극(170)을 형성하고, 제 2 포토 레지스트 패턴(미도시)을 제거하여 불투명 전도성 물질층의 단일층 구조의 공통 라인(CL)을 형성한다.
즉, 상기와 같은 본 발명의 박막 트랜지스터 기판은, 공통 라인(CL)과 공통 전극(170)이 콘택홀 없이 직접 접촉되므로, 콘택홀을 제거하여 개구율이 향상된다. 또한, 일반적인 박막 트랜지스터 기판은 공통 라인(CL)과 공통 전극(170)을 접속시키기 위해 제 1, 제 2 보호막을 선택적으로 제거하여 콘택홀을 형성할 때, 데이터 라인(DL)이 노출되어 공통 전극(170)과 데이터 라인(DL)이 접속하는 불량이 발생할 수 있다. 그러나, 본 발명은 공통 라인(CL)과 공통 전극(170)이 직접 접속되므로, 데이터 라인(DL)이 노출되지 않아, 데이터 라인(DL)과 공통 전극(170)이 접속하는 불량을 방지할 수 있다.
더욱이, 게이트 라인(GL)과 공통 라인(CL)이 다른 층에 형성되므로, 게이트 라인(GL)과 공통 라인(CL) 사이의 이격 거리 제한이 없다. 따라서, 공정 마진을 확보할 수 있다.
이어, 도 3f와 도 4h와 같이, 공통 전극(170)과 공통 라인(CL)을 포함한 제 2 보호막(160) 전면에 제 3 보호막(180)을 형성한다. 그리고, 제 3 보호막(180)을 선택적으로 제거하여 제 2 화소 콘택홀(180a)을 형성하여 제 1 화소 콘택홀(160a)을 노출시킨 후, 제 1 화소 콘택홀(160a)을 통해 노출된 제 1 보호막(150)을 제거하여 드레인 전극(140b)을 노출시킨다. 상기 제 2 화소 콘택홀(180a)을 형성하는 공정에서 제 1 보호막(150) 및 제 2 보호막(160)이 제거되지 않도록, 제 3 보호막(180)은 제 1 보호막(150) 및 제 2 보호막(160)과 식각 선택비를 갖는 물질을 포함할 수 있다.
동시에 제 3 보호막(180)을 선택적으로 제거하여 제 2 게이트 콘택홀(180b)을 형성하여 제 1 게이트 콘택홀(160b)을 노출시킨 후, 게이트 절연막(120)과 제 1 보호막(150)을 선택적으로 제거하여 게이트 패드 하부 전극(110b)을 노출시키는 제 3 게이트 콘택홀(120b)을 형성한다. 그리고, 제 3 보호막(180)을 선택적으로 제거하여 제 2 데이터 콘택홀(180c)을 형성하여 제 1 데이터 콘택홀(160c)을 노출시킨 후, 제 1 보호막(150)을 선택적으로 제거하여 데이터 패드 하부 전극(140c)을 노출시킨다.
이어, 도 3g와 도 4i와 같이, 화소 콘택홀들(160a, 180a), 게이트 콘택홀들(120a, 160b, 180b) 및 데이터 콘택홀들(160c, 180c)을 포함한 제 3 보호막(180) 전면에 투명 전도성 물질층을 형성하고 이를 패터닝하여 화소 전극(190a)을 형성한다. 화소 전극(190a)은 제 1, 제 2 화소 콘택홀(160a, 180a)을 통해 드레인 전극(140b)과 접속하며 제 3 보호막(180)을 사이에 두고 공통 전극(170)과 프린지 전계를 형성한다.
그리고, 제 1, 제 2, 제 3 게이트 콘택홀(120a, 160b, 180b)을 통해 노출된 게이트 패드 하부 전극(110b)과 전기적으로 접속되는 게이트 패드 상부 전극(190b)을 형성하고, 제 1, 제 2 데이터 콘택홀(160c, 180c)을 통해 노출된 데이터 패드 하부 전극(140c)과 전기적으로 접속되는 데이터 패드 상부 전극(190c)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
CL: 공통 라인 DL: 데이터 라인
DP: 데이터 패드 GL: 게이트 라인
GP: 게이트 패드 100: 기판
110a: 게이트 전극 110b: 게이트 패드 하부 전극
120: 게이트 절연막 130: 액티브층
130a: 반도체층 130b: 오믹콘택층
140a: 소스 전극 140b: 드레인 전극
140c: 데이터 패드 하부 전극 150: 제 1 보호막
160: 제 2 보호막 170: 공통 전극
180: 제 3 보호막 190a: 화소 전극
190b: 게이트 패드 상부 전극 190c: 데이터 패드 상부 전극
160a, 180a: 제 1, 제 2 화소 콘택홀
120a, 160b, 180b: 제 1, 제 2, 제 3 게이트 콘택홀
160c, 180c: 제 1, 제 2 데이터 콘택홀

Claims (6)

  1. 기판 상에 서로 수직하게 배열되는 게이트 라인과 데이터 라인;
    상기 게이트 라인을 포함한 상기 기판 전면 상에 위치하는 게이트 절연막;
    상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 위치하는 드레인 전극 및 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 위치하는 액티브층을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 순서대로 적층되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막;
    상기 제 2 보호막과 상기 제 3 보호막 사이에 위치하는 공통 전극;
    상기 공통 전극과 상기 제 3 보호막 사이에 위치하며, 상기 게이트 라인과 평행하게 배열된 공통 라인; 및
    상기 제 3 보호막 상에 위치하고, 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극을 포함하되,
    상기 제 1 내지 제 3 보호막은 서로 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 공통 전극과 공통 라인은 직접 접속하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 제 2 보호막은 감광성 수지를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 기판 상에 불투명 전도성 물질층을 형성하고 상기 불투명 전도성 물질층을 패터닝하여 게이트 라인과 게이트 전극을 형성하는 단계;
    상기 게이트 라인과 게이트 전극을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체층과 오믹콘택층이 차례로 적층된 구조의 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 상기 게이트 절연막 전면에 불투명 전도성 물질층을 형성하고, 상기 불투명 전도성 물질층을 패터닝하여 소스, 드레인 전극 및 데이터 라인을 형성하는 단계;
    상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 제 1, 제 2 보호막을 순서대로 형성하는 단계;
    상기 제 2 보호막에 상기 드레인 전극에 대응되는 제 1 보호막을 노출시키는 제 1 화소 콘택홀을 형성하는 단계;
    상기 제 1 화소 콘택홀을 포함한 상기 제 2 보호막 상에 공통 전극 및 상기 공통 전극 상에 위치하고 상기 게이트 라인과 평행한 공통 라인을 형성하는 단계;
    상기 공통 전극 및 상기 공통 라인을 포함한 상기 제 2 보호막 상에 제 3 보호막을 형성하는 단계;
    상기 제 3 보호막에 상기 제 1 화소 콘택홀을 노출시키는 제 2 화소 콘택홀을 형성하는 단계;
    상기 제 1 화소 콘택홀 및 상기 제 2 화소 콘택홀을 통해 노출된 제 1 보호막을 제거하여 드레인 전극을 노출시키는 단계;
    상기 제 2 화소 콘택홀을 포함하는 상기 제 3 보호막 상에 상기 드레인 전극과 접속하며, 상기 제 3 보호막을 사이에 두고 상기 공통 전극과 프린지 전계를 형성하는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 공통 전극과 공통 라인은 하프톤 마스크를 이용하여 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 1 내지 제 3 보호막은 서로 식각 선택비를 갖는 물질로 형성되되,
    상기 제 2 보호막을 네가티브형 감광성 수지로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020110058318A 2011-06-16 2011-06-16 박막 트랜지스터 기판 및 이의 제조 방법 Active KR101849569B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110058318A KR101849569B1 (ko) 2011-06-16 2011-06-16 박막 트랜지스터 기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110058318A KR101849569B1 (ko) 2011-06-16 2011-06-16 박막 트랜지스터 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120138898A KR20120138898A (ko) 2012-12-27
KR101849569B1 true KR101849569B1 (ko) 2018-04-17

Family

ID=47905465

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110058318A Active KR101849569B1 (ko) 2011-06-16 2011-06-16 박막 트랜지스터 기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101849569B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090599B1 (ko) * 2013-01-29 2020-04-16 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR102042530B1 (ko) * 2013-06-24 2019-11-08 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102113603B1 (ko) * 2013-06-26 2020-05-21 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102152999B1 (ko) * 2013-12-30 2020-09-08 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR102454383B1 (ko) * 2015-12-28 2022-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 액정 표시장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001255519A (ja) 2000-03-13 2001-09-21 Toray Ind Inc 液晶表示装置
JP2011059157A (ja) * 2009-09-07 2011-03-24 Seiko Epson Corp 液晶装置及び電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001255519A (ja) 2000-03-13 2001-09-21 Toray Ind Inc 液晶表示装置
JP2011059157A (ja) * 2009-09-07 2011-03-24 Seiko Epson Corp 液晶装置及び電子機器

Also Published As

Publication number Publication date
KR20120138898A (ko) 2012-12-27

Similar Documents

Publication Publication Date Title
KR101274706B1 (ko) 액정표시장치 및 그 제조방법
US8519396B2 (en) Array substrate for in-plane switching mode liquid crystal display device and fabricating method thereof
US8035108B2 (en) Thin film transistor substrate, liquid crystal display panel including the same, and method of manufacturing liquid crystal display panel
US20110136274A1 (en) Liquid crystal display device and method for fabricating the same
KR101992884B1 (ko) 액정 표시 장치 및 이의 제조 방법
KR20130097879A (ko) 액정 표시 장치 및 이의 제조 방법
KR101473675B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101849569B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101888432B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101799032B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
KR20140142064A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
KR101818457B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR102218945B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR20120072817A (ko) 액정 표시 장치 및 이의 제조 방법
KR101544064B1 (ko) 액정표시장치 및 그 제조방법
KR20120132853A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101866388B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR101818453B1 (ko) 액정 표시 장치 및 이의 제조 방법
KR101222537B1 (ko) 액정표시패널 및 그 제조방법
KR20120056469A (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR20090043213A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101960379B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR102113603B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR20090070174A (ko) 액정표시패널 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110616

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160523

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110616

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170720

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180411

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180412

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210315

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20220314

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20230315

Start annual number: 6

End annual number: 6