KR102218945B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

Abstract

본 발명은 웨이비 노이즈(Wavy noise)를 감소시킴과 동시에 마스크 공정 수를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 5 마스크 공정을 포함하고, 제 2 마스크 공정 단계에서 반도체 패턴과 소스 및 드레인 패턴과 데이터 배선을 형성하고, 제 3 마스크 공정 단계에서 공통 전극과, 소스 및 드레인 패턴 상에 공통 패턴을 형성하고 그 공통 패턴을 마스크로 이용하여 소스 전극 및 드레인 전극과, 반도체 패턴의 채널 영역을 형성하고, 제 5 마스크 공정 단계에서 화소 전극과, 데이터 배선과 중첩되는 공통 연장부를 형성할 수 있다.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF FABRICATING THE THIN FILM TRANSISTOR SUBSTRATE}

본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 웨이비 노이즈(Wavy noise)를 감소시킴과 동시에 마스크 공정 수를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.

이러한 액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.

컬러 필터 기판은 컬러 구현을 위한 컬러 필터, 빛샘 방지를 위한 블랙 매트릭스 및 박막 트랜지스터 기판과 컬러 필터 기판 사이의 간격을 유지하기 위한 컬럼 스페이서가 형성된다. 그리고, 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 배선 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 배선이 형성된다.

액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching) 모드 등이 있다.

횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다. 그런데, 횡전계 모드 액정 표시 장치는 시야각은 넓으나 개구율 및 투과율이 낮으므로, 상기와 같은 문제점을 개선하기 위해 프린지 전계(Fringe Field Switching; FFS) 모드 액정 표시 장치가 제안되었다.

프린지 전계 모드 액정 표시 장치는 화소 영역에 통전극 형태의 공통 전극을 형성하고 공통 전극 상에 슬릿 형태로 복수개의 화소 전극을 형성하거나, 반대로 화소 전극을 통전극 형태로 형성하고 공통 전극을 복수개의 슬릿 형태로 형성함으로써, 화소 전극과 공통 전극 사이에 형성되는 프린지 전계에 의해 액정 분자를 동작시킨다.

이 때, 일반적인 프린지 전계 모드 박막 트랜지스터 기판의 제조 방법은 제 1 마스크를 이용해서 게이트 배선과 게이트 전극을 형성하는 단계, 제 2 마스크를 이용해서 반도체층을 형성하는 단계, 제 3 마스크를 이용하여 채널 영역, 소스, 드레인 전극 및 데이터 배선을 형성하는 단계, 기판 상에 제 1 보호막을 형성하고, 제 4 마스크를 이용하여 제 1 보호막 상에 공통 전극을 형성하는 단계, 공통 전극을 덮도록 제 2 보호막을 형성하고, 제 5 마스크를 이용하여 제 1, 제 2 보호막을 선택하여 드레인 전극을 노출시키는 단계 및 제 6 마스크를 이용하여 제 2 보호막 상에 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 포함한다.

그런데, 마스크 공정 수를 감소시키기 위해 반도체층과 소스, 드레인 전극을 하프톤 마스크를 이용하여 일괄 패터닝하는 경우, 반도체층과 소스, 드레인 전극 물질의 식각률이 달라 반도체층의 소스, 드레인 전극 가장자리에서 노출되는 액티브 테일(Active tail)이 발생하게 된다. 노출된 액티브 테일은 백라이트 광에 의해 활성화, 비활성화 상태가 반복됨으로써, 액정의 움직임이 왜곡되어 표시 장치의 화면에 물결 무늬의 가는 선이 나타나는 웨이비 노이즈(Wavy noise)가 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 액티브 테일(Active tail)을 최소화하여 웨이비 노이즈(Wavy noise)를 감소시킴과 동시에 마스크 공정 수를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는데, 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판의 표시 영역에 게이트 전극과 게이트 배선을 형성하는 제 1 마스크 공정 단계; 상기 게이트 전극과 게이트 배선을 덮도록 기판 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트 전극과 중첩되고 게이트 배선과 교차하는 반도체 패턴과, 그 반도체 패턴 상에서 서로 연결된 소스 및 드레인 패턴과 데이터 배선을 형성하는 제 2 마스크 공정 단계; 게이트 절연막 상의 통 전극 형태의 공통 전극과, 소스 및 드레인 패턴 상의 공통 패턴을 형성하고, 소스 및 드레인 패턴과 반도체 패턴에서 공통 패턴을 통해 노출된 부분을 제거하여, 소스 전극 및 드레인 전극을 형성하고, 반도체 패턴의 채널 영역을 형성하는 제 3 마스크 공정 단계; 데이터 배선, 반도체 패턴, 공통 패턴 및 공통 전극을 덮도록 기판 상에 보호막을 형성하고, 보호막을 선택적으로 제거하여 드레인 콘택홀 및 공통 콘택홀을 형성하는 제 4 마스크 공정 단계; 및 보호막 상에 드레인 콘택홀을 통해 드레인 전극 상의 공통 패턴과 접속되는 화소 전극과, 데이터 배선과 중첩되고 공통 콘택홀을 통해 공통 전극과 접속되는 공통 전극 연장부를 형성하는 제 5 마스크 공정 단계를 포함한다.
제3 마스크 공정 단계에서, 데이터 배선 상에서 공통 패턴 및 공통 전극과 동일층으로 형성된 투명 전도층을 제거하여, 공통 패턴은 데이터 배선을 제외한 소스 전극 및 드레인 전극 상에 위치하는 구조를 갖는다.

제 3 마스크 공정 단계는 하프 톤 마스크를 이용할 수 있다.

제 3 마스크 공정 단계는 소스 및 드레인 패턴과 데이터 배선을 덮도록 기판 전면에 투명 전도성 물질과 포토 레지스트를 차례로 형성하는 단계; 하프 톤 마스크를 이용하여 포토 레지스트를 노광 및 현상하여 공통 패턴과 공통 전극에 대응되는 영역의 두께가 데이터 배선에 대응되는 영역의 두께보다 두꺼운 제 1 포토 레지스트 패턴을 형성하는 단계; 제 1 포토 레지스트 패턴을 마스크로 이용하여 노출된 투명 전도성 물질을 제거하여 공통 패턴과 공통 전극을 형성하는 단계; 공통 패턴을 마스크로 이용하여 소스 전극 및 드레인 전극을 형성하고, 반도체 패턴의 채널 영역을 형성하는 단계; 제 1 포토 레지스트 패턴을 애싱하여 공통 패턴과 공통 전극 상에 남아있는 제 2 포토 레지스트 패턴을 형성하는 단계; 및 제 2 포토 레지스트 패턴을 마스크로 이용하여 데이터 배선 상에 남아있는 투명 전도성 물질을 제거하는 단계를 포함한다.

제 1 마스크 공정 단계에서 게이트 배선과 접속되는 게이트 패드 하부 전극을 더 형성하고, 제 2 마스크 공정 단계에서 데이터 배선과 접속되는 데이터 패드 하부 전극을 더 형성하고, 제 4 마스크 공정 단계에서, 보호막 및 게이트 절연막을 관통하여 게이트 패드 하부 전극을 노출하는 게이트 패드 콘택홀과, 보호막을 관통하여 데이터 패드 하부 전극을 노출하는 데이터 패드 콘택홀을 더 형성하고, 제 5 마스크 공정 단계에서, 보호막 상에 게이트 패드 콘택홀을 통해 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극과, 데이터 패드 콘택홀을 통해 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 더 형성할 수 있다.

드레인 콘택홀과 공통 콘택홀은 게이트 라인과 중첩될 수 있다.

공통 연장부는 데이터 배선과 완전히 중첩되도록 라인 형태로 형성될 수 있다.

공통 연장부는 데이터 배선과 완전히 중첩되는 동시에 인접한 게이트 배선 사이에도 형성된 메쉬 형태로 형성될 수 있다. 공통 콘택홀은 메쉬 형태의 공통 연장부 중 게이트 배선과 나란한 부분 상에 위치할 수 있다.

제 1 마스크 공정 단계에서 기판 상에 공통 패드 하부 전극을 더 형성하고, 제 2 마스크 공정 단계에서 데이터 배선과 동일 물질의 공통 연결부를 그 공통 연결부 아래의 반도체 패턴과 함께 더 형성하고, 제 3 마스크 공정 단계에서 공통 연결부와 접속되도록 공통 연결부 상에 상기 공통 전극을 연장 형성하고, 제 4 마스크 공정 단계에서 보호막 및 게이트 절연막을 관통하여 공통 패드 하부 전극을 노출하는 제 1 공통 패드 콘택홀과, 보호막을 관통하여 공통 전극을 노출하는 제 2 공통 패드 콘택홀을 더 형성하고, 제 5 마스크 공정 단계에서 보호막 상에 제 1 공통 패드 콘택홀을 통해 공통 패드 하부 전극과 접속되고 제 2 공통 패드 콘택홀을 통해 공통 연결부 상의 상기 공통 전극과 접속되는 공통 패드 상부 전극을 더 형성할 수 있다.

공통 연결부 및 그 공통 연결부 상의 공통 전극은 비표시 영역에서 공통 연결부 및 그 아래 반도체 패턴을 덮는 구조로 형성될 수 있다.

상기와 같은 본 발명의 박막 트랜지스터 기판의 제조 방법은 다음과 같은 효과가 있다.

첫째, 제 2 마스크 공정 시, 반도체 패턴과 소스, 드레인 패턴을 일괄 패터닝하고, 공통 전극을 형성하기 위한 제 3 마스크 공정 시, 소스, 드레인 전극 및 반도체층의 채널 영역을 형성한다. 따라서, 액티브 테일(Active tail)을 최소화하여 웨이비 노이즈(Wavy noise)를 감소시킬 수 있다.

둘째, 보호막을 사이에 두고 데이터 배선과 중첩되도록 공통 연장부가 형성되어, 공통 연장부가 데이터 배선과 화소 전극 사이의 전계를 차폐한다. 따라서, 데이터 배선과 화소 전극 사이의 기생 캐패시턴스를 효율적으로 감소시켜 크로스토크(Crosstalk) 불량을 감소시킬 수 있다.

도 1a 내지 도 1e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 박막 트랜지스터 기판의 제조 방법의 제 3 마스크 공정을 나타낸 공정 단면도이다.
도 3a는 본 발명의 공통 연장부의 형태를 나타낸 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다.
도 4a 및 도 4b는 본 발명의 공통 연장부의 다른 형태를 나타낸 평면도이다.

이하, 첨부된 도면을 참조하여, 본 발명의 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.

도 1a 내지 도 1e는 본 발명의 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이다.

도 1a와 같이, 표시 영역과 비 표시 영역이 정의된 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 제 1 금속층을 형성한 후, 제 1 마스크를 이용하여 제 1 금속층을 패터닝하여 게이트 배선(GL), 게이트 전극(110a), 게이트 패드 하부 전극(110b) 및 공통 패드 하부 전극(110c)을 형성한다. 게이트 배선(GL)과 게이트 전극(110a)은 표시 영역에 형성되며, 게이트 패드 하부 전극(110b)과 공통 패드 하부 전극(110c)은 비 표시 영역에 형성된다.

이 때, 제 1 금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조이다.

도 1b와 같이, 기판(100) 전면에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 물질로 형성된다. 이어, 게이트 절연막(120) 상에 순수 비정질 실리콘층, 불순물을 포함하는 비정질 실리콘층 및 제 2 금속층을 차례로 형성한다. 그리고, 제 2 마스크를 이용하여 비정질 실리콘층 및 제 2 금속층을 패터닝하여, 반도체 패턴(130), 소스, 드레인 패턴(140), 데이터 배선(DL), 데이터 패드 하부 전극(130b) 및 공통 연결부(130c)를 형성한다.

제 2 금속층 역시 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조이다.

구체적으로, 반도체 패턴(130)은 순수 비정질 실리콘층과 불순물을 포함하는 비정질 실리콘층이 차례로 적층된 구조로, 게이트 전극(110a)과 중첩되도록 형성된다. 반도체 패턴(130) 상에는 제 2 금속층으로 소스, 드레인 패턴(140)이 형성된다. 데이터 배선(DL)은 표시 영역 내에서 게이트 절연막(120)을 사이에 두고 게이트 배선(GL)과 교차하도록 형성되어 화소 영역을 정의한다.

데이터 배선(DL), 데이터 패드 하부 전극(130b) 및 공통 연결부(130c)는 상술한 순수 비정질 실리콘층, 불순물을 포함하는 비정질 실리콘층 및 제 2 금속층이 차례로 적층된 구조로 형성된다. 이 때, 데이터 패드 하부 전극(130b) 및 공통 연결부(130c)는 비 표시 영역에 형성되며, 공통 연결부(130c)는 후술할 공통 전극과 공통 패드 하부 전극을 서로 연결시키며, 공통 전극(150b)의 저항을 감소시킬 수 있다.

도 1c와 같이, 소스, 드레인 패턴(140), 데이터 배선(DL), 데이터 패드 하부 전극(130b) 및 공통 연결부(130c) 상에 제 1 투명 전도성 물질을 형성한다. 그리고, 제 3 마스크를 이용하여 제 1 투명 전도성 물질을 패터닝하여 공통 전극(150b)을 형성한다. 제 1 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등에서 선택된다. 공통 전극(150b)은 게이트 절연막(120) 상에 통 전극 형태로 형성되며, 공통 전극(150b)은 비 표시 영역까지 연장 형성되어 공통 연결부(130c) 상에도 형성된다.

이 때, 제 3 마스크는 하프 톤 마스크로, 제 3 마스크 공정에 의해 상술한 공통 전극(150b) 뿐만 아니라, 소스, 드레인 전극이 더 형성되고, 반도체층의 채널 영역이 정의된다.

도 2a 내지 도 2d는 본 발명의 박막 트랜지스터 기판의 제조 방법의 제 3 마스크 공정을 나타낸 공정 단면도이다.

도 2a와 같이, 소스, 드레인 패턴(140), 데이터 배선(DL), 데이터 패드 하부 전극(130b) 및 공통 연결부(130c)를 덮도록 기판(100) 전면에 제 1 투명 전도성 물질(150)을 형성한다. 그리고, 제 1 투명 전도성 물질(150) 상에 포토 레지스트(200a)를 도포한다.

이어, 도 2b와 같이, 하프 톤 마스크를 이용하여 포토 레지스트를 노광 및 현상하여 제 1 포토 레지스트 패턴(200b)을 형성한다. 제 1 포토 레지스트 패턴(200b)은 소스, 드레인 전극이 형성될 영역인 소스, 드레인 패턴(140)의 일부 영역, 공통 전극(150b)이 형성될 영역, 공통 연결부(130c), 데이터 배선(DL) 및 데이터 패드 하부 전극(130b)에 대응되는 영역에만 형성된다.

특히, 소스, 드레인 패턴(140)의 일부 영역, 공통 전극(150b)이 형성될 영역 및 공통 연결부(130c) 상의 제 1 포토 레지스트 패턴(200b)의 두께가 데이터 배선(DL) 및 데이터 패드 하부 전극(130b) 상의 제 1 포토 레지스트 패턴(200b)의 두께보다 두껍다.

그리고, 상기와 같은 제 1 포토 레지스트 패턴(200b)을 마스크로 이용하여 노출된 제 1 투명 전도성 물질(150)을 제거한다. 이에 따라, 화소 영역에는 공통 전극(150b)이 형성되고, 공통 전극(150b)은 비 표시 영역까지 연장되어, 공통 연결부(130c) 상에도 형성된다. 또한, 소스, 드레인 패턴(140) 상에도 공통 패턴(150a)이 형성된다. 그리고, 공통 패턴(150a)을 마스크로 이용하여 소스, 드레인 패턴(140) 및 반도체 패턴(130)의 일부가 제거되어, 소스 드레인 전극(140a, 140b)과 채널 영역을 포함하는 반도체층(130a)이 형성된다.

이 때, 소스 드레인 전극(140a, 140b)과 채널 영역을 포함하는 반도체층(130a)을 형성하는 것은 습식 식각 방법으로 소스, 드레인 패턴(140)을 패터닝한 후, 건식 식각 방법으로 반도체 패턴(130)을 패터닝하거나, 소스, 드레인 패턴(140)과 반도체 패턴(130)을 모두 건식 식각 방법으로 패터닝할 수 있다.

이어, 도 2c와 같이, 제 1 포토 레지스트 패턴(200b)을 애싱하여 제 2 포토 레지스트 패턴(200c)을 형성한다. 제 2 포토 레지스트 패턴(200c)은 공통 전극(150b)과 공통 패턴(150a) 상에만 남게 되고, 제 2 포토 레지스트 패턴(200c)을 마스크로 이용하여 데이터 배선(DL) 및 데이터 패드 하부 전극(130b) 상에 남아있는 제 1 투명 전도성 물질을 제거한다. 그리고, 도 2d와 같이, 제 2 포토 레지스트 패턴(200c)을 제거한다.

상기와 같은 본 발명은 반도체층(130a)의 채널 영역, 소스, 드레인 전극(140a, 140b) 및 공통 전극(150b)을 하나의 마스크 공정으로 형성함으로써, 마스크수를 감소시킬 수 있다. 특히, 제 2 마스크 공정 시, 반도체 패턴(130)과 소스, 드레인 패턴(140)을 일괄 패터닝하여 액티브 테일(Active tail)을 최소화할 수 있다. 이에 따라, 웨이비 노이즈(Wavy noise)를 감소시킬 수 있다.

이어, 도 1d와 같이, 기판(100) 전면에 보호막(160)을 형성한다. 그리고, 제 4 마스크를 이용하여 보호막(160)과 게이트 절연막(120)을 선택적으로 제거하여, 드레인 전극(140b) 상의 공통 패턴(150a)을 노출시키는 드레인 콘택홀(160a), 화소 영역의 공통 전극(150b)을 노출시키는 공통 콘택홀(160b), 데이터 패드 하부 전극(130b)을 노출시키는 데이터 패드 콘택홀(160c), 게이트 패드 하부 전극(110b)을 노출시키는 게이트 패드 콘택홀(160d) 및 공통 패드 하부 전극(110c)과 공통 연결부(130c) 상의 공통 전극(150b)을 노출시키는 제 1, 제 2 공통 패드 콘택홀(160e, 160f)을 형성한다.

그리고, 도 1e와 같이, 보호막(160) 전면에 제 2 투명 전도성 물질을 증착하고, 제 5 마스크를 이용하여 이를 패터닝하여 슬릿 형태의 화소 전극(170a)을 형성한다. 화소 전극(170a)은 드레인 콘택홀(160a)을 통해 드레인 전극(140b) 상의 공통 패턴(150a)과 접속되며, 보호막(160)을 사이에 두고 공통 전극(150b)과 중첩되어 프린지 전계를 형성한다.

동시에, 공통 콘택홀(160b)을 통해 노출된 공통 전극(150b)과 접속되는 공통 연장부(170b)가 더 형성된다. 공통 연장부(170b)는 보호막(160)을 사이에 두고 데이터 배선(DL)과 중첩된다. 즉, 데이터 배선(DL)과 화소 전극(170a) 사이에 공통 연장부(170b)가 구비됨으로써, 데이터 배선(DL)과 화소 전극(170a) 사이에 발생하는 Cdp가 감소되어, 기생 캐패시턴스를 감소시킬 수 있다. 특히, 도시하지는 않았으나, 기판(100)의 비 표시 영역의 공통 패드와도 전기적으로 접속되도록, 비 표시 영역까지 연장된 구조로 형성된다.

도 3a은 본 발명의 공통 연장부의 형태를 나타낸 평면도이며, 도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다. 그리고, 도 4a 및 도 4b는 본 발명의 공통 연장부의 다른 형태를 나타낸 평면도이다.

도 3a와 같이, 공통 연장부(170b)는 표시 영역 내부에서 공통 콘택홀(160b)을 통해 공통 전극(150b)과 접속되며, 데이터 배선(DL)과 완전히 중첩되도록 라인(Line) 형태로 형성될 수 있다. 따라서, 도 3b와 같이, 본 발명의 박막 트랜지스터 기판은 보호막(160) 상에 화소 전극(170a)이 형성되므로, 데이터 배선(DL)과 화소 전극(170a) 사이의 거리가 증가하여, Cdp가 감소된다.

특히, 보호막(160)을 사이에 두고 데이터 배선(DL)과 중첩되도록 보호막(160) 상에 공통 연장부(170b)가 형성되므로, 공통 연장부(170b)가 데이터 배선(DL)과 화소 전극(170a) 사이의 전계를 차폐하여, 데이터 배선(DL)과 화소 전극(170a) 사이의 기생 캐패시턴스를 효율적으로 감소시킬 수 있다.

도 4a 및 도 4b는 본 발명의 공통 연장부의 다른 형태를 나타낸 평면도이다.

도 4a 및 도 4b와 같이, 공통 연장부(170b)는 메쉬(Mesh) 형태로 형성될 수 있다. 이 때, 공통 연장부(170b)는 데이터 배선(DL)과 완전히 중첩되는 동시에 인접한 게이트 배선(GL) 사이에도 형성된다.

특히, 상술한 바와 같이, 공통 연장부(170b)는 비 표시 영역까지 연장되어 공통 패드와 접속되므로, 도 4a와 같이, 공통 전극(150b)과 분리된 구조로 형성될 수도 있다. 그러나, 박막 트랜지스터 기판을 대면적으로 형성하는 경우, 공통 연장부(170b)의 저항이 커져 신호 지연이 발생할 수 있으므로, 도 4b와 같이, 공통 전극(150b)과 공통 연결부(170b)를 서로 연결시키는 공통 콘택홀(160b)을 형성할 수 있다.

한편, 상기 제 5 마스크 공정으로 기판(100)의 비 표시 영역에 데이터 패드 상부 전극(170c), 게이트 패드 상부 전극(170d) 및 공통 패드 상부 전극(170e)이 더 형성된다. 구체적으로, 데이터 패드 상부 전극(170c)은 데이터 패드 콘택홀(160c)을 통해 데이터 패드 하부 전극(130b)과 접속되며, 게이트 패드 상부 전극(170d)은 게이트 패드 콘택홀(160d)을 통해 게이트 패드 하부 전극(110b)과 접속된다. 그리고, 공통 패드 상부 전극(170e)은 제 1 공통 패드 콘택홀(160e)을 통해 공통 패드 하부 전극(110c)과 접속되며, 동시에 제 2 공통 패드 콘택홀(160f)을 통해 비 표시 영역까지 연장 형성된 공통 전극(150b)과 접속된다.

상기와 같은 본 발명의 박막 트랜지스터 기판의 제조 방법은 제 2 마스크 공정 시, 반도체 패턴(130)과 소스, 드레인 패턴(140)을 일괄 패터닝하고, 공통 전극(150b)을 형성하기 위한 제 3 마스크 공정 시, 소스, 드레인 전극(140a, 140b) 및 반도체층(130a)의 채널 영역을 형성함으로써, 액티브 테일(Active tail)을 최소화할 수 있다. 이에 따라, 웨이비 노이즈(Wavy noise)를 감소시킬 수 있다.

또한, 보호막(160)을 사이에 두고 데이터 배선(DL)과 중첩되도록 공통 연장부(170b)가 형성되어, 공통 연장부(170b)가 데이터 배선(DL)과 화소 전극(170a) 사이의 전계를 차폐한다. 따라서, 데이터 배선(DL)과 화소 전극(170a) 사이의 기생 캐패시턴스를 효율적으로 감소시킬 수 있다.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

100: 기판 110a: 게이트 전극
110b: 게이트 패드 하부 전극 110c: 공통 패드 하부 전극
120: 게이트 절연막 130: 반도체 패턴
130a: 반도체층 130b: 데이터 패드 하부 전극
130c: 공통 연결부 140: 소스, 드레인 패턴
140a: 소스 전극 140b: 드레인 전극
150: 제 1 투명 전도성 물질 150a: 공통 패턴
150b: 공통 전극 160: 보호막
160a: 드레인 콘택홀 160b: 공통 콘택홀
160c: 데이터 패드 콘택홀 160d: 게이트 패드 콘택홀
160e: 제 1 공통 패드 콘택홀 160f: 제 2 공통 패드 콘택홀
170a: 화소 전극 170b: 공통 연장부
170c: 데이터 패드 상부 전극 170d: 게이트 패드 상부 전극
170e: 공통 패드 상부 전극 200a: 포토 레지스트
200b: 제 1 포토 레지스트 패턴 200c: 제 2 포토 레지스트 패턴

Claims (9)

1. 기판 상에 게이트 전극과 게이트 배선을 형성하는 제 1 마스크 공정 단계;
   상기 게이트 전극과 게이트 배선을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계;
   상기 게이트 절연막 상에 상기 게이트 전극과 중첩되고 상기 게이트 배선과 교차하는 반도체 패턴과, 그 반도체 패턴 상에서 서로 연결된 소스 및 드레인 패턴과 데이터 배선을 형성하는 제 2 마스크 공정 단계;
   상기 게이트 절연막 상의 통 전극 형태의 공통 전극과, 상기 소스 및 드레인 패턴 상의 공통 패턴을 형성하고, 상기 소스 및 드레인 패턴과 반도체 패턴에서 상기 공통 패턴을 통해 노출된 부분을 제거하여, 소스 전극 및 드레인 전극을 형성하고, 상기 반도체 패턴의 채널 영역을 형성하는 제 3 마스크 공정 단계;
   상기 데이터 배선, 반도체 패턴, 공통 패턴 및 공통 전극을 덮도록 상기 기판 상에 보호막을 형성하고, 상기 보호막을 선택적으로 제거하여 드레인 콘택홀 및 공통 콘택홀을 형성하는 제 4 마스크 공정 단계; 및
   상기 보호막 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극 상의 공통 패턴과 접속되는 화소 전극과, 상기 데이터 배선과 중첩되고 상기 공통 콘택홀을 통해 상기 공통 전극과 접속되는 공통 연장부를 형성하는 제 5 마스크 공정 단계를 포함하고,
   상기 제3 마스크 공정 단계에서, 상기 데이터 배선 상에서 상기 공통 패턴 및 공통 전극과 동일층으로 형성된 투명 전도층을 제거하여, 상기 공통 패턴은 상기 데이터 배선을 제외한 상기 소스 전극 및 드레인 전극 상에 위치하는 구조를 갖는 박막 트랜지스터 기판의 제조 방법.
2. 제 1 항에 있어서,
   상기 제 3 마스크 공정 단계는 하프 톤 마스크를 이용하는 박막 트랜지스터 기판의 제조 방법.
3. 제 2 항에 있어서,
   상기 제 3 마스크 공정 단계는
   상기 소스 및 드레인 패턴과 데이터 배선을 덮도록 상기 기판 전면에 상기 투명 전도층과 포토 레지스트를 차례로 형성하는 단계;
   상기 하프 톤 마스크를 이용하여 상기 포토 레지스트를 노광 및 현상하여 상기 공통 패턴과 공통 전극에 대응되는 영역의 두께가 상기 데이터 배선에 대응되는 영역의 두께보다 두꺼운 제 1 포토 레지스트 패턴을 형성하는 단계;
   상기 제 1 포토 레지스트 패턴을 마스크로 이용하여 노출된 상기 투명 전도층을 제거하여 상기 공통 패턴과 공통 전극을 형성하는 단계;
   상기 공통 패턴을 마스크로 이용하여 상기 소스 전극 및 드레인 전극을 형성하고, 상기 반도체 패턴의 채널 영역을 형성하는 단계;
   상기 제 1 포토 레지스트 패턴을 애싱하여 상기 공통 패턴과 공통 전극 상에 남아있는 제 2 포토 레지스트 패턴을 형성하는 단계; 및
   상기 제 2 포토 레지스트 패턴을 마스크로 이용하여 상기 데이터 배선 상에 남아있는 상기 투명 전도층을 제거하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
4. 제 1 항에 있어서,
   상기 제 1 마스크 공정 단계에서 상기 게이트 배선과 접속되는 게이트 패드 하부 전극을 더 형성하고,
   상기 제 2 마스크 공정 단계에서 상기 데이터 배선과 접속되는 데이터 패드 하부 전극을 더 형성하고,
   상기 제 4 마스크 공정 단계에서, 상기 보호막 및 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출하는 게이트 패드 콘택홀과, 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출하는 데이터 패드 콘택홀을 더 형성하고,
   상기 제 5 마스크 공정 단계에서, 상기 보호막 상에 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 더 형성하는 박막 트랜지스터 기판의 제조 방법.
5. 제 1 항에 있어서,
   상기 드레인 콘택홀과 공통 콘택홀은 상기 게이트 배선과 중첩되는 박막 트랜지스터 기판의 제조 방법.
6. 제 1 항에 있어서,
   상기 공통 연장부는 상기 데이터 배선과 완전히 중첩되도록 라인 형태로 형성되는 박막 트랜지스터 기판의 제조 방법.
7. 제 1 항에 있어서,
   상기 공통 연장부는 상기 데이터 배선과 완전히 중첩되는 동시에 인접한 상기 게이트 배선 사이에도 형성된 메쉬 형태로 형성되고,
   상기 공통 콘택홀은 상기 메쉬 형태의 공통 연장부 중 상기 게이트 배선과 나란한 부분 상에 위치하는 박막 트랜지스터 기판의 제조 방법.
8. 제 1 항에 있어서,
   상기 제 1 마스크 공정 단계에서 상기 기판 상에 공통 패드 하부 전극을 더 형성하고,
   상기 제 2 마스크 공정 단계에서 상기 데이터 배선과 동일 물질의 공통 연결부를 그 공통 연결부 아래의 반도체 패턴과 함께 더 형성하고,
   상기 제 3 마스크 공정 단계에서 상기 공통 연결부와 접속되도록 상기 공통 연결부 상에 상기 공통 전극을 연장 형성하고,
   상기 제 4 마스크 공정 단계에서 상기 보호막 및 게이트 절연막을 관통하여 상기 공통 패드 하부 전극을 노출하는 제 1 공통 패드 콘택홀과, 상기 보호막을 관통하여 상기 공통 전극을 노출하는 제 2 공통 패드 콘택홀을 더 형성하고,
   상기 제 5 마스크 공정 단계에서 상기 보호막 상에 상기 제 1 공통 패드 콘택홀을 통해 상기 공통 패드 하부 전극과 접속되고 상기 제 2 공통 패드 콘택홀을 통해 상기 공통 연결부 상의 상기 공통 전극과 접속되는 공통 패드 상부 전극을 더 형성하는 박막 트랜지스터 기판의 제조 방법.
9. 제 8 항에 있어서,
   상기 공통 연결부 및 그 공통 연결부 상의 상기 공통 전극은 비표시 영역에서 상기 공통 연결부 및 그 아래 반도체 패턴을 덮는 구조로 형성되는 박막 트랜지스터 기판의 제조 방법.

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