KR101143698B1

KR101143698B1 - 고체 촬상 장치

Info

Publication number: KR101143698B1
Application number: KR1020050062284A
Authority: KR
Inventors: 도시후미 와까노; 게이지 마부찌
Original assignee: 소니 주식회사
Priority date: 2004-07-12
Filing date: 2005-07-11
Publication date: 2012-05-09
Anticipated expiration: 2025-07-11
Also published as: US9661246B2; CN100438056C; US9077922B2; US20160198106A1; KR20060050050A; TWI279911B; CN101394474B; JP2006032374A; US20060007338A1; TW200614496A; CN101394474A; CN1722458A; JP4969771B2; US20150237279A1; US9386250B2

Abstract

복수의 화소를 갖는 화소 어레이부 및 상기 복수의 화소 각각으로부터 출력되는 각각의 신호를 처리하도록 동작가능하게 구성된 커패시터를 갖는 신호 처리 회로를 포함하는 고체 촬상 장치가 제공된다. 커패시터는 스택 커패시터 또는 트렌치 커패시터로서 동작가능하게 구성된다.

고체 촬상 장치, 광전 변환 소자, 커패시터, CMOS 이미지 센서, A/D 변환 회로

Description

고체 촬상 장치{SOLID STATE IMAGE PICKUP DEVICE}

도 1은 본 발명에 따른 고체 촬상 장치의 예시적인 구성을 도시하는 블록도.

도 2는 제1 실시예에 따른 고체 촬상 장치에서의 화소 및 그 화소에 접속된 열 회로의 예시적인 구성을 도시하는 회로도.

도 3은 본 발명에 따른 스택 커패시터의 구성의 일례를 도시하는 단면도.

도 4는 본 발명에 따른 트렌치 커패시터의 구성의 일례를 도시하는 단면도.

도 5는 본 발명에 따른 스택/트렌치 커패시터를 갖는 커패시턴스 열의 예시시적인 구성도.

도 6은 본 발명의 제2 실시예에 따른 A/D 변환 회로의 구성의 일례를 나타내는 회로도.

도 7은 본 발명에 따른 촬상 장치에 이용되기에 적합한 A/D 변환 회로의 제2 구성의 일례를 나타내는 회로도.

도 8은 본 발명을 구현하는 카메라 시스템의 예시적인 구성을 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 화소

12 : 화소 어레이부

13 : 정전류부

14 : 수직 선택 회로

15 : 컬럼 회로

16 : 수평 선택 회로

19 : 타이밍 제너레이터

151 : S/H(샘플 홀드), CDS(상관 이중 샘플링) 회로

152, 153 : A/D 변환 회로

[특허 문헌 1] 일본 특허공개 평6-97414호 공보

본원은 2004년 7월 12일에 출원된 일본 특허 출원 번호 제2004-129388호에 대한 우선권을 주장하며, 그 전체 내용은 법에 의해 허여되는 범위까지 참조로서 포함된다.
본 발명은 고체 촬상 장치에 관한 것으로, 특히 광전 변환 소자를 포함하는 각각의 화소가 행렬상(matrix pattern)으로 배치되는 화소 어레이부의 화소열마다 커패시터를 포함하는 신호 처리 회로가 배치되는 고체 촬상 장치에 관한 것이다.

광전 변환 소자를 포함하는 각각의 화소가 행렬상으로 배치되는 고체 촬상 장치는, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치와, M0S(Metal Oxide Semiconductor)형 이미지 센서, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등의 X-Y 어드레스형 고체 촬상 장치로 분류된다.

또한, CCD 이미지 센서는 수평 CCD 이미지 센서 또는 수평 스캔 CCD 이미지 센서로 분류된다. 수평 CCD 이미지 센서에서는, 화소에서 광전 변환하여 얻은 신호 전하를 CCD 이미지 센서의 화소열마다 배치된 수직 CCD에서 수직 전송하고, 신호 전하를 수평 CCD에서 수평 전송한다. 그 후, 수평 CCD의 전송처측 단부에 배치된 전하 검출부에서 전압 변환하여 얻어지는 각 신호 전압을 순차적으로 읽어 낸다. 수평 스캔 CCD 이미지 센서에서는, 화소에서 광전 변환하여 얻은 신호 전하를 CCD 이미지 센서의 화소열마다 배치된 수직 CCD에서 전송하고, 각 수직 화소열마다 수직 CCD의 후단에 설치된 전하 검출부에서 전압 변환하여 얻어지는 각 신호 전압을 수평 주사로 순차적으로 읽어 낸다.

종래의 MOS형 이미지 센서나 수평 스캔 방식의 CCD 이미지 센서에는, 예를 들면 화소의 고정 패턴 노이즈를 제거하는 CDS(Correlated Double Sampling; 상관 이중 샘플링) 회로 등을 포함하는 신호 처리 회로가 각각의 이미지 센서내의 수직 화소열마다 배치되어 있다. 대안적으로, A/D(Analog/Digital) 변환기를 포함하는 신호 처리 회로를 수직 화소열마다 배치한 구성의 것도 있다.

종래의 MOS형 이미지 센서에 있어서, CDS 회로 등을 포함하는 신호 처리 회로는, 각각의 수직 신호선의 일단에 접속되게 되므로, 신호 처리 회로의 수는 화소열의 수와 동일하다. 칩 사이즈를 작게 하기 위해, 종래의 MOS형 이미지 센서의 화소 어레이부의 사이즈를 작게 했을 경우에, 각각의 신호 처리 회로도 거기에 맞추어 작게 할 필요가 있다. 종래의 MOS 이미지 센서를 위한 신호 처리 회로에서는, CDS 처리나 A/D 변환 처리를 행하는데 있어서 커패시터가 필요 불가결하고, 커패시터가 회로 부분의 면적의 대부분을 차지하게 되기 때문에, 화소 어레이부의 사이즈의 축소화에 맞추어 신호 처리 회로의 회로 규모를 축소하려면 커패시터의 점유 면적을 작게 할 필요가 있다.

그러나, 커패시터의 점유 면적을 작게 한다고 하는 것은, 커패시터의 용량 저하를 초래하는 것을 의미한다. 상기 CDS 회로나 A/D 변환기에서는, 커패시터의 용량이 클수록, 노이즈 제거의 효과를 높일 수 있다. 따라서, CDS 또는 A/D 변환기의 노이즈 제거 효과를 유지하기 위해서는, CDS 또는 A/D 변환기 노이즈 제거 처리에 이용되는 각각의 커패시터의 점유 면적이 줄지않게 해야한다. 또한, 화소 피치(pitch)가 좁아지면, 통상 신호 처리 회로 내의 커패시터의 폭을 줄여야 한다. 이러한 구성의 결과로서, 인접하는 수직 화소열에서의 신호 처리 회로 사이의 절연 스페이스를 확보하면, 총 커패시터 면적이 종종 증대된다.

또한, 종래의 CDS 회로를 구현할 때, 고 선명화에 수반하여 화소수가 증가하면, 열수 및 신호 처리 회로의 수가 증가하여, 그 출력 부하가 증대한다. 따라서, 더욱 큰 용량의 커패시터가 필요하게 된다. 그러나, 전술한 바와 같이, 커패시터의 용량이 커지면, 역시 커패시터의 점유 면적이 커져 버린다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 신호 처리 회로의 회로 면적을 크게 하는 일 없이, 화소열마다 배치되는 신호 처리 회로에 포함되는 커패시터의 용량 증대를 가능하게 한 고체 촬상 장치를 제공하는 것에 있다.

본 발명에 의한 고체 촬상 장치는, 각각이 광전 변환 소자를 포함하는 복수의 화소(pixel)를 갖는 화소 어레이부와, 상기 복수의 화소 각각으로부터 출력되는 각각의 신호를 처리하도록 동작가능하게 구성된 커패시터 구조를 포함하는 신호 처리 회로를 포함하며, 상기 커패시터 구조는, (i) 각각이 연장부(extension portion) 바로 위에만 스택부(stacked portion)를 갖는 복수의 스택 커패시터(stacked capacitor) 또는 (ii) 각각이 트렌치 내로 연장되고 상기 트렌치를 완전히 매립하는 복수의 트렌치 커패시터(trenched capacitor)를 포함한다.

본 발명에 의한 카메라 시스템은, 각각이 광전 변환 소자를 포함하는 복수의 화소를 갖는 화소 어레이부, 상기 복수의 화소 각각으로부터 출력되는 각각의 신호를 처리하는 커패시터 구조를 포함하는 신호 처리 회로 및 상기 화소 어레이부에 의해 입사광이 수광되는 광학 시스템을 포함하고, 상기 커패시터 구조는, (i) 각각이 연장부 바로 위에만 스택부를 갖는 복수의 스택 커패시터 또는 (ii) 각각이 트렌치 내로 연장되고 상기 트렌치를 완전히 매립하는 복수의 트렌치 커패시터를 포함한다.

부가된 첨부 도면을 참조하여 본 발명의 실시예가 이하 상세하게 설명된다. 가능하면, 동일한 참조 번호는 전체 도면에 걸쳐 이용되고, 그에 따른 설명은 유사하거나 동일한 부분을 참조한다.

도 1은 본 발명이 적용되는 고체 촬상 장치(10)의 예시적인 구성의 블록도이다. 일 실시예에서, 고체 촬상 장치(10)는 예를 들면 CMOS 이미지 센서이다. 도 1에 도시하는 바와 같이, 고체 촬상 장치(10)는, 광전 변환 소자를 포함하는 화소(11), 화소(11)가 행렬상으로 2차원 배치되어 화소(11)의 복수의 열과 행을 형성하는 화소 어레이부(12), 정전류부(13), 수직 선택 회로(14), 신호 처리 회로로서 기능하는 컬럼 회로(15), 수평 선택 회로(16), 수평 신호선(17), 출력 회로(18) 및 타이밍 제너레이터(TG; 19)를 포함한다. 화소 어레이부(12)는, 각각이 화소열마다 접속되는 복수의 수직 신호선(121)을 갖는다.

도 2는 화소열이 있는 1개의 화소(11) 및 하나의 화소(11)에 동작가능하게 접속된 컬럼 회로(15) 중 하나(151)에 예시적인 구성을 나타낸다. 도 2로부터 분명한 바와 같이, 화소(11)는 광전 변환 소자로서 기능하는 포토 다이오드(111) 외에, 전송 트랜지스터(112), 리셋 트랜지스터(113) 및 증폭 트랜지스터(114)의 3개의 트랜지스터를 포함하는 화소 회로로서 기능한다. 일 실시예에서, 이들 트랜지스터(112, 113 및 114)로서, N-채널 MOS 트랜지스터를 이용하고 있다.

전송 트랜지스터(112) 및 리셋 트랜지스터(113)는 각각, 포토다이오드(111)에 대하여 FD(Floating Diffusion)부(115)를 형성하도록 동작가능하게 접속되는 각각의 소스 또는 드레인을 갖는다. 전송 트랜지스터(112)는 포토 다이오드(111)에서 광전 변환되어 여기에 축적된 신호 전하(전자)를 FD부(115)로 전송한다. 리셋 트랜지스터(113)는 FD부(115)와 전원 VDD의 사이에 접속되어, 포토 다이오드(111)로부터의 신호 전하의 전송에 앞서 FD부(115)의 전위를 리셋한다. 증폭 트랜지스터(114)는 리셋 트랜지스터(113)에 의해 리셋된 FD부(115)의 전위(즉, 리셋 레벨) 및 전송 트랜지스터(112)에 의해 전송된 FD부(115)의 전위(즉, 신호 레벨)를 수직 신호선(121)으로 출력한다.

또, 여기에서는, 화소(11)가 전송 트랜지스터(112), 리셋 트랜지스터(113) 및 증폭 트랜지스터(114)의 3개의 트랜지스터를 포함한다. 그러나, 화소(11)는 3개의 트랜지스터 구성에 한정되는 것이 아니라, 4개의 트랜지스터 구성도 채택가능하다. 이 경우, 화소(11)를 선택하기 위한 선택 트랜지스터가 증폭 트랜지스터(114)와 수직 신호선(121) 사이에 접속된다.

도 1에 있어서, 정전류부(13)는 MOS 트랜지스터를 이용하여 커런트 미러 회로를 형성하는 커런트 미러 회로 등을 포함한다. 정전류부(13)의 커런트 미러 회로는 수직 화소열마다 배선된 수직 신호선(121)의 각각의 일단측에 접속된다. 일 실시예에서, 정전류부(13)는 각각의 화소(11)에서의 증폭 트랜지스터(114)와 협력하여 소스 폴로워 회로로서 기능한다.

수직 선택 회로(14)는 시프트 레지스터 등을 포함한다. 수직 선택 회로(14)는 화소(11)의 전송 트랜지스터(112)를 구동하는 전송 신호나, 리셋 트랜지스터(113)를 구동하는 리셋 신호 등의 제어 신호를 행 단위로 차례로 출력함으로써 화소 어레이부(12)의 화소(11)를 행 단위로 선택 구동한다.

일 실시예에서, 각각의 컬럼 회로(15)는 화소 어레이부(12)의 화소열마다, 즉 수직 신호선(121)마다 배치되는 신호 처리 회로로서 기능한다. 각각의 컬럼 회로(15)는 S/H(샘플 홀드) 회로 및 CDS(Correlated Double Sampling; 상관 이중 샘플링) 회로(151)(이하, 「S/H, CDS 회로(151)」라 기재한다)를 갖고 있다. 컬럼 회로(15)로서, 제1 실시예에 관한 신호 처리 회로로서 기능하는 S/H, CDS 회로(151)를 설명한다.

도 2에 도시한 바와 같이, S/H, CDS 회로(151)는 제1 단이 수직 신호선(121)에 접속된 커패시터(C11)와, 이 커패시터(C11)의 제2 단에 제1 단이 접속된 스위치 소자(S11)와, 이 스위치 소자(S11)의 다른 단과 기준 전위, 예를 들면 접지 전위와의 사이에 접속된 커패시터(C12)와, 스위치 소자(S11)의 다른 단과 클램프 전위(Vclump) 사이에 접속된 스위치 소자(S12)를 포함한다.

계속하여, 상기 구성의 S/H, CDS 회로(151)의 회로 동작에 대해 설명한다. FD부(115)의 리셋시의 리셋 레벨이 수직 신호선(121)을 통해 화소(11)로부터 출력되고, 당해 리셋 레벨이 커패시터(C11)에 클램프된다. 이어서, 포토 다이오드(111)로부터 신호 전하가 전송되었을 때의 FD부(115)의 신호 레벨이 수직 신호선(121)을 통해 출력됨으로써, 리셋 레벨과 신호 레벨과의 차분(difference)이 샘플링되어, 커패시터(C12)에 홀드된다. 이와 같이, 리셋 레벨과 신호 레벨의 차분을 취함으로써, 커패시터(C12)에는 고정 패턴 노이즈가 억제된 화소 신호가 보유된다.

다시 도 1에 있어서, 수평 선택 회로(16)는 시프트 레지스터 등을 포함하여, 컬럼 회로(15)를 통해 출력되는 각 화소(11)의 신호를 순차적으로 선택하여 수평 신호선(17)에 출력시킨다. 도 2에서는, 스위치 소자(S11, S12) 및 제2 커패시터(C12)의 공통 접속 노드인 노드(N11)의 전위가, 노이즈 제거후의 화소(11)의 신호로 된다. 이 노이즈 제거 신호는, 수평 선택 스위치(HSW)를 통해 수평 신호선(17)으로 출력된다(도 1에 도시되지 않음). 각각의 컬럼 회로(15)에 대해 수평 선택 스위치(HSW)가 존재한다. 각각의 수평 선택 스위치(HSW)는 수평 선택 회로(16)에 의해 온/오프 구동된다.

화소(11)의 신호는 수평 선택 회로(16)에 의한 선택 구동에 의해, 컬럼 회로(15)로부터 열마다 순차적으로 출력된다. 그 신호는 수평 신호선(17)을 통해 출력 회로(18)에 공급되고, 디바이스 외부로 전송되기 전에 그 신호를 증폭시켜 처리한다. 타이밍 제너레이터(19)는 각종 타이밍 신호를 생성하고, 이들 타이밍 신호를 기초로 수직 선택 회로(14), 컬럼 회로(15) 및 수평 선택 회로(16)를 제어한다.

이 실시예에서, 상기 구성의 고체 촬상 장치(10)에 있어서, 본 실시 형태에서는, 컬럼 회로(15)(본 예에서는, S/H, CDS 회로(151))에 포함되는 커패시터(C11, C12)의 적어도 한쪽(바람직하게는 양쪽)에 대해, 종래의 평면형 커패시터에 대신하여 스택 커패시터 또는 트렌치 커패시터를 이용한 점을 특징으로 하고 있다. 이들 스택 커패시터 또는 트렌치 커패시터는 모두 3차원적으로 높이(깊이)를 갖고 있어, 표면적을 확대시킴으로써 2차원적인 면적을 최소화하면서 용량치의 증대를 가능하게 한다.

도 3은 본 발명에 따른 스택 커패시터(20)의 구성의 일례를 도시하는 단면도이다. 도 3에 도시하는 바와 같이, 스택 커패시터는 실리콘 기판(21)의 n형 확산층(22)과 전기적인 접촉을 제공하는 T자 형상의 단면을 갖는 금속 배선(23)과, 금속 배선(23)의 상부(top portion)(23A)의 주위에 배치된 절연막(24)과, 폴리실리콘 등으로 구성되는 저항이 낮은 축적 전극(25)을 포함하는 MIM(Metal Insulator Metal) 구성을 갖는다. 축적 전극(25)은 금속 배선(23)의 상부(23A) 위에 배치된다. 절연막(24)은 축적 전극(25)과 상부(23A)간에 배치된다.

도 3에 도시된 스택 커패시터의 일례에서, 금속 배선(23)의 상부(23A)를 덮는 절연막(24)이 커패시터 부분으로서 기능한다. 보다 구체적으로, 스택 커패시터(20)는 금속 배선(23)의 상부(23A)의 상면(26) 및 측면(28 및 30)에 따라 커패시터 부분(절연막(24))을 갖는 것으로 3차원적인 커패시터가 된다. 그리고, 금속 배선(23)의 상부(23A)의 상면(26)의 면적 또는 크기를 바꾸지 않고, 측면(28 및 30)의 높이를 높게 함으로써 총 표면적을 확대시키는 것으로, 상면(26)의 2차원적인 면적을 최소화하면서 용량치를 증대시키는 것이 가능해진다.

도 4는 트렌치 커패시터(30)의 구성의 일례를 도시하는 단면도이다. 도 4에 도시하는 바와 같이, 트렌치 커패시터(30)는 실리콘 기판(31)의 깊이 방향으로 연장되는 트렌치(32)와, 이 트렌치(32)의 표면에 형성된 농도가 진하고, 저항이 낮은 n층(33)과, 이 n층(33)의 표면을 따라 형성된 절연막(34)과, n층(33) 및 절연막(34)을 통해 트렌치(32) 내에 매립된 축적 전극(35)을 포함하는 MIM 구성을 갖는다.

이 트렌치 커패시터(30)에서는, n층(33)의 표면을 따라 형성된 절연막(34)이 커패시터 부분으로서 기능한다. 보다 구체적으로, 트렌치 커패시터(30)는 트렌치(32)의 둘레 벽면 및 저면(38)을 따라 커패시터 부분(절연막(34))을 갖는 것으로 3차원적인 커패시터가 된다. 이러한 방식에서, 트렌치(32)의 저면(38)의 크기를 변화시키지 않고, 둘레 벽면의 높이(h₂)를 높게(트렌치(32)의 깊이를 깊게)함으로써 n층(33)의 커패시터 부분의 표면적을 확대시키는 것으로, 저면(38)의 2차원적인 면적을 최소화하면서 용량치를 확대시키는 것이 가능해진다.

스택 커패시터(20) 또는 트렌치 커패시터(30)(이하, 「스택/트렌치 커패시터」라 통칭한다)를 이용하여 S/H 및 CDS 회로(151)의 커패시터(C11, C12)를 형성하는데 있어서는, 커패시터(C11, C12)의 각각을 단일의 스택/트렌치 커패시터로 형성하는 것도 가능하다. 스택 커패시터(20)를 이용하는 경우는, 그 커패시터 전극의 하부(예컨대 커패시터(20)의 배선(23) 하부)에 트랜지스터 회로를 형성하여 면적을 절약할 수 있다.

예를 들어, 수백 fF～수 pF와 같은 용량이 큰 스택/트렌치 커패시터를 회로에 구현하는 것은 현재 실용화되어 있지 않다. 그러나, 복수의 스택/트렌치 커패시터가 이용될 수 있다. 예컨대, 도 5에 도시하는 바와 같이, 동일한 용량치를 갖는 작은 스택/트렌치 커패시터(52 및 54)를 2차원적으로 다수 배치하여 커패시터(C11 및 C12)를 구현하는데 이용되는 커패시터 컬럼(50)의 부분(56 및 58)을 형성할 수 있다. 단, 모든 스택/트렌치 커패시터(52, 54)의 용량치가 반드시 동일할 필요는 없고, 스택/트렌치 커패시터(52, 54)의 용량치를 각각 상이하게 하는 것도 가능하다.

전술한 바와 같이, 화소 어레이부(12)의 수직 화소열마다 배치되는 컬럼 회로(15)에 포함되는 커패시터로서, 즉, S/H, CDS 회로(151)의 커패시터(C11, C12)로서, 종래의 평면형 커패시터에 대신하여 스택/트렌치 커패시터(20, 30)를 이용함으로써, 커패시터의 2차원적 면적(예를 들어, 트렌치 커패시터(30)의 저면(38))을 증가시키지 않고도 깊이 방향의 면적(예를 들어, 트렌치 커패시터의 벽면(36)과 관련된 면적)에 따라 큰 용량을 얻을 수 있다. 따라서, 스택/트렌치 커패시터(20 또는 30)는 3차원적 구성을 갖기 때문에, 스택/트렌치 커패시터(20 또는 30)와 관련된 용량치는 2차원적 면적에만 따르는 것이 아니라, 높이/깊이 방향의 3차원적 면적에도 따른다. 높이/깊이 방향의 면적(예컨대, 벽면(36))을 크게 하면, 그 정도만큼 2차원적 면적(예컨대, 저면(38))을 작게 할 수 있다. 따라서, 본 발명에 따르면, 커패시터의 2차원적 면적을 작게 할 수 있다. 이에 따라, 커패시터(C11, C12)의 2차원적 면적 및 S/H, CDS 회로(151)의 회로 규모를 작게 할 수 있기 때문에, 본 고체 촬상 장치의 화소 어레이부(12) 및 칩 사이즈를 축소할 수 있다.

또한, 커패시터(C11, C12)의 2차원적 면적을 변화시키는 일 없이, 바꾸어 말하면 S/H, CDS 회로(151)의 회로 규모를 크게 하는 일 없이, 커패시터(C11, C12)의 용량치를 증대할 수 있기 때문에, 화소(11)의 고정 패턴 노이즈의 제거 효과를 높일 수 있다. 게다가, 고선명화에 수반하여 화소수가 증가하면, 수직 신호선(121)에 접속되는 화소수가 증가하여, S/H, CDS 회로(151)의 커패시터(C11, C12)로의 부하가 증대함으로써, 커패시터(C11, C12)로서 더욱 큰 용량치의 커패시터가 필요하게 되었다 하더라도, 트랜지스터 회로 등과 같은 능동 소자와 관련된 접촉 면적으로 정의될 수 있는 2차원적 면적(예컨대, 상면(26) 또는 저면(38))을 바꾸는 일 없이 커패시터(C11, C12)의 용량치를 증대할 수 있다. 이러한 방식에서, 스택/트렌치 커패시터(20 또는 30)는 다화소화(고선명화)에 대해 용이하게 대처 가능해진다.

종래의 스택 또는 트렌치 커패시터는, DRAM(dynamic random access memory)에서 실용화되어 있지만, 이는 통상 수십 fF 정도의 작은 용량을 갖는다. 그러나, 약 1 pF 또는 그 이상의 큰 용량을 갖는 종래의 스택 또는 트렌치 커패시터는 실용화되어 있지 않다. 게다가, 종래의 스택 또는 트렌치 커패시터는 고체 촬상 장치의 화소열마다 배치된 신호 처리 회로에 적용되어 있지는 않다. 본 발명의 일 양태에 따라, 도 5에 도시하는 바와 같이, 각각 수십 fF의 작은 용량치를 갖는 다수의 스택/트렌치 커패시터(52 및 54)를, 폭이 좁은 영역(56 및 58)에 배치함으로써, 고체 촬상 장치(10)의 작은 화소 피치의 열(50)내에 각각의 커패시터 열(50)이 수용된다. 동일한 용량치를 갖는 작은 스택/트렌치 커패시터(52 및 54)를 2차원적으로 다수 배치하여 커패시터(C11, C12)를 형성함으로써, 단일의 스택/트렌치 커패시터가 사용되는 것에 비해 이로운 효과를 얻을 수 있다. 즉, 작은 스택/트렌치 커패시터(52 및 54)에 대응하는 개수를 선택함으로써 임의의 큰 용량치를 정확히 얻을 수 있고, 큰 용량치의 변동을 전체적으로 억제할 수 있다.

또한, 스택/트렌치 커패시터를 재설계하지 않고 그 각각이 상이한 화소 크기를 갖는 복수의 고체 촬상 장치에 스택/트렌치 커패시터가 용이하게 적용될 수 있다. 이 실시예에서, 폭방향으로 배치된 스택/트렌치 커패시터(52 및 54)의 수를 화소 피치에 맞추어 조정하고, 그것의 용량은 길이 방향의 용량의 수로 조정한다. 평면 커패시터가 이용될 때, 그들간의 경계면에서의 영향은 크다. 또한, 평면 커패시터가 고체 촬상 장치의 좁은 화소 피치로 배치되는 경우, 전체 커패시터의 견적이 부정확하게 얻어지거나 또는 평면 커패시터의 경계면간의 분리폭을 크게 취해야 한다. 그러나, 같은 용량의 작은 스택/트렌치 커패시터를 다수 배치하여 큰 커패시터를 형성함으로써, 경계부의 영향이 충분히 작아져, 단순하게 스택/트렌치 커패시터의 개수를 조정하여, 용량을 설계할 수 있고, 분리폭도 작아진다.

여기서는, S/H, CDS 회로(151)의 커패시터(C11, C12)의 양쪽을 스택/트렌치 커패시터(20, 30, 또는 용량 열(50)에서의 52 및 54)를 이용하여 형성한다. 대안적으로, 스택/트렌치 커패시터를 이용하여 커패시터(C11 및 C12) 중 어느 한쪽만을 형성하여, 2차원형 커패시터(평면형 커패시터)와 3차원형 커패시터를 혼재시키는 것도 가능하다.

제1 실시예에서는, 컬럼 회로(15)로서 S/H, CDS 회로(151)를 이용하는 경우를 예로 들었지만, 본 제2 실시예에서는, 도 6에 도시된 컬럼 회로(15)로서 A/D(Analog/Digital) 변환 회로(152)를 이용하는 것으로 한다. 이 실시예에서, 이 AD 변환 회로(152)는 화소 어레이부(12)의 수직 화소열마다 배치된 복수의 컬럼 회로(15) 중 하나이다.

도 6은 촬상 장치(10)의 제2 실시예에 관한 컬럼 회로(15)로서 기능하는 A/D 변환 회로(152)의 구성의 일례를 나타내는 회로도이다. 도 6에 도시하는 바와 같이, A/D 변환 회로(152)는 2단의 초퍼형의 비교기(41, 42)와 래치 회로(43)를 포함한다. A/D 변환 회로(152)는 디지털 신호를 수평 신호선(17)에 출력하기 전에, 화소(11)로부터 수직 신호선(121)을 통해 출력되는 아날로그 신호를, 화소(11)의 고정 패턴 노이즈를 억제하면서 디지털 신호로 변환한다. 도 6으로부터 분명한 바와 같이, A/D 변환 회로(152)에서도, 예를 들면 3개의 커패시터(C21, C22 및 C23)가 이용되고 있다.

계속하여, 상기 구성의 A/D 변환 회로(152)의 회로 동작의 예시적인 방법에 대해 설명한다. 먼저, 화소(11)로부터 리셋 레벨이 출력될 때, 당해 리셋 레벨을 취득하는 스위치(S23)를 닫고, 스위치(S23)가 닫힌 후, 비교기(41, 42)의 각 스위치(S21, S22)를 동시에 닫는다. 그런 다음 사전결정된 시간 기간 이후에 스위치(S21)를 열고, 그 다음에 스위치(S22)를 연다.

다음에, 도 6에 도시된 바와 같이, 화소(11)로부터 신호 레벨이 출력될 때, 스위치(S23)에 의해 당해 신호 레벨을 샘플링하고, 샘플링이 완료되면 스위치(S23)를 열어, 램프(RAMP) 파형을 한 기준 전압(Vref)을 스위치(S24)를 통해 부여한다. 사전정의된 시간 이후에, 램프 파형에 응답하여 곧, A/D 변환 회로(152)의 입력 전압이 비교기(41, 42)의 임계치 전압을 초과하기 때문에, 2단째의 비교기(42)의 출력이 반전한다. 그 때의 n비트 카운터(도시 생략)의 카운트치가 화소(11)로부터 출력되는 화소 신호에 대응한다. 이 신호의 값이 래치 회로(43)에 기억된다.

이 A/D 변환 회로(152)에 포함된 커패시터(C21, C22 및 C23) 중 적어도 1개를, 제1 실시예에서 설명한 바와 동일한 구성의 스택/트렌치 커패시터를 이용하여 형성한다. 일 구현으로서, 같은 용량치를 갖는 작은 스택/트렌치 커패시터(52 및 54)를 2차원적으로 다수 배치하여 커패시터들(C21~C23) 중 하나를 형성하도록 한다.

이와 같이, 컬럼 회로(15)로서 A/D 변환 회로(152)를 이용한 고체 촬상 장치(10)에서, 종래의 평면형 커패시터 대신에 스택/트렌치 커패시터를 이용하여 A/D 변환 회로(152)의 커패시터(C21～C23)를 형성함으로써, 각각의 커패시터(C21～C23)의 2차원적 면적을 감소시킬 수 있고, 이는 A/D 변환 회로(152)의 회로 규모를 작게 할 수 있기 때문에, 본 고체 촬상 장치(10)의 화소 어레이부(12) 및 칩 사이즈를 축소할 수 있다. 또한, 커패시터(C21, C22 및 C23)의 2차원적 면적을 변화시키는 일 없이, 또는 A/D 변환 회로(152)의 회로 규모를 크게 하는 일 없이, 커패시터(C21, C22 및 C23)의 용량치를 증대할 수 있기 때문에, 화소(11)의 고정 패턴 노이즈를 효과적으로 줄일 수 있다.

또, 여기에서는, A/D 변환 회로(152)의 커패시터(C21, C22 및 C23)의 각각을 스택/트렌치 커패시터(20, 30, 또는 50 및 54)를 이용하여 형성한다고 하였지만, 대안적으로, 커패시터들(C21, C22 및 C23) 중 어느 1개 혹은 2개를 스택/트렌치 커패시터를 이용하여 형성하고, 나머지 커패시터(들)을 평면형 커패시터로 형성하여, 2차원형 커패시터와 3차원형 커패시터를 혼재시킬 수 있다.

도 7은 촬상 장치(10)에서 사용하기 적합한 A/D 변환 회로(153)의 제2 실시예의 구성의 일례를 도시한 회로도이다. 본 구현에서, A/D 변환 회로(153)는, 도 7에 도시한 바와 같이, 래치 회로(43) 대신에 DRAM(44)을 이용하는 점을 제외하면, A/D 변환 회로(152)에 대응한다. 그리고, 이 DRAM(44)의 커패시터에 대해서는, A/D 변환 회로(153)에서 설명한 바와 동일한 구성의 스택/트렌치 커패시터를 배치하여 형성하도록 한다. 커패시터(C21, C22 및 C23)에는 스택/트렌치 커패시터(52, 54)를 2차원적으로 다수 배치하고, DRAM(44)에는 동일한 구성을 갖는 스택/트렌치 커패시터를 1bit당 1개의 커패시터가 할당되도록 배치함으로써, 동일 공정에서 완전히 상이한 크기와 목적의 커패시터를 형성하여, DRAM(44)에서의 혼합 실장(mixed mounting)을 효율적으로 실현할 수 있다.

또, 상기 실시 형태에서는, 본 발명은 CMOS 이미지 센서로서 기술된 고체 촬상 장치(10)에 적용하였다. 그러나, 본 발명은 CMOS 이미지 센서에의 적용에 한정되는 것이 아니라, 예컨대, MOS 이미지 센서로 대표되는 X-Y 어드레스형 고체 촬상 장치 전반, 또는 화소에서 광전 변환된 신호 전하를 수직 화소열마다 배치된 수직 전송부에서 전송한 후, 각 수직열마다 수직 전송부의 후단에 설치된 전하 검출부에서 전압 변환하여 얻어지는 각 신호 전압을 수평 주사에 의해 순차적으로 읽어 내는 수평 스캔 방식의 고체 촬상 장치에도 적용 가능하다.

상기 구성의 고체 촬상 장치에 있어서, 스택 커패시터 또는 트렌치 커패시터의 용량은, 오직 2차원적 면적에 따르는 것은 아니다. 스택 커패시터 또는 트렌치 커패시터는 깊이(높이) 방향의 면적에 의해서도 용량치가 정해지는 3차원적인 구조를 갖는다. 따라서, 2차원적 면적을 크게 하지 않아도, 깊이 방향의 면적을 크게 함으로써 용량치를 늘릴 수 있다. 다른 말로, 깊이 방향의 면적을 크게 하면, 그 정도만큼 2차원적 면적을 작게 할 수 있기 때문에, 커패시터의 2차원적 면적을 작게 할 수 있다.

본 발명에 따르면, 화소 어레이부의 화소열마다 배치되는 신호 처리 회로에 포함되는 커패시터로서, 스택 커패시터(20) 또는 트렌치 커패시터(30)를 이용함으로써, 커패시터의 2차원적 면적, 및 신호 처리 회로의 회로 규모를 작게 할 수 있기 때문에, 화소 어레이부를 축소할 수 있고, 칩 사이즈도 축소할 수 있다. 또한, 커패시터의 2차원적 면적을 바꾸는 일 없이, 환언하면, 신호 처리 회로의 회로 규모를 크게 하는 일 없이, 커패시터의 용량치를 증대할 수 있다.

본 발명은 카메라 시스템 또는 다른 촬상 모듈 제품을 포함하는 촬상 장치에도 적용될 수 있다. 예컨대, 도 8에서, 본 발명을 구현하는 카메라 시스템(800)의 예시적인 구성에 대한 블록도가 도시된다. 카메라 시스템(800)은 촬상 장치(10)에 장착되는 감지부(810), 촬상 장치(10)의 화소 어레이부(12)에 의해 입사광이 수광되는 광학 시스템(815)을 포함한다. 카메라 시스템(800)은 컬럼 회로(15) 및 출력 회로(18)를 통해 처리된 화소(11) 신호를 수신하도록 적응되고 감지부(810)에 동작가능하게 접속된 처리부(820)를 더 포함한다. 각각의 커패시터(C11, C12, 또는 C21, C22, C23)에 대한 스택 커패시터(20), 트렌치 커패시터(30) 또는 컬럼 커패시터(50)를 이용(스택/트렌치 커패시터(52 및 54)의 어레이를 이용)하여 컬럼 회로(15)를 구현함으로써, 감지부(810) 및 처리부(820)는, 전술한 바와 같이 각각의 컬럼 회로의 커패시터(C11, C12, 또는 C21, C22, C23)의 용량을 감소시키지 않고 인쇄 회로 구성에 대한 새로운 설계 룰(예컨대 65nm)에 따라 축소화될 수 있다.

본 출원의 다양한 실시예가 기술되었지만, 본 발명의 범주를 벗어남이 없이 다양한 실시예가 구현될 수 있다는 것은 본 기술분야의 당업자에게 있어 명백할 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한되는 것이다.

본 발명에 따르면, 화소 어레이부의 화소열마다 배치되는 신호 처리 회로에 포함되는 커패시터로서, 스택 커패시터 또는 트렌치 커패시터를 이용함으로써, 커패시터의 평면적인 점유 면적, 나아가서는 신호 처리 회로의 회로 규모를 작게 할 수 있기 때문에, 화소 어레이부의 사이즈의 축소에 맞추어 칩 사이즈를 축소할 수 있다. 또한, 커패시터의 평면적인 점유 면적을 바꾸는 일 없이, 환언하면, 신호 처리 회로의 회로 규모를 크게 하는 일 없이, 커패시터의 용량치를 증대할 수 있다.

Claims

고체 촬상 장치로서,

각각이 광전 변환 소자를 포함하는 복수의 화소(pixel)를 갖는 화소 어레이부; 및

상기 복수의 화소 각각으로부터 출력되는 각각의 신호를 처리하도록 동작가능하게 구성된 커패시터 구조를 포함하는 신호 처리 회로를 포함하며,

상기 커패시터 구조는, (i) 각각이 연장부(extension portion) 바로 위에만 스택부(stacked portion)를 갖는 복수의 스택 커패시터(stacked capacitor) 또는 (ii) 각각이 트렌치 내로 연장되고 상기 트렌치를 완전히 매립하는 복수의 트렌치 커패시터(trenched capacitor)를 포함하는, 고체 촬상 장치.
삭제
제1항에 있어서,

상기 복수의 커패시터 모두는 동일한 용량치(capacitance)를 갖는, 고체 촬상 장치.
제1항에 있어서,

상기 복수의 커패시터는, 어레이로 접속되어 단일의 용량치를 갖는 단일의 커패시터부를 형성하는, 고체 촬상 장치.
제1항에 있어서,

상기 커패시터 구조는, 어레이로 접속되어 단일의 용량치를 갖는 단일의 커패시터부를 형성하는 복수의 스택 커패시터를 포함하는, 고체 촬상 장치.
제1항에 있어서,

상기 커패시터 구조는, 어레이로 접속되어 단일의 용량치를 갖는 단일의 커패시터부를 형성하는 복수의 트렌치 커패시터를 포함하는, 고체 촬상 장치.
제1항에 있어서, 복수의 신호 처리 회로를 더 포함하고,

상기 복수의 신호 처리 회로 각각은 상기 복수의 화소의 각각의 열에 동작가능하게 접속되는, 고체 촬상 장치.
제1항에 있어서,

상기 신호 처리 회로는 상기 커패시터 구조를 포함하는 샘플 홀드(sample hold) 및 상관(correlated) 이중 샘플링 회로를 포함하는, 고체 촬상 장치.
제1항에 있어서,

상기 신호 처리 회로는 상기 커패시터 구조를 포함하는 아날로그/디지털 변환기를 포함하는, 고체 촬상 장치.
제9항에 있어서,

상기 아날로그/디지털 변환기는 아날로그/디지털 변환된 신호를 기억하도록 동작가능하게 구성된 DRAM(dynamic random access memory)을 포함하고,

상기 DRAM은 스택 커패시터 및 트렌치 커패시터 중 하나를 포함하는, 고체 촬상 장치.
카메라 시스템으로서,

각각이 광전 변환 소자를 포함하는 복수의 화소를 갖는 화소 어레이부;

상기 복수의 화소 각각으로부터 출력되는 각각의 신호를 처리하는 커패시터 구조를 포함하는 신호 처리 회로 - 상기 커패시터 구조는, (i) 각각이 연장부 바로 위에만 스택부를 갖는 복수의 스택 커패시터 또는 (ii) 각각이 트렌치 내로 연장되고 상기 트렌치를 완전히 매립하는 복수의 트렌치 커패시터를 포함함 - ; 및

상기 화소 어레이부에 의해 입사광이 수광되는 광학 시스템을 포함하는, 카메라 시스템.