JP3509022B2 - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
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- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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Description
り,特に相補型金属酸化膜半導体回路(CMOS回路)
におけるアナログ電圧レベル比較器である,チョッパ型
コンパレータ回路に関する。
として,アナログからデジタルへのデータ変換を並列に
配置したチョッパ型コンパレータと呼ばれる回路が使用
されている。
路の構成図である。図4で示されたチョッパ型コンパレ
ータ500は,入力側から順に直列接続された第1のキ
ャパシタ502,第1のインバータ504,第2のキャ
パシタ506,第2のインバータ508と,第1のキャ
パシタ502に,アナログ入力電圧Vinと参照電圧Vre
fを交互に入力するための第1及び第2のスイッチ手段
510,512と,第1及び第2のスイッチ手段51
0,512と連動して,第1及び第2のインバータ50
4,508の入力と出力を短絡して同電位に固定させる
ための第3及び第4のスイッチ手段514,516を具
備している。
コンパレータ500は,参照電圧Vrefと入力電圧Vin
との大小関係を判定するために,まず初期化を行なう。
初期化期間では,第2,第3,及び第4スイッチ手段5
12,514,516をオンにし,第1スイッチ手段5
10をオフにする。このとき第1及び第2のインバータ5
04,508の入出力電圧が第3及び第4のスイッチ手
段を介して同電位に固定されるため,第1のインバータ
504の入力側及び出力側の電圧は,第1のインバータ
504の閾値電圧Vth1となり,第2のインバータ50
8の入力側及び出力側の電圧は,第2のインバータ50
8の閾値電圧Vth2となる。そのため第1のキャパシタ
502は,参照電圧Vrefと第1のインバータ504の
閾値電圧Vth1との差で,第2のキャパシタ506は,
第1のインバータ504の閾値電圧Vth1と第2のイン
バータ508の閾値電圧Vth2の差で充電が行なわれ
る。充電後は,第1のキャパシタ502の入力側の電極
の電位は,参照電圧Vrefとなり,第1のインバータ5
04の入力側の電位は第1のインバータ504の閾値電
圧Vth1となり,安定する。
3,及び第4のスイッチ手段510,514,516を
オフにし,第1のスイッチ手段510をオンにして参照
電圧Vrefが供給され,第1のコンデンサ502が初期
化期間にVin−Vth1の電位差で蓄えられた電荷を保持
するように充放電を行なうため,第1のインバータ50
4の入力電圧は,Vth1+Vref−Vinとなる。
が参照電圧Vref より高い場合には,第1のインバータ
504の入力電圧が第1のインバータ504の閾値電圧
Vth1より低くなるため,第1のインバータ504から
の出力信号は,反転されて第1のインバータ504の閾
値電圧Vth1より高くなり,第2のインバータ508を
介して増幅され,論理値Vout として出力される。
ref より低い場合には,第1のインバータ504の入力
電圧が第1のインバータ504の閾値電圧Vth1より高
くなるため,第1のインバータ504からの出力信号
は,反転されて第1のインバータ504の閾値電圧Vth1
より低くなり,第2のインバータ508を介して増幅さ
れ,論理値Vout として出力される。
比較動作が実行され,かかる出力結果が,第2のインバ
ータ508で増幅され,出力される。
チョッパ型コンパレータでは,増幅器として使用される
インバータの金属酸化膜半導体トランジスタ(以下MO
STrと称する)耐圧以下の範囲のみ,入力電圧の受け
入れが可能であり,インバータのMOSTr耐圧よりも
高い電圧においては,増幅器として使用できない。
電圧の電圧レベルの比較を前提とした場合,かかる要求
を満たす高耐圧のMOSTrで新たに回路を構成する必
要がある。
り外部入力電圧の方が高い場合に,外部高電圧を内部へ
別に供給する必要がある。
が有する上記問題点に鑑みてなされたものであり,本発
明の目的は,インバータのMOSTr耐圧より高い入力
電圧の受け入れの可能な,新規かつ改良されたチョッパ
型コンパレータを提供することである。
のMOSTr耐圧より高い電圧レベルの比較の可能な,
新規かつ改良されたチョッパ型コンパレータを提供する
ことである。
め,本発明の第1の観点によれば,入力電圧変換入力部
へ入力される入力電圧と参照電圧入力部へ入力される参
照電圧との大きさを比較増幅部で比較,増幅して出力す
るチョッパ型コンパレータにおいて,入力電圧変換入力
部は,この入力電圧変換入力部に設けられた複数のキャ
パシタによる容量分圧を用いることにより,入力電圧を
比較増幅部内に具備されたインバータのMOSトランジ
スタの耐圧以下にレベル変換することを特徴とする。
タと第1のインバータが直列接続され,第1のインバー
タの入力及び出力ノードを第3のスイッチ手段で接続可
能とすることが好ましい。
電圧入力端子から入力される入力電圧を接続させる第1
のスイッチ手段と第1のキャパシタの入力側の第1の接
続ノードとの間に第3のキャパシタ及び第5のスイッチ
手段を設け,第1のスイッチ手段と第3のキャパシタの
間の第2の接続ノードに第6のスイッチ手段を介して外
部フルスケール電圧入力端子が接続され,第3のキャパ
シタと第5のスイッチ手段の間の第3の接続ノードに第
7のスイッチ手段を介して内部フルスケール電圧入力端
子が接続され,第3の接続ノードは第4のキャパシタを
介して接地されていることが好ましい。
入力させる前に,第3及び第4のスイッチ手段を導通状
態とすることにより第1及び第2のインバータをリセッ
トし,第5,第6,及び第7スイッチ手段を導通状態と
することにより外部フルスケール電圧と内部フルスケー
ル電圧を入力させて,第1,第3及び第4のキャパシタ
に電荷分配した後に,第6及び第7スイッチ手段を非導
通状態にして,第1のスイッチ手段を導通状態とするこ
とにより,アナログ信号として入力される入力電圧が,
外部フルスケール電圧と内部フルスケール電圧の比率で
入力電圧をインバータのMOSTrの耐圧より低くなる
ようにレベル変換されるので,入力電圧が比較増幅部に
具備されたインバータのMOSTrの耐圧を超える場
合,内部フルスケール電圧のレベルの範囲で比較動作を
行なうことが実現される。
て,入力電圧入力端子から入力される入力電圧を接続さ
せる第1のスイッチ手段と第1のキャパシタの入力側の
第1の接続ノードとの間に第5のスイッチ手段を設け,
第1のスイッチ手段と第5のスイッチ手段の間の第2の
ノードは,第3のキャパシタを介して接地され,第1の
接続ノードと参照電圧入力部の間の第3のノードは,第
6のスイッチ手段及び第4のキャパシタを介して接地さ
れていること特徴とするチョッパ型コンパレータを提供
することも可能である。
4,及び第5スイッチ手段を導通状態とした後に,第1
のスイッチ手段を導通状態とすることにより入力電圧を
入力させると,第1,第3及び第4のキャパシタの容量
比により電荷分配されることにより,入力電圧が比較増
幅部に具備されたインバータのMOSTrの耐圧を超え
る場合でも,入力電圧をインバータのMOSTrの耐圧
より低くなるようにレベル変換してインバータに入力さ
せることにより,比較動作を行なうことが可能となる。
本発明の好適な実施の形態について詳細に説明する。な
お,本明細書及び図面において,実質的に略同一の機能
構成を有する構成要素については,同一の符号を付する
ことにより重複説明を省略する。
1の実施の形態の回路構成図である。本実施形態のチョ
ッパ型コンパレータ100の比較増幅部U14は,上記
の従来のチョッパ型コンパレータと同様に,入力側から
順に第1のキャパシタ102,第1のインバータ10
4,第2のキャパシタ106,及び第2のインバータ1
08が直列接続されることにより構成されている。
グ信号となる入力電圧Vinと参照電圧Vrefが交互に入
力されるように,入力電圧変換入力部U10には,入力
端子110から入力電圧Vinを入力させるための第1の
スイッチ手段112が設けられ,参照電圧入力部U12
には,入力端子114から参照電圧Vrefを入力するた
めの第2のスイッチ手段116が設けられている。
2のスイッチ手段112,116と連動して,第1のイ
ンバータ104の入力と出力を短絡してリセットするた
めの第3のスイッチ手段118,及び第2のインバータ
108の入力と出力を短絡してリセットするための第4
のスイッチ手段120が設けられている。
0は,入力電圧Vinの入力端子110から第1のキャパ
シタ102の入力側にある第1のノードND10に至る
までの回路構成が,以下に記載するように上記の従来の
チョッパ型コンパレータと異なる形で,入力電圧変換入
力部U10として構成されている。
おいて,第1のスイッチ手段112と第1のキャパシタ
102の入力側の第1の接続ノードND10との間に第
3のキャパシタ122及び第5のスイッチ手段124が
設けられ,第1のスイッチ手段112と第3のキャパシ
タ122の間の第2の接続ノードND12に,第6のス
イッチ手段126を介して外部フルスケール電圧入力端
子128が接続され,第3のキャパシタ122と第5の
スイッチ手段124の間の第3の接続ノードND14に
第7のスイッチ手段130を介して内部フルスケール電
圧入力端子132が接続され,第3の接続ノードND1
4は第4のキャパシタ134を介して接地されている。
る。図1で示された本実施形態の入力電圧Vinが外部フ
ルスケール電圧HVfs,内部フルスケール電圧Vfs,及
び第1,第3及び第4のキャパシタ102,122,1
34によりレベル変換される動作を,図2に示す補足説
明図で,まず説明する。
圧Vinが,外部フルスケール電圧HVfs及び内部フルス
ケール電圧Vfsの比でレベル変換される動作を説明する
ための補足説明図である。
外部フルスケール電圧HVfs,電圧V2は入力電圧Vi
n,電圧V3は内部フルスケール電圧Vfs,及び電圧V
4は第1のインバータ104への入力側の電圧に該当す
る。また,キャパシタ156は本実施形態の第3のキャ
パシタ122,キャパシタ162は第4のキャパシタ1
34,及びキャパシタ164は第1のキャパシタ102
に該当し,キャパシタ156,162,164の電気容
量を各々C1,C2,C3とする。更に一のノードND
15は,本実施形態の第3のノードND14及び第1の
ノードND10に該当する。
せるために電圧V1側に,スイッチ160を電圧V3を
入力させるために接続させる。
電圧V3の電位差で充電されC1(V1−V3)の電荷
Q1が蓄積され,キャパシタ162は電圧V3で充電さ
れC2V3の電荷Q2が蓄積され,キャパシタ164は
電圧V3と電圧V4の電位差で充電されC3(V3−V
4)の電荷Q3が蓄積される。
ッチ150を電圧V2側に接続させる。
xとすると,キャパシタ156にはC1(V2−Vx)の
電荷Q1’,キャパシタ162にはC2Vxの電荷Q
2’,及びキャパシタ164にはC3(Vx−V4)の
電荷Q3’が蓄積される。
の電荷保存則より−Q1+Q2+Q3=−Q1’+Q
2’+Q3’(式(1)とする)となる。よって式
(1)に各電荷を代入して展開し整理すると,−C1V
1+(C1+C2+C3)V3=−C1V2+(C1+
C2+C3)Vx(式(2)とする)となる。
電圧V3から0まで変化させることを考えたとき,各キ
ャパシタの容量比の関係式条件として電圧V1から電圧
V2の変位に対する電位Vxの変位を設定する必要があ
る。本願発明者が上記式(2)をシミュレーションした
結果,電圧V2が0の場合での電圧V1から電圧V2へ
の変位に対して,VxはV3から近似的に0へと変位す
ることが確認された。そこで,式(2)において,V2
=Vx=0として整理すると,V1/V3=(C1+C
2+C3)/C1(式(3)とする)となる。
とVx=V2・(V3/V1)(式(4)とする)が成
立する。つまり式(3)に従って初期電圧V3/V1の
比からキャパシタの容量を任意に設定することで,電圧
V1から任意の電圧V2に変化した場合,Vx電位の変
化を一のノードND15の電圧の初期値V3からV3/
V1の比率をもって電圧V4に関係なく,初期値V3か
ら0の範囲で変化させることが可能となる。例えば,V
1=5V,V3=3Vであった場合に,各キャパシタの
容量比を式(3)に従い,C1:C2:C3=9:4:
2の比率に設定すると,V1が初期値5Vから2Vに変
化すると,Vxの電位は式(3)及び式(4)よりVx
=2V×(3V/5V)=1.2Vとなり,V2=0V
に変化するとVx=0Vとなる。
して,本実施形態の動作について図1に沿って説明す
る。
手段112,116,118,120,124,12
6,130の全てをオフ状態にする。このとき外部フル
スケール電圧入力端子128には,入力電圧Vinより大
きい外部フルスケール電圧HVfsが印加され,内部フル
スケール電圧入力端子132には,内部電源電圧と同様
の大きさの内部フルスケール電圧Vfsが印加されている
ものとする。
イッチ手段118,120,124,126及び130
を導通状態として,第3及び第4のキャパシタ122,
134間の第3のノードND14及び第1のノードND
10の電位を内部フルスケール電圧Vfsの大きさとし,
第3のキャパシタ122の第2のノードND12側の電
極の電位を外部フルスケール電圧HVfsの大きさとす
る。なお,このとき外部フルスケール電圧HVfsは,外
部フルスケール電圧HVfsと内部フルスケール電圧Vfs
の比率と入力電圧Vinの積(Vfs/HVfs)・Vinが,
インバータのMOSTrの耐圧より低くすることが実現
される大きさとする。
部フルスケール電圧Vfsの電位まで電荷が蓄積され,第
3のキャパシタ122には外部フルスケール電圧HVfs
と内部フルスケール電圧Vfsの電位差で電荷が保存さ
れ,第1のキャパシタ102には,内部フルスケール電
圧Vfsと第1のインバータ104の閾値電圧Vth1の電
位差で電荷が蓄積される。
130を非導通状態とした後に,第1のスイッチ手段1
12を導通状態とすることによりアナログ信号となる入
力電圧Vinの入力期間が開始される。
0,ND14の電位Vx1は,前述の図2の補足説明図で
の式(4)に従って,入力電圧Vinが外部フルスケール
電圧HVfsと内部フルスケール電圧Vfsの比率と乗算さ
れて,Vx1=Vin・(Vfs/HVfs)と,第1のインバ
ータ104のMOSTrの耐圧より低くなるようにレベ
ル変換される。
シタ122には入力電圧Vinと第3のノードND14の
電位Vx1の電位差で電荷が蓄積され,第4のキャパシタ
134には,第3のノードND14の電位Vx1まで電荷
が蓄積され,第1のキャパシタ102には第1のノード
ND10の電位Vx1と第1のインバータ104の閾値電
圧Vth1の電位差で電荷が蓄積される。
前に,第1のインバータ104のMOSTrの耐圧より
低くなるようにレベル変換した後,第1,第3,第4,
及び第5のスイッチ手段112,118,120,12
4を非導通状態にし,第2のスイッチ手段116を導通
状態とすることにより参照電圧Vrefが入力され,第1
のコンデンサ102がレベル変換後の入力電圧(第1の
ノードND10の電位)Vx1と第1のインバータ104
の閾値電圧Vth1の電位差で蓄えられた電荷を保持する
ように充放電を行なうため,第1のインバータ104の
入力電圧は,Vth1+Vref−Vx1となる。
大きさが参照電圧Vref より高い場合には,第1のイン
バータ104の入力電圧が第1のインバータ104の閾
値電圧Vth1より低くなるため,第1のインバータ10
4からの出力信号は,反転されて第1のインバータ10
4の閾値電圧Vth1より高くなり,第2のインバータ1
08を介して増幅され,論理値Vout として出力され
る。
さが参照電圧Vref より低い場合には,第1のインバー
タ104の入力電圧が第1のインバータ104の閾値電
圧Vth1より高くなるため,第1のインバータ104か
らの出力信号は,反転されて第1のインバータ104の
閾値電圧Vth1より低くなり,第2のインバータ108
を介して増幅され,論理値Vout として出力される。
比較動作が実行され,かかる出力結果が,第2のインバ
ータ108で増幅され,出力される。
第2のインバータ108が増幅器として働き,外部フル
スケール電圧HVfsと内部フルスケール電圧Vfsの比率
(Vfs/HVfs)により変換された入力電圧Vx1と参照
電圧Vrefの電位差が増幅され,比較動作が実行され
る。
Trの耐圧以上のアナログ入力電圧Vinは,MOSTr
の耐圧電圧以下のアナログ電圧Vin・(Vfs/HVfs)
にレベル変換され,内部フルスケール電圧のレベルの範
囲で比較動作を行なうことが可能となる。
2の実施の形態の回路構成図である。本実施形態のチョ
ッパ型コンパレータ200は,上記の従来のチョッパ型
コンパレータと同様に,比較増幅部U24は,入力側か
ら順に第1のキャパシタ202,第1のインバータ20
4,第2のキャパシタ206,及び第2のインバータ2
08が直列接続されて構成されている。
グ信号となる入力電圧Vinと参照電圧Vrefが交互に入
力されるように,入力電圧変換入力部U20には,入力
端子210から入力電圧Vinを入力させるための第1の
スイッチ手段212が設けられ,参照電圧入力部U22
には,入力端子214から参照電圧Vrefを入力するた
めの第2のスイッチ手段216が設けられている。
2のスイッチ手段212,216と連動して,第1のイ
ンバータ204の入力と出力を短絡してリセットするた
めの第3のスイッチ手段218,及び第2のインバータ
208の入力と出力を短絡してリセットするための第4
のスイッチ手段220が設けられている。
0は,入力電圧Vinの入力端子210から第1のキャパ
シタ202の入力側にある第1のノードND20に至る
までの回路構成が,以下に記載するように上記の従来の
チョッパ型コンパレータと異なる形で,入力電圧変換入
力部U20として構成されている。
おいて,第1のキャパシタ202の入力側にある第1の
ノードND20と第1のスイッチ手段212の間に第5
のスイッチ手段222が設けられ,第1のスイッチ手段
212と第5のスイッチ手段222の間の第2のノード
ND22は,第3のキャパシタ224を介して接地さ
れ,第1のノードND20と参照電圧入力部U22の間
の第3のノードND24は,第6のスイッチ手段226
及び第4のキャパシタ228を介して接地されている。
って説明する。
手段212,216,218,220,222,226
の全てをオフ状態にする。
218,220,222を導通状態とした後に,第1の
スイッチ手段212を導通状態とすることによりアナロ
グ信号となる入力電圧Vinの入力期間が開始される。
4に入力電圧Vinの電位まで電荷が蓄積され,第1のキ
ャパシタ202に入力電圧Vinと第1のインバータ20
4の閾値電圧Vth1の差の電位差で電荷が蓄積される。
イッチ手段212を非導通状態にし,第6のスイッチ手
段226を導通状態とすることによりホールド期間が開
始される。
び第3のキャパシタ202、224に蓄積された電荷
は,第1,第3及び第4のキャパシタ202,224,
228の容量比に応じて分配される。入力電圧レベルが
Vinであるときに,第1,第3及び第4のキャパシタ2
02,224,228の容量比がC1:C3:C4であ
るとすると,ホールド期間において上記各キャパシタに
電荷分配されることにより,第1のノードND20の電
圧Vx2は,(C1+C3)/(C1+C3+C4)・V
inとなる。つまり,第3及び第4のキャパシタ224,
228により,入力電圧Vinを各キャパシタの容量比に
より任意の電圧レベルに下げることができる。
圧Vx2を入力電圧Vinの大きさVinからVx2=(C1+
C3)/(C1+C3+C4)・Vinに低下させ,第1
のキャパシタ102には第1のノードND20の電圧Vx2
と第1のインバータ104の閾値電圧Vth1との電位差
で電荷が保存される。
段218,220,222,226を非導通状態とした
後に,第2のスイッチ手段216が導通状態とすること
により参照電圧Vrefが入力され,第1のコンデンサ2
02がレベル変換後の入力電圧(第1のノードND20
の電位)Vx2と第1のインバータ204の閾値電圧Vth
1の電位差で蓄えられた電荷を保持するように充放電を
行なうため,第1のインバータ204の入力電圧は,V
th1+Vref−Vx2となる。
大きさが参照電圧Vref より高い場合には,第1のイン
バータ204の入力電圧が第1のインバータ204の閾
値電圧Vth1より低くなるため,第1のインバータ20
4からの出力信号は,反転されて第1のインバータ20
4の閾値電圧Vth1より高くなり,第2のインバータ2
08を介して増幅され,論理値Vout として出力され
る。
さが参照電圧Vref より低い場合には,第1のインバー
タ204の入力電圧が第1のインバータ204の閾値電
圧Vth1より高くなるため,第1のインバータ204か
らの出力信号は,反転されて第1のインバータ204の
閾値電圧Vth1より低くなり,第2のインバータ208
を介して増幅され,論理値Vout として出力される。
比較動作が実行され,かかる出力結果が,第2のインバ
ータ208で増幅され,出力される。
第2のインバータ208が増幅器として働き,キャパシ
タにより変換された入力電圧Vinと参照電圧Vrefの電
位差が増幅され,比較動作が実行される。
Trの耐圧以上のアナログ入力電圧Vinは,各キャパシ
タの容量比で電荷分配されることにより,MOSTrの
耐圧電圧以下のアナログ電圧(C1+C3)/(C1+
C3+C4)・Vinにレベル変換され,比較動作を行な
うことが可能となる。
適な実施形態について説明したが,本発明はかかる例に
限定されない。当業者であれば,特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり,それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
ョッパ型コンパレータに関して説明したが,ハイインピ
ーダンスのCMOSの論理入力にも適用可能である。
ッパ型コンパレータの比較動作を1つの入力電圧に対し
て行なうことの説明をしているが,第5のスイッチ手段
に至るまでに並列で複数の入力電圧入力端子,入力スイ
ッチ手段,及び入力スイッチ手段から第5のスイッチ手
段の間の一のノードNDから接地させる間に介在させる
容量を変えたキャパシタを設けることにより,一つの参
照電圧Vrefで複数の入力電圧Vinを随時比較動作を行
なえるアナログ・デジタル変換として適用することも可
能である。
て,サンプルホールド容量として使用されるキャパシタ
の容量を大きくすることにより容量アレイ型アナログ・
デジタル変換として適用することも可能である。
インバータのMOSTr耐圧より高い入力電圧が入力さ
れた場合に,入力電圧をインバータのMOSTr耐圧よ
り低くレベル変換することにより,参照電圧との比較動
作が可能となるチョッパ型コンパレータが実現される。
る。
る。
る。
である。
Claims (4)
- 【請求項1】 入力電圧変換入力部へ入力される入力電
圧と参照電圧入力部へ入力される参照電圧との大きさを
比較増幅部で比較,増幅して出力するチョッパ型コンパ
レータにおいて; 前記入力電圧変換入力部は,該入力電圧変換入力部に設
けられた複数のキャパシタによる容量分圧を用いること
により,前記入力電圧を前記比較増幅部内に具備された
インバータのMOSトランジスタの耐圧以下にレベル変
換することを特徴とする,チョッパ型コンパレータ。 - 【請求項2】 入力電圧変換入力部へ入力される入力電
圧と参照電圧入力部へ入力される参照電圧との大きさを
比較増幅部で比較,増幅して出力するチョッパ型コンパ
レータにおいて; 前記入力電圧変換入力部は,入力電圧入力端子から入力
される前記入力電圧を接続させる第1のスイッチ手段と
前記第1のキャパシタの入力側の第1の接続ノードとの
間に第3のキャパシタ及び第5のスイッチ手段を設け, 前記第1のスイッチ手段と前記第3のキャパシタの間の
第2の接続ノードに第6のスイッチ手段を介して外部フ
ルスケール電圧入力端子が接続され, 前記第3のキャパシタと前記第5のスイッチ手段の間の
第3の接続ノードに第7のスイッチ手段を介して内部フ
ルスケール電圧入力端子が接続され, 前記第3の接続ノードは,第4のキャパシタを介して接
地され, 前記入力電圧を前記比較増幅部内に具備されたインバー
タのMOSトランジスタの耐圧以下にレベル変換するこ
とを特徴とする,チョッパ型コンパレータ。 - 【請求項3】 入力電圧変換入力部へ入力される入力電
圧と参照電圧入力部へ入力される参照電圧との大きさを
比較増幅部で比較,増幅して出力するチョッパ型コンパ
レータにおいて; 前記入力電圧変換入力部は,入力電圧入力端子から入力
される前記入力電圧を接続させる第1のスイッチ手段と
前記第1のキャパシタの入力側の第1の接続ノードとの
間に第5のスイッチ手段を設け, 前記第1のスイッチ手段と前記第5のスイッチ手段の間
の第2のノードは,第3のキャパシタを介して接地さ
れ, 前記第1の接続ノードと前記参照電圧入力部の間の第3
のノードは,第6のスイッチ手段及び第4のキャパシタ
を介して接地され, 前記入力電圧を前記比較増幅部内に具備されたインバー
タのMOSトランジスタの耐圧以下にレベル変換するこ
とを特徴とする,チョッパ型コンパレータ。 - 【請求項4】 前記比較増幅部は,第1のキャパシタと
第1のインバータが直列接続され,前記第1のインバー
タの入力及び出力ノードを第3のスイッチ手段で接続可
能とすることを特徴とする,請求項1〜3のいずれか1
項に記載のチョッパ型コンパレータ。
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JP2002158855A JP3509022B2 (ja) | 2002-05-31 | 2002-05-31 | チョッパ型コンパレータ |
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JP2004007131A JP2004007131A (ja) | 2004-01-08 |
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