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KR101116944B1 - 집적 회로의 제조 방법 - Google Patents

집적 회로의 제조 방법 Download PDF

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KR101116944B1
KR101116944B1 KR1020087025045A KR20087025045A KR101116944B1 KR 101116944 B1 KR101116944 B1 KR 101116944B1 KR 1020087025045 A KR1020087025045 A KR 1020087025045A KR 20087025045 A KR20087025045 A KR 20087025045A KR 101116944 B1 KR101116944 B1 KR 101116944B1
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semiconductor
wafer section
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볼프강 아펠
마틴 짐머만
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인스티투트 퓌어 미크로엘렉트로닉 슈투트가르트
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Abstract

본 발명은 반도체 웨이퍼(10)의 정의된 섹션(18)에 회로 구조체(20)를 형성하는 것을 포함하는 집적 회로를 형성하는 방법에 관한 것이다. 정의된 웨이퍼 섹션(18)은 후속하여 반도체 웨이퍼(18)로부터 떼어놓여지며, 웨이퍼 섹션(18)이 먼저 제거되어, 웨이퍼 섹션이 남아있는 반도체 웨이퍼(10) 상에서 국부의 웹형 접속부(24)를 통해서만 유지되며, 웹형 접속부(24)가 후속하여 절단된다. 본 발명의 일 양태에 따르면, 웨이퍼 섹션(18)은 웹형 접속부(24)가 웨이퍼 섹션(18)의 측면 주변부에 배치되도록 하는 방식으로 제거된다.

Description

집적 회로의 제조 방법{METHOD FOR PRODUCING AN INTEGRATED CIRCUIT}
본 발명은 집적 회로를 제조하는 방법에 관한 것으로, 이 방법은,
- 제1 및 제2 표면을 갖는 반도체 웨이퍼를 제공하는 단계와,
- 제1 표면의 영역에서의 정의된 웨이퍼 섹션에 1 이상의 회로 구조체를 형성하는 단계와,
- 반도체 웨이퍼로부터 상기 정의된 웨이퍼 섹션을 떼어놓는(release) 단계 - 상기 정의된 웨이퍼 섹션은 제1 공정 시퀀스에서 제거(free)되어, 상기 정의된 웨이퍼 섹션이 남아있는 반도체 웨이퍼 상에서 국부의 웹형 접속부들을 통해서만 유지되며, 상기 웹형 접속부는 제2 공정 시퀀스에서 절단(sever)됨 -
를 포함한다.
위 방법은 WO 2005/104223 A1에서 알려져 있다.
보다 자세하게는, 본 발명은 집적화된 전자 회로를 포함하는 소위 칩들을 형성하는 방법에 관한 것이며, 칩들 및 칩 재료는 각각 매우 얇다. 본 발명에 따른 칩은 300㎛ 보다 상당히 작은 두께를 가질 수 있고, 바람직하게는 대략 50㎛ 이하의 두께를 가질 수 있다. 이러한 박막 칩은 각각 집적 회로를 포함하는 복수의 박막 칩이 하나를 다른 하나 위에 쌓은 소위 3D 칩을 형성하기에 매우 적합하다. 또한, 이러한 박막 칩은 얇은 재료 두께의 결과로서 특정 가요성을 가짐으로써, 이들 칩이 예를 들어, 플라스틱 막과 같은 가요성 캐리어 재료 상에 이용될 수 있다.
집적 회로를 포함하는 이러한 박막 칩들을 형성하기 위한 가능한 방식은 예를 들어, 500 ㎛, 최대 1mm 까지의 두께를 갖는 반도체 웨이퍼 상에 집적 회로를 먼저 형성하는 단계로 구성된다. 집적 회로가 형성된 후, 반도체 웨이퍼의 후면은 기계 및/또는 화학 공정에 의해 부식된다. 그 후, 일반적으로 복수의 집적 회로를 지닌 반도체 웨이퍼는 칩들을 형성하기 위해 분할되어야 한다. 이것은 소잉과, 그라인딩, 커팅, 또는 스크라이빙에 의한 분리와 절단(break)에 의해 일반적으로 행해진다. 칩들을 형성하기 위해 반도체 웨이퍼를 분할하기 위한 방법은 DE 40 29 973 A1에 의해 개시되어 있다.
기존의 과정은 웨이퍼 재료의 상당한 부분이 부식의 결과로 손상되는 단점을 갖고 있다. 또한, 충분한 공간이 소잉, 그라인딩 등에 의한 분리에 이용가능하기 위하여, 웨이퍼 상의 개개의 칩들 사이에 비교적 큰 거리를 제공할 필요가 있다. 통상의 거리는 500 ㎛ 내지 1mm의 크기 정도의 경우에 있다. 이 모든 것은 박막의 집적 회로, 즉, 150 ㎛ 미만의 재료 두께를 갖는 칩들의 제조 비용에 바람직하지 못한 영향을 준다.
도입부에서 언급된 WO 2005/104223 A1는 이방성 에칭 공정에 의해 복수의 수직 트렌치가 반도체 웨이퍼의 제1 표면에 먼저 형성되는 방법을 개시한다. 이후, 개구된 제1 표면이 에피택셜 층에 의해 다시 폐쇄되고, 반도체 웨이퍼가 열처리(어닐링)를 받는다. 목적은 이에 의해 제1 표면 아래에 개개의 폐쇄된 채널들을 형성 하는 것이다. 그 후, 숨겨진 채널들에 대한 수직 입구가 추가의 이방성 에칭 공정에서 형성된다. 채널들과 수직 입구의 내부벽에는, 후속하여 산화 공정에 의해 산화물층이 제공된다. 채널들과 수직 입구는 제1 표면에서 웨이퍼 섹션을 둘러싸며 이후, 이 웨이퍼 섹션에 회로 구조체가 통상의 방식으로 형성된다. 그 후, 산화물층은 추가의 에칭 처리에 의해 채널들과 수직 입구에서 제거됨으로써, 웨이퍼 섹션이 웨이퍼 섹션의 하부측 상의 웹형 접속부를 통해서만 웨이퍼의 나머지 부분에 접속된다. 이들 접속부는 남아있는 반도체 웨이퍼로부터 상부방향으로 웨이퍼 섹션을 파단시킴으로써 절단되며, 여기서, 비틀림 동작이 또한 제안된다. 이러한 방법은 이른바 10㎛ 미만의 두께를 갖는 칩들을 형성할 수 있게 한다.
이러한 방법에 대하여 단점으로 나타나는 것은, 전자의 웹형 접속부들의 불규칙한 파편 에지부들이 웨이퍼 섹션의 하부측 상에 남겨지기 때문에 분리된 칩의 하부측이 (칩들의 재료 두께에 비해) 높은 정도의 거칠기를 가질 것으로 예상되는 것이다. 또한, 웨이퍼 섹션 아래에 깊이 위치된 산화물층들을 형성한 이후에 이들을 선택적으로 에칭하는 것은 복잡하고 어렵다.
Overstolz 등의 제목이 "A Clean Wafer-Scale ChipRelease Process without Dicing Based on Vapor Phase Etching"[마이크로 일렉트로 메카니칼 시스템에 대한 17차 IEEE 국제 회의(2004년 1월, 페이지 717 내지 720)]인 논문에는, 여러 에칭 공정에 의해 실리콘 재료 단독으로부터 마이크로메카니컬 센서, 즉, 경사계를 떼어놓는 것이 개시되어 있다. 이 경우에, SOI(실리콘 온 인슐레이터) 웨이퍼는 출발 재료로서 기능한다. 경사계 센서를 떼어놓기 위하여, 트렌치들 및 홀들이 웨이퍼 재료의 전면 및 후면 양쪽 모두로부터 에칭된다. 또한, 반도체 재료에 놓이는 산화물 층은 반도체 웨이퍼의 전면 및 후면에서의 홀들을 통하여 반도체 웨이퍼의 내부로 플루오르화수소 산 증기를 도입함으로써 부분적으로 에칭된다.
미국 특허 제6,165,813호에는, 기판을 구부림으로써 가요성 기판에 고정되어 있는 박막 칩들을 떼어놓는 방법이 개시되어 있다. 미국 특허 제6,521,068호에는, 기판으로부터 칩을 분리하는 방법이 개시되어 있으며, 여기서 칩 아래의 영역이 레이저에 의해 가열된다.
JP2002-299500에는, 소위 더미 기판에 의한 칩들의 제거가 개시되어 있다.
마지막으로, 다공성 실리콘의 제조 및 이용이 종래 기술에 알려져 있다. DE 197 52 208 A1에는, 멤브레인 센서를 제조하는 방법이 개시되어 있으며, 여기서 실리콘 카바이드 또는 실리콘 나이트라이트의 박막층이 다공성 실리콘의 영역 상에 성막된다. 다공성 실리콘은 후속하여 암모니아를 이용하여 희생 재료로서 제거된다. 그 결과, 캐비티가 실리콘 카바이드 또는 실리콘 나이트라이트의 멤브레인 층 아래에 발생하며, 이 캐비티는 남아있는 기판으로부터 센서 멤브레인을 열적으로 결합 해제한다.
또한, 다공성 실리콘은 SOI 웨이퍼를 제조하는데 이용될 수 있는 소위 ELTRAN(에피택셜 층 트랜스퍼) 공정에 이용된다. 이 과정은 T. Yonehara 및 K. Sakaguchi의 제목이 "ELTRAN; Novel SOI-Wafer Technology"(JSAP International No. 4, 2001년 7월)인 공개 공보에 개시되어 있다.
이러한 배경기술에 대하여, 본 발명의 목적은 비용 효과적인 방법 및 높은 품질 및 수율로 박막의 집적 회로를 제조하기 위한 대안의 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 본 발명의 목적은 도입부에서 언급된 유형의 방법에 의해 달성되며, 여기서, 웨이퍼 섹션은 웹형 접속부들이 웨이퍼 섹션의 측면 주변부에 배치되는 방식으로 제1 공정 시퀀스에서 제거된다.
이 신규의 방법은, 최종 분리 단계 이전에 웨이퍼 섹션을 유지시키는, 지지하는 웹형 접속부가 웨이퍼 섹션 상에 본질적으로 측면으로 작용한다는 점에서 도입부에서 언급된 WO 2005/104223 A1의 방법과 다르다. 웹형 접속부들은 복수의 대향하는 코너들 또는 측면들에서 웨이퍼 섹션을 바람직하게 유지시키며, 여기서, 이 접속부들은 웨이퍼 섹션을 둘러싼다. 본 발명의 일부 개선예에서, 웹형 접속부들은 직사각형 웨이퍼 섹션의 코너들에 배치된다. 다른 개선예에서는, 웹형 접속부들은 직사각형 웨이퍼 섹션의 세로변에 위치될 수 있다. 또한, 본 발명은 직사각형 웨이퍼 섹션(및 대응 칩들)으로 제한되지 않는다. 예를 들어, 웹형 접속부들은 원형 또는 타원형 베이스 영역을 갖는 웨이퍼 섹션의 외주변부에도 또한 배치될 수 있다.
본 발명은 일부 몇몇의 웹형 접속부들이 떼어놓을 웨이퍼 섹션 아래에 있는 상황을 배제하지 않는다. 그러나, 웨이퍼 섹션이 제1 공정 시퀀스에서 제거되는 방법에 따라, 이것은 "잔류 효과"(이하 자세히 설명될 것임)일 수 있다. 주로, 본 발명에 따른 웨이퍼 섹션은 웨이퍼 섹션의 측면 주변부에서의 국부적 웹형 접속부들에 의해 유지된다.
웨이퍼 섹션의 주변부에서의 웨이퍼 섹션의 새로운 유형의 "부유 상태(suspension)"는 웹형 접속부를 절단하기 위하여 웨이퍼 섹션을 반도체 웨이퍼 내에 가압시키는 것을 가능하게 만든다. 따라서, 신규의 방법에 따르면, 웨이퍼 섹션은 위에서부터의 가압력에 의해 반도체 웨이퍼의 남아있는 재료로부터 절단될 수 있다. 이와 대조적으로, 도입부에서 언급된 WO 2005/104223 A1에 따른 방법에서는, 인장력이 인가되어야 하며, 상기 인장력은 웹형 접속부의 길이방향으로 웹형 접속부를 절단하기에 충분할 정도로 강해야 한다. 이와 대조적으로, 신규의 방법은 웹형 접속부들을 절단하기 위한 전단력을 이용하는 것이 가능하다. 본 발명의 바람직한 개선예에서, 웨이퍼 섹션이 매우 얇다는 것(150㎛ 보다 작고 바람직하게는 50㎛ 미만의 범위에 있는 재료 두께)을 고려한다면, 신규 방법의 경우에서 웨이퍼 섹션에 대한 손상 위험이 낮아짐이 명백해진다. 또한, 분리점들은 웨이퍼 섹션에서의 민감한 회로 구조체로부터 일정 거리에 있을 수 있는 웨이퍼 섹션의 측면 주변부에 놓인다. 대조적으로, 알려져 있는 방법의 경우에, 강제로 파단되는 분리점들은 민감한 회로 구조체 바로 아래에 놓인다.
따라서, 본 발명은 웨이퍼 섹션이 분리 단계 동안에 손상되는 위험을 현저하게 감소시키는 것을 가능하게 만든다. 또한, 바람직한 개선예에서, 분리 단계는 SMD(표면 탑재 장치) 구성요소들의 처리 및 배치에 이용되는 알려진 장치에 의해 매우 비용 효과적 방식으로 수행될 수 있다.
또한, 신규 방법은 제1 표면에서의 남아있는 웹 잔류부들이 그라인딩되는 경우, 남아있는 반도체 웨이퍼가 집적 회로를 제조하는데 다시 이용될 수 있다는 이점을 갖는다. 따라서 반도체 웨이퍼를 최적으로 이용한다. 박막의 집적 회로에 대한 제조 비용이 감소될 수 있다
마지막으로, 신규의 방법은 웨이퍼 섹션의 하부측이 (적어도 실질적으로) 절단점들 및 절단 가공물을 갖지 않음으로써, 예를 들어, 3D 칩에 대하여 하나를 다른 하나 위에 쌓은 경우에 또는 박막 포일 상의 배치의 경우에 웨이퍼 섹션 또는 칩이 보다 쉽고 보다 정확하게 추가 처리를 받을 수 있다는 이점을 갖는다.
요약하면, 따라서 신규의 방법은 박막의 집적 회로 칩들의 비용 효과적이고 고품질인 제조를 가능하게 한다. 따라서, 상술한 목적이 완전하게 실현된다.
위에서 이미 설명한 바와 같이, 방법의 바람직한 개선예에서, 웹형 접속부들은 제1 표면 상에서 위에서부터 가해지는 압력에 의해 절단된다. 이에 대안으로 또는 이에 추가로, 웹형 접속부들은 또한 비틀림 동작에 의해 절단될 수 있다.
이러한 개선예는 SMD 구성요소들의 처리에 또한 이용되는 것과 같이 그립핑 툴(gripping tool)들에 의해 웨이퍼 섹션들이 처리될 수 있게 한다. 따라서, 특히 비용 효과적이고 효율적인 박막 칩 제조가 가능하다.
추가 개선예에서, 제1 공정 시퀀스는 정의된 웨이퍼 섹션 아래에 폐쇄형 웨이퍼 캐비티를 형성하는 것을 포함한다. 바람직하게는, 회로 구조체는 폐쇄형 웨이퍼 캐비티 위에 형성된다.
폐쇄형 캐비티를 갖는 신규 방법의 실현은 반도체 웨이퍼가 캐비티(또는 복수의 웨이퍼 섹션에 대한 복수의 캐비티들의 경우)에도 불구하고 비축되어 저장될 수 있어, 이에 의해 제조 공정이 추가로 합리화될 수 있고 훨씬 더 비용 효과적으로 이루어질 수 있다는 이점을 갖는다.
추가의 개선예에서, 웨이퍼 캐비티를 형성하는 방법은,
- 제1 반도체 재료, 특히, 고농도로 P형 도핑된 실리콘으로 구성된 상단면을 갖는 기판 웨이퍼를 제공하는 단계와;
- 제1 반도체 재료에 복수의 다공성 영역들을 형성하는 단계 - 각각의 다공성 영역은 정의된 웨이퍼 섹션의 영역 범위에 대략적으로 대응하는 영역 범위를 갖는 것임 - 와;
- 다공성 영역들을 피복하는 피복층을 상단면에 형성하는 단계
를 포함한다.
바람직하게, 피복층은 반도체 웨이퍼의 전체 표면을 피복함으로써, 외부적으로 반도체 웨이퍼가 캐비티 없는 반도체 웨이퍼와 거의 또는 완전히 구별가능하다.
적절한 웨이퍼 캐비티는 이러한 개선에 의해 매우 비용 효과적으로 형성될 수 있다. 따라서, 이러한 개선은 집적 회로의 대량 생산에 대해 특히 바람직하다.
추가의 개선예에서, 각각의 다공성 영역은 큰 구멍의 하부층과 미세 구멍의 상부층을 갖고 형성된다.
층들의 침투 깊이 및 구멍 크기는 예를 들어 플루오르화수소산 및 에탄올로 구성된 용액을 통하여 흐르는 전류의 전류 밀도를 변경하여, 다공성 영역의 형성 동안에 변경될 수 있으며, 단결정 실리콘으로 구성된 기판 웨이퍼가 애노드로서 배치된다(도입부에서 언급된 Yonehara/Sakaguchi에 의한 공개 공보 참조). 큰 구멍의 하부층과 미세 구멍의 상부층을 형성함으로써, 웨이퍼 캐비티는 상부를 향하여 보다 간단히 폐쇄될 수 있다. 하부에서, 큰 구멍의 하부층은 웨이퍼 섹션이 나머지 웨이퍼 재료 위에 가능한 자유롭게 "플로팅"하는 것을 보장하도록 기능한다.
여기에서 구멍 크기가 클수록, 웨이퍼 섹션이 하부의 웨이퍼 재료에 연결되는 범위가 작아진다.
추가의 개선예에서, 기판 웨이퍼는 피복층을 형성하기 위하여 다공성 영역들이 형성된 후에 가열된다.
이러한 개선예에서, 기판 웨이퍼는 다공성 영역이 형성된 후에 열처리(어닐링)를 받는다. 그 결과, 구멍이 상단측에서 폐쇄된다. 또한, 구멍 크기는 더 깊게 위치된 영역들에서 추가로 증가될 수 있다. 일종의 리플로우 공정이 발생하며, 이 리플로우 공정에 의해 상단면에서의 (바람직하게는 미세 구멍형성된) 재료가 다시 단결정 구조로 변환된다. 이러한 목적에 요구되는 재료는 보다 깊게 위치되고 바람직하게는 큰 구멍의 층으로부터 발생한다. 이러한 개선은 비용 효과적인 방식으로 적합한 캐비티를 형성하는데 특히 바람직하다.
추가의 개선예에서, 제2 반도체 재료는 피복층을 형성하기 위하여 상단면에 제공된다. 본 발명의 바람직한 실시예에서, 에피택셜층은 바로 위에서 설명한 리플로우 공정에 의해 캐비티 상에 형성되었던 최상단 결정층 상에 성장된다.
회로 구조체는 "통상의" 단결정 반도체 재료에서 형성될 수 있기 때문에 이러한 개선예는 웨이퍼 섹션에서의 뒤에 오는 회로 구조체의 형성을 용이하게 한다. 따라서, 이러한 개선예에서의 신규의 방법은 특히 간단한 방식으로 기존의 제조 공정 내에 통합될 수 있다.
추가의 개선예에서, 웨이퍼 기판은 제3 반도체 재료, 바람직하게는 보다 저농도로 p형 도핑된 반도체 재료(예를 들어 실리콘)를 포함하며, 이 반도체 재료는 제1 반도체 재료(바람직하게는 고농도로 p형 도핑된 실리콘) 아래에 배치되며, 여기서, 다공성 영역들은 제1 반도체 재료에만 형성된다.
이러한 개선예는 캐비티 위에 가급적 평탄한 표면을 구하는데 특히 바람직하다. 이것은 다공성 층들의 형성을 위해 고농도로 p형 도핑된 실리콘을 이용하는 것이 바람직하기 때문이다. 이와 대조적으로, 종종 회로 구조체에 대해 보다 적게 고농도로 도핑된 영역이 요구된다. 따라서, 반도체 웨이퍼의 상단면 상에 이미 언급된 에피택셜층을 제공하는 것이 바람직하다. 그러나, 서로 다른 고농도 도핑들이 서로 다른 격자 상수의 결과로서 재료에 응력들을 가져올 수 있다. 이들 응력은 반도체 웨이퍼의 표면이 요철형태로 되는 결과를 가질 수 있다. 제3 반도체 재료 상에 배치된 고농도 도핑층에 이때 형성되는 다공성 영역들에 의해, 공정 파라미터들의 적절한 선택을 통하여 재료들의 격자 상수들이 다공성 층의 형성 후에 보다 양호하게 서로 매칭되는 것을 보장하는 것이 가능하다. 그 결과, 응력들 및 결과적인 요철들이 적어도 감소될 수 있다.
본 발명의 추가의 개선예에서, 웨이퍼 섹션은 제1 공정 시퀀스에서 제2 표면으로부터 제거된다.
이러한 개선예에서, 떼어놓을 웨이퍼 섹션 바로 밑에 있는 재료가 아래로부터, 즉 제2 표면으로부터 제거된다. 이는 웨이퍼 섹션 아래의 캐비티에 추가적으로 행해질 수 있다. 그러나, 이러한 개선예는 웨이퍼 섹션 바로 밑에 캐비티 없이 바람직하게 실현된다. 이 방법의 개선예는 SOI 웨이퍼로 바람직하게 실현되며, 여기서 회로 구조체를 갖는 웨이퍼 섹션이 SOI 웨이퍼의 상부 반도체 층에 형성되고 하부 재료층(벌크 실리콘)은 회로 구조체의 형성 전에 또는 형성 후에 에칭된다.
이러한 개선예는 웨이퍼 섹션의 하부측 상에 매우 평활한 표면을 얻는데 바람직하다. 따라서, 이러한 개선예는 칩의 후면의 표면 품질의 매우 엄격한 요건들을 요구하는 애플리케이션에 대하여 특히 적절하다. 그럼에도 불구하고, 이 개선예는 신규 방법의 기본 이점들, 특히, 종래의 SMD 그립핑 툴에 의해 칩을 분리하고 이들 칩을 추가로 처리하는 가능성을 또한 이용한다.
추가의 개선예에서, 제1 공정 시퀀스는 회로 구조체가 웨이퍼 섹션에 형성된 후에 반도체 웨이퍼의 제1 표면에 트렌치를 형성하는 단계를 포함한다.
이 개선예에서, 제1 공정 시퀀스는 2개의 서브시퀀스, 즉, 일시적으로 서로 분리되는 2 이상의 스테이지들로 분할될 수 있다. 이것은 예를 들어, 회로 구조체가 웨이퍼 섹션에 형성되기 전에 바람직하게 형성되는 캐비티에 의해 웨이퍼 섹션이 제거되는지의 경우이다. 한편, 이러한 방법의 개선예에 따르면, 회로 구조체가 형성된 후에 트렌치가 에칭되거나 또는 다른 어떤 방식으로 형성된다. 그러나, 이 개선예는 캐비티가 없는 신규 방법의 대안의 변형예에서도 또한 바람직하다. 일반적으로, 이 개선예는 반도체 웨이퍼가 회로 구조체의 형성 동안에 (적어도 실질적으로) 폐쇄된 표면을 갖고 있기 때문에 집적 회로의 제조가 보다 간단하고 따라서 보다 비용 효과적으로 기존의 제조 시퀀스 내에 통합될 수 있다는 이점을 갖는다.
추가의 개선예에서, 1이상의 상부 재료층과 하나의 중간 재료층과, 하나의 하부 재료층을 갖는 반도체 웨이퍼가 제공되며, 여기서, 회로 구조체는 상부 재료층에 형성되어 있으며, 중간 재료층은 웨이퍼 섹션을 제거하기 위하여 제1 공정 시퀀스에서 에칭된다. 이러한 개선예에서, SOI 웨이퍼는 출발 재료로서 바람직하게 이용된다.
위에서 이미 자세히 설명한 바와 같이, 매우 평탄화되고 고품질의 후면을 갖는 칩들이 다층화된 반도체 웨이퍼에 의해 형성될 수 있다. SOI 웨이퍼가 표준 제품으로서 비용 효과적으로 이용가능하기 때문에 SOI 출발 재료의 이용은 또한 제조 비용의 감소에 기여한다.
추가의 개선예에서, 중간 재료층에 에천트를 전달시키기 위하여, 1이상의 관통(passage) 개구부가 웨이퍼 섹션에 형성된다.
이러한 개선예는 웨이퍼 섹션의 정확한 "언더커팅"을 용이하게 하기 때문에, 특히 웨이퍼 섹션이 제2 재료층의 두께보다 상당히 더 두꺼운 범위를 측면으로 갖고 있는 경우에 바람직하다. 집적 회로의 제조는 이 방식으로 가속화되고 수율이 증대된다.
추가의 개선예에서, 웨이퍼 섹션은 반도체 웨이퍼에서 [100] 방향으로 또는 [110] 방향으로 배치되고, 웹형 접속부들은 웨이퍼 섹션의 측면 에지부 또는 코너들에 배치된다.
특히, 반도체 웨이퍼의 절단 양태가 결정 격자에 대한 파편 에지부의 위치에 따라 다르기 때문에, 이러한 개선예는 접속부들의 절단에 필요한 힘들 및 또한 분리점들의 형성에 영향을 주는 것을 가능하게 만든다. 바람직한 개선예를 이용하여, 웨이퍼 섹션을 최적으로 떼어놓는 것을 실현할 수 있다.
상술한 특징 및 아래 설명될 특징들이 각각 나타낸 조합 뿐만 아니라, 본 발명의 범위를 벗어남이 없이 다른 조합으로 또는 독립적으로 이용될 수 있음은 말할 필요가 없다.
본 발명의 예시적인 실시예는 도면에 나타나 있고, 이하 설명부에서 보다 자세히 설명한다.
도 1은 신규 방법의 예시적인 제1 실시예를 나타내는 간략화된 개략도를 나타낸다.
도 2는 웨이퍼 캐비티가 웨이퍼 섹션의 아래에 형성되는 방법의 변형예를 나타내는 간략한 도면이다.
도 3은 신규 방법의 예시적인 실시예에서, 칩들의 분리를 나타내는 개략도이다.
도 4는 신규 방법의 추가의 예시적인 실시예를 나타내는 개략도이다.
도 5는 추가의 예시적인 실시예를 나타내는 개략도이다.
도 1에서, 반도체 웨이퍼는 도면 번호 10으로 표시된다. 반도체 웨이퍼(10)는 제1 표면(12) 및 대향하는 제2(하부) 표면(14)을 갖고 있다. 캐비티(16)가 제1 표면(12) 아래에 배치되어 있어, 웨이퍼 섹션(18)이 캐비티 상에 "부유된" 방식으로 지지되어 있다. 도 1a에 나타낸 바와 같이, 반도체 웨이퍼는 반도체 재료 내에 감추어진 이러한 복수의 캐비티(16)를 갖고 있다.
예시적인 제1 실시예에서, 이러한 반도체 웨이퍼(10)가 제공된다(도 1a). 그후, 회로 구조체가 통상의 방식으로 캐비티(16) 상의 각각의 웨이퍼 섹션(18)에 형성된다. 회로 구조체는 도 1b에서 도면 부호 20으로 개략적으로 도시되어 있다. 바람직한 실시예에서, 회로 구조체는 웨이퍼 재료의 결정 격자에 대해 [100] 또는 [110] 방향으로 놓인다. 회로 구조체(20)를 가진 웨이퍼 섹션(18)은 집적 회로를 포함하는 이후의 칩을 형성하며, 그 후, 칩은 반도체 웨이퍼(10)로부터 떼어놓여져야 한다.
도시된 예시적인 실시예에서, 이것은 반도체 웨이퍼(10)의 표면(12) 내에 에칭되고 있는 복수의 트렌치(22)에 의해 행해지며, 여기서, 개개의 트렌치(22)는 웹형 영역(24)에 의해 서로 분리된다. 바람직한 예시적인 실시예에서, 트렌치들(22)은 반도체 웨이퍼(10)의 표면(12) 상에 격자형 방식으로 배치되며, 트렌치들은 수직 방향 및 수평 방향 트렌치들의 패턴을 형성한다. 수직 방향 및 수평 방향 트렌치들(22)이 만나는 경우, 에칭되지 않았던 웹형 영역(24)이 남겨진다. 각각의 경우에 4개의 트렌치가 집적 회로 구조체(20)를 갖는 웨이퍼 섹션(18)을 둘러싼다. 따라서, 여기서 각각의 웨이퍼 섹션(18)은 섹션의 4개의 코너에서만 웹형 접속부(24)에 의해 유지된다. 대안으로서, 웨이퍼 섹션(18)은 코너들에 배치되어 있지 않고 오히려 예를 들어 각각의 웨이퍼 섹션(18)의 측면 에지부에 중심적으로 배치되어 있는 웹형 접속부를 통하여 또한 유지될 수 있다.
도 1c에 나타낸 바와 같이, 개개의 웨이퍼 섹션(18)은 트렌치들(22)의 격자 그리드로부터 절단될 수 있고 이러한 방식으로, 집적화된 반도체 구조체를 포함한 칩(26)이 얻어진다.
도 2는 도 1에 따른 반도체 웨이퍼(10)를 형성하기 위한 예시적인 바람직한 실시예를 나타낸다. 도 2a에 따르면 먼저, 예를 들어, 저농도로 p형 도핑된 단결정 실리콘으로 구성된 기판 웨이퍼(32)가 제공된다. 도 2b에 따르면, 기판 웨이퍼(32)에는 포토마스크(34)가 제공된 다음 노광된다. 포토마스크(34)는 부분적으로만 기판 웨이퍼(32)의 표면을 피복하며, 개구 위치들이 알려진 방식으로 처리될 수 있다.
설명된 예시적인 실시예에서, 기판 웨이퍼(32)는 고농도로 p형 도핑된 반도체 영역(36)을 얻기 위하여 마스크(34)를 통하여 p형 도핑된다. 밑에 있는 기판 재료(32')는 여전히 저농도의 p형 도핑만을 갖는다.
도 2c에 나타낸 바와 같이, 다공성층(38, 40)은 고농도로 도핑된 반도체 재료(36)에 후속하여 형성된다. 이러한 목적을 위하여, 예시적인 바람직한 실시예에서, 기판 웨이퍼는 플루오르화수소산과 에탄올로 구성된 용액에서 애노드로서 배치되어, 전류가 용액을 통하여 기판 웨이퍼에 흐를 수 있다. 그 결과, 다공성 실리콘은 고농도로 도핑된 반도체 재료(36)의 영역에 형성되며, 여기서 구멍 크기는 전류 밀도를 변경함으로써 바꿀 수 있다. 예시적인 바람직한 실시예에서, 미세 구멍의 다공성 층(40)이 기판 웨이퍼의 표면에 형성되며, 큰 구멍의 다공성 층(40)이 바로밑에 형성된다. 이들 층 형성의 보다 자세한 설명은 도입부에서 언급된 Yonehara/Sakaguchi에 의한 공개 공보에서 주어지며, 그 공개 공보의 내용을 여기 서는 참조로서 포함한다.
도 2d에 따르면, 포토마스크(34)가 후속하여 제거되고 다공성 층(38, 40)을 갖는 웨이퍼(32")가 열처리를 받는다. 이 열처리 결과는 상부의 미세 구멍의 다공성 층(38)에서의 구멍들이 적어도 부분적으로 다시 폐쇄되고 이 다공성 층(38)이 실질적으로 균일한 단결정 층(42)으로 다시 변환되며, 그 아래에 놓인 큰 구멍의 다공성 층(40')의 구멍 크기는 추가로 증가된다는 점이다. 이때, 큰 구멍의 다공성 층(40')은 도 1에서 도면 부호 16으로 표시된 캐비티를 형성한다. 하부에 위치한 기판 재료(32''')에 상부층(42)을 접속시키는 (여기에 도시하지 않은) 분리된 웹들이 또한 상기 캐비티 내에 유지될 수 있다. 그러나, 이러한 웹은 캐비티(16)를 형성할 때 처리 변동 및 실제적인 결함들의 결과이다. 도 1로부터의 웨이퍼 섹션(18)은 캐비티(16)의 옆에 측면으로 남겨지고 마스크 구조체(34) 때문에 남겨져 있는 웹들(24)에 의해 주로 유지된다.
도 2f에 따르면, 다음 단계는 기판 재료(32''')의 표면에 피복층으로서 추가의 층(44)을 제공하는 것을 포함한다. 예시적인 바람직한 실시예에서, 이것은 적절하게 p형 도핑된 단결정 실리콘으로 구성되고 반도체 웨이퍼의 전체 표면 상에서 또는 층(42) 상에서 성장되는 에피택셜 층을 포함한다. 그 결과, 반도체 웨이퍼(10)가 도 1에 따른 공정 단계에 대한 출발 재료(10)로서 제공된다.
도 1 및 도 2의 결합 구성으로부터 볼 수 있는 바와 같이, 다공성층(38, 40)의 측면 영역 범위가 캐비티(16)의 측면 영역 범위에 대략적으로 대응하며, 이러한 점에서 또한 회로 구조체(22)가 형성되는 웨이퍼 섹션(18)의 측면 영역 범위에 대 략적으로 대응한다. 따라서, 다공성 층(38, 40)의 측면 영역 범위는 또한 이후의 칩(26)의 칩 영역을 결정한다.
도 3은 칩(26)을 분리하기 위한 예시적인 바람직한 실시예를 나타낸다. 이에 따르면, 개개의 칩들은 진공에 의해 칩들(26)을 흡착하는(suck up)[보다 자세하게는, 웨이퍼 섹션(18)이 웹형 접속부들(24) 상에 정지되어 부유 상태로 되어 있음] 그립핑 툴(50)에 의해 고정된다. 위에서부터의 압력을 통하여(화살표 52), 웹형 접속부(24)는 캐비티 내에 아래방향으로 가압되는 개개의 칩(26)으로 분리된다. 후속하여, 칩(26)은 그립핑 툴(50)에 의해 윗방향으로 떼내어져 추가로 처리될 수 있다. 대안으로, 또는 추가적으로, 칩(26)이 또한 인장력 및/또는 비틀림 힘에 의해 웨이퍼(10)로부터 절단될 수 있다.
도 1 및 도 2에 설명된 방법의 이점은 모든 칩(26)이 제거된 후에 남아있는 반도체 웨이퍼(10)가 재이용될 수 있다는 점을 포함한다. 이러한 목적을 위하여, 잔류하는 웹 영역들(24)을 가진 반도체 웨이퍼(10; 도 3d)가 그 상부면 상에서 그라인딩되고 폴리싱되며, 이것은 도 3e의 도면 부호 54로 기호적으로 표시되어 있다. 그 결과, 기판 웨이퍼(32; 다소 더 얇아짐)가 도 2로부터의 공정 시퀀스를 다시 수행받을 수 있다.
도 3에 도시된 바와 같이, 그립핑 툴(50)은 실질적으로 적절하게 개개의 칩들(26)을 그립핑한다. 따라서, 그립핑 툴(50)은 자신의 하부 그립핑 구역(56)의 영역에서, 칩(26)의 측면 영역 범위와 대략적으로 동일한 크기로 이루어진다. 그 결과, 그립핑 툴(50)은 민감한 칩들(26)을 확고하게 유지시킬 수 있다. 반도체 웨이 퍼(10)로부터 절단되는 과정에서의 손상의 위험이 보다 최소화된다.
도 4는 신규의 방법의 다른 실시예를 나타낸다. 여기서, 반도체 웨이퍼(60)는 출발 재료로서 제공되며, 상기 웨이퍼는 상부 재료층(62), 중간 재료층(64), 및 하부 재료층(66)을 갖는다. 예시적인 바람직한 실시예에서, 상부 재료층(62) 및 하부 재료층(66)이 단결정 실리콘으로 구성되는 한편, 중간 재료층(64)이 실리콘 이산화물로 구성되어 있는 SOI 웨이퍼가 수반된다. 일반적으로, 상부 재료층(62)과 중간 재료층(64)이 하부 재료층(66)에 비해 비교적 얇은 경우가 바람직하다.
도 4b에 따르면, (설명을 명확하게 하기 위해 여기서는 도시하지 않지만, 회로 구조체의 형성 이후, 또는 회로 구조체의 형성 이전의) 반도체 웨이퍼(60)에는, 웨이퍼의 아래쪽에 포토마스크(68)가 제공되며, 포토마스크는 이후의 칩(26) 아래의 영역에는 피복되지 않는다. 이 후, 도 4c에 따르면, 하부 재료층은 포토마스크(68)에 의해 피복되지 않는 한 제거된다. 설명된 예시적인 실시예에서, 하부 재료층(66)은 중간 재료층(64)이 도달할 때 중단되는 에칭 공정에 의해 제거된다. 화학 에칭 또는 드라이 에칭 방법이 이용될 수 있다.
도 4d에 따르면, 다음 단계는 중간 재료층이 하부 재료층(66)의 제거에 의해 덮여지지 않을 때까지 중간 재료층을 제거하는 것을 포함한다. (이후의) 칩(26)은 도 4d에 나타낸 바와 같이 이때 측면으로만 유지된다. 다음 단계는 트렌치(22)를 형성하는 것을 포함하며, 여기서, 웹형 접속부(24)만이 남겨진다. 트렌치들은 도 4c에 나타낸 공정 단계 이후 또는 그 앞에서 도입될 수 있다.
칩(26)은 도 3에 나타낸 바와 같이 반도체 웨이퍼(60)로부터 후속하여 절단 된다.
대안으로 또는 추가적으로, 칩(26)과 나머지 웨이퍼 재료 사이에 웹형 접속부들을 형성하기 위하여 중간 재료층(64)이 또한 전체적으로 또는 부분적으로 남겨질 수 있다. 이러한 경우에, 상부 재료층(62)에서의 트렌치(22)는 전체 칩 영역(여기서는 도시하지 않음)을 둘러쌀 수 있다. 그후, 웹형 접속부(24)는 중간 재료층(24)의 표면(24) 아래에 놓이지만, 여전히 이후의 칩(26)의 주변부에 여전히 있다.
도 5는 추가의 예시적인 실시예이며, 여기서, 서로의 위에 겹쳐 배치되는 3개 이상의 재료층(62, 64, 66)을 갖는 반도체 웨이퍼(60)가 출발 재료로서 이용된다. 이 경우에도 역시 SOI 웨이퍼가 출발 재료로서 적합하다.
도 5b에 따르면, 트렌치(22)는 위에서부터 2개의 상부 재료층(62, 64) 내로 에칭되어, 설명된 예시적인 실시예에서 서로를 향하여 나아가는 트렌치(22)가 만나는 코너 영역에 다시 한번 놓이는 웹형 접속부들(24)만이 남겨진다. 도 5b에 도시된 바와 같이, 트렌치(22)는 하부 재료층(66)까지 아래로 뻗는다.
트렌치(22)는 격자 그리드의 형태로 다시 한번 배치되어, (여기에 나타내지 않은) 회로 구조체가 통상의 방식으로 형성되는 직사각형 영역을 발생시킨다. 회로 구조체가 반도체 웨이퍼(60)의 상부 재료층(62)에서의 트렌치(22)의 에칭 이전에 형성되는 경우인 것이 바람직하다.
예시적인 실시예의 바람직한 변형예에서, 관통 개구부(72)가 칩 영역(26)의 구역에서 추가적으로 에칭되고, 여기서 개구부(72)는 상부 재료층(62)을 통해서만 도달한다. 이것은 칩 영역(26)의 구역에 중간 재료층(64)으로의 입구를 형성한다.
도 5b에서 알 수 있는 바와 같이, 바람직한 실시예에서, 각각의 경우에 2개의 트렌치(22)가 옆에 서로 평행한 방식으로 에칭되어, 협소한 웹 영역(74)이 2개의 평행한 트렌치(22) 사이에 남겨진다. 도 5c에 따르면, 이들 웹 영역(74)은 포토마스크(76)가 칩 영역(26)의 피복되지 않은 측들을 피복하지 않도록 하는 방식으로 형성된 포토마스크(76)에 의해 후속하여 피복된다.
도 5d에 따르면, 그 후, 중간 재료층(산화물 층)이 플루오르화 산에 의해 제거된다. 따라서, 칩(26)은 코너 영역들에서의 웹형 접속부(24) 상에만 떠있게 된다. 그 후, 칩(26)은 도 3을 참조로 설명된 것과 동일한 방법으로 떼어놓을 수 있다. 남아있는 반도체 웨이퍼(도 5f)는 다시 재활용될 수 있으며, 새로운 제조 공정에 이용될 수 있다.

Claims (14)

  1. 집적 회로를 제조하는 방법으로서,
    - 제1 표면(12) 및 제2 표면(14)을 갖는 반도체 웨이퍼(10; 60)를 제공하는 단계와;
    - 상기 제1 표면(12)의 영역에서의 정의된 웨이퍼 섹션(18)에 적어도 하나의 회로 구조체(20)를 형성하는 단계와;
    - 상기 반도체 웨이퍼(10; 60)로부터 상기 정의된 웨이퍼 섹션(18)을 떼어놓는(release) 단계 - 제1 공정 시퀀스에서 상기 정의된 웨이퍼 섹션(18) 아래에 폐쇄형 웨이퍼 캐비티(16)가 형성되고, 상기 제1 표면(12)에 트렌치들(22)이 상기 정의된 웨이퍼 섹션(18)을 둘러싸도록 형성되어, 상기 정의된 웨이퍼 섹션(18)이, 남아있는 반도체 웨이퍼(10; 60) 상에서 국부의 웹형(web-like) 접속부(24)를 통해서만 유지되도록 하며, 상기 국부의 웹형 접속부(24)는 상기 정의된 웨이퍼 섹션(18)의 측면 주변부에서 트렌치들(22) 사이에 배치되고, 상기 웹형 접속부(24)는 제2 공정 시퀀스에서 절단(sever)됨 - 를
    포함하고,
    상기 폐쇄형 웨이퍼 캐비티(16)를 형성하는 것은,
    - 제1 반도체 재료(36)로 구성된 상부면을 갖는 기판 웨이퍼(32')를 제공하는 단계와;
    - 상기 제1 반도체 재료(36)에 복수의 다공성 영역(38, 40)을 형성하는 단계로서, 각각의 다공성 영역(38, 40)은 상기 정의된 웨이퍼 섹션(18)의 영역 범위에 대응하는 영역 범위를 갖는 것인, 상기 복수의 다공성 영역 형성 단계와;
    - 상기 다공성 영역(38, 40)을 피복하는 피복층(42, 44)을 상기 상부면 상에 형성하는 단계
    를 포함하는 것인 집적 회로의 제조 방법.
  2. 제1항에 있어서, 상기 웹형 접속부(24)는 상기 제1 표면(12) 상에서 위에서부터 가해지는 압력(52)에 의해 절단되는 것을 특징으로 하는 집적 회로의 제조 방법.
  3. 제1항에 있어서, 상기 회로 구조체(20)는 상기 폐쇄형 웨이퍼 캐비티(16) 상에 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  4. 제1항에 있어서, 상기 각각의 다공성 영역은 큰 구멍의 하부층(40)과 미세 구멍의 상부층(38)을 갖고 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 피복층(42)을 형성하기 위해, 상기 다공성 영역(38, 40)이 형성된 후, 기판 웨이퍼(32")가 가열되는 것을 특징으로 하는 집적 회로의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 피복층을 형성하기 위해 제2 반도체 재료(44)가 상기 상부면에 제공되는 것을 특징으로 하는 집적 회로의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판 웨이퍼(32')는 상기 제1 반도체 재료(36) 아래에 배치되어 있는 제3 반도체 재료(32)를 포함하며, 상기 다공성 영역(38, 40)은 상기 제1 반도체 재료(36)에만 형성되는 것을 특징으로 하는 집적 회로의 제조 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 정의된 웨이퍼 섹션(18)은 반도체 웨이퍼에서의 [100] 방향 또는 [110] 방향으로 배치되며, 상기 웹형 접속부(24)는 상기 정의된 웨이퍼 섹션(18)의 측면 에지부 또는 코너에 배치되는 것을 특징으로 하는 집적 회로의 제조 방법.
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