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JP2001237403A - 半導体装置の製法および超薄型半導体装置 - Google Patents

半導体装置の製法および超薄型半導体装置

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JP2001237403A
JP2001237403A JP2000043075A JP2000043075A JP2001237403A JP 2001237403 A JP2001237403 A JP 2001237403A JP 2000043075 A JP2000043075 A JP 2000043075A JP 2000043075 A JP2000043075 A JP 2000043075A JP 2001237403 A JP2001237403 A JP 2001237403A
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JP
Japan
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layer
semiconductor
substrate
semiconductor device
semiconductor layer
Prior art date
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Pending
Application number
JP2000043075A
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English (en)
Inventor
Noriyuki Shimoji
規之 下地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Priority to US09/788,359 priority patent/US6384422B2/en
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Priority to US10/098,339 priority patent/US6528388B2/en
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Abstract

(57)【要約】 【課題】 製造プロセス中にチャージの発生などが生じ
ても、素子や絶縁膜への影響が生じないようにしなが
ら、ＳＯＩ構造のような薄い半導体層に素子を形成する
ことができる半導体装置の製法および超薄型半導体装置
を提供する。 【解決手段】 （ａ）まず、半導体層１の表面から均一
な距離ｈの位置に空隙層１２を有する半導体基板１１を
形成する。（ｂ）そして、空隙層２より表面側の半導体
層１に、たとえばトランジスタなどからなる素子２や回
路配線３を形成する。（ｃ）その後、空隙層１２部で半
導体基板１１を分割する。（ｄ）そしてその露出面に絶
縁膜５を形成することにより製造される。超薄型半導体
装置は、この全体の厚さが２０μｍ以下になるように形
成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板の薄い
半導体層に電気素子を形成するような半導体装置の製法
および超薄型半導体装置に関する。さらに詳しくは、製
造プロセス中のプラズマなどによるチャージアップなど
に伴う素子破壊や酸化膜のダメージなどを生じさせない
で、ＳＯＩ構造のように非常に薄い半導体層に素子を形
成する半導体装置の製法および超薄型半導体装置に関す
る。
【０００２】
【従来の技術】従来、ＳＯＩ基板を用いる半導体装置
は、絶縁膜上の薄い半導体層に電気素子を形成すること
により、素子間分離にｐｎ接合を使用しなくてすみ、漏
れ電流が少ないこと、素子容量が減少し動作スピードが
向上すること、集積度が向上することなどの利点があ
り、ＬＳＩなどの高集積化半導体装置に利用されてい
る。これらの半導体装置は、ＳＯＩ基板として予め半導
体層の間に絶縁膜が形成されたウェハを用いて製造され
ている。
【０００３】このようなＳＯＩ基板は、貼り合せ法、酸
素イオンの注入による方法、ＥＬＴＲＡＮ（Epitaxial
Layer Transfer）法、スマートカット（smart cut）法
などにより製造されている。貼り合せ法は、２枚のＳｉ
基板の一方にＳｉＯ2などの絶縁膜を形成し、貼着して
一方のＳｉを薄く研磨する方法であり、酸素イオンを注
入する方法は、Ｓｉ基板の表面から一定の距離のところ
に酸素イオンを打ち込んで酸化させることにより、表面
から一定の距離のところにＳｉＯ2などの絶縁膜を形成
する方法である。
【０００４】また、ＥＬＴＲＡＮ法は、Ｓｉ基板の表面
を陽極酸化などによりポーラス化し、その表面に半導体
層をエピタキシャル成長し、その半導体層の表面に、別
の表面に酸化膜が形成された半導体基板を貼着してポー
ラス化した部分から元の基板を分離除去しエピタキシャ
ル成長した半導体層に素子を形成するものである。さら
に、スマートカット法は、一方の基板に水素イオンを打
ち込んでおき、もう一方の表面に酸化膜が形成された基
板と貼り合せて熱処理をすることにより、水素イオンの
打ち込まれたところを膨張させ、その部分で一方の基板
をカットする方法である。
【０００５】
【発明が解決しようとする課題】前述のように、従来の
ＳＯＩ基板を用いた半導体装置は、予めＳＯＩ基板が準
備され、その絶縁膜上の薄い半導体層に素子形成のウェ
ハプロセスが行われる。そのため、その薄い半導体層
は、電気的に浮遊しており、プロセス中のエッチング、
ＣＶＤ、イオン注入などの工程におけるプラズマなどに
より電荷が溜まるチャージアップという現象が発生し、
その電荷により逆方向の電界になると素子が破壊した
り、酸化膜中にダメージが残るという問題が発生する。
【０００６】すなわち、ＳＯＩ基板でなければ、図５
（ａ）に示されるように、半導体基板３１の表面から２
０μｍ以上の深さの位置にＩＧ（intrinsic getterin
g）といわれるゲッタリングサイト（酸素析出による欠
陥で、バルクマクロディフェクト（ＢＭＤ）とも呼ばれ
る）が形成されており、そのゲッタリングサイトによ
り、たとえばＦｅなどの不純物やイオンインプラＩ／Ｉ
などによる電荷をゲッタリングしているが、ＳＯＩ基板
では、図５（ｂ）に示されるように、酸化膜３２により
絶縁されると共に、酸化膜３２上の半導体層３３は通常
０.０５〜２μｍ程度の薄い層で、そのようなゲッタリ
ングサイトＩＧにより不純物を捕獲することができな
い。なお、図５において、３４はトランジスタなどの素
子、３５は基板３１表面の絶縁膜を示している。
【０００７】さらに、従来のＳＯＩ基板を用いた半導体
装置は、絶縁膜上の半導体層は薄く形成されているが、
半導体装置としては、シリコン基板に絶縁膜が設けられ
たものの上に、またはサファイア基板の上に半導体層が
形成されたものが用いられているため、シリコン基板を
削って薄くしても、全体の厚さは３０μｍ以上の厚さの
ものしか得られない。厚い基板の表面に素子を形成した
後に基板を薄くするには限界があり、これより薄い半導
体装置は得られておらず、何個も重ねて３次元の半導体
装置を製造するには不向きであるという問題もある。
【０００８】本発明は、このような問題を解決するため
になされたもので、製造プロセス中にチャージの発生な
どが生じても、素子や絶縁膜への影響が生じないように
しながら、ＳＯＩ構造のような薄い半導体層に素子を形
成することができる半導体装置の製法を提供することを
目的とする。
【０００９】本発明の他の目的は、何層も重ねて貼着す
ることにより３次元の半導体装置を容易に得ることも可
能な、全体の厚さが２０μｍ以下で、裏面に絶縁膜を有
する超薄型の半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明による半導体装置
の製法は、（ａ）半導体層の表面から均一な距離の位置
に空隙層を有する半導体基板を形成し、（ｂ）前記空隙
層より表面側の半導体層に素子を形成し、（ｃ）前記素
子を形成した後に、前記空隙層で前記半導体基板を分割
することを特徴とする。前記素子を形成した半導体層の
前記空隙層で分割した露出面に絶縁膜を形成することに
より、ＳＯＩ構造の半導体装置となる。
【００１１】ここに空隙層とは、ウォータジェットやＮ
2などの吹付けにより基板を分割し得るように、シリコ
ン基板を陽極酸化させてポーラス化した層や、熱処理に
より気泡化させて分割し得るように、水素イオンを打ち
込んだ層のように、基板を分割しやすくするような層を
意味する。また、素子とは、トランジスタ、メモリ素
子、ダイオード、抵抗、キャパシタ、配線など、半導体
層中および／またはその表面に形成され、回路の一部を
構成する素子を意味する。
【００１２】この方法を用いることにより、ＳＯＩ基板
の半導体層と同様に薄い半導体層に素子を形成しなが
ら、半導体層をフロートの状態で素子形成のプロセスを
行わないため、プロセス中に発生するプラズマによるチ
ャージなどに基づく素子破壊や絶縁膜へのダメージを生
じさせることなく、基板中のゲッタリングサイトにより
チャージや不純物をゲッタリングして、高品質な半導体
装置を製造することができる。さらに、半導体層の裏面
の空隙層で分割して露出する面に絶縁膜を設けることに
より、ＳＯＩ構造の半導体装置となりながら、全体が１
０μｍ以下程度の非常に薄い半導体装置とすることがで
き、また、ディスクリートトランジスタとして、分割面
に電極膜を設けることにより、直接基板などにボンディ
ングすることができる、非常に直列抵抗の小さいトラン
ジスタが得られる。
【００１３】なお、分割面に絶縁膜や電極膜を設ける方
法としては、素子形成のプロセスが終った後に、表面側
に半導体層を支持する支持用テープもしくは石英などの
ガラス基板を貼着し、またはポリイミドなどを塗布して
硬化させることにより支持基板を形成し、支持基板によ
り支持しながら半導体基板の空隙層での分割、絶縁膜ま
たは電極膜の堆積を行い、その後チップ化することによ
り、超薄型の半導体装置が得られる。
【００１４】前記（ａ）工程の空隙層を有する半導体基
板を形成するには、たとえばシリコン基板の表面を陽極
酸化することによりポーラス化し、該ポーラス化された
表面に半導体層をエピタキシャル成長し、該ポーラス化
された部分を前記空隙層としたり、シリコン基板の表面
から一定深さの位置に水素イオンを注入して気泡を形成
し、該気泡部分を前記空隙層とすることにより得られ
る。
【００１５】本発明による超薄型半導体装置は、１５μ
ｍ以下の厚さに形成された半導体層と、該半導体層に形
成される素子と、前記半導体層の裏面に形成される絶縁
膜とからなり、該絶縁膜から前記半導体層表面の配線層
までの厚さが２０μｍ以下に形成されている。このよう
な超薄型の半導体装置は、たとえば前述のように空隙層
を有する半導体基板の空隙層より表面側の半導体層に素
子を形成し、その後空隙層部で半導体基板を分割除去
し、その露出面に酸化シリコンやチッ化シリコンなどの
アモルファスの絶縁膜をＣＶＤ法や、ＳＯＧ（spin on
glass）法などの方法により成膜することにより得るこ
とができる。
【００１６】このような非常に薄い半導体装置が得られ
れば、これを何段にも積み重ねて３次元の半導体装置に
することができ、非常に小さな表面積で、素子数の多い
高集積度の半導体装置（ＬＳＩ）が得られる。
【００１７】
【発明の実施の形態】つぎに、本発明による半導体装置
の製法について説明をする。本発明による半導体装置の
製法は、図１にその一実施形態の工程説明図が示される
ように、まず、図１（ａ）に示されるように、半導体層
１の表面から均一な距離ｈの位置に空隙層１２を有する
半導体基板１１を形成する。そして、図１（ｂ）に示さ
れるように、空隙層２より表面側の半導体層１に、たと
えばトランジスタなどからなる素子２や回路配線３を形
成する。その後、図１（ｃ）に示されるように、空隙層
１２部で半導体基板１１を分割することにより製造され
る。
【００１８】ＩＣなどで、裏面側を絶縁膜とする場合に
は、図１（ｄ）に示されるように、前述の基板１１の分
割除去に引き続いて、支持基板６で支持した状態のま
ま、素子２を形成した半導体層１の露出面に絶縁膜５を
形成することにより、ＳＯＩ構造の半導体装置となり、
また、ディスクリートトランジスタなどのように半導体
層を１つの電極とする場合には、その裏面に電極膜を設
けることにより非常に薄型の半導体装置が得られる。以
下に、さらに詳細に説明をする。
【００１９】空隙層１２を有する半導体基板１１は、た
とえば図２（ａ）に示されるように、まず、シリコンな
どからなる半導体基板１１の表面を露出させて、ＨＦの
電解溶液に浸漬し、半導体基板が正となる電圧を印加
し、陽極化成（陽極酸化）することにより、ポーラスな
シリコン膜１２とする。ついで、図２（ｂ）に示される
ように、その表面に半導体層１を０.０５〜５μｍ程度
の厚さｈだけエピタキシャル成長する。すなわち、陽極
酸化によりポーラス化された部分１２は、空隙が形成さ
れ、ウォータージェットやＮ2の吹付けにより容易に分
離することができる空隙層で、後のカットレイヤーとす
るものである。なお、ポーラス部分１２への半導体層の
成長は、表面がきれいに洗浄処理されておれば、通常の
エピタキシャル成長と同様に半導体層を成長することが
できる。
【００２０】空隙層１２を有する半導体基板１１を形成
する他の方法として、まず図３（ａ）に示されるよう
に、半導体基板１１の表面から、たとえば０.０５〜２
μｍ程度の一定深さｈの位置に打ち込まれるようなエネ
ルギーにより水素イオンＨ+を全面に打ち込む。その
後、４００〜６００℃程度で、３０分程度の熱処理をす
ることにより、図３（ｂ）に示されるように、気泡から
なる空隙層１２を形成し、それより上部の半導体層１が
半導体基板１１から区別される。その結果、この空隙層
１２がカットレイヤーとなって、前述のポーラス化され
た部分と同様に、５００℃程度の低温の熱処理により、
容易に半導体層１の部分を半導体基板１１から分離させ
ることができる。
【００２１】前述のどちらの方法でも半導体基板１１と
半導体層１との間に空隙層１２を形成することができ、
後で簡単に半導体層１を半導体基板１１から分離するこ
とができるカットレイヤーとすることができるが、前者
の方法によれば、素子形成領域とする半導体層をエピタ
キシャル成長することにより形成するため、高品質のエ
ピタキシャル成長層を素子形成用の半導体層として用い
ることができ、素子特性を向上させることができる。
【００２２】つぎに、図１（ｂ）に示されるように、空
隙層１２上の半導体層１およびその表面にトランジスタ
２や図示しない抵抗、キャパシタ、メモリ素子などの回
路を構成する素子、およびそれらを接続するＡｌ配線３
などを層間絶縁膜４と共に形成する。なお、これらの素
子２形成や配線３の形成、絶縁膜４などの形成は、通常
の半導体装置の製造と同様の材料やプロセスを用いるこ
とにより形成することができる。
【００２３】その後、図１（ｃ）に示されるように、素
子２が形成された半導体層２の表面側に、たとえばポリ
イミドなどからなる支持用テープなどの支持基板６を全
面に貼着する。そして、支持基板６により保持してウェ
ハを回転させながら、ウェハの側面から前述の空隙層１
２部分にウォータージェットにより水を吹き付けること
により、空隙層１２部分で半導体基板１１と半導体層１
とが分離する。その分離により露出した半導体層１の露
出面Ａは、空隙層１２による凹凸があるが、この面は素
子形成と関係なく問題はない。なお、支持基板６として
は、支持テープの他に石英などのガラス基板またはポリ
イミドなどを塗布して硬化させたものを使用することが
できる。
【００２４】半導体装置が、ＩＣのように裏面から電極
を取り出さない構造の場合は、図１（ｄ）に示されるよ
うに、支持基板６に貼着したままの状態で、分割したウ
ェハの露出面ＡにプラズマＣＶＤ法もしくは常圧ＣＶＤ
法により、ＳｉＯxもしくはＳｉＮyなどの絶縁膜を成膜
し、またはＳＯＧ法により酸化膜などをスピンコートし
て乾燥させることにより絶縁膜５を０.０５〜１μｍ程
度設ける。また、ディスクリートのトランジスタのよう
に、裏面側から１つの電極を取り出す場合には、この絶
縁膜５に代えて、たとえばＡｌ、Ａｕなどを真空蒸着な
どにより設けることにより電極膜を形成する。この絶縁
膜の形成は、既に素子が形成されているため、あまり高
温にすることが好ましくない場合があり、前述のように
プラズマＣＶＤやＳＯＧ法（酸化物を溶剤に溶かしてス
ピンコートし、熱処理により溶剤を飛ばす）により形成
するのが好ましいが、その前に低温によるＳｉの酸化、
Ｏ3またはＨ2Ｏ2などによる酸化などを行って、界面の
制御をすることもできる。その後ダイシングすることに
より、各チップに分割して利用することができる。
【００２５】本発明による超薄型の半導体装置は、図１
（ｄ）に示されるように、１５μｍ以下の厚さに形成さ
れた半導体層１に素子２が形成されており、その半導体
層１の裏面に絶縁膜５が設けられることにより形成され
ている。その他に基板は設けられていないため、全体の
厚さが２０μｍ以下に形成されていることに特徴があ
る。すなわち、エピタキシャル成長層またはそれに類す
る半導体層のみで形成されており、半導体基板が研磨さ
れることにより薄くされたものではないため、極限まで
薄く形成されていると共に、素子形成面は平坦性に優
れ、素子特性を劣化させることのない超薄型の半導体装
置になっている。
【００２６】この超薄型の半導体装置は、エピタキシャ
ル成長層などにより形成される半導体層１と表面側およ
び裏面の分割による露出面に設けられる絶縁膜４、５の
みで形成されているため、素子特性を向上させるため半
導体層１を薄くすればするほど超薄型の半導体装置が得
られる。図１に示される例では、素子２が小さく図示さ
れているが、半導体層１の厚さを薄くして、トランジス
タのソース・ドレイン領域を空隙層１２に達するように
形成することもでき、後述する図４に示されるように、
ソース・ドレイン領域２１ａ、２１ｂが絶縁膜５１に達
するような素子を形成することもできる。そうすること
により、ソース・ドレインに発生する寄生容量を低減し
たり、より一層漏れ電流を小さくするというメリットが
ある。
【００２７】本発明によれば、半導体層に素子を形成す
るプロセス中は、空隙層は設けられているものの、絶縁
膜で分離されているわけではなく、通常の半導体基板と
同様の半導体基板上に素子形成をすることができる。そ
のため、半導体基板にゲッタリングサイトを設けておく
ことにより、プロセス中のプラズマが発生する場合で
も、チャージアップしたり、不純物が半導体層に溜まる
ことなく、ゲッタリングサイトに捕獲されて、素子破壊
や絶縁膜にダメージを与えることがない。しかも、この
半導体基板（バルク）は最終的には除去されるため、そ
の不純物濃度などもｐ+やｐ++などの高濃度基板を用い
ることができ、より一層チャージアップ対策やゲッタリ
ングを強力にすることができる。なお、ゲッタリングサ
イトは、通常の半導体装置を製造するウェハに形成され
るように、半導体基板の状態で形成しておくことがで
き、たとえばインゴット形成時に酸素濃度を制御するこ
とにより、所望のゲッタリングサイトを形成することが
できる。
【００２８】さらに、本発明によれば、ＳＯＩ基板を形
成するＥＬＴＲＡＮ法などのように、シリコン基板の表
面をポーラス化してその上にエピタキシャル成長した半
導体層を素子形成用の半導体層とする手法を用いている
が、ＥＬＴＲＡＮ法のように、そのエピタキシャル成長
層の表面に酸化膜を有する半導体基板を貼着して、ポー
ラス化した部分を分割して露出させ、その露出面に素子
を形成する方法ではないため、露出面の凹凸面に素子を
形成する必要がなく、エピタキシャル成長層の最表面の
平坦面に、精密な素子を簡単に形成することができる。
【００２９】さらに、ＥＬＴＲＡＮ法のようにエピタキ
シャル成長層の表面に貼着した基板がそのまま製品とし
て残る半導体装置ではなく、本発明の半導体装置は、殆
どエピタキシャル成長層のみで製品化されるため、絶縁
膜などを入れた全体の厚さでも２０μｍ以下、エピタキ
シャル成長層はむしろ薄くする方が製造上からも、特性
上からも好ましく、全体の厚さは、１０μｍ以下、さら
には５μｍ以下の厚さの半導体装置を容易に得ることが
できる。従来の基板を裏面から研磨する方法では、研磨
による工数が非常にかかることもさることながら、研磨
の平坦性により素子を劣化させる危険性があり、従来で
は３０μｍ以下の半導体装置を形成することはできなか
った。
【００３０】このような超薄型の半導体装置にすること
により、たとえばディスクリートトランジスタにする場
合、従来直列抵抗を下げるため、半導体基板に高濃度の
アンチモンやヒ素などの不純物をドーピングしなければ
ならなかったが、その半導体基板がなくなるため、高濃
度のドーピングをする必要がなく、難しいアンチモンや
ヒ素のドーピング技術を用いなくてもよい。その上、特
性が大幅に向上すると共に、携帯電話などの携帯機器に
とくに要望される、高速で低消費電力の半導体装置を実
現することができる。
【００３１】このような超薄型の半導体装置が得られる
ことにより、図４に示されるように、その半導体装置を
積み重ねて接着し、相互にコンタクトをとることによ
り、３次元の半導体装置を簡単に形成することができ
る。図４において、Ｂが第１の半導体装置で、半導体層
１ａにソース・ドレイン領域２１ａ、２１ｂを有するト
ランジスタ２１などが形成され、Ｃが第２の半導体装置
で、同様に半導体層１ｂにソース・ドレイン領域２２
ａ、２２ｂを有するトランジスタ２２などが形成され、
両者が、たとえばポリイミドなどからなる接着剤７によ
り貼着されている。なお、８は両者のドレイン領域２１
ｂ、２２ｂをコンタクトするプラグで、４１および４２
は半導体層の表面に設けられる層間絶縁膜を含む絶縁
膜、５１および５２は、空隙層での分割による露出面に
設けられた絶縁膜をそれぞれ示している。
【００３２】
【発明の効果】本発明によれば、チャージアップや不純
物による、素子の破壊や劣化が生じないため、非常に品
質の優れた半導体装置が得られる。とくに、基板表面を
ポーラス化してエピタキシャル成長層を設ける方法によ
れば、表面が平坦面のエピタキシャル成長層を素子形成
半導体層として使用することができるため、非常に素子
特性の優れたＳＯＩ構造を有する半導体装置が得られ
る。
【００３３】さらに、本発明によれば、半導体層の間に
絶縁膜を形成するＳＯＩ基板を形成しなくてもよいた
め、基板の貼り合せなどの複雑な工程が不要となり、基
板コストが１／１０程度と非常に安価になる。そのた
め、大幅なコスト低減を図ることができ、非常に低コス
トでＳＯＩ構造を有する半導体装置または裏面に直接電
極が形成される超薄型の半導体装置を得ることができ
る。
【図面の簡単な説明】
【図１】本発明による半導体装置の製法の一実施形態を
示す工程説明図である。
【図２】図１の（ａ）工程の一例を示す説明図である。
【図３】図１における（ａ）工程の他の例を示す説明図
である。
【図４】本発明による超薄型半導体装置を応用した３次
元構造の半導体装置の説明図である。
【図５】従来のＳＯＩ基板を用いたときのチャージアッ
プなどの問題点を説明する図である。
【符号の説明】
１ 半導体層 ２ 素子 ５ 絶縁膜 １１ 半導体基板 １２ 空隙層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/76 Ｅ 29/78 ６２６Ｃ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体層の表面から均一な距離の
    位置に空隙層を有する半導体基板を形成し、（ｂ）前記
    空隙層より表面側の半導体層に素子を形成し、（ｃ）前
    記素子を形成した後に、前記空隙層で前記半導体基板を
    分割することを特徴とする半導体装置の製法。
  2. 【請求項２】 前記素子を形成した半導体層の前記空隙
    層で分割した露出面に絶縁膜を形成する請求項１記載の
    製法。
  3. 【請求項３】 前記（ａ）工程の空隙層を有する半導体
    基板の形成を、シリコン基板の表面を陽極酸化すること
    によりポーラス化し、該ポーラス化された表面に半導体
    層をエピタキシャル成長し、該ポーラス化された部分を
    前記空隙層とすることにより形成する請求項１または２
    記載の製法。
  4. 【請求項４】 前記（ａ）工程の空隙層を有する半導体
    基板の形成を、シリコン基板の表面から一定深さの位置
    に水素イオンを注入して気泡を形成し、該気泡部分を前
    記空隙層とすることにより形成する請求項１または２記
    載の製法。
  5. 【請求項５】 １５μｍ以下の厚さに形成された半導体
    層と、該半導体層に形成される素子と、前記半導体層の
    裏面に形成される絶縁膜とからなり、該絶縁膜から前記
    半導体層表面の配線層までの厚さが２０μｍ以下に形成
    されてなる超薄型半導体装置。
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