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KR101103179B1 - 고체 촬상 소자 - Google Patents

고체 촬상 소자 Download PDF

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KR101103179B1
KR101103179B1 KR1020040111075A KR20040111075A KR101103179B1 KR 101103179 B1 KR101103179 B1 KR 101103179B1 KR 1020040111075 A KR1020040111075 A KR 1020040111075A KR 20040111075 A KR20040111075 A KR 20040111075A KR 101103179 B1 KR101103179 B1 KR 101103179B1
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South Korea
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semiconductor region
solid
conductivity type
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칸베히데오
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소니 주식회사
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Abstract

고체 촬상 소자(10)는 제2 도전형 반도체 영역(14)이 수광 센서부의 제1 도전형 전하 축적 영역(13)의 표면 상에 형성되고, 반도체 기판(11) 상에 형성된 트렌치 내에 절연층으로 형성된 STI층(20)이 매립되며, STI층(20)은 상부 폭이 넓은 부분(21) 및 하부 폭이 좁은 부분(22)을 포함하고, 제2 도전형 반도체 영역(23)은 STI층(20)의 하부 폭이 좁은 부분(22)의 주위에 형성되는 구조를 갖는다. 고체 촬상 소자는 암전류(dark current) 및 백상(white spot)의 발생을 억제할 수 있어, 화상 품질이 높은 화상을 생성할 수 있고, 수광 센서부에 의해 처리될 수 있는 충분히 큰 전하량을 유지할 수 있다.
고체 촬상 소자, 제1 도전형 전하 축적 면적, 제2 도전형 반도체 영역, STI층, 트렌치, 백상

Description

고체 촬상 소자{SOLID-STATE IMAGE PICKUP DEVICE}
도 1은 종래 기술에 따르는 STI(shallow trench isolation)층 구조 및 매립된 포토다이오드 구조를 이용하는 CMOS(complementary metal-oxide semiconductor)형 고체 촬상 소자를 도시하는 개략 단면도이다.
도 2는 본 발명의 일 실시예에 따른 고체 촬상 소자의 구조를 도시는 개략 단면도이다.
도 3a 내지 3m은 각각 도 2에 도시된 고체 촬상 소자의 제조 프로세스를 도시하는 처리도이다.
도 4는 본 발명의 다른 실시예에 따른 모듈형 고체 촬상 소자의 구조를 도시하는 개요도이다.
본 발명은 고체 촬상 소자에 관한 것이다.
고체 촬상 소자의 화소 셀이 특히 COMS(complementary metal-oxide semiconductor) 센서(CMOS형 고체 촬상 소자)에서 점점 미세화되면서, 화소부가 또한 주변 회로부와 유사한 트렌치 소자 분리(소위 STI: shallow trench isolation) 구조를 이용하는 것이 빈번하게 관찰된다.
또한, 수광 센서부가, 매립된 포토다이오드 구조를 이용하여 암전류를 감소시키는 것이 일반적이다.
그 후, 상술된 바와 같이 화소부에 STI 구조를 이용할 때, 수광 센서부로부터 확장되는 공핍층이 STI층의 측벽에 닿으므로, 이 STI층의 측면의 SiO2/Si 계면에 암전류가 생성된다는 문제점이 발생한다. 이에 따라, STI의 측면 상의 암전류의 발생을 억제하는 것이 요구된다.
또한, 화소부가 STI 구조를 이용하지 않더라도, 고체 촬상 소자의 감도를 증가시키기 위해, 화소부 내의 암전류의 발생을 가능한 감소시킬 것이 요구된다.
이에 따라, LOCOS(local oxidation of silicon) 방법에 의해 실현되는 STI 구조에서, 화소부 내의 암전류를 감소시키는 것이 고려된다.
예를 들어, 암전류를 감소시키기 위해 LOCOS 트렌치 분리층 하에 또는 그 근방에 P+영역이 형성되고, LOCOS 트렌치 분리층보다 깊은 곳에 광전 변환부의 N층이 형성되는 방법이 제안된다(참조 문헌 1 참조).
또한, 주변 회로부가 LOCOS 트렌치 분리층으로 형성되는 방법이 또한 제안되며, 여기서 LOCOS 트렌치 분리층은 수광 센서부와 화소부의 트랜지스터 주위에 형성되지 않지만, 다결정 실리콘 산화막은 트렌치 분리 영역의 P+영역 상에 형성되어 스트레스를 감소시키고, 암전류를 감소시킨다(참조 문헌 2 참조).
<특허 참조 문헌 1>
일본 공개 특허 번호 10-308507의 공보
<특허 참조 문헌 2>
일본 공개 특허 번호 11-312731의 공보
이에 따라, 화소부가 STI층 구조를 이용할 때, STI층의 측면 상의 암전류의 발생을 억제하기 위해서는 P+영역이 STI층 주위에 형성되는 것으로 충분하다.
첨부된 도면중 도 1은 종래 기술에 따른 STI층 구조 및 매립된 포토다이오드 구조를 이용하는 CMOS(complementary metal-oxide semiconductor)형 고체 촬상 소자를 도시하는 개략 단면도이다.
일반적으로 도 1의 참조번호(50)로 기재된 고체 촬상 소자는 P형 반도체 웰 영역(52)이 형성된 기판(51)을 포함한다. 수광 센서부의 전하 축적 영역으로서 기능하는 N형 반도체 영역(53), 및 N- 부유확산 영역(56)은 이 P형 반도체 웰 영역(52) 상에 형성된다.
또한, P형(P+) 양전하 축적 영역(54)은 N형 반도체 영역(53) 상의 기판(51)의 표면에 인접하게 형성된다.
이 P형 반도체 웰 영역(52), N형 반도체 영역(53), 및 P형 양전하 축적 영역(54)는 소위 매립된 포토다이오드 구조를 구성한다.
또한, 트랜지스터와 수광 센서부의 포토다이오드를 전기적으로 분리시키는 절연층(예를 들어, 산화 실리콘층, 질화 실리콘층, 또는 산화 실리콘층과 질화 실리콘층으로 형성된 다층)으로 형성된 STI층(60)이 형성된다. 수광 센서부의 포토다이오드 및 트랜지스터의 소스/드레인 영역 등의 영역은 이 STI층(60) 내의 기판(51)에 인접하게 형성된다.
양전하 축적 영역(54)은 이 STI층(60)에 인접하게 형성되고, N형 반도체 영역(53) 보다 넓게 형성된다.
게이트 절연막(57)은 기판(51)의 표면 상에 형성되고, 판독 게이트 전극(58) 및 리셋 게이트 전극(59)은 이 게이트 절연막(57) 상에 형성된다.
판독 게이트 전극(58), 게이트 절연막(57), 수광 센서부의 N형 반도체 영역(53), 및 부유확산 영역(56)은 판독 트랜지스터를 구성한다. 이 판독 트랜지스터의 채널부, 즉, 부유확산 영역(56)과 N형 반도체 영역(53) 사이의 공간은 판독 영역(53)으로서 형성된다.
게다가, 필요에 따라, 컬러 필터 또는 온-칩 렌즈 등의 부품이 위에 설치되어, 고체 촬상 소자(50)가 구성된다.
그 후, 이 고체 촬상 소자(50) 내에서, P형(P+) 반도체 영역(61)이 STI층(60) 주위(측벽 및 아래)에 형성된다. 이 P형 반도체 영역(61)은 STI층(60) 주위에 생성되는 암전류를 감소시킬 수 있다.
그러나, STI층(60) 주위의 암전류의 발생을 충분히 억제하기 위해서, P형 반도체 영역(61)이 두껍게 형성되거나, P형 반도체 영역(61)의 P형 불순물의 농도가 증가되어야 한다.
P형 반도체 영역(61)이 두껍게 형성되면, 수광 센서부의 N형 반도체 영역(53)의 면적이 감소하여 축적되는 신호 전하의 양(취급 전하량)이 또한 감소한다. 이에 따라, 원하는 동적 범위를 유지하는 것이 어려워진다.
또한, P형 반도체 영역(61)의 P형 불순물의 농도가 증가하면, P형 반도체 영역(61)의 P형 불순물이 확산되기 용이해지므로, P형 불순물은 수광 센서부 측으로 용이하게 확산된다. 결과적으로, 수광 센서부의 N형 반도체 영역(53)에 축적될 수 있는 신호 전하의 양(취급 전하량)은 불가피하게 감소된다.
또한, 이 고체 촬상 소자(50)는 도 1에 도시된 바와 같이 배선의 컨택트 홀이 STI층(60) 위에 형성되는 구조를 갖는다.
즉, 접촉부(contact portion) 게이트 전극(62)은 게이트 절연막(57)을 통해 STI층(60) 위에 형성되고, 이 게이트 전극(62)은 상부와 하부 금속 배선(64)을 접속하는 비아 배선(63)을 통해 제1 층과 제2 층의 금속 배선(64)에 접속된다.
이 고체 촬상 소자(50)가 상술한 바와 같이 배선(64)의 컨택트 홀이 STI층(60) 위에 형성되는 구조를 가지므로, 고체 촬상 소자(50)는 배선(64) 및 컨택트 홀의 패턴 규정 관점에서 제한된다. 또한, 제조 프로세스에서의 마진을 고려하여, STI층(60)의 소정 폭보다 넓은 폭을 유지하는 것이 필요하다.
이에 따라, STI층(60)의 폭이 결정될 수 없는 경우가 빈번하게 관찰되고, 이에 따라 디바이스를 미세화하는 것이 어려워진다.
그러나, STI층(60)의 폭이 증가하면, 이 경우에도, 수광 센서부의 N형 반도체 영역(53)의 면적이 감소하여, 축적될 수 있는 신호 전하의 양(취급 전하량)이 또한 감소한다.
최근, 고체 촬상 소자의 화소의 수가 증가하고, 고체 촬상 소자가 점점 소형화되거나, 고체 촬상 소자의 전력 소비가 점점 감소하면서, 화소 및 주변 트랜지스터는 미세화되고, 이에 따라 STI층을 트랜지스터 등의 소자 분리 구조로서 이용하는 것이 일반화된다.
반면, 카메라만큼 충분히 높은 S/N(신호-대-노이즈 비) 및 감도 특성을 유지하기 위해서 고체 촬상 소자는 암전류를 더 감소시키는 것이 요구된다.
따라서, 암전류를 억제할 수 있는 매립된 포토다이오드 구조는 수광 센서부의 구조로서 지금까지 이용되어 왔다.
그러나, 상술된 바와 같이, 매립된 포토다이오드 및 STI층이 조합될 때, STI층의 측벽 내에 암전류의 발행이 억제되야 한다는 문제점이 발생한다. 암전류의 발행을 억제하는 대책으로 P형 반도체 영역이 STI층의 측벽 상에 형성될 때, 전하 축적 영역에 의한 취급 전하량이 불가피하게 감소되는 부작용이 발생한다.
상술된 양상의 견지에서, 본 발명의 목적은 암전류 또는 백상의 발생을 억제할 수 있는 고체 촬상 소자를 제공하는 것이다.
본 발명의 다른 목적은 화상 품질이 높은 화상을 생성할 수 있는 고체 촬상 소자를 제공하는 것이다.
본 발명의 또다른 목적은 수광 센서부에 의해 처리될 수 있는 충분히 많은 전하량을 유지할 수 있는 고체 촬상 소자를 제공하는 것이다.
본 발명의 또다른 목적은 1개의 칩으로서 형성된 고체 촬상 소자 또는 복수의 칩의 세트로서 형성된 모듈형 고체 촬상 소자일 수 있고, 넓은 동적 범위를 갖는 고품질 화상 출력 신호를 생성할 수 있으며, 모듈이 장착된 전자 장치의 성능이 향상될 수 있는 고체 촬상 소자를 제공하는 것이다.
본 발명의 일 양상에 따르면, 제1 도전형 전하 축적 영역, 및 상기 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역을 포함하는 센서부; 및 반도체 기판 상에 형성된 트렌치 내에 제공된 분리부를 포함하는 고체 촬상 소자가 제공되고, 상기 분리부는 상부의 폭이 넓은 부분 및 하부의 폭이 좁은 부분을 포함하고, 상기 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성되고, 상기 센서부의 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 넓은 부분에 접하여 있고, 상기 센서부의 제1 도전형 전하 축적 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성된 상기 제2 도전형 반도체 영역에 접하여 있다.
고체 촬상 소자에서, 상부 폭이 넓은 부분은 제1 확산 영역을 포함하고, 하부 폭이 좁은 부분은 제1 확산 영역 이외의 제2 확산 영역을 포함하며, 제1 및 제2 확산 영역은 그 각각의 단부에서 서로 중첩된다.
본 발명의 다른 일 양상에 따르면, 복수의 화소를 포함하는 촬상 영역 - 상기 복수의 화소 각각은 제1 도전형 전하 축적 영역 및 상기 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역으로 구성된 센서부를 포함함 -; 및 입사광을 상기 촬상 영역으로 유도시키는 광학 시스템을 포함하는 모듈형 고체 촬상 소자가 제공되고, 상기 화소는 상기 센서부에 인접한 분리부를 포함하고, 상기 분리부는 상부의 폭이 넓은 부분 및 하부의 폭이 좁은 부분을 포함하고, 상기 제2 도전형 반도체 영역은 상기 분리부의 상기 하부의 폭이 좁은 부분 주위에 형성되고, 상기 센서부의 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 넓은 부분에 접하여 있고, 상기 센서부의 제1 도전형 전하 축적 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성된 상기 제2 도전형 반도체 영역에 접하여 있다.
모듈형 고체 촬상 소자에서, 상부 폭이 넓은 부분은 제1 확산 영역을 포함하고, 하부 폭이 좁은 부분은 제1 확산 영역 이외의 제2 확산 영역을 포함하며, 제1 및 제2 확산 영역은 그 각각의 단부에서 서로 중첩된다.
결과적으로, STI층은 하부 폭이 좁은 부분을 포함하고 종래의 싱글 STI층 구조와 비교하여 수광 센서부 뒤에 위치하므로, 수광 센서부의 제1 도전형 전하 축적 영역의 면적이 증가되어 수광 센서부에 의해 처리될 수 있는 전하의 양을 증가시킬 수 있다.
또한, STI층의 하부의 측벽으로부터 생성된 암전류는 STI층의 하부 폭이 좁은 부분 주위에 형성된 제2 도전형 반도체 영역에 의해 감소될 수 있다. 특히, 수광 센서부의 제1 도전형 전하 축적 영역으로부터 가로 방향으로 확장되는 공핍층은 제2 도전형 반도체 영역에 의해 차단되어, 공핍층이 STI층의 측벽에 닿는 것이 방지된다. 결과적으로, 암전류 및 백상의 발생을 억제할 수 있다.
상술된 바와 같이, 본 발명에 따르면, 종래 기술의 단일 트렌치 분리층 구조와 비교하여 수광 센서부의 포토다이오드의 전하 축적 영역의 면적이 증가될 수 있으므로, 축적할 수 있는 신호 전하의 양(취급 전하량)을 증가할 수 있다. 결과적으로, 큰 동적 범위를 갖는 고체 촬상 소자를 얻는 것이 가능하다.
또한, 본 발명에 따르면, 취급 전하량의 특성을 억제하지 않고, STI층의 하부 폭이 좁은 부분 주위에 형성된 제2 도전형 반도체 영역에 의해 암전류 및 백상의 발생이 억제될 수 있으므로, 높은 S/N(신호-대-노이즈 비)을 갖고 화상 품질이 높은 화상 출력을 생성할 수 있는 고체 촬상 소자를 실현할 수 있다.
그러므로, 본 발명에 따르면, 암전류 및 백상의 발생이 억제될 수 있는 고체 촬상 소자를 실현하는 것이 가능해지고, 화상 품질이 높은 화상 출력이 얻어질 수 있으며, 수광 센서부에 의해 처리되는 충분히 큰 전하량이 유지될 수 있다.
또한, 본 발명에 따르면, 고체 촬상 소자는 모듈형 고체 촬상 소자이며, 넓은 동적 범위를 가진 고품질 출력 화상 신호를 획득할 수 있고, 모듈이 장착된 전자 장치의 성능이 향상될 수 있다.
이하, 도면을 참조하여 본 발명을 설명한다.
도 2는 본 발명의 일 실시예에 따른 고체 촬상 소자의 구조를 도시하는 개략 단면도이다. 도 2는 1개의 화소 셀의 단면을 도시한다. 이 실시예에서, 본 발명은 CMOS 센서(CMOS형 고체 촬상 장치)에 적용된다.
도 2에 도시된 바와 같이, P형 반도체 웰 영역(12)은 기판(11) 상에 형성되고, 수광 센서부의 전하 축적 영역으로서 기능하는 N형 반도체 영역(13), 및 N+ 부유확산 영역(16)은 이 P형 반도체 웰 영역(12) 상에 형성된다.
또한, P형(P+) 양전하 축적 영역(14)이 N형 반도체 영역(13) 상의 기판(11)의 표면에 인접하게 형성된다.
P형 반도체 웰 영역(12), N형 반도체 영역(13), 및 P형 양전하 축적 영역(14)은 소위 매립된 포토다이오드 구조를 구성한다.
또한, 트랜지스터 및 수광 센서부의 포토다이오드를 전기적으로 분리시키는 절연층(예를 들어, 산화 실리콘층, 질화 실리콘층, 또는 산화 실리콘층과 질화 실리콘층으로 형성된 다층)으로 만들어진 STI층이 형성된다. 수광 센서부의 포토다이오드 및 트랜지스터의 소스/드레인 등의 영역은 이 STI층(20) 내의 기판(11)의 표면에 인접하게 형성된다.
STI층(20)은 기판(11) 상에 형성된 트렌치를 절연층으로 채움으로써 형성된다.
게이트 절연막(17)은 기판(11)의 표면 상에 형성되고, 판독 게이트 전극(18) 및 리셋 게이트 전극(19)은 이 게이트 절연막(17) 상에 형성된다.
판독 게이트 전극(18), 게이트 절연막(17), 수광 센서부의 N형 반도체 영역(13), 및 부유확산 영역(16)은 판독 트랜지스터를 구성한다. 이 판독 트랜지스터의 채널부, 즉, 부유확산 영역(16)과 N형 반도체 영역(13) 사이의 공간은 판독 영역으로 형성된다.
STI층(20) 위에 배선 컨택트 홀이 형성되는 구조가 이용된다.
특히, 접촉부 게이트 전극(24)은 게이트 절연막(17)을 통해 STI층(20) 위에 형성되고, 이 게이트 전극(24)은 상부와 하부 금속 배선(26)을 접속하는 비아 배선(25)을 통해 제1 및 제2 층의 금속 배선(26)에 접속된다.
또한, 필요에 따라, 컬러 필터 및 온-칩 렌즈 등의 부품이 위에 제공되어, 고체 촬상 소자(10)를 구성한다.
이 실시예에서, 특히, 절연층으로 형성되는 STI층(20)은 상부(표면에 인접함) 폭이 넓은 부분(21) 및 하부 폭이 좁은 부분(22)을 포함한다. STI(20)는 이러한 폭이 넓은 부분(21) 및 폭이 좁은 부분(22)을 포함하여, 단면이 T 모양인 STI층(20)으로서 형성된다.
또한, P형(P+) 반도체 영역(23)은 STI층(20) 주위(측벽 및 아래)에 형성된다.
그 후, 수광 센서부의 양전하 축적 영역(14)이 STI층(20)의 상부 폭이 넓은 부분(21)에 인접하게 형성되고, 전하 축적 영역인 N형 반도체 영역(13)이 STI층(20)의 상부 폭이 넓은 부분(21) 보다 깊은 위치에 형성된다.
상술된 바와 같이 STI층(20)이 구성됐으므로, 상부 폭이 넓은 부분(21)은 컨택트 게이트 전극(24), 금속 배선(26), 및 접촉 홀의 패턴 규정을 만족시킬 수 있고, 제조 프로세스의 오정렬(mis-alignment)에 대한 마진을 확보할 수 있다.
특히, 접촉부 게이트 전극(24)이 다결정 실리콘 전극층, 텅스텐계 전극층, 또는 몰리브덴계 전극층으로 형성되고, 이 게이트 전극(24) 및 금속 배선(26)은 STI층(20) 상에서 서로 접속되므로, 상층의 금속 배선을 포함하는 레이아웃의 제한으로부터, STI층(20)의 상부 폭이 넓은 부분(21)의 폭이 결정된다. 예를 들어, 0.18㎛ 세대의 MOS(금속 산화물 반도체) 트랜지스터가 이용될 때, STI층(20)의 상부 폭이 넓은 부분(21)의 폭은 약 0.4㎛일 필요가 있다.
또한, STI층(20) 주위에 형성된 P형 반도체 영역(23)은, 포토다이오드의 N형 반도체 영역(23)으로부터 확장된 공핍층이 STI층(20)의 측벽에 닿는 것을 방지할 수 있으므로, STI층(20)의 측벽의 계면(절연층/실리콘 계면) 상에서 발생하는 암전류를 억제할 수 있다.
따라서, N형 반도체 영역(13)으로부터 확장된 공핍층이 이 P형 반도체 영역(23) 내에 남아있도록 P형 반도체 영역(23)의 불순물 농도 및 폭을 설정한다.
그 후, 도 1에 도시된 종래 기술과 비교하면, 이 실시예의 경우에서는, STI층(20)의 하부 폭이 좁은 부분(22)의 폭이 감소하므로, P형 반도체 영역(23)의 폭을 감소시킴으로써 N형 반도체 영역(13)을 넓히는 것이 가능하게 된다. 상술된 바와 같이, N형 반도체 영역(13)이 넓어질 때, 수광 센서부 내에 축적 전하량이 증가될 수 있다.
STI층(20)의 상부 폭이 넓은 부분(21)의 깊이가 프로세스 관점에서 볼 때 제한은 없지만, 암전류 및 취급 전하량을 고려하여, STI층(20)의 상부 폭이 넓은 부분(21)은 수광 센서부의 매립된 포토다이오드의 N형 반도체 영역(13) 보다 얕은 위치에 형성된다.
또한, STI층(20)의 상부 폭이 넓은 부분(21)과 하부 폭이 좁은 부분(22) 사이의 위치 관계가 결정되지 않아 하부 폭이 좁은 부분(22)이 상부 폭이 넓은 부분(21)의 중심 위치에 위치될 필요는 없지만, STI층(20)의 N형 반도체 영역(13)과 STI층(20)의 하부 폭이 좁은 부분(22) 사이의 거리는, STI층(20)을 둘러싸는 P형 반도체 영역(24)의 암전류 및 수광 센서부에 의해 처리될 전하량의 관점에서 볼 때 증가되어야 한다. 도 2에 도시된 바와 같이, 하부 폭이 좁은 부분(22)은 수광 센서부의 반대측으로 약간 변위된다.
이에 따라, 예를 들어, 하부 폭이 좁은 부분(21)이 상부 폭이 넓은 부분(21)의 수광 센서부의 반대측의 단 에지(edge) 밑에 형성되어, STI층(20)은 단면이 L 모양일 수 있다.
그러나, 매립된 포토다이오드의 N형 반도체 영역(13)을 절연층(산화막 등)으로 매립하는 매립 프로세스의 관점에서 볼 때, STI층(20)이 형성될 때, 하부 폭이 좁은 부분(22)이 STI층(20)의 상부 폭이 넓은 부분(21)으로부터 가로 방향으로 확장되는 것은 바람직하지 않다.
판독 전압을 감소시키기 위해, 매립된 포토다이오드의 N형 반도체 영역(13)은 양전하 축적 영역(14)에 대하여 판독 게이트 전극(18) 측을 향해서 변위될 수 있다.
또한, N형 반도체 영역(13)의 면적이 처리될 전하의 양을 증가시키는 관점에서 볼 때 가능한 많이 증가될 수 있는 것이 바람직하므로, N형 반도체 영역(13)의 STI층(20)측은 STI층(20)의 하부 폭이 좁은 부분(22)을 둘러싸는 P형 반도체 영역(23)에 인접하도록 형성될 수 있다.
따라서, 수광 센서부의 매립된 포트다이오드에서, N형 반도체 영역(13) 및 양전하 축적 영역(14)의 위치는 도 2에 도시된 것과 같을 필요는 없다.
이 실시예의 고체 촬상 소자(10)의 구조에 따르면, 기판 상에 형성된 트렌치 내에 절연층(산화막 등)을 채움으로써 형성된 STI층(20)은 상부 폭이 넓은 부분(21) 및 하부 폭이 좁은 부분(22)을 포함한다. 그 후, 하부 폭이 좁은 부분(22)의 주위에 P형 반도체 영역(23)이 형성된다.
특히, 고체 촬상 소자(10)가 STI층(20)의 하부 폭이 좁은 부분(22)의 폭이 종래 기술의 단일 트렌치 분리층 구조와 비교하여 좁게 만들어지므로, STI층(20)의 하부 폭이 좁은 부분(22)을 둘러싸는 P형 반도체 영역(23)은 수광 센서부의 매립된 포토다이오드(13, 14) 보다 깊은 위치에 위치한다.
이러한 이유로 인해, 종래의 싱글 STI층 구조와 비교하여 매립된 포토다이오드의 N형 반도체 영역(13)의 면적이 증가될 수 있으므로, 처리될 전하의 양은 증가될 수 있다.
따라서, 큰 동적 범위를 가진 고체 촬상 소자(10)를 구성하는 것이 가능하다.
또한, STI층(20)은 하부 폭이 좁은 부분(22)의 폭이 좁게 만들어지는 구조를 가지므로, STI층(20)의 하부 폭이 좁은 부분(22)은 충분한 두께 및 충분히 높은 불순물 농도를 갖는 P형 반도체 영역(23)으로 피복될 수 있어서, STI층(20)의 하부 폭이 좁은 부분(22)의 측벽으로부터 발생하는 암전류가 감소될 수 있다.
특히, 수광 센서부의 N형 반도체 영역(13)으로부터 가로 방향으로 확장된 공핍층이 이 P형 반도체 영역(23)에 의해 차단되므로, 공핍층이 STI층(20)의 측벽에 닿는 것이 방지될 수 있어서, 암전류 및 백상의 발생이 억제될 수 있다.
이에 따라, 높은 S/N을 갖는 고품질 화상 출력을 생성할 수 있는 고체 촬상 소자(10)를 실현하는 것이 가능하다.
이 실시예에 따른 고체 촬상 소자(10)는 예를 들어, 후술된 바와 같이 제조될 수 있다.
STI층부 이외의 부분들은 종래 공지된 방법으로 형성될 수 있으므로, STI층부에 인접한 부분들이 후술된다.
우선, 도 3a에 도시된 바와 같이, SiO2막(31) 및 실리콘 질화막(32)은 실리콘 웨이퍼로 만들어진 기판의 표면(도 2에 도시된 P형 반도체 웰 영역(12)의 표면) 상에 배치된다. 실리콘 질화막(32)은 기판(30)의 실리콘 웨이퍼용 에칭 마스크로서 형성되고, 표면이 CMP(chemical mechanical polish) 방법으로 연마되는 프로세스로 액티브 영역을 보호하도록 또한 형성된다. SiO2 막(31)은 실리콘 질화막(32)를 박리시키는 프로세스로 기초층을 보호하도록 형성된다. 예를 들어, SiO2 막(31)의 막 두께는 10nm로 선택된다. 실리콘 질화막(32)의 막 두께는 예를 들어, 100 내지 200nm의 범위 내에서 선택된다.
다음으로, 표면 위에 레지스트가 형성되고, STI층부 이외의 다른 부분을 피복하기 위한 레지스트 마스크(33)는 노광과 현상에 의해 형성된다. 그후 도 3b에 도시된 바와 같이, 실리콘 질화막(32) 및 SiO2 막(31)은 순차적으로 이 레지스트 마스크(33)를 이용하여 에칭된다.
다음으로, 레지스트 마스크(33)가 박리되고, 도 3c에 도시된 바와 같이, STI층(20)의 폭이 넓은 부분(21)이 형성된 영역의 기판(실리콘 기판; 30)은 실리콘 질화막(32)을 마스크로 이용하여 에칭된다. 이 시점에서, 에칭의 깊이는 매립된 포토다이오드의 양전하 축적 영역의 두께와 거의 동일하도록, 예를 들어, 약 100nm의 깊이로 선택된다.
다음으로, 표면 위에 레지스트가 형성되고, 도 3d에 도시된 바와 같이, STI층(20)의 하부 폭이 좁은 부분(22)용 레지스트 마스크(34)가 노광 및 현상에 의해 형성된다.
이어서, 도 3e에 도시된 바와 같이, STI층(0)의 하부 폭이 좁은 부분(22)이 형성된 영역의 기판(실리콘 기판; 30)이 레지스트 마스크(34)를 이용하여 에칭된다.
이 시점에서, 에칭의 깊이는 20 내지 30nm의 범위 내에서 선택된다. 이에 의해, 단면이 T 모양인 분리부(트렌치)가 형성되고, 레지스트 마스크(34)가 제거된다.
다음으로, 도 3f에 도시된 바와 같이, 약 10nm의 막 두께를 가진 실리콘 산화막(35)이 열산화에 의해 홈(트렌치)의 측벽 및 저면 상에 형성된다.
다음으로, 도 3g에 도시된 바와 같이, 두꺼운 실리콘 산화막(36)이 고밀도 플라즈마 강화 CVD(chemical vapor deposition) 방법으로 표면 상에 퇴적된다.
다음으로, 도 3h에 도시된 바와 같이, 표면이 CMP 방법으로 평면화되고, 실리콘 산화막(36)이 실리콘 질화막(32)으로부터 제거되어, 실리콘 산화막(36)이 홈(트렌치) 내에 남겨진다.
다음으로, 도 3i에 도시된 바와 같이, 실리콘 질화막(32)이 열 인산 등의 적절한 물질을 이용하는 습식 에칭 프로세스에 의해 제거된다.
다음으로, 도 3j에 도시된 바와 같이, SiO2 막(31)이 제거되어 액티브 영역의 실리콘이 노광된다.
다음으로, 도 3k에 도시된 바와 같이, 게이트 절연막(17) 및 희생(sacrifice) 산화막이 되는 실리콘 산화막(37)이 형성된다. 예를 들어, 게이트 절연막(17) 및 실리콘 산화막(37)은 노광된 실리콘(30)의 열산화 프로세스에 의해 형성된다. T 모양 단면을 갖는 STI층(20)이 두꺼운 실리콘 산화막(36)에 의해 형성된다.
다음으로, 도 3l에 도시된 바와 같이 P형 불순물의 이온을 주입하여 STI층(20)의 하부 폭이 좁은 부분(22)을 피복하도록 P형 반도체 영역(23)이 형성된다.
게이트 전극 형성 프로세스 등이 도시되지는 않지만 실행된 후, 매립된 포토다이오드의 N형 반도체 영역(전하 축적 영역; 13) 및 P형 양전하 축적 영역(14)이 도 3m에 도시된 바와 같이 이온 주입 프로세스에 의해 이 순서대로 형성된다.
수광 센서부의 전하 축적 영역이 N형 반도체 영역이고, P형 양전하 축적 영역이 이 N형 반도체 영역의 표면 상에 형성되어, 본 발명의 실시예에서 상술된 소위 매립된 포토다이오드 구조를 형성하지만, 본 발명은 그것에 한정되지 않고, 역도전형 고체 촬상 소자에 적용될 수 있다.
역도전형 고체 촬상 소자의 경우에, N형 반도체 영역(음전하 축적 영역)이 P형 전하 축적 영역의 표면 상에 형성되어, 매립된 포토다이오드 구조가 구성된다. 또한 N형 반도체 영역이 STI층 주위에 형성되어 암전류가 감소된다.
본 발명이 상기 실시예의 CMOS형 고체 촬상 소자에 적용되지만, 본 발명은 그것에 한정되지 않으며 다른 구조의 고체 촬상 소자, 예를 들어, CCD(charge-coupled device) 고체 촬상 소자에 적용될 수 있다.
본 발명이 CCD 고체 촬상 소자에 적용될 때, 얕고 폭이 넓은 부분 및 깊고 폭이 좁은 부분을 포함하는 구조를 가진 STI층은 소위 채널 스토퍼 영역이 되는 부분에 형성될 수 있고, 암전류 방지용 제2 도전형 반도체 영역은 적어도 STI층의 깊고 폭이 좁은 부분 주위에 형성될 수 있다.
게다가, 본 발명에 따른 고체 촬상 소자(디바이스)는 1개의 칩으로 형성된 고체 촬상 소자 또는 복수의 칩의 세트로서 형성된 모듈형 고체 촬상 소자일 수 있다. 도 4는 모듈형 고체 촬상 소자의 예를 도시하는 개요도이다. 도 4에 도시된 바와 같이, 본 발명에 따른 고체 촬상 소자(디바이스)는 복수의 칩의 세트로서 형성된 모듈형 고체 촬상 소자이고, 이러한 모듈형 고체 촬상 소자(130)는 사진을 찍는 센서 칩(100), 디지털 신호 프로세싱 칩(110), 및 광학 시스템(120)을 포함한다. 본 발명에 따른 고체 촬상 소자가 모듈형 고체 촬상 소자일 때, 이 고체 촬상 소자는 넓은 동적 범위를 갖는 고품질 출력 신호를 생성할 수 있고, 모듈이 장착된 전자 장치의 성능을 향상시킬 수 있다.
본 발명에 따르면, 제1 도전형 전하 축적 영역과 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역을 포함하는 센서부, 및 반도체 기판 상에 형성된 트렌치 내에 제공된 분리부를 포함하는 고체 촬상 소자가 제공되고, 여기서 STI 영역은 상부 폭이 넓은 부분 및 하부 폭이 좁은 부분을 포함하고, 제2 도전형 반도체 영역은 하부 폭이 좁은 부분 주위에 형성된다.
본 발명에 따르면, 고체 촬상 소자에서, 상부 폭이 넓은 부분은 제1 확산 영역을 포함하고, 하부 폭이 좁은 부분은 제1 확산 영역 이외의 제2 확산 영역을 포함하며, 제1 및 제2 확산 영역은 각각의 단부에서 서로 중첩된다.
게다가, 본 발명에 따르면, 복수의 화소를 포함하는 촬상 영역을 포함하는 모듈형 고체 촬상 소자가 제공되고, 복수의 화소의 각각은 제1 도전형 전하 축적 영역과 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역을 포함하는 센서부, 및 투사광을 촬상 영역으로 입사시키는 광학 시스템을 포함하며, 여기서 화소는 센서부에 인접한 분리부를 포함하고, 분리부는 상부 폭이 넓은 부분 및 하부 폭이 좁은 부분을 포함하며, 제2 도전형 반도체 영역은 하부 폭이 좁은 부분 주위에 형성된다.
본 발명에 따르면, 모듈형 고체 촬상 소자에서, 상부 폭이 넓은 부분은 제1 확산 영역을 포함하고, 하부 폭이 좁은 부분은 제1 확산 영역 이외의 제2 확산 영역을 포함하며, 제1 및 제2 확산 영역은 그 각각의 단부에서 서로 중첩된다.
결과적으로, STI층은, 하부 폭이 좁은 부분을 포함하고, 종래의 싱글 STI층 구조와 비교하여 수광 센서부 뒤에 위치하며, 수광 센서부의 제1 도전형 전하 축적 영역의 면적이 증가하여 수광 센서부에 의해 처리될 수 있는 전하의 양이 증가될 수 있다.
또한, STI층의 하부의 측벽으로부터 생성된 암전류는 STI층의 하부 폭이 좁은 부분 주위에 형성된 제2 도전형 반도체 영역에 의해 감소될 수 있다. 특히, 수광 센서부의 제1 도전형 전하 축적 영역으로부터 가로 방향으로 확장된 공핍층이 제2 도전형 반도체 영역에 의해 차단되어, 공핍층이 STI층의 측벽에 닿는 것을 방지한다. 결과적으로, 암전류 및 백상의 발생을 억제할 수 있다.
상술된 바와 같이, 본 발명에 따르면, 수광 센서부의 포토다이오드의 전하 축적 영역의 면적이 종래의 싱글 STI층 구조와 비교하여 증가될 수 있으므로, 축적될 수 있는 신호 전하 축적(처리될 전하 축적)의 양이 증가될 수 있다. 결론적으로, 큰 동적 범위를 가진 고체 촬상 소자를 얻는 것이 가능하다.
또한, 본 발명에 따르면, 암전류 및 백상의 발생은 처리될 전하의 양의 특성을 억제하지 않고 STI층의 하부 폭이 좁은 부분 주위에 형성된 제2 도전형 반도체 영역에 의해 억제될 수 있으므로, 높은 S/N(신호-대-노이즈 비)를 갖고 화상 품질이 높은 화상 출력을 생성할 수 있는 고체 촬상 소자를 실현하는 것이 가능하다.
그러므로, 본 발명에 따르면, 암전류 및 백상의 발생이 억제될 수 있는 고체 촬상 소자를 실현하는 것이 가능해지고, 화상 품질이 높은 화상을 얻을 수 있으며, 수광 센서부에 의해 처리되는 충분히 큰 전하량이 유지될 수 있다.
또한, 본 발명에 따르면, 고체 촬상 소자가 모듈형 고체 촬상 소자일 때, 넓은 동적 범위를 갖는 고품질 출력 신호를 얻는 것이 가능하고, 모듈이 장착된 전자 장치의 성능이 향상될 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하였지만, 본 발명은 그러한 특정 실시예로 한정되지 않으며, 다양한 변화 및 수정이 첨부된 청구항에 정의된 본 발명의 취지 또는 범위로부터 벗어나지 않고 당업자에 의해 행해질 수 있음을 이해해야 한다.
본 발명은 암전류 및 백상의 발생을 억제하여 고품질 화상을 생성하고, 수광 센서부에 의해 처리될 수 있는 충분히 큰 전하량을 유지할 수 있는 고체 촬상 소자를 제공한다.

Claims (4)

  1. 고체 촬상 소자로서,
    제1 도전형 전하 축적 영역, 및 상기 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역을 포함하는 센서부; 및
    반도체 기판 상에 형성된 트렌치 내에 제공된 분리부를 포함하고,
    상기 분리부는 상부의 폭이 넓은 부분 및 하부의 폭이 좁은 부분을 포함하고,
    상기 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성되고,
    상기 센서부의 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 넓은 부분에 접하여 있고,
    상기 센서부의 제1 도전형 전하 축적 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성된 상기 제2 도전형 반도체 영역에 접하여 있는,
    고체 촬상 소자.
  2. 제1항에 있어서,
    상기 상부의 폭이 넓은 부분은 제1 확산 영역을 포함하고,
    상기 하부의 폭이 좁은 부분은 상기 제1 확산 영역 이외의 제2 확산 영역을 포함하고,
    상기 제1 및 제2 확산 영역은 그 각각의 단부에서 서로 중첩하는, 고체 촬상 소자.
  3. 모듈형 고체 촬상 소자로서,
    복수의 화소를 포함하는 촬상 영역 - 상기 복수의 화소 각각은 제1 도전형 전하 축적 영역 및 상기 제1 도전형 전하 축적 영역 위에 형성된 제2 도전형 반도체 영역으로 구성된 센서부를 포함함 -; 및
    입사광을 상기 촬상 영역으로 유도시키는 광학 시스템을 포함하고,
    상기 화소는 상기 센서부에 인접한 분리부를 포함하고, 상기 분리부는 상부의 폭이 넓은 부분 및 하부의 폭이 좁은 부분을 포함하고, 상기 제2 도전형 반도체 영역은 상기 분리부의 상기 하부의 폭이 좁은 부분 주위에 형성되고,
    상기 센서부의 제2 도전형 반도체 영역은 상기 분리부의 상기 폭이 넓은 부분에 접하여 있고,
    상기 센서부의 제1 도전형 전하 축적 영역은 상기 분리부의 상기 폭이 좁은 부분 주위에 형성된 상기 제2 도전형 반도체 영역에 접하여 있는, 모듈형 고체 촬상 소자.
  4. 제3항에 있어서,
    상기 상부의 폭이 넓은 부분은 제1 확산 영역을 포함하고,
    상기 하부의 폭이 좁은 부분은 상기 제1 확산 영역 이외의 제2 확산 영역을 포함하고,
    상기 제1 및 제2 확산 영역은 그 각각의 단부에서 서로 중첩하는, 모듈형 고체 촬상 소자.
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