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WO2011043339A1 - 半導体素子及び固体撮像装置 - Google Patents

半導体素子及び固体撮像装置 Download PDF

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WO2011043339A1
WO2011043339A1 PCT/JP2010/067452 JP2010067452W WO2011043339A1 WO 2011043339 A1 WO2011043339 A1 WO 2011043339A1 JP 2010067452 W JP2010067452 W JP 2010067452W WO 2011043339 A1 WO2011043339 A1 WO 2011043339A1
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WO
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region
potential
buried
charge
buried region
Prior art date
Application number
PCT/JP2010/067452
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English (en)
French (fr)
Inventor
川人　祥二
友成 澤田
Original Assignee
国立大学法人静岡大学
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Publication date
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Priority to KR1020127011439A priority patent/KR101363532B1/ko
Priority to JP2011535400A priority patent/JP5648922B2/ja
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    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar

Definitions

  • the present invention relates to a semiconductor element having a function of modulating detection of electrons generated by light in the time domain, and a solid-state imaging device in which the semiconductor elements are arranged one-dimensionally or two-dimensionally.
  • the sensor element has a function to modulate the detection of electrons generated in light in a pixel in the time domain, such as “apparatus for detecting and demodulating an intensity-modulated irradiation field (see Patent Document 1)” published in 1994.
  • the sensor element is also called “lock-in pixel”. If such a lock-in pixel sensor element is applied to an embedded photodiode structure used in recent CMOS image sensors and a lock-in image sensor can be realized, it is excellent in mass production and inexpensive. A high-performance sensor is expected.
  • each detector is a clock pulse proportional to the time of flight (TOF) for the pulses emitted by the system, reflected from the point of the object, and detected by the focused pixel detector. It has a corresponding high-speed counter that accumulates numbers.
  • TOF data gives a direct digital measure of the distance from a particular pixel to a point on the object that reflects the emitted light pulse.
  • a counter and a high-speed clock circuit are not provided, but instead a charge accumulator and an electronic shutter (S1) are provided in each pixel detector.
  • Each pixel detector accumulates charge, the total amount of which gives a direct measure of the round trip TOF.
  • all conventional image sensors using lock-in pixels detect the operation of transferring charges to one or more storage regions via the gate structure of a MOS transistor in synchronization with the modulated light. It is. For this reason, the structure of a conventional image sensor using a lock-in pixel is complicated, and in the case of transfer through the gate structure of a MOS transistor, it is used as a trap at the interface between silicon (Si) and silicon oxide film (SiO 2 ). There is also a problem that electrons are captured and transfer delay occurs.
  • one of the inventors of the present invention has a semiconductor element that functions as each pixel of the solid-state imaging device, and has an n-type light receiving surface embedded region on which light is incident and a light receiving surface embedded region on a planar pattern.
  • An n-type charge storage region that is embedded in the overlapping position, has a deeper potential well (electron well) than the light receiving surface embedded region, and stores the charge generated by the light receiving surface embedded region;
  • An n-type charge readout region that accepts charges accumulated in the accumulation region and n arranged on both sides of the light-receiving surface buried region on the planar pattern so as to discharge electrons generated by the light-receiving surface buried region.
  • a structure including first and second discharge drain regions of a mold has been proposed (see Patent Document 3).
  • the light receiving surface buried region and the first and second drain regions are buried in a part of the surface of the p-type semiconductor region.
  • a p + -type pinning layer is disposed on the light-receiving surface buried region, on the p + -type pinning layer, on the semiconductor region between the p + -type pinning layer and the first drain region, and
  • a gate insulating film is formed on the semiconductor region between the p + type pinning layer and the second drain region. On the gate insulating film, electrons generated by the light receiving surface buried region are discharged to the first and second discharge drain regions, respectively.
  • First and second discharge gate electrodes are arranged so as to sandwich the surface buried region.
  • a read gate electrode for transferring charges from the charge accumulation region to the charge read region is disposed between the charge accumulation region and the charge read region, and the read gate electrode is interposed through the gate insulating film.
  • the potential of the transfer channel formed between the charge accumulation region and the charge readout region is controlled to transfer the charge from the charge accumulation region to the charge readout region.
  • the potential shape is changed by the voltage applied to the first and second discharge gate electrodes without providing a gate structure between the light receiving surface buried region and the charge storage region.
  • the transfer of charges from the light receiving surface buried region to the charge storage region can be controlled.
  • the potential distribution (potential shape) of the charge transfer path is controlled by the electrostatic induction effect, and modulation of the electron transfer direction by the first and second discharge gate electrodes is realized.
  • discharge gate electrodes on both sides of the light receiving surface buried region, not only the structure becomes complicated, but also the potential gradient becomes zero near the center of the charge transfer path, and a part of the charge remains. There is a problem that charges cannot be transferred efficiently.
  • An object of the present invention is to provide a solid-state imaging device having high charge transfer efficiency, a simple pixel structure, high resolution and high-speed operation, and a semiconductor element that can be used as a sensor element (pixel) of the solid-state imaging device.
  • a semiconductor region of a first conductivity type (a) a semiconductor region of a first conductivity type, and (b) a semiconductor region and a photodiode embedded in a part of an upper portion of the semiconductor region.
  • a second conductivity type buried region (c) a buried region provided in a part of the semiconductor region apart from the buried region and discharging charges generated by the photodiode from the buried region at a specific timing.
  • a drain region of a second conductivity type with a higher impurity density and (d) a buried region provided in a part of the semiconductor region, in which charges are transferred from the buried region when the charge is not discharged and accumulated until read
  • a second conductivity type readout region with a higher impurity density and (e) an upper portion of a channel comprising a semiconductor region between the buried region and the drain region; Small potential profile from the reading area to the readout area
  • a semiconductor device comprising at least a part of a potential gradient and a potential gradient changing means for controlling at least a part of charge transfer and charge discharge by changing a potential gradient of a potential profile from the buried region to the discharge region.
  • the gist of the second aspect of the present invention is a solid-state imaging device in which a plurality of the semiconductor elements described in the first aspect are arranged as pixels.
  • the present invention there is no inconvenience that the potential gradient becomes zero near the center of the charge path, and the potential gradient can be generated in the entire width of the charge transfer path. It is possible to provide a solid-state imaging device that is simple in structure, capable of high resolution and high-speed operation, and a semiconductor element that can be used as a sensor element (pixel) of the solid-state imaging device.
  • FIG. 3A is a schematic cross-sectional view seen from the AA direction of FIG.
  • FIG. 3B is a potential diagram for explaining how charges are transferred to the accumulation region.
  • FIG. 3C is a potential diagram for explaining how charges are discharged into the discharge region. It is typical sectional drawing explaining the manufacturing method of the semiconductor element which concerns on 1st Embodiment.
  • FIG. 9A is a schematic cross-sectional view seen from the BB direction of FIG.
  • FIG. 9B is a potential diagram for explaining how charges are transferred to the readout region.
  • 9C is a potential diagram for explaining how charges are discharged into the discharge region. It is a timing diagram in the case of strengthening LED illumination relatively as a light source with respect to background light. It is a schematic plan view explaining the structure of the semiconductor element used as a part of pixel of the solid-state imaging device concerning the 3rd Embodiment of this invention.
  • first to third embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and show the fluorescence and fluorescence lifetime from stained biological cells.
  • the present invention can be applied to various solid-state imaging devices such as a bioimaging solid-state imaging device for measurement or a time correlation image sensor for performing various measurements.
  • the technical idea of the present invention does not specify the material, shape, structure, arrangement, etc. of the component parts as described below, and the technical idea of the present invention is the technical idea described in the claims. Various changes can be made within the scope.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit 1 and peripheral circuit units (2, 3, 4, 5, 6). They are integrated on the same semiconductor chip.
  • the imaging region is configured.
  • a horizontal scanning circuit 2 is provided along the directions of X n1 to X nm , and pixel columns X 11 ,..., X i1,.
  • a vertical scanning circuit 3 is provided along the line.
  • a timing generation circuit 4 is connected to the vertical scanning circuit 3 and the horizontal scanning circuit 2.
  • timing generation circuit, horizontal scanning circuit 2 and vertical scanning circuit 3 sequentially scan the unit pixels Xij in the pixel array unit, and read out pixel signals and electronic shutter operations. That is, in the solid-state imaging device according to the first embodiment, the pixel array section is divided into the pixel rows X 11 to X 1m ; ising; X i1 to X im ; ......; X (n ⁇ 2) 1 to X ( n-2) m ; X (n-1) 1 to X (n-1) m ; X n1 to X nm are scanned in the vertical direction to obtain each pixel row X 11 to X 1m ; i 1 to X im ; ....; X (n-2) 1 to X (n-2) m ; X (n-1) 1 to X (n-1) m ; X n1 to X nm pixel signals pixel column X 11, whil, X i1, ......, X (n-2) 1,
  • An example of a planar structure of a semiconductor element functioning as (n-1) 1 to X (n-1) m ; Xn1 to X nm is shown in FIG. 2, and the AA direction of the semiconductor element in the plan view of FIG.
  • FIG. 3A shows a cross-sectional view corresponding to that seen from FIG. As shown in FIG.
  • the semiconductor element which is a part of the pixel X ij is embedded in the first conductivity type (p-type) semiconductor region 21 and the upper portion of the semiconductor region 21 and receives light.
  • a buried region (light-receiving cathode region) 23 of two conductivity type (n-type), and a portion of the upper portion of the semiconductor region 21 partially overlaps with the buried region (light-receiving cathode region) 23; Charges that are buried adjacently (continuously) and have a deeper potential valley (electron well) than the buried region 23 (see FIGS.
  • a second conductivity type (n + type) storage region 24 that stores the first conductivity type (p + type) block layer 25 located below the storage region 24 and having a higher impurity density than the semiconductor region 21; Embedded in a part of the upper portion of the semiconductor region 21 so as to be spaced apart from the storage region 24 to the right, 4 and the second conductivity type (n + -type) of the read region 28 to accept the charges are accumulated, embedded spaced apart leftward from the buried region 23 in a part of the upper portion of the semiconductor region 21, the buried region 23 A discharge region 27 of a second conductivity type (n + type) that discharges the generated electrons.
  • the + Type pinning layer 26 is disposed over the buried region 23 and the storage region 24.
  • the pinning layer 26 is a layer that suppresses generation of carriers and capture of signal carriers on the surface in the dark, and is used as a preferable layer for reducing dark current and capture of signal carriers.
  • a well region (p well) 22 is formed.
  • FIG. 3A illustrates the case where the first conductivity type semiconductor region 21 is used as the “first conductivity type semiconductor region”, but the first conductivity type (p-type) is used instead of the semiconductor region 21.
  • the first conductivity type (p-type) silicon epitaxial growth layer having a lower impurity density than that of the semiconductor substrate may be formed on the semiconductor substrate, and the epitaxial growth layer may be employed as the first conductivity type semiconductor region.
  • a first conductivity type (p type) silicon epitaxial growth layer may be formed on a two conductivity type (n type) semiconductor substrate, and the epitaxial growth layer may be employed as the first conductivity type semiconductor region. If a first conductivity type (p-type) epitaxial growth layer is formed on a second conductivity type (n-type) semiconductor substrate so as to form a pn junction, light with a long wavelength can be emitted from the second conductivity type. Although it penetrates deeply into the semiconductor substrate, carriers due to light generated in the semiconductor substrate of the second conductivity type cannot enter the epitaxial growth layer of the first conductivity type because of the potential barrier due to the built-in potential of the pn junction. Carriers generated deep in the conductive type semiconductor substrate can be positively discarded. This makes it possible to prevent carriers generated at a deep position from returning due to diffusion and leaking into adjacent pixels. This is particularly effective in preventing color mixing in the case of a single-plate color image sensor equipped with RGB color filters.
  • the buried region 23 and the semiconductor region (anode region) 21 immediately below the buried region 23 constitute a first buried photodiode (hereinafter simply referred to as “photodiode”) D1.
  • the storage region (cathode region) 24 and the semiconductor region 21 immediately below the storage region 24 constitute a second embedded photodiode (hereinafter referred to as “charge storage diode”) D2.
  • a gate insulating film 33 is formed on the semiconductor region 21 on the pinning layer 26 and on the semiconductor region 21 between the buried region 23 and the read region 28.
  • the gate insulating film 33 is preferably a silicon oxide film (SiO 2 film), but may have an insulated gate structure of an insulated gate transistor (MIS transistor) using various insulating films other than the silicon oxide film.
  • MIS transistor insulated gate transistor
  • an ONO film composed of a three-layered film of silicon oxide film / silicon nitride film (Si 3 N 4 film) / silicon oxide film may be used.
  • At least one element of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi) is contained.
  • An oxide containing silicon nitride or silicon nitride containing these elements can be used as the gate insulating film 33.
  • a read gate electrode 32 that controls the potential of a transfer channel formed between the accumulation region 24 and the read region 28 to transfer charges from the accumulation region 24 to the read region 28,
  • a discharge gate electrode that controls the potential of the discharge channel formed between the buried region 23 and the discharge region 27 to transfer the electrons generated by the buried region 23 from the buried region 23 to the discharge region 27. 31 is disposed only on one side of the buried region 23.
  • the gate insulating film 33 and the discharge gate electrode 31 on the gate insulating film 33 control the potential of the channel formed in the upper part of the semiconductor region 21 between the buried region 23 and the discharge region 27, thereby generating a potential profile (potential A potential gradient changing means (31, 33) for controlling the discharge / non-discharge of charges from the buried region 23 to the discharge region 27 and the transfer / non-transfer of signal charges to the storage region 24 by changing the gradient). It is composed.
  • the gate insulating film 33 and the read gate electrode 32 on the gate insulating film 33 control the potential of the channel formed above the semiconductor region 21 between the storage region 24 and the read region 28, thereby Charge transfer control means (32, 33) for transferring charges from 24 to the readout region 28 is constructed.
  • FIGS. 3B and 3C are potential diagrams in a cross section obtained by cutting the buried region 23, the accumulation region 24, and the readout region 28 along a horizontal plane in the cross-sectional view of FIG. ) Is indicated by a black circle.
  • a potential valley (first potential valley) PW1 indicating the position of the conduction band edge of the buried region 23 is shown on the left side of the center of FIGS. 3 (b) and 3 (c).
  • a potential valley (second potential valley) PW2 indicating the position of the conduction band edge of the accumulation region 24 is shown on the right side of the first potential valley PW1.
  • a state in which electrons below the Fermi level of the potential well in the readout region 28 are filled on the right side of the second potential valley PW2 is indicated by a right-upward hatching. Since the depth of the potential well in the readout region 28 is a Fermi level, in FIG. 3B and FIG. 3C, the level at the upper end of the region indicated by the right-up hatching is the depth of the potential well. Define The potential barrier between the second potential valley PW ⁇ b> 2 and the potential well of the readout region 28 corresponds to the potential distribution at the conduction band edge of the semiconductor region 21 immediately below the readout gate electrode 32.
  • a state in which electrons below the Fermi level of the potential well in the discharge region 27 are filled on the left side of the first potential valley PW1 is indicated by hatching that is raised to the right.
  • the potential barrier between the first potential valley PW1 and the potential well of the discharge region 27 is a potential distribution at the conduction band edge of the semiconductor region 21 directly below the discharge gate electrode 31 provided only on one side of the buried region 23. Equivalent to.
  • the respective impurity densities may be selected so that the impurity density of the storage region 24 becomes stepwise higher than the impurity density of 23.
  • Various known methods can be adopted as a method of setting the impurity density of the storage region 24 to be higher in a stepwise manner than the impurity density of the buried region 23.
  • N-type impurities are ion-implanted twice so as to form the potential valley PW2 (impurity density n 1 and impurity density n 2 ), and ions are implanted only once into the buried region 23 forming the shallow first potential valley PW1.
  • Implantation may be performed. That is, in the plan view of FIG. 2, an ion implantation mask for realizing the impurity density n 1 in a wide region including both the buried region 23 and the storage region 24, and a narrow region consisting only of the storage region 24.
  • a mask for ion implantation with an impurity density of n 2 is prepared, and a stepwise impurity density distribution is realized by forming a region where ions are selectively implanted only once and a region where ions are selectively implanted twice. Just do it.
  • the wavelength used in the solid-state imaging device according to the first embodiment is long and electrons generated deep in the semiconductor region 21 return to the surface by diffusion, a part of the block layer 25 accumulates. It can be blocked from being captured in region 24. For this reason, even when the wavelength of light to be used, such as near infrared light, is long, the semiconductor region 21 is deep in the modulation characteristics of the transfer of generated electrons to the storage region 24 by controlling the potential of the discharge gate electrode 31. It is possible to suppress the influence of the electrons generated by the return to the surface by diffusion.
  • the storage region 24 and the block layer 25 mask the semiconductor region 21 with a photoresist film, and form, for example, boron ions ( 11 B + ) that form a p-type semiconductor and an n-type semiconductor.
  • Arsenic ions ( 75 As + ) are sequentially implanted by ion implantation.
  • Boron ions ( 11 B + ) forming the block layer 25 are deeply implanted, and arsenic ions ( 75 As + ) and the like forming the accumulation region 24 are shallowly implanted.
  • the accumulation region 24 and the block layer 25 are formed using one type of mask, it is possible to prevent the formation of a potential barrier due to the mask displacement of the photoresist film, and to eliminate charge transfer defects due to the potential barrier. , Transfer can be speeded up.
  • the embedded region 23 is refracted at the previous two points extending upward and extends as two stepped stripes on the right side so as to form an F shape.
  • Each of the attached stripes decreases in a stepped shape toward the right.
  • the semiconductor region 21 between the striped patterns is easily depleted by forming a part of the planar pattern of the buried region 23 into a plurality of thin strips (stripes) and facing each other. Can be made.
  • the light receiving area is expanded by the F-shaped stripe pattern, and the bottom of the first potential valley PW1 (potential when depleted) is effectively made higher than the bottom of the second potential valley PW2.
  • the discharge gate electrode 31 is disposed only on one side of the buried region 23 so as to be adjacent to a part of the left side of the buried region 23, and the drain region 27 is disposed on the left side of the buried region 23.
  • the discharge gate electrode 31 is provided adjacent to the discharge gate electrode 31 so as to protrude to the left from a part of the discharge gate electrode 31.
  • a storage region 24 and a block layer 25 are provided so as to partially overlap the buried region 23 in the lower portion. Since the storage region 24 and the block layer 25 are formed using the same mask, they coincide with each other in the plan view shown in FIG.
  • the discharge region 27 and the discharge gate electrode 31 are connected to each other by a surface wiring (not shown). Since the pinning layer 26 is formed on the buried region 23, focusing on the uppermost layer of the semiconductor region 21, the discharge gate electrode 31 is located above the semiconductor region 21 between the pinning layer 26 and the discharge region 27. Will be provided. Further, a read gate electrode 32 is provided between the pinning layer 26 and the read region 28.
  • the first conductivity type well region (p-well) is formed outside the region indicated by the broken line so as to surround the buried region 23, the accumulation region 24, the readout region 28, and the discharge region 27. 22 is formed.
  • a thick solid line 30 surrounding the pinning layer 26 on the outer side of the broken line indicates a boundary with the element isolation region. That is, the outside of the thick solid line 30 shown in FIG. 2 is an element isolation insulating film region formed by the LOCOS method, the STI method, or the like.
  • light is generated only by controlling the potential of the discharge gate electrode 31 provided only on one side of the buried region 23 without providing a special gate structure between the buried region 23 and the storage region 24.
  • the accumulation amount (or accumulation state) of the electrons in the accumulation region 24 can be modulated.
  • a depletion potential gradient is formed from the buried region 23 toward the storage region 24.
  • the discharge gate electrode 31 that forms the potential gradient changing means (31, 33) is provided only on one side of the embedded region 23, and the discharge gate electrode Since the transfer / non-transfer of the signal charge to the storage region 24 can be controlled only by controlling the potential of the potential 31, the potential gradient is generated near the center of the charge path as in the structure proposed in Patent Document 3. Since there is no inconvenience of 0, potential gradient can be generated in the entire width of the charge transfer path, so that the pixel structure is simplified, charge transfer efficiency is increased, and high resolution and high speed operation are possible. Become.
  • the buried region 23 and the storage region 24 have a single buried photodiode structure, it is advantageous from the viewpoint of suppressing noise such as dark current noise and transfer noise.
  • the block layer 25 is provided below the storage region 24, electrons generated at a deep position in the semiconductor region 21 with respect to the modulation characteristics of the transfer of generated electrons to the storage region 24 by controlling the potential of the discharge gate electrode 31. Can be prevented from returning to the surface by diffusion.
  • the read gate electrode 32 electrostatically controls the potential of the transfer channel via the gate insulating film 33.
  • a low voltage (0 V or a negative voltage) is applied to the read gate electrode 32 as the control signal TX, a potential barrier against electrons is formed between the accumulation region 24 and the read region 28, and the read region 28 extends from the accumulation region 24. No charge is transferred to.
  • a high voltage positive voltage
  • the height of the potential barrier between the storage region 24 and the read region 28 decreases or disappears, and the read from the storage region 24 is performed. Charge is transferred to region 28.
  • the read region 28 is connected to a gate electrode of a signal read transistor (amplification transistor) TA ij constituting a read buffer amplifier.
  • the drain electrode of the signal readout transistor TA ij is connected to the power supply VDD, and the source electrode of the signal readout transistor TA ij is connected to the drain electrode of the pixel selection switching transistor TS ij .
  • a source electrode of the pixel selection switching transistor TS ij is connected to the vertical signal line Bj, and a horizontal line selection control signal S (i) is supplied from the vertical scanning circuit 3 to the gate electrode of the switching transistor TS ij .
  • the switching transistor TS ij By setting the selection control signal S (i) to a high (H) level, the switching transistor TS ij becomes conductive, and a current corresponding to the potential of the read region 28 amplified by the signal read transistor TA ij is applied to the vertical signal line Bj. Flowing into. Further, the source electrode of the reset transistor TR ij constituting the read buffer amplifier is connected to the read region 28. The drain electrode of the reset transistor TR ij is connected to the power supply VDD, and the reset signal R (i) is given to the gate electrode of the reset transistor TR ij . The reset signal R (i) is set to a high (H) level, and the reset transistor TR ij discharges the charge accumulated in the read region 28, thereby resetting the read region 28.
  • the semiconductor region 21 preferably has an impurity density of about 5 ⁇ 10 12 cm ⁇ 3 or more and about 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the potential at the bottom of the potential valley for the majority carriers in the accumulation region 24 is deeper than the potential at the bottom of the potential valley formed by the buried region 23.
  • the impurity density of the accumulation region 24 is set higher than that of the buried region 23.
  • the impurity density of the buried region 23 is about 1 ⁇ 10 17 cm ⁇ 3 or more and 8 ⁇ 10 18 cm ⁇ 3 or less, preferably about 2 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3.
  • a value that is relatively easy to be depleted such as about 8 ⁇ 10 17 cm ⁇ 3, can be adopted, and the thickness is about 0.1 to 3 ⁇ m, preferably 0.1 to 0.3 ⁇ m. It can be about ⁇ m.
  • the impurity density of the accumulation region 24 is about 1 ⁇ 10 17 cm ⁇ 3 or more and 8 ⁇ 10 18 cm ⁇ 3 or less, preferably about 4 ⁇ 10 17 cm ⁇ 3 or more and about 2 ⁇ 10 18 cm ⁇ 3.
  • typically, for example, a value of about 1.6 ⁇ 10 18 cm ⁇ 3 can be adopted, and the thickness can be about 0.1 to 3 ⁇ m, preferably about 0.1 to 0.3 ⁇ m. It is.
  • the impurity density of the accumulation region 24 is set to 1.2 to 5 times, preferably about 1.5 to 2.5 times that of the buried region 23, the potential at the bottom of the potential valley of the accumulation region 24 is It becomes moderately deeper than the potential at the bottom of the potential valley formed by the recessed region 23.
  • the thickness of the thermal oxide film may be about 150 nm or more and about 1000 nm or less, preferably about 200 nm or more and about 400 nm or less.
  • an oxide film (SiO 2 film) formed by standard CMOS technology is preferably used for the gate insulating film 33, and using a field oxide film in the CMOS technology for the gate insulating film 33 simplifies the manufacturing process. Is suitable.
  • the opening 42 of the light shielding film 41 is selectively formed so that generation of photocharge occurs in the semiconductor region 21 immediately below the embedded region 23 constituting the photodiode D1. Is provided.
  • the light-shielding film 41 is made of aluminum (not shown) provided on any one of a plurality of interlayer insulating films having a multilayer wiring structure (not shown). What is necessary is just to comprise by metal thin films, such as Al).
  • the respective pixels X 11 to X 1m ; X 21 to X 2m ;...; X n1 to X nm are arranged through the openings 42 of the light shielding film 41. Pixels X 11 to X 1m ; X 21 to X 2m ;..., X n1 to X nm are incident on the photodiode D1. Photodiode D1 is a pulsed light having a pulse width T o incident through the opening 42 of the light shielding film is received as an optical signal and converts the optical signal into an electric charge. At this time, as shown in the timing diagram of FIG. 5, the discharge gate electrode 31 provided only on one side of the buried region 23 receives a high voltage (positive voltage) as the control signal TXD of the optical pulse having the pulse width To. Give against timing.
  • the rising edge of the control signal TXD received light pulse with a pulse width T o is applied to the discharge gate electrode 31, the light pulse delay time T d min, a delay such as timing
  • I p is the photocurrent generated by the received light pulse
  • Q B is the charge due to the background light
  • Q SR is the charge generated by the received light pulse
  • the response speed is slow
  • the timing of the light pulse is set so that all components generated in the embedded region 23 by the received light pulse are discharged to the discharge region 27.
  • the component Q B according to component Q SR and the background light of a long response time offset charges taken to be stored in the storage area 24, Q 3 Q B + Q SR (3) It is represented by From the equation (3), by canceling the offset charge component QSR having a slow response speed among the components Q B and the charge component caused by the background light included in the equations (1) and (2), It can be seen that the delay time T d can be obtained.
  • FIG. 6 An example of actual image sensor readout timing is shown in FIG.
  • the control signal TXD common to all the pixels is given to the discharge gate electrode 31 of FIGS. 2 and 3A and is operated at the same timing.
  • signals having different timings may be added for each row and given in conjunction with the read operation.
  • control signals TX (1),..., TX (i),..., TX (from the vertical scanning circuit 3 to the discharge gate electrodes 31 of each row of the pixel array section 1 shown in FIG. n-2), TX (n-1), TX (n) are sequentially applied as shown in FIG. 6, and the signal electrons in the storage region 24 are read out.
  • the method for reading out the signal to the outside of the image sensor is not different from a charge transfer type CMOS image sensor using a conventional embedded photodiode, and detailed description thereof is omitted.
  • FIG. 6 shows only the timing of the TX signal given for each row in the readout period.
  • the solid-state imaging device when charge is detected in synchronization with the modulated optical signal, there is one type of charge transfer path for signal detection. As compared with the conventional structure in which charges are distributed to the plurality of storage regions 24 via the gate electrode structure, it is possible to realize a distance image sensor with less variation in characteristics for each pixel. Further, according to the solid-state imaging device according to the first embodiment, the discharge gate electrode 31 that forms the potential gradient changing means (31, 33) is provided only on one side of the embedded region 23. Since the transfer / non-transfer of the signal charge to the storage region 24 can be controlled only by the potential control, the potential gradient becomes 0 near the center of the charge path as in the structure proposed in Patent Document 3. There is no inconvenience.
  • the T g is applied, changing the timing T d of the pulse in each frame
  • the timing chart in the case of measuring the lifetime of fluorescence is shown. Except for the period ⁇ T, a high voltage is applied to the discharge gate electrode 31 as the control signal TXD, and the charge in the buried region 23 is discharged to the discharge region 27.
  • the fluorescence lifetime ⁇ can be measured by reading out the charges generated by the fluorescence at different timings. Note that the overall reading operation as an image sensor is substantially the same as the operation described with reference to FIG.
  • the solid-state imaging device According to the solid-state imaging device according to the first embodiment, there is no inconvenience that the potential gradient becomes zero near the center of the charge path as in the structure proposed in Patent Document 3, and the charge transfer path In the case where charge is detected in synchronization with the modulated optical signal, there is only one type of charge transfer path for signal detection. Compared with the conventional structure in which charges are distributed to the storage region 24 through the gate electrode structure, the variation in characteristics of each pixel can be reduced, and the lifetime of fluorescence can be imaged.
  • the timing diagram shown in FIG. 7 can be used not only for measuring fluorescence lifetime but also for measuring fluorescence intensity.
  • the measurement of the intensity of the fluorescence may be performed by simply passing a window in time, discarding the components of the excitation light (discharging), and transferring only when the fluorescence is generated.
  • the timing of the time window is fixed, but since we want to collect fluorescence as much as possible, it begins to open immediately after the excitation light, and the time window is widened until it sufficiently attenuates, that is, ⁇ T is increased.
  • the time window ⁇ T is fixed, and after the charge due to the excitation light is sufficiently discharged, the discharge gate is closed, and only the charge generated by the fluorescence is transferred to the charge storage unit.
  • the separation of the component by excitation light and the component by fluorescence utilizes the fact that their wavelengths are different, and only an optical filter that is selected for the wavelength of light is used. Since the fluorescence wavelength components partially overlap, the excitation light may not always be sufficiently separated.
  • the separability is further improved and weaker fluorescence can be detected.
  • the electric charge accumulated in the accumulation region 24 is transferred to the readout region 28 by controlling the potential of the readout gate electrode 32.
  • the semiconductor element as a part of the pixel X ij of the solid-state imaging device is arranged so that the readout region 28a is located inside the buried region 23a and inside the accumulation region 24a, and the accumulation region is not provided with the readout gate electrode.
  • the charge accumulated in 24a may be directly transferred to the readout region 28.
  • the pixel (semiconductor element) of the solid-state imaging device according to the second embodiment of the present invention has the first conductive Type (p-type) semiconductor region 21, and a second conductivity type (n-type) buried region (light-receiving cathode region) 23a buried in a part of the semiconductor region 21 and forming a photodiode with the semiconductor region 21;
  • the second region having a higher impurity density than the buried region 23a, which is provided in a part of the semiconductor region 21 apart from the buried region 23a and discharges the charge generated by the photodiode from the buried region 23a at a specific timing.
  • Second impurity with high impurity density A type (n + type) readout region 28a and a semiconductor region 21 between the buried region 23a and the drain region 27 are provided above the channel, and the channel potential is controlled to read from the buried region 23a.
  • the pixel (semiconductor element) of the solid-state imaging device according to the second embodiment of the present invention is provided continuously around the readout region 28a so as to surround the readout region 28a, and the embedded region 23a for majority carriers in the embedded region 23a. Is further provided with a second conductivity type (n-type) accumulation region 24a that forms a potential valley that is deeper than the potential at the bottom of the potential valley formed by the read region 28a and shallower than the depth of the potential well for majority carriers formed by the read region 28a (FIG. 9). (See (b) and FIG. 9 (c)).
  • the potential gradient changing means (31, 32) forms a potential gradient in which the potential gradually decreases from the buried region 23a to the storage region 24a during the transfer of the charge, and transfers the charge from the buried region 23a to the storage region 24a.
  • the read region 28a is provided in the embedded region 23a. However, the read region 28a does not need to be completely included in the embedded region 23a, and the read region 28a is not embedded in the embedded region 23a. It may be provided continuously with the embedded region 23a or at least partially overlapping with the embedded region 23a.
  • an opening 42 of the light shielding film 41 is provided so that light selectively enters the buried region 23a.
  • the opening 42 of the light-shielding film 41 generation of photocharge occurs in the semiconductor region 21 immediately below the buried region 23a constituting the photodiode D1.
  • the light shielding film 41 is formed of aluminum (not shown) provided on any one of a plurality of interlayer insulating films having a multilayer wiring structure (not shown). What is necessary is just to comprise with metal thin films, such as Al), similarly to the solid-state imaging device which concerns on 1st Embodiment.
  • the pixel (semiconductor element) of the solid-state imaging device according to the second embodiment of the present invention is provided below the accumulation region 24 a and is formed from the semiconductor region 21.
  • a mold well region (p-well) 22 is formed.
  • a thick solid line 30a surrounding the pinning layer 26a further outside the broken line indicates a boundary with the element isolation region. That is, the outside of the thick solid line 30a shown in FIG. 8 is an element isolation insulating film region formed by the LOCOS method, the STI method, or the like.
  • the pixel (semiconductor element) of the solid-state imaging device according to the second embodiment has no readout gate electrode, but the discharge formed on the gate insulating film 33 between the buried region 23 a and the discharge region 27.
  • a discharge gate electrode 31 for controlling the channel potential to transfer electrons generated by the buried region 23a from the buried region 23a to the discharge region 27 is disposed only on one side of the buried region 23a.
  • the gate insulating film 33 and the discharge gate electrode 31 on the gate insulating film 33 control the potential of the channel formed in the upper part of the semiconductor region 21 between the buried region 23a and the discharge region 27, and the potential profile (potential (Gradient) is changed, and a potential gradient changing unit (discharge gradient / non-discharge) from the buried region 23a to the discharge region 27 and transfer / non-transfer of the signal charge from the buried region 23a to the storage region 24a are controlled. 31 and 33).
  • FIGS. 9B and 9C are potential diagrams in a cross section obtained by cutting the embedded region 23a, the accumulation region 24a, and the readout region 28a along a horizontal plane in the step cross-sectional view of FIG. 9A. Electron) is indicated by a black circle. Corresponding to FIG. 9A, on the left side of FIG. 9B and FIG. 9C, a state in which electrons below the Fermi level of the potential well in the discharge region 27 are filled is indicated by a right-up hatching. Further, on the right side of the potential well of the discharge region 27, a potential valley (first potential valley) PW1 indicating the position of the conduction band edge of the buried region 23a and a storage region 24a on the right side of the first potential valley PW1.
  • a potential valley (second potential valley) PW2 indicating the position of the conduction band edge is shown.
  • a potential well of the readout region 28a deeper than the bottom of the second potential valley PW2 is shown at the center of the second potential valley PW2. Since the depth of the potential well in the readout region 28a is a Fermi level, in FIG. 9B and FIG. 9C, the level at the upper end of the region indicated by the right-up hatching is the depth of the potential well. Define At a position above the Fermi level around the deep potential well indicating the readout region 28a, a conduction band edge indicating the bottom of the second potential valley PW2 shallower than the readout region 28a surrounds the second potential valley PW2.
  • the region 28a is monotonically continuous with the deep potential well formed by the region 28a.
  • the accumulation region 24a is such that the potential at the bottom of the potential valley for the majority carriers in the accumulation region 24a is deeper than the potential at the bottom of the potential valley formed by the buried region 23a and shallower than the depth of the potential well formed by the read region 28a.
  • the impurity density is set higher than the buried region 23a and lower than the impurity density of the read region 28a.
  • the potential barrier between the first potential valley PW1 and the deep potential well of the discharge region 27 shown on the left side corresponds to the potential distribution at the conduction band edge of the semiconductor region 21 immediately below the discharge gate electrode 31.
  • a low potential a negative voltage of about 0V or ⁇ 1V
  • TXD control signal
  • a potential barrier against electrons is formed between them, and a depletion potential gradient is generated from the buried region 23 toward the accumulation region 24a.
  • the electric field resulting from the potential distribution as shown in FIG. 9B most of the electrons (charges) generated in the buried region 23a are transferred to the storage region 24a, and the second potential valley indicating the storage region 24a. It is transferred to the deep potential well in the readout region 28a via PW2.
  • the semiconductor element according to the second embodiment improves the efficiency of discharging charges to the discharge region 27 and realizes high-speed transfer of signal charges from the buried region 23a to the read region 28a through the storage region 24a.
  • the pixel structure can be simplified.
  • the semiconductor element according to the second embodiment omits the read gate electrode for transferring the charge to the read region 28a, the structure of the semiconductor element is simplified and the area of the pixel can be reduced.
  • An image sensor that operates at high speed with high spatial resolution can be realized. However, it should be noted that in normal reading, the reset noise is not canceled and charges are accumulated on the semiconductor surface, so that dark current increases.
  • the discharge gate electrode 31 is provided only on one side of the buried region 23a, and only the potential control of the discharge gate electrode 31 is performed to the storage region 24a. Since the signal charge transfer / non-transfer can be controlled, there is no inconvenience that the potential gradient becomes zero near the center of the charge passage as in the structure proposed in Patent Document 3. Since the potential gradient can be generated in the entire width of the path, the structure of the pixel is simplified, the charge transfer efficiency is increased, and high resolution and high speed operation are possible.
  • the readout region 28a is positioned near the center of the surface of the storage region 24a, and below the storage region 24a.
  • the first conductivity type (p + -type) block layer 25a having a higher impurity density than the semiconductor region 21 is provided, and the charge accumulated in the accumulation region 24 is directly transferred to the read region 28 without providing the read gate electrode.
  • the storage region 24a used in the second embodiment is shown in the semiconductor element as a part of the pixel X ij of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 11 is a plan view, illustration of the gate insulating film is omitted, but the semiconductor region 21 between the buried region 23 b and the discharge region 27 is formed by the gate insulating film and the discharge gate electrode 31 on the gate insulating film.
  • the potential profile (potential gradient) is changed, the charge from the buried region 23b to the drain region 27 is discharged / non-discharged, and the read region 28b from the buried region 23b.
  • Potential gradient changing means for controlling the transfer / non-transfer of the signal charge to the.
  • the semiconductor element according to the third embodiment can improve the efficiency of discharging charges to the discharge region 27 and can realize high-speed transfer of signal charges from the buried region 23b to the read region 28b.
  • the pixel structure can be simplified.
  • the pixel (semiconductor element) of the solid-state imaging device according to the third embodiment does not have the accumulation region 24a, the potential profile without the second potential valley PW2 shown in FIG. 9 is obtained. For this reason, charges are directly transferred with high efficiency along the potential gradient from the potential valley formed by the buried region 23b to the potential well formed by the read region 28b, and an effect similar to that of the second embodiment is obtained. .
  • the planar pattern of the well region 22b and a part of the planar pattern of the readout region 28b overlap, so that the block layer is formed in the well region 22b.
  • a function equivalent to 25a can be provided, and light leakage from the semiconductor region 21 to the reading region 28b can be eliminated.
  • the well region 22b since a part of the readout region 28b protrudes from the well region 22b and the planar pattern of the well region 22b overlaps with the planar pattern of the readout region 28b, the well region 22b There is a possibility that a potential barrier is formed in the path from the potential valley formed by the buried region 23b to the potential well formed by the read region 28b.
  • a thick solid line 30b surrounding the pinning layer 26b on the outer side of the broken line indicating the well region 22b indicates a boundary with the element isolation region. That is, the outside of the thick solid line 30b shown in FIG. 11 is an element isolation insulating film region formed by the LOCOS method, the STI method, or the like.
  • the discharge gate electrode 31 is provided only on one side of the embedded region 23b, and only the potential control of the discharge gate electrode 31 is performed to the readout region 28b. Since the signal charge transfer / non-transfer can be controlled, there is no inconvenience that the potential gradient becomes zero near the center of the charge passage as in the structure proposed in Patent Document 3. Since the potential gradient can be generated in the entire width of the path, the structure of the pixel is simplified, the charge transfer efficiency is increased, and high resolution and high speed operation are possible.
  • LED illumination as a light source used for distance measurement or the like may be enhanced relative to background light. it can.
  • a low voltage is applied as the control signal TXD to the discharge gate electrode 31 in accordance with the timing at which the LED emits light, and the charge generated by the LED is transferred to the storage region 24. In other periods, the generated electrons are discharged to the discharge area 27.
  • the light emission duty ratio can be reduced, and the maximum allowable drive current can be increased as compared with the case of direct current light emission. Therefore, it is necessary to obtain the same light emission intensity. The number of LEDs can be reduced.
  • the region of the storage region 24a and the block layer 25a used in the second embodiment is eliminated, and a well region (p well )
  • a layout in which 22b is overlapped with the readout area 28b is adopted, a layout that leaves a planar pattern of the storage area 24a may be adopted. That is, the pattern of the block layer 25a of the pixel of the solid-state imaging device according to the second embodiment shown in FIG. 9 is eliminated, but the pattern of the storage region 24a is used, and the well region is included in a part of the planar pattern of the readout region. You may employ
  • the second potential valley PW2 remains as shown in FIG. 9, and the second potential valley PW2 is changed from the first potential valley PW1 formed by the buried region 23b.
  • the charges are sequentially transferred to the potential well formed by the readout region via the route, and the effect similar to that of the second embodiment is obtained.
  • the light leakage characteristic from the semiconductor region 21 to the readout region is disadvantageous.
  • the manufacturing process of the solid-state imaging device is simplified by adopting the layout that eliminates the block layer 25a.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type. Even if the second conductivity type is p-type, it can be easily understood that the same effect can be obtained if the electrical polarity is reversed.

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Abstract

　電荷の転送効率が良く、画素の構造が簡単で高解像度化及び高速動作が可能な固体撮像装置を提供する。ｐ型の半導体領域（２１）と、半導体領域（２１）とフォトダイオードをなすｎ型の埋込領域（２３）と、埋込領域（２３）からフォトダイオードが生成した電荷を排出する、埋込領域（２３）よりも高不純物密度でｎ型の排出領域２７と、電荷の非排出時に電荷を埋込領域（２３）から転送され蓄積する、埋込領域（２３）よりも高不純物密度でｎ型の読み出し領域（２８）と、埋込領域（２３）から読み出し領域（２８）へ至るポテンシャルプロファイルの電位勾配、及び埋込領域（２３）から排出領域２７へ至るポテンシャルプロファイルの電位勾配を変化させ、電荷の転送及び排出を制御する電位勾配変更手段（３１，３２）とを備える。

Description

半導体素子及び固体撮像装置
　本発明は光が生成した電子の検出を時間領域で変調する機能を持った半導体素子、及びこの半導体素子を１次元又は２次元配列した固体撮像装置に関する。
　１９９４年に発表された「強度変調された照射野の検出及び復調のための装置（特許文献１参照。）」等の画素内に光で発生した電子の検出を時間領域で変調する機能を持ったセンサ要素は、「ロックインピクセル」とも呼ばれる。この様なロックインピクセルからなるセンサ要素を、最近のＣＭＯＳイメージセンサに用いられている埋込フォトダイオード構造に適用して、ロックインイメージセンサを実現することができれば、量産性に優れるため、安価で高性能なセンサが得られると期待される。
　例えば、ＣＭＯＳ製造技術を用いて共通のＩＣ上に形成されたピクセル光検知ディテクタ及び専用の電子回路及び対応する処理回路の２次元アレイを含んだ３次元画像化システムが提案されている（特許文献２参照。）。特許文献１の１つの実施例においては、各ディテクタは、システムによって放射され、物体の点から反射され、そしてフォーカスされたピクセルディテクタによって検出されたパルスについての飛行時間（ＴＯＦ）に比例するクロックパルス数を積算する対応する高速カウンタを有している。ＴＯＦデータは、特定のピクセルから、放射された光パルスを反射する物体上の点までの距離についての直接のディジタル的な尺度を与える。特許文献２の第２実施例では、カウンタ及び高速クロック回路は設けられず、代わりに電荷蓄積器及び電子シャッタ（Ｓ１）が各ピクセルディテクタに設けられる。各ピクセルディテクタは電荷を蓄積し、その総量が往復のＴＯＦの直接的な尺度を与える。
　しかしながら、従来のロックインピクセルを用いたイメージセンサは、いずれもＭＯＳトランジスタのゲート構造を介して、電荷を１つ以上の蓄積領域に転送する動作を、変調された光と同期して検出するものである。このため、従来のロックインピクセルを用いたイメージセンサは構造が複雑であり、又ＭＯＳトランジスタのゲート構造を介した転送の場合、シリコン（Ｓｉ）とシリコン酸化膜（ＳｉＯ2）の界面のトラップに電子が捕獲され、転送遅れが生じるという問題も発生する。
　このため、本発明者の一人は固体撮像装置のそれぞれの画素として機能する半導体素子が、光を入射するｎ型の受光用表面埋込領域と、平面パターン上、受光用表面埋込領域と一部重複する位置に埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸（電子井戸）の深さが深く、受光用表面埋込領域が生成した電荷を蓄積するｎ型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を受け入れるｎ型の電荷読み出し領域と、受光用表面埋込領域が生成した電子を排出するように、平面パターン上、受光用表面埋込領域の両側にそれぞれ配置されたｎ型の第１及び第２の排出ドレイン領域とを備える構造を提案した（特許文献３参照。）。ここで、受光用表面埋込領域と第１及び第２の排出ドレイン領域は、ｐ型の半導体領域の表面の一部に埋め込まれている。受光用表面埋込領域の上には、ｐ+型ピニング層が配置され、ｐ+型ピニング層の上、ｐ+型ピニング層と第１の排出ドレイン領域の間の半導体領域の上、及び、ｐ+型ピニング層と第２の排出ドレイン領域の間の半導体領域の上にはゲート絶縁膜が形成されている。そして、ゲート絶縁膜上には、受光用表面埋込領域が生成した電子を第１及び第２の排出ドレイン領域へそれぞれ排出するため、平面パターン上、受光用表面埋込領域の両側に受光用表面埋込領域を挟むように、第1及び第２の排出ゲート電極が配置されている。
　特許文献３で提案した構造においては、電荷蓄積領域と電荷読み出し領域との間に、電荷蓄積領域から電荷読み出し領域へ電荷を転送する読み出しゲート電極が配置され、読み出しゲート電極がゲート絶縁膜を介して電荷蓄積領域と電荷読み出し領域との間に形成される転送チャネルの電位を制御し、電荷蓄積領域から電荷読み出し領域へ電荷を転送する。ゲート絶縁膜と、ゲート絶縁膜上の第1及び第２の排出ゲート電極とで、受光用表面埋込領域と第１の排出ドレイン領域の間の半導体領域の上部及び受光用表面埋込領域と第２の排出ドレイン領域の間の半導体領域の上部に形成されるチャネルの電位をそれぞれ制御して、受光用表面埋込領域から第１及び第２の排出ドレイン領域へそれぞれ電荷を排出する。
　特許文献３で提案した構造によれば、受光用表面埋込領域と電荷蓄積領域の間にゲート構造を設けなくても、第1及び第２の排出ゲート電極に印加する電圧によりポテンシャル形状を変化させることにより、受光用表面埋込領域から電荷蓄積領域への電荷の転送を制御することができる。
特表平１０－５０８７３６号公報 特表２００３－５１０５６１号公報 国際公開ＷＯ２０１０／０７４２５２号公報
　特許文献３で提案した半導体素子においては、電荷転送経路のポテンシャル分布（ポテンシャル形状）を静電誘導効果により制御して、第1及び第２の排出ゲート電極による電子の転送方向の変調を実現しているが、受光用表面埋込領域の両側に排出ゲート電極があると、構造が複雑になるばかりか、電荷転送経路の中心付近でポテンシャル傾斜が０になってしまい、電荷の一部が残ってしまう可能性があり、効率よく電荷を転送できないという不具合があった。
　本発明は、以上を鑑みて発案されたものであり、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合を解消して、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることにより、電荷の転送効率が良く、画素の構造が簡単で高解像度化及び高速動作が可能な固体撮像装置及びこの固体撮像装置のセンサ要素（画素）として用いることの可能な半導体素子を提供することを目的とする。
　上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の半導体領域と、(b)半導体領域の上部の一部に埋め込まれ、半導体領域とフォトダイオードをなす第２導電型の埋込領域と、(c)埋込領域から離間して半導体領域の一部に設けられ、特定のタイミングにおいて埋込領域からフォトダイオードが生成した電荷を排出する、埋込領域よりも高不純物密度で第２導電型の排出領域と、(d)半導体領域の一部に設けられ、電荷の非排出時に電荷を埋込領域から転送され、読み出されるまで蓄積する、埋込領域よりも高不純物密度で第２導電型の読み出し領域と、(e)埋込領域と排出領域との間の半導体領域からなるチャネルの上部に設けられ、チャネルの電位を制御して、埋込領域から読み出し領域へ至るポテンシャルプロファイルの少なくとも一部の電位勾配、及び埋込領域から排出領域へ至るポテンシャルプロファイルの電位勾配を変化させ、電荷の転送の少なくとも一部及び電荷の排出を制御する電位勾配変更手段とを備える半導体素子であることを要旨とする。
　本発明の第２の態様は、第１の態様で述べた半導体素子を画素として複数配列した固体撮像装置であることを要旨とする。
　本発明によれば、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もなく、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることができるので、電荷の転送効率が良く、画素の構造が簡単で高解像度化及び高速動作が可能な固体撮像装置及びこの固体撮像装置のセンサ要素（画素）として用いることの可能な半導体素子を提供できる。
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的な平面図である。 第１の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。 図３（ａ）は、図２のＡ－Ａ方向から見た模式的な断面図である。図３（ｂ）は、電荷の蓄積領域への転送の様子を説明するポテンシャル図である。図３（ｃ）は、電荷の排出領域への排出の様子を説明するポテンシャル図である。 第１の実施の形態に係る半導体素子の製造方法を説明する模式的な断面図である。 第１の実施の形態に係る固体撮像装置の読み出し方法を、排出ゲート電極に印加する制御信号ＴＸＤの繰り返し周期を基礎として説明するタイミングチャートである。 第１の実施の形態に係る固体撮像装置の読み出し方法を、１フレームについて説明するタイミングチャートである。 第１の実施の形態に係る固体撮像装置を用いて、蛍光の寿命を測定する場合のタイミング図である。 本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。 図９（ａ）は、図８のＢ－Ｂ方向から見た模式的な断面図である。図９（ｂ）は、電荷の読み出し領域への転送の様子を説明するポテンシャル図である。図９（ｃ）は、電荷の排出領域への排出の様子を説明するポテンシャル図である。 光源としてＬＥＤ照明を背景光に対して相対的に増強させる場合のタイミング図である。 本発明の第３の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
　次に、図面を参照して、本発明の第１～第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　又、以下に示す第１～第３の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、染色した生体細胞からの蛍光や蛍光寿命を測定するバイオイメージング用固体撮像装置、或いは、各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　（第１の実施の形態）
　本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５，６）とを同一の半導体チップ上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１～ｍ；ｊ＝１～ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部１の下辺部には、画素行Ｘ11～Ｘ1m；……；Ｘi1～Ｘim；……；Ｘ(n-2)1～Ｘ(n-2)m；Ｘ(n-1)1～Ｘ(n-1)m；Ｘn1～Ｘnm方向に沿って水平走査回路２が設けられ、画素アレイ部の左辺部には画素列Ｘ11，……，Ｘi1，……，Ｘ(n-2)1，Ｘ(n-1)1，Ｘn1；Ｘ12，……，Ｘi2，……，Ｘ(n-2)2，Ｘ(n-1)2，Ｘn2；Ｘ13，……，Ｘi3，……，Ｘ(n-2)3，Ｘ(n-1)3，Ｘn3；……；Ｘ1j，……，Ｘij，……，Ｘ(n-2)j，Ｘ(n-1)j，Ｘnj；……；Ｘ1m，……，Ｘim，……，Ｘ(n-2)m，Ｘ(n-1)m，Ｘnm方向に沿って垂直走査回路３が設けられている。垂直走査回路３及び水平走査回路２には、タイミング発生回路４が接続されている。
これらのタイミング発生回路及び水平走査回路２及び垂直走査回路３によって画素アレイ部内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ11～Ｘ1m；……；Ｘi1～Ｘim；……；Ｘ(n-2)1～Ｘ(n-2)m；Ｘ(n-1)1～Ｘ(n-1)m；Ｘn1～Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11～Ｘ1m；……；Ｘi1～Ｘim；……；Ｘ(n-2)1～Ｘ(n-2)m；Ｘ(n-1)1～Ｘ(n-1)m；Ｘn1～Ｘnmの画素信号を各画素列Ｘ11，……，Ｘi1，……，Ｘ(n-2)1，Ｘ(n-1)1，Ｘn1；Ｘ12，……，Ｘi2，……，Ｘ(n-2)2，Ｘ(n-1)2，Ｘn2；Ｘ13，……，Ｘi3，……，Ｘ(n-2)3，Ｘ(n-1)3，Ｘn3；……；Ｘ1j，……，Ｘij，……，Ｘ(n-2)j，Ｘ(n-1)j，Ｘnj；……；Ｘ1m，……，Ｘim，……，Ｘ(n-2)m，Ｘ(n-1)m，Ｘnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。
　第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11～Ｘ1m；……；Ｘi1～Ｘim；……；Ｘ(n-2)1～Ｘ(n-2)m；Ｘ(n-1)1～Ｘ(n-1)m；Ｘn1～Ｘnmとして機能する半導体素子の平面構造の一例を、図２に示し、図２の平面図における半導体素子のＡ－Ａ方向から見たに対応する断面図を図３（ａ）に示す。図３（ａ）に示すように、画素Ｘijの一部となる半導体素子は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１の上部に埋め込まれ、光を入射する第２導電型（ｎ型）の埋込領域（受光カソード領域）２３と、半導体領域２１の上部の一部に埋込領域（受光カソード領域）２３と一部を重複し、且つ埋込領域２３と隣接（連続）して埋め込まれ、埋込領域２３よりもポテンシャル谷（電子井戸）の深さが深く（図３（ｂ）及び図３（ｃ）参照。）、埋込領域２３が生成した電荷を蓄積する第２導電型（ｎ＋型）の蓄積領域２４と、蓄積領域２４の下方に位置し、半導体領域２１より高不純物密度の第１導電型（ｐ＋型）のブロック層２５と、半導体領域２１の上部の一部に蓄積領域２４から右方に離間して埋め込まれ、蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ＋型）の読み出し領域２８と、半導体領域２１の上部の一部に埋込領域２３から左方に離間して埋め込まれ、埋込領域２３が生成した電子を排出する第２導電型（ｎ＋型）の排出領域２７とを備える。埋込領域２３の上から蓄積領域２４の上に渡り、第１導電型（ｐ＋型）のピニング層２６が配置されている。ピニング層２６は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として用いている。
　図２に破線で示したように、ピニング層２６、ピニング層２６の下方の埋込領域２３、読み出し領域２８と排出領域２７を囲むように、半導体領域２１より高不純物密度の第１導電型のウェル領域（ｐウェル）２２が形成されている。図３（ａ）では、「第１導電型の半導体領域」として、第１導電型の半導体領域２１を用いる場合を例示しているが、半導体領域２１の代わりに、第１導電型（ｐ型）の半導体基板上に、半導体基板よりも低不純物密度の第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体領域として採用しても良く、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体領域として採用しても良い。第２導電型（ｎ型）の半導体基板上に、pn接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合光が、第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、pn接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。
　埋込領域２３と、埋込領域２３の直下の半導体領域（アノード領域）２１とで第１の埋込フォトダイオード（以下において、単に「フォトダイオード」という。）Ｄ１を構成している。蓄積領域（カソード領域）２４と、蓄積領域２４の直下の半導体領域２１とで第２の埋込フォトダイオード（以下において「電荷蓄積ダイオード」という。）Ｄ２を構成している。
　ピニング層２６上の半導体領域２１の上、及び埋込領域２３と読み出し領域２８との間の半導体領域２１の上にはゲート絶縁膜３３が形成されている。ゲート絶縁膜３３としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜３３として使用可能である。
　ゲート絶縁膜３３の上部には、蓄積領域２４と読み出し領域２８との間に形成される転送チャネルの電位を制御して、蓄積領域２４から読み出し領域２８へ電荷を転送する読み出しゲート電極３２と、埋込領域２３と排出領域２７との間に形成される排出チャネルの電位を制御して、埋込領域２３から、埋込領域２３が生成した電子を排出領域２７へ電荷を転送する排出ゲート電極３１が埋込領域２３の片側にのみ配置されている。ゲート絶縁膜３３とゲート絶縁膜３３上の排出ゲート電極３１とで、埋込領域２３と排出領域２７との間の半導体領域２１の上部に形成されるチャネルの電位を制御し、ポテンシャルプロファイル（電位勾配）を変更して、埋込領域２３から排出領域２７への電荷を排出／非排出、及び蓄積領域２４への信号電荷の転送／非転送を制御する電位勾配変更手段（３１，３３）を構成している。又、ゲート絶縁膜３３とゲート絶縁膜３３上の読み出しゲート電極３２とで、蓄積領域２４と読み出し領域２８との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、蓄積領域２４から読み出し領域２８へ電荷を転送する電荷転送制御手段（３２，３３）を構成している。
　図３（ｂ）及び図３（ｃ）は、図３（ａ）の断面図において、埋込領域２３、蓄積領域２４、読み出し領域２８を水平面で切った断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３（ａ）に対応して、図３（ｂ）及び図３（ｃ）の中央の左側に埋込領域２３の伝導帯端の位置を示すポテンシャル谷（第１のポテンシャル谷）ＰＷ１を示す。更に、第１のポテンシャル谷ＰＷ１の右側に、蓄積領域２４の伝導帯端の位置を示すポテンシャル谷（第２のポテンシャル谷）ＰＷ２を示す。更に、第２のポテンシャル谷ＰＷ２の右側に、読み出し領域２８のポテンシャル井戸のフェルミレベル以下の電子が充満した状態を右上がりのハッチングで示す。読み出し領域２８のポテンシャル井戸の深さは、フェルミレベルになるので、図３（ｂ）及び図３（ｃ）においては、右上がりのハッチングで示した領域の上端のレベルが、ポテンシャル井戸の深さを定義する。第２のポテンシャル谷ＰＷ２と、読み出し領域２８のポテンシャル井戸との間の電位障壁は、読み出しゲート電極３２直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。一方、第１のポテンシャル谷ＰＷ１の左側に、排出領域２７のポテンシャル井戸のフェルミレベル以下の電子が充満した状態を右上がりのハッチングで示す。第１のポテンシャル谷ＰＷ１と、排出領域２７のポテンシャル井戸との間の電位障壁は、埋込領域２３の片側にのみ設けられた排出ゲート電極３１直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。
　図３（ｂ）及び図３（ｃ）に示すように、埋込領域２３と蓄積領域２４との間にポテンシャルバリアを設けないようにして、埋込領域２３の完全空乏化したときの第１のポテンシャル谷ＰＷ１の深さが、蓄積領域２４の完全空乏化したときの第２のポテンシャル谷ＰＷ２の深さよりも階段状（ステップ状）に浅くなるようにするためには、例えば、埋込領域２３の不純物密度よりも蓄積領域２４の不純物密度が階段状に高くなるように、それぞれの不純物密度を選べば良い。埋込領域２３の不純物密度よりも蓄積領域２４の不純物密度を階段状に高く設定する方法は、公知の種々の方法が採用可能である。但し、図２に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリアが発生しないようにするためには、図２及び図３（ａ）に示すように、蓄積領域２４には、深い第２のポテンシャル谷ＰＷ２を形成するようにｎ型の不純物が２回イオン注入され（不純物密度ｎ1と不純物密度ｎ2）、浅い第１のポテンシャル谷ＰＷ１を形成する埋込領域２３には１回のみイオン注入される（不純物密度ｎ1のみ）ようにすれば良い。即ち、図２の平面図において埋込領域２３と蓄積領域２４との両方を含む広い領域への不純物密度ｎ1を実現するためのイオン注入のマスクと、蓄積領域２４のみからなる狭い領域への不純物密度ｎ2のイオン注入のマスクを用意し、マスク合わせにより選択的に１回のみイオン注入される領域と選択的に２回イオン注入される領域を形成して階段状の不純物密度分布を実現すれば良い。
　ブロック層２５は、第１の実施の形態に係る固体撮像装置に使用する波長が長い場合において、半導体領域２１の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、蓄積領域２４に取り込まれるのをブロックすることができる。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、排出ゲート電極３１の電位制御による発生電子の蓄積領域２４への転送の変調特性に対する、半導体領域２１の深くで発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。
　蓄積領域２４及びブロック層２５は、図４に示すように、半導体領域２１を、フォトレジスト膜でマスキングし、例えばｐ型の半導体を形成するホウ素イオン（11Ｂ＋）、ｎ型の半導体を形成する砒素イオン（75Ａｓ＋）を、順次イオン注入することにより形成される。ブロック層２５を形成するホウ素イオン（11Ｂ＋）は深く、蓄積領域２４を形成する砒素イオン（75Ａｓ＋）等は浅く注入する。イオン注入の加速電圧が高いほど深く注入することができるが、同じ加速電圧の場合は軽い質量のホウ素の方が砒素と比べ深く注入される。蓄積領域２４及びブロック層２５は、１種のマスクを用いて形成されるので、フォトレジスト膜のマスクずれによるポテンシャルバリアが形成されることを防ぐことができ、ポテンシャルバリアによる電荷の転送不良をなくし、転送を高速化できる。
　図２に示す平面図において、埋込領域２３は、Ｆ字型をなすように、上側に延伸した先の２箇所で屈折して右側に２本の段付きストライプとして延伸し、２本の段付きストライプはそれぞれ、右方に向け階段状に幅が減少している。図２に示すように、埋込領域２３の平面パターンの一部を複数の細い縞状（ストライプ状）にして、互いに対峙させることにより、縞状パターンの間の半導体領域２１を容易に空乏化させることができる。Ｆ字型をなす縞状パターンにより、受光面積を拡大し、且つ第１のポテンシャル谷ＰＷ１の底（空乏化したときの電位）を実効的に第２のポテンシャル谷ＰＷ２の底よりも高くすることができ、信号電荷の完全転送を行うことができる。図２では、Ｆ字型をなすように、右上側に２本の段付きストライプを示したが例示に過ぎず、３本以上のストライプでも構わない。図２において、排出ゲート電極３１は、埋込領域２３の左側の辺の一部と隣接するように、埋込領域２３の片側にのみ配置され、排出領域２７は、埋込領域２３の左側に排出ゲート電極３１を隔てて、排出ゲート電極３１の一部から左側に突出するように隣接して設けられている。下側の部分に埋込領域２３と一部を重畳し蓄積領域２４及びブロック層２５が設けられている。蓄積領域２４とブロック層２５とは同一のマスクを用いて形成されているので図２に示す平面図において一致している。
　排出領域２７と排出ゲート電極３１とは、図示を省略した表面配線により互いに接続されている。埋込領域２３の上にはピニング層２６が形成されているので、半導体領域２１の最上層に着目すれば、ピニング層２６と排出領域２７との間の半導体領域２１の上方に排出ゲート電極３１が設けられていることになる。更に、ピニング層２６と読み出し領域２８との間には読み出しゲート電極３２が設けられている。
　図２及び図３（ａ）に示すように、電荷が埋込領域２３から排出されるときの、電荷流入面の主面となる排出領域２７の端部が、排出ゲート電極３１直下において、平面パターン上で、埋込領域２３の端部と平行に対峙している。そして、埋込領域２３の片側にのみ設けられた排出ゲート電極３１が埋込領域２３の一部に重複し且つ隣接するように配置されているので、電位勾配変更手段（３１，３３）によって、ポテンシャルプロファイル（電位勾配）を変更する際には、埋込領域２３の排出領域２７に対向する部分の全体において、排出領域２７に向かう電界を排出ゲート電極３１直下の半導体領域２１に発生させることができる。よって、第１の実施の形態に係る半導体素子は、電荷の排出領域２７への排出効率を向上させ、且つ埋込領域２３から蓄積領域２４に至る信号電荷の高速転送を実現することが可能であると共に、画素の構造を簡単化できる。
　図２の平面図に示すように、埋込領域２３、蓄積領域２４、読み出し領域２８及び排出領域２７を囲むように、破線で示した領域の外側に第１導電型のウェル領域（ｐウェル）２２が形成されている。破線の更に外側のピニング層２６を囲む太い実線３０は、素子分離領域との境界を示す。即ち、図２に示す太い実線３０の外側が、ＬＯＣＯＳ法やＳＴＩ法等によって形成される素子分離絶縁膜の領域である。
　例えば、排出領域２７に接続された排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えると、図３（ｃ）に示すような埋込領域２３から排出領域２７の方に向かう空乏化電位の傾きが発生する。図３（ｃ）に示すような傾きのポテンシャル分布に起因する電界によって、埋込領域２３で発生した殆どの電子は排出領域２７に排出され、これにより蓄積領域２４には転送されなくなる。
　一方、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は－１Ｖ程度の負電圧）を与えると、図３（ｂ）に示すように、埋込領域２３と排出領域２７との間に電子に対する電位障壁が形成され、埋込領域２３から蓄積領域２４の方に向かう空乏化電位の傾きが発生する。よって、埋込領域２３から排出領域２７には電子は排出が止まり、図３（ｂ）に示すようなポテンシャル分布に起因する電界によって、埋込領域２３で発生した殆どの電子（電荷）が、蓄積領域２４に転送される。
　以上のように、埋込領域２３と蓄積領域２４との間に特別なゲート構造を設けることなく、埋込領域２３の片側にのみ設けられた排出ゲート電極３１の電位制御だけで、光による発生電子の蓄積領域２４への蓄積量（又は蓄積状態）を変調することができる。又、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧を与えたときには、埋込領域２３から蓄積領域２４の方に向かう空乏化電位の傾きが形成されているので、埋込領域２３から蓄積領域２４にすべての電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止できる。
　この様に、第１の実施の形態に係る固体撮像装置によれば、埋込領域２３の片側にのみ、電位勾配変更手段（３１，３３）をなす排出ゲート電極３１が設けられ、排出ゲート電極３１の電位制御だけで、蓄積領域２４への信号電荷の転送／非転送を制御することができるので、特許文献３で提案した構造の場合のような、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もなく、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることができるので、画素の構造が簡単化され、電荷の転送効率が高くなり、高解像度化及び高速動作が可能になる。又、埋込領域２３から蓄積領域２４に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのシリコン／酸化膜界面（Ｓｉ－ＳｉＯ2界面）での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する。更に、埋込領域２３と蓄積領域２４が１つの埋込フォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となる。更に、蓄積領域２４の下方に、ブロック層２５を備えているので、排出ゲート電極３１の電位制御による発生電子の蓄積領域２４への転送の変調特性に対する、半導体領域２１の深い位置で発生した電子が表面に拡散によって戻ってくる影響を抑制することができる。
　一方、読み出しゲート電極３２は、ゲート絶縁膜３３を介して転送チャネルの電位を静電的に制御する。例えば、読み出しゲート電極３２に制御信号ＴＸとして低い電圧（０Ｖ、又は負電圧）を与えると、蓄積領域２４と読み出し領域２８との間に電子に対する電位障壁が形成され、蓄積領域２４から読み出し領域２８へ電荷は転送されない。一方、読み出しゲート電極３２に制御信号ＴＸとして高い電圧（正の電圧）を与えると、蓄積領域２４と読み出し領域２８との間の電位障壁の高さが減少、若しくは消滅し、蓄積領域２４から読み出し領域２８へ電荷が転送される。
　図３（ａ）に示すように、読み出し領域２８には、読み出し用バッファアンプを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極が接続されている。信号読み出しトランジスタＴＡijのドレイン電極は電源ＶＤＤに接続され、信号読み出しトランジスタＴＡijのソース電極は画素選択用のスイッチングトランジスタＴＳijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳijのソース電極は、垂直信号線Ｂjに接続され、スイッチングトランジスタＴＳijのゲート電極には水平ラインの選択用制御信号Ｓ（ｉ）が垂直走査回路３から与えられる。選択用制御信号Ｓ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳijが導通し、信号読み出しトランジスタＴＡijで増幅された読み出し領域２８の電位に対応する電流が垂直信号線Ｂjに流れる。更に、読み出し領域２８には、読み出し用バッファアンプを構成するリセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＴＲijのゲート電極にはリセット信号Ｒ（ｉ）が与えられる。リセット信号Ｒ（ｉ）をハイ（Ｈ）レベルにして、リセットトランジスタＴＲijが読み出し領域２８に蓄積された電荷を吐き出し、読み出し領域２８をリセットする。
　半導体領域２１は、不純物密度５×１０12ｃｍ-3程度以上、５×１０16ｃｍ-3程度以下程度が好ましい。図３（ｂ）及び図３（ｃ）に示すように、蓄積領域２４の多数キャリアに対するポテンシャル谷の底の電位が、埋込領域２３がなすポテンシャル谷の底の電位よりも深くなるように、蓄積領域２４の不純物密度は埋込領域２３よりも高く設定している。例えば、埋込領域２３の不純物密度は、１×１０17ｃｍ-3程度以上、８×１０18ｃｍ-3程度以下、好ましくは２×１０17ｃｍ-3程度以上、１×１０18ｃｍ-3程度以下、代表的には、例えば８×１０17ｃｍ-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１～３μｍ程度、好ましくは０．１～0.3μｍ程度とすることが可能である。一方、蓄積領域２４の不純物密度は、１×１０17ｃｍ-3程度以上、8×１０18ｃｍ-3程度以下、好ましくは4×１０17ｃｍ-3程度以上、2×１０18ｃｍ-3程度以下、代表的には、例えば1.6×１０18ｃｍ-3程度の値が採用可能であり、その厚さは０．１～３μｍ程度、好ましくは０．1～0．3μｍ程度とすることが可能である。蓄積領域２４の不純物密度は、埋込領域２３の不純物密度の１．２～５倍、好ましくは1.5～2.5倍程度に設定しておけば、蓄積領域２４のポテンシャル谷の底の電位が、埋込領域２３がなすポテンシャル谷の底の電位よりも適度に深くなる。
　ゲート絶縁膜３３を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜３３を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εr（１ＭＨｚでεr＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εr＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜をゲート絶縁膜３３に用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ2膜）をゲート絶縁膜３３に用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜をゲート絶縁膜３３に用いるのが製造工程の簡略化に適している。
　図３（ａ）に示すように、遮光膜４１の開口部４２は、光電荷の発生が、フォトダイオードＤ１を構成している埋込領域２３の直下の半導体領域２１で生じるように選択的に設けられている。図３（ａ）では、ゲート絶縁膜３３のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。
　＜固体撮像装置の動作：距離画像センサ＞
　図２及び図３（ａ）に概略構成を示したロックインピクセルの応用を以下に説明する。即ち、光源からパルス幅Ｔoの繰り返しパルス信号として照射された光が、対象物で反射され、レンズを介して、図１に示した固体撮像装置（２次元イメージセンサ）のそれぞれの画素Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnmに入射する。即ち、図３（ａ）に示したように、それぞれの画素Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnmの遮光膜４１の開口部４２を介して、それぞれの画素Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～ＸnmのフォトダイオードＤ１に入射する。フォトダイオードＤ１は、遮光膜の開口部４２を介して入射したパルス幅Ｔoのパルス光を光信号として受光し、この光信号を電荷に変換する。この際、図５に示すタイミング図のように、埋込領域２３の片側にのみ設けられた排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を受信したパルス幅Ｔoの光パルスのタイミングに対して与える。
　既に説明したとおり、排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えると、図３（ｃ）に示すような傾きのポテンシャル分布に起因する電界によって、埋込領域２３で発生した殆どの電子は排出領域２７に排出される。一方、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は－１Ｖ程度の負電圧）を与えると、 図３（ｂ）に示すようなポテンシャル分布によって、埋込領域２３で発生した殆どの電子（電荷）が、蓄積領域２４に転送される。
　先ず、図５（ａ）のように、パルス幅Ｔoの受信光パルスが排出ゲート電極３１に印加する制御信号ＴＸＤの立ち上がりエッジに、光パルスの遅れ時間Ｔd分、遅れてかかるようなタイミングで発光させた場合、光パルスによって埋込領域２３で発生し、蓄積領域２４に蓄積される電荷Ｑ1は、

　　　Ｑ1＝Ｉp(Ｔo－Ｔd)＋ＱB＋ＱSR　　　　　　　　　　　…（１）

で与えられる。ここで、Ｉpは受信光パルスにより発生する光電流、ＱBは背景光による電荷、ＱSRは受信光パルスによって発生した電荷の内、応答速度が遅く、埋込領域２３中でオフセット電荷としてふるまう成分である。
　図５（ｂ）では、計測対象とする測距範囲において、パルス幅Ｔoの受信光パルスによる埋込領域２３で発生した電荷は、すべて蓄積領域２４に蓄積されるように光パルスのタイミングを設定しており、この場合に、蓄積される電荷Ｑ2は、

　　　Ｑ2＝ＩpＴo＋ＱB＋ＱSR　　　　　　　　　　　　　　…（２）

と表される。
　図５（ｃ）では、受信した光パルスにより埋込領域２３で発生した成分は、すべて排出領域２７に排出されるように光パルスのタイミングを設定している。この場合は、応答速度の遅いオフセット電荷の成分ＱSRと背景光による成分ＱBが蓄積領域２４に蓄積されるように取り込まれ、

　　　Ｑ3＝ＱB＋ＱSR　　　　　　　　　　　　　　　　　　…（３）

で表される。式（３）から、式（１），式（２）に含まれる背景光による成分ＱBと電荷の成分の内、応答速度の遅いオフセット電荷の成分ＱSRをキャンセルすることにより、光パルスの遅れ時間Ｔdを求めることができることが分かる。即ち、光パルスの遅れ時間Ｔdは、

　　　Ｔd＝Ｔo(Ｑ2－Ｑ1)/(Ｑ2－Ｑ3)　　　　　　　　　　　…（４）

から求めることができるので、対象物までの距離Ｌは、光速ｃを用いて、

　　　Ｌ＝（ｃ/２)Ｔd＝（ｃ/２)Ｔo(Ｑ2－Ｑ1)/(Ｑ2－Ｑ3)　…（５）

により求められる。
　実際には、図５で示した排出ゲート電極３１に印加する制御信号ＴＸＤの繰り返し周期ＴSを１サイクルとして、多数回繰り返し、十分な電子数を蓄積領域２４に蓄積したのち、各画素の信号をイメージセンサの外部に読み出す。その一連の操作を図５（ａ），（ｂ），（ｃ）に対して順次行い、読み出された各電荷量に比例した信号電圧或いは、その信号電圧に比例したディジタル値により、ディジタル領域での演算で、式（５）に相当する処理を行うことで距離が求められる。
　実際のイメージセンサの読み出しのタイミングの例を、図６に示す。図１に示した固体撮像装置（２次元イメージセンサ）では、図２及び図３（ａ）の排出ゲート電極３１に、全画素共通の制御信号ＴＸＤを与え、同じタイミングで動作させる。或いは、例えば、行毎にタイミングの異なる信号を加え、読み出し動作と連動させて与えても良い。図６のように、「光照射」の期間で、排出ゲート電極３１に制御信号ＴＸＤを繰り返し周期ＴSで、多数回繰り返し印加し、電荷の排出領域２７への排出と、蓄積領域２４への転送を繰り返し、十分な電子数を蓄積領域２４に蓄積する。その後、「読み出し」の期間で、図１に示した画素アレイ部１の各行の排出ゲート電極３１に、垂直走査回路３から制御信号ＴＸ（１），…，ＴＸ（ｉ），…，ＴＸ（ｎ－２），ＴＸ（ｎ－１），ＴＸ（ｎ）を、図６に示すように、順に印加し、蓄積領域２４の信号電子を読み出す。信号をイメージセンサの外部に読み出す方法については、従来の埋込フォトダイオードを用いた電荷転送型のＣＭＯＳイメージセンサと違いはなく、詳細な説明は省略する。図６では、読み出し期間のおける、各行毎に与えるＴＸ信号のタイミングだけを示している。
　第１の実施の形態に係る固体撮像装置によれば、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の蓄積領域２４にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して、画素毎に特性ばらつきを少なくした距離画像センサを実現することができる。又、第１の実施の形態に係る固体撮像装置によれば、埋込領域２３の片側にのみ、電位勾配変更手段（３１，３３）をなす排出ゲート電極３１が設けられ、排出ゲート電極３１の電位制御だけで、蓄積領域２４への信号電荷の転送／非転送を制御することができるので、特許文献３で提案した構造の場合のような、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もない。
　＜固体撮像装置の動作：蛍光強度及び蛍光の寿命測定＞
　次に、本発明の第１の実施の形態に係る固体撮影装置の応用例として、対象物の蛍光の寿命を画像化する方法を説明する。蛍光寿命の測定は、バイオイメージングにおいて有用であり、その計測が半導体デバイスと簡単な光源及び光学系で実現することができれば、蛍光の寿命測定の応用範囲を拡大することができる。
　図７は、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は－１Ｖ程度の負電圧）を印加する期間Ｔｇを短くし、そのパルスのタイミングＴｄを１フレーム毎に変化させることで蛍光の寿命を測定する場合のタイミング図を示している。期間ΔＴの間以外は、排出ゲート電極３１に制御信号ＴＸＤとして高い電圧を与えて、埋込領域２３の電荷を排出領域２７へ排出する。繰り返しパルスの励起光を照射したとき、励起光が照射された対象物からの蛍光は遅れて応答する。
　蛍光は指数関数的に減衰するため、蛍光の強度をＰとすると、蛍光Ｐと時間Ｔとの関係は、τを蛍光の寿命、Ｐ0を蛍光の強度の初期値として、式（６）のように表すことができる：

　　　Ｐ=Ｐ0 exp（－ｔ/τ）　　　　　　　　　　　　　　…（６）
　図７において、タイミングＴd＝ｔ1から期間ΔＴの間、制御信号ＴＸＤとして低い電圧を排出ゲート電極３１に与えて、蛍光による電荷を蓄積領域２４に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Ｑ１は、式（７）のように、時刻ｔ1からｔ1＋ΔＴの期間の積分で与えられる：

Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　　　　…（７）

この転送動作を何度も繰り返す。このとき、蛍光の寿命が変化せず、同じ蛍光を繰り返すとすれば、Ｎ回の繰り返しにより、その電荷はＮ倍になる。
　同様に、図１１において、時刻ｔ1とは異なるタイミングＴd＝ｔ2から期間ΔＴの間、制御信号ＴＸＤとして低い電圧を排出ゲート電極３１に与えて、蛍光による電荷を蓄積領域２４に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Ｑ2は、式（８）のように、時刻ｔ2からｔ2＋ΔＴの期間の積分で与えられる：

Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　　　　…（８）

式（７）及び式（８）から、蛍光の寿命τは以下の式（９）のように表すことができる：

　　　τ＝(ｔ２－ｔ１) / ln(Ｑ1/Ｑ2)　　　　　　　　　　　…（９）
　したがって、蛍光により発生した電荷を異なるタイミングで読み出すことにより、蛍光の寿命τを測定可能となる。尚、イメージセンサとしての全体的な読み出しの動作は、図６を用いて説明した動作と実質的に同様であるので、重複した説明を省略する。
　第１の実施の形態に係る固体撮像装置によれば、特許文献３で提案した構造の場合のような、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もなく、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることができ、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の蓄積領域２４にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して画素毎に特性ばらつきを少なくして、蛍光の寿命を画像化することができる。
　図７に示したタイミング図は、蛍光寿命を測る場合だけでなく、蛍光の強度を測るものにも使える。蛍光の強度の測定は、単に時間的に窓をかけて、励起光の成分を捨てて（排出）、蛍光が発生しているときだけ、転送するようにすれば良い。その時間窓のタイミングは固定であるが、蛍光をできるだけ集めたいので、励起光のすぐ後で、開きはじめ、十分に減衰するまで時間窓を広く、即ちΔＴを大きくする。
　よって、蛍光強度イメージングの場合は、時間窓ΔＴを固定として、励起光による電荷を十分に排出したのちに、排出ゲートを閉じ、蛍光により発生した電荷のみを電荷蓄積部に転送する。従来、蛍光強度イメージングでは、励起光による成分と蛍光による成分の分離は、それらの波長が異なることを利用し、光の波長に対して選択する光学フィルタのみが用いられているが、励起光と蛍光の波長成分が一部重なりあうため、励起光が必ずしも十分に分離できない場合がある。本発明のように、時間窓による選択を併用することで、より分離性が高まり、より微弱な蛍光を検出することができる。
　（第２の実施の形態）
　第１の実施の形態に係る固体撮像装置の画素では、読み出しゲート電極３２の電位制御によって、蓄積領域２４に蓄積された電荷を読み出し領域２８に転送したが、図８に平面図を示すように、固体撮像装置の画素Ｘijの一部としての半導体素子を、読み出し領域２８ａが埋込領域２３ａの内部で、且つ蓄積領域２４ａの内部に位置するようにし、読み出しゲート電極を設けずに蓄積領域２４ａに蓄積された電荷を直接読み出し領域２８に転送するようにしても良い。
　図９（ａ）に、図８のＢ－Ｂ方向から見た階段断面図を示すように、本発明の第２の実施の形態に係る固体撮像装置の画素（半導体素子）は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１の上部の一部に埋め込まれ、半導体領域２１とフォトダイオードをなす第２導電型（ｎ型）の埋込領域（受光カソード領域）２３ａと、埋込領域２３ａから離間して半導体領域２１の一部に設けられ、特定のタイミングにおいて埋込領域２３ａからフォトダイオードが生成した電荷を排出する、埋込領域２３ａよりも高不純物密度で第２導電型（ｎ＋型）の排出領域２７と、半導体領域２１の一部に設けられ、電荷の非排出時に電荷を埋込領域２３ａから転送され、読み出されるまで蓄積する、埋込領域２３ａよりも高不純物密度で第２導電型（ｎ＋型）の読み出し領域２８ａと、埋込領域２３ａと排出領域２７との間の半導体領域２１からなるチャネルの上部に設けられ、チャネルの電位を制御して、埋込領域２３ａから読み出し領域２８ａへ至るポテンシャルプロファイルの少なくとも一部の電位勾配、及び埋込領域２３ａから排出領域２７へ至るポテンシャルプロファイルの電位勾配を変化させ、電荷の転送の少なくとも一部及び電荷の排出を制御する電位勾配変更手段（３１，３２）とを備える。本発明の第２の実施の形態に係る固体撮像装置の画素（半導体素子）は、読み出し領域２８ａを囲んで読み出し領域２８ａに連続して設けられ、埋込領域２３ａの多数キャリアに対する埋込領域２３ａがなすポテンシャル谷の底の電位よりも深く、読み出し領域２８ａがなす多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第２導電型（ｎ型）の蓄積領域２４ａを更に備える（図９（ｂ）及び図９（ｃ）参照。）。電位勾配変更手段（３１，３２）は、電荷の転送時において、埋込領域２３ａから蓄積領域２４ａへ向かい次第に電位が下がる電位勾配を形成し、電荷を埋込領域２３ａから蓄積領域２４ａへ転送する。図８の平面図では、読み出し領域２８ａが埋込領域２３ａの内部に設けられているが、読み出し領域２８ａは埋込領域２３ａの内部に完全に含まれている必要はなく、読み出し領域２８ａは埋込領域２３ａと連続、又は埋込領域２３ａと少なくとも一部を重複して設けられていても良い。
　図９（ａ）に示すように、埋込領域２３ａに光が選択的に入射するように、遮光膜４１の開口部４２が設けられている。遮光膜４１の開口部４２を設けることにより、光電荷の発生が、フォトダイオードＤ１を構成している埋込領域２３ａの直下の半導体領域２１で生じる。図９（ａ）では、ゲート絶縁膜３３のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良いのも第１の実施の形態に係る固体撮像装置と同様である。
　本発明の第２の実施の形態に係る固体撮像装置の画素（半導体素子）は、第１の実施の形態に係る固体撮像装置と同様に、蓄積領域２４ａの下方に設けられ、半導体領域２１より高不純物密度の第１導電型（ｐ＋型）のブロック層２５ａと、埋込領域２３ａの上から蓄積領域２４ａの上に渡り設けられた、第１導電型（ｐ＋型）のピニング層２６ａとを更に備える。そして、図８に破線で示したように、ピニング層２６ａ、ピニング層２６ａの下方の埋込領域２３ａ、排出領域２７、蓄積領域２４ａを囲むように、半導体領域２１より高不純物密度の第１導電型のウェル領域（ｐウェル）２２が形成されている。破線の更に外側のピニング層２６ａを囲む太い実線３０ａは、素子分離領域との境界を示す。即ち、図８に示す太い実線３０ａの外側が、ＬＯＣＯＳ法やＳＴＩ法等によって形成される素子分離絶縁膜の領域である。
　第２の実施の形態に係る固体撮像装置の画素（半導体素子）には読み出しゲート電極はないが、ゲート絶縁膜３３上には、埋込領域２３ａと排出領域２７との間に形成される排出チャネルの電位を制御して、埋込領域２３ａから、埋込領域２３ａが生成した電子を排出領域２７へ転送する排出ゲート電極３１が埋込領域２３ａの片側にのみ、配置されている。ゲート絶縁膜３３とゲート絶縁膜３３上の排出ゲート電極３１とで、埋込領域２３ａと排出領域２７との間の半導体領域２１の上部に形成されるチャネルの電位を制御し、ポテンシャルプロファイル（電位勾配）を変更して、埋込領域２３ａから排出領域２７への電荷を排出／非排出、及び埋込領域２３ａから蓄積領域２４ａへの信号電荷の転送／非転送を制御する電位勾配変更手段（３１，３３）を構成している。
　図９（ｂ）及び図９（ｃ）は、図９（ａ）の階段断面図において、埋込領域２３ａ、蓄積領域２４ａ、読み出し領域２８ａを水平面で切った断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図９（ａ）に対応して、図９（ｂ）及び図９（ｃ）の左側に、排出領域２７のポテンシャル井戸のフェルミレベル以下の電子が充満した状態を右上がりのハッチングで示す。又、排出領域２７のポテンシャル井戸の右側に、埋込領域２３ａの伝導帯端の位置を示すポテンシャル谷（第１のポテンシャル谷）ＰＷ１と、第１のポテンシャル谷ＰＷ１の右側に、蓄積領域２４ａの伝導帯端の位置を示すポテンシャル谷（第２のポテンシャル谷）ＰＷ２を示す。第２のポテンシャル谷ＰＷ２の中央部に、第２のポテンシャル谷ＰＷ２の底よりも深い読み出し領域２８ａのポテンシャル井戸を示す。読み出し領域２８ａのポテンシャル井戸の深さは、フェルミレベルになるので、図９（ｂ）及び図９（ｃ）においては、右上がりのハッチングで示した領域の上端のレベルが、ポテンシャル井戸の深さを定義する。読み出し領域２８ａを示す深いポテンシャル井戸の周りのフェルミレベルの上方の位置には、読み出し領域２８ａよりも浅い第２のポテンシャル谷ＰＷ２の底を示す伝導帯端が囲み、第２のポテンシャル谷ＰＷ２が読み出し領域２８ａがなす深いポテンシャル井戸に単調に連続している。蓄積領域２４ａの多数キャリアに対するポテンシャル谷の底の電位が、埋込領域２３ａがなすポテンシャル谷の底の電位よりも深く、読み出し領域２８ａがなすポテンシャル井戸の深さよりも浅くなるように、蓄積領域２４ａの不純物密度は埋込領域２３ａよりも高く、読み出し領域２８ａの不純物密度よりも低く設定している。
　第１のポテンシャル谷ＰＷ１とその左側に示した排出領域２７の深いポテンシャル井戸との間の電位障壁は、排出ゲート電極３１の直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。例えば、排出ゲート電極３１に、制御信号ＴＸＤとして、低い電位（０Ｖ、又は－１Ｖ程度の負電圧）を与えると、図９（ｂ）に示すように、埋込領域２３と排出領域２７との間に電子に対する電位障壁が形成され、埋込領域２３から蓄積領域２４ａの方に向かう空乏化電位の傾きが発生する。図９（ｂ）に示すようなポテンシャル分布に起因する電界によって、埋込領域２３ａで発生した殆どの電子（電荷）が、蓄積領域２４ａに転送され、更に蓄積領域２４ａを示す第２のポテンシャル谷ＰＷ２を経由して、読み出し領域２８ａの深いポテンシャル井戸へ転送される。
　一方、排出領域２７に接続された排出ゲート電極３１に制御信号ＴＸＤとして高い電位（正の電圧）を与えると、図９（ｃ）に示すように、埋込領域２３ａから左側の排出領域２７の深いポテンシャル井戸に向かう空乏化電位の傾きが発生する。図９（ｃ）に示すようなポテンシャル分布に起因する電界によって、埋込領域２３ａで発生した電子は、排出領域２７に排出され、読み出し領域２８ａの深いポテンシャル井戸へは転送できなくなる。
　図８及び図９（ａ）に示すように、電荷が埋込領域２３ａから排出されるときの、電荷流入面の主面となる排出領域２７の端部が、排出ゲート電極３１直下において、平面パターン上で、埋込領域２３ａの端部と平行に対峙している。そして、排出ゲート電極３１が埋込領域２３ａの一部に重複し且つ隣接するように配置されているので、電位勾配変更手段（３１，３３）によって、ポテンシャルプロファイル（電位勾配）を変更する際には、埋込領域２３ａの排出領域２７に対向する部分の全体において、排出領域２７に向かう電界を排出ゲート電極３１直下の半導体領域２１に発生させることができる。よって、第２の実施の形態に係る半導体素子は、電荷の排出領域２７への排出効率を向上させ、且つ埋込領域２３aから蓄積領域２４ａを経て読み出し領域２８ａへ至る信号電荷の高速転送を実現することが可能であると共に、画素の構造を簡単化できる。更に、第２の実施の形態に係る半導体素子は、読み出し領域２８ａに電荷を転送するための読み出しゲート電極を省略しているので、半導体素子の構造が簡単化され、画素の面積を小さくでき、高空間解像度で高速動作するイメージセンサを実現できる。但し、通常の読み出しでは、リセットノイズがキャンセルされないことと、半導体表面で電荷を蓄積することから、暗電流が大きくなる点に注意が必要である。
　この様に、第２の実施の形態に係る固体撮像装置によれば、埋込領域２３ａの片側にのみ、排出ゲート電極３１が設けられ、排出ゲート電極３１の電位制御だけで、蓄積領域２４ａへの信号電荷の転送／非転送を制御することができるので、特許文献３で提案した構造の場合のような、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もなく、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることができるので、画素の構造が簡単化され、電荷の転送効率が高くなり、高解像度化及び高速動作が可能になる。
（第３の実施の形態）
　又、既に述べた第２の実施の形態の説明では、図８及び図９に示したように、読み出し領域２８ａを蓄積領域２４ａの表面の中央付近に位置するようにし、蓄積領域２４ａの下方に、半導体領域２１より高不純物密度の第１導電型（ｐ＋型）のブロック層２５ａを設け、読み出しゲート電極を設けずに蓄積領域２４に蓄積された電荷を直接読み出し領域２８に転送する構造を示したが、本発明の第３の実施の形態に係る固体撮像装置の画素Ｘijの一部としての半導体素子では、図１１に示すように、第２の実施の形態で用いた蓄積領域２４ａ及びブロック層２５ａの領域をなくして、ウェル領域（ｐウェル）２２ｂを読み出し領域２８ｂと重ねるレイアウトを採用している。図１１の平面図において、破線で示した領域の外側がウェル領域２２ｂである。図１１は平面図なので、ゲート絶縁膜の図示を省略しているが、ゲート絶縁膜とゲート絶縁膜上の排出ゲート電極３１とで、埋込領域２３ｂと排出領域２７との間の半導体領域２１の上部に形成されるチャネルの電位を制御し、ポテンシャルプロファイル（電位勾配）を変更して、埋込領域２３ｂから排出領域２７への電荷を排出／非排出、及び埋込領域２３ｂから読み出し領域２８ｂへの信号電荷の転送／非転送を制御する電位勾配変更手段を構成している。
　図１１に示すように、電荷が埋込領域２３ｂから排出されるときの、電荷流入面の主面となる排出領域２７の端部が、排出ゲート電極３１直下において、平面パターン上で、埋込領域２３ｂの端部と平行に対峙している。そして、埋込領域２３ｂの片側のみにおいて、排出ゲート電極３１が埋込領域２３ｂの一部に重複し且つ隣接するように配置されているので、電位勾配変更手段によって、ポテンシャルプロファイル（電位勾配）を変更する際には、埋込領域２３ｂの排出領域２７に対向する部分の全体において、排出領域２７に向かう電界を排出ゲート電極３１直下の半導体領域２１に発生させることができる。よって、第３の実施の形態に係る半導体素子は、電荷の排出領域２７への排出効率を向上させ、且つ埋込領域２３ｂから読み出し領域２８ｂへの信号電荷の高速転送を実現することが可能であると共に、画素の構造を簡単化できる。特に、第３の実施の形態に係る固体撮像装置の画素（半導体素子）には蓄積領域２４ａがないので、図９に示した第２のポテンシャル谷ＰＷ２がないポテンシャルプロファイルになる。このため、埋込領域２３ｂがなすポテンシャル谷から読み出し領域２８ｂがなすポテンシャル井戸への電位勾配に沿って、直接、電荷が高効率で転送され、ほぼ第２の実施の形態と同様な効果を奏する。
　図１１に示す第３の実施の形態に係る固体撮像装置の画素のレイアウトでは、ウェル領域２２ｂの平面パターンと読み出し領域２８ｂの平面パターンの一部が重複しているので、ウェル領域２２ｂにブロック層２５ａと等価な機能を持たせることが可能で、半導体領域２１からの読み出し領域２８ｂへの光の漏れ込みをなくすことができる。但し、図１１に示すように、ウェル領域２２ｂから読み出し領域２８ｂの一部が突出して、ウェル領域２２ｂの平面パターンと読み出し領域２８ｂの平面パターンとが重複するレイアウトであるので、ウェル領域２２ｂによって、埋込領域２３ｂがなすポテンシャル谷から読み出し領域２８ｂがなすポテンシャル井戸への経路にポテンシャルバリアが形成される可能性がある。第３の実施の形態に係る固体撮像装置の画素においてポテンシャルバリアが形成されないようにするためには、ウェル領域２２ｂと読み出し領域２８ｂの不純物密度の関係や相対的な位置関係を正確に決める必要がある。ウェル領域２２ｂを示す破線の更に外側のピニング層２６ｂを囲む太い実線３０ｂは、素子分離領域との境界を示す。即ち、図１１に示す太い実線３０ｂの外側が、ＬＯＣＯＳ法やＳＴＩ法等によって形成される素子分離絶縁膜の領域である。
　この様に、第３の実施の形態に係る固体撮像装置によれば、埋込領域２３ｂの片側にのみ、排出ゲート電極３１が設けられ、排出ゲート電極３１の電位制御だけで、読み出し領域２８ｂへの信号電荷の転送／非転送を制御することができるので、特許文献３で提案した構造の場合のような、電荷の通路の中心付近でポテンシャル傾斜が０になってしまう不都合もなく、電荷転送経路の全幅においてポテンシャル傾斜を生じさせることができるので、画素の構造が簡単化され、電荷の転送効率が高くなり、高解像度化及び高速動作が可能になる。
　（その他の実施の形態）
　上記のように、本発明は第１～第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、本発明の第１～第３の実施の形態のいずれかで説明した構造を利用して、距離測定等に用いる光源としてのＬＥＤ照明を、背景光に対して相対的に増強させることもできる。この場合、図１０に示すように、ＬＥＤが発光しているタイミングに合わせて、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧を与え、ＬＥＤにより生成された電荷を蓄積領域２４に転送されるようにし、それ以外の期間では発生した電子が排出領域２７に排出されるようにする。この場合、ＬＥＤを繰り返し発光させたときの、発光のデューティ比を小さくして、直流発光の場合に比べて、最大許容駆動電流を大きくすることができるので、同じ発光強度を得るのに必要なＬＥＤの数を減らすことができる。
　本発明の第３の実施の形態に係る固体撮像装置では、図１１に示すように、第２の実施の形態で用いた蓄積領域２４ａ及びブロック層２５ａの領域をなくして、ウェル領域（ｐウェル）２２ｂを読み出し領域２８ｂと重ねるレイアウトを採用したが、蓄積領域２４ａの平面パターンを残すレイアウトを採用しても良い。即ち、図９に示した第２の実施の形態に係る固体撮像装置の画素のブロック層２５ａのパターンをなくすが、蓄積領域２４ａのパターンは利用し、読み出し領域の平面パターンの一部にウェル領域２２ａの平面パターンが重なるレイアウトを採用しても良い。この場合は、蓄積領域２４ａを残しているので、図９に示したと同様に第２のポテンシャル谷ＰＷ２が残り、埋込領域２３ｂがなす第１のポテンシャル谷ＰＷ１から、第２のポテンシャル谷ＰＷ２を経由して、読み出し領域がなすポテンシャル井戸へ電荷が順に転送され、ほぼ第２の実施の形態と同様な効果を奏する。しかしながら、蓄積領域２４ａのパターンを残すレイアウトの場合には、蓄積領域２４ａの領域の下に比較的高濃度のp層がないため、半導体領域２１から読み出し領域への電光の漏れ込み特性が不利になる。しかし、ブロック層２５ａをなくすレイアウトの採用によって、固体撮像装置の製造工程が簡単になるという利点がある。
　更に、既に述べた第１～第３の実施の形態に係る固体撮像装置の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
　又、既に述べた第１～第３の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。
　この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；・・・・・；Ｘn1～Ｘnm…画素
　１…画素アレイ部
　２…水平走査回路
　３…垂直走査回路
　４…タイミング発生回路
　５…信号処理回路
　２１…半導体領域
　２２，２２ａ，２２ｂ…ウェル領域（破線の外側がウェル領域）
　２３，２３ａ，２３ｂ…埋込領域
　２４，２４ａ…蓄積領域
　２５，２５ａ…ブロック層
　２６，２６ａ…ピニング層
　２７…排出領域
　２８，２８ａ，２８ｂ…電荷読みだし領域
　３０…素子分離領域との境界を示す線（太い実線の外側が素子分離絶縁膜）
　３１…排出ゲート電極
　３２…読み出しゲート電極
　３３…ゲート絶縁膜
　４１…遮光膜
　４２…開口部

Claims (18)

  1. 　第１導電型の半導体領域と、
    　前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなす第２導電型の埋込領域と、
    　前記埋込領域から離間して前記半導体領域の一部に設けられ、特定のタイミングにおいて前記埋込領域から前記フォトダイオードが生成した電荷を排出する、前記埋込領域よりも高不純物密度で第２導電型の排出領域と、
    　前記半導体領域の一部に設けられ、前記電荷の非排出時に前記電荷を前記埋込領域から転送され、読み出されるまで蓄積する、前記埋込領域よりも高不純物密度で第２導電型の読み出し領域と、
    　前記埋込領域と前記排出領域との間の前記半導体領域からなるチャネルの上部に設けられ、前記チャネルの電位を制御して、前記埋込領域から前記読み出し領域へ至るポテンシャルプロファイルの少なくとも一部の電位勾配、及び前記埋込領域から前記排出領域へ至るポテンシャルプロファイルの電位勾配を変化させ、前記電荷の転送の少なくとも一部及び前記電荷の排出を制御する電位勾配変更手段
    　とを備えることを特徴とする半導体素子。
  2. 　前記読み出し領域が、前記埋込領域から離間して前記半導体領域の一部に設けられ、
    　前記埋込領域から前記読み出し領域に至る経路の一部の前記埋込領域側に設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第２導電型の蓄積領域を更に備え、
    　前記電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項１に記載の半導体素子。
  3. 　前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
    　前記読み出し領域を囲んで前記読み出し領域に連続して設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第２導電型の蓄積領域を更に備え、
    　前記電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項１に記載の半導体素子。
  4. 　前記蓄積領域が前記埋込領域よりも高不純物密度であることを特徴とする請求項２又は３に記載の半導体素子。
  5. 　前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
    　前記電荷の転送時に、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配に沿って、前記電荷が前記埋込領域から前記蓄積領域へ直接転送されることを特徴とする請求項１に記載の半導体素子。
  6. 　前記電荷が前記埋込領域から排出されるときの、電荷流入面の主面となる排出領域の端部が、平面パターン上前記埋込領域の端部と平行に対峙していることを特徴とする請求項１～５のいずれか１項に記載の半導体素子。
  7. 　前記蓄積領域の下方に、第１導電型で前記半導体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項２～５のいずれか１項に記載の半導体素子。
  8. 　前記排出領域の一部と前記蓄積領域の周囲を少なくとも囲む第１導電型のウェル領域を更に備え、
    　前記読み出し領域の少なくとも一部が、平面パターン上、前記ウェル領域の内部に含まれことを特徴とする請求項５に記載の半導体素子。
  9. 　第１導電型の半導体領域と、
    　前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなす第２導電型の埋込領域と、
    　前記埋込領域から離間して前記半導体領域の一部に設けられ、特定のタイミングにおいて前記埋込領域から前記フォトダイオードが生成した電荷を排出する、前記埋込領域よりも高不純物密度で第２導電型の排出領域と、
    　前記半導体領域の一部に設けられ、前記電荷の非排出時に前記電荷を前記埋込領域から転送され、読み出されるまで蓄積する、前記埋込領域よりも高不純物密度で第２導電型の読み出し領域と、
    　前記埋込領域と前記排出領域との間の前記半導体領域からなるチャネルの上部に設けられ、前記チャネルの電位を制御して、前記埋込領域から前記読み出し領域へ至るポテンシャルプロファイルの少なくとも一部の電位勾配、及び前記埋込領域から前記排出領域へ至るポテンシャルプロファイルの電位勾配を変化させ、前記電荷の転送の少なくとも一部及び前記電荷の排出を制御する電位勾配変更手段
    　とを備える画素を複数配列したことを特徴とする固体撮像装置。
  10. 　前記読み出し領域が、前記埋込領域から離間して前記半導体領域の一部に設けられ、
    　前記埋込領域から前記読み出し領域に至る経路の一部の前記埋込領域側に設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第２導電型の蓄積領域を更に備え、
    　前記電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項９に記載の固体撮像装置。
  11. 　前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
    　前記読み出し領域を囲んで前記読み出し領域に連続して設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第２導電型の蓄積領域を更に備え、
    　前記電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項９に記載の固体撮像装置。
  12. 　前記蓄積領域が前記埋込領域よりも高不純物密度であることを特徴とする請求項１０又は１１に記載の固体撮像装置。
  13. 　前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
    　前記電荷の転送時に、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配に沿って、前記電荷が前記埋込領域から前記蓄積領域へ直接転送されることを特徴とする請求項９に記載の固体撮像装置。
  14. 　前記電荷が前記埋込領域から排出されるときの、電荷流入面の主面となる排出領域の端部が、平面パターン上前記埋込領域の端部と平行に対峙していることを特徴とする請求項９～１３のいずれか１項に記載の固体撮像装置。
  15. 　前記蓄積領域の下方に、第１導電型で前記半導体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項１０～１３のいずれか１項に記載の固体撮像装置。
  16. 　前記排出領域の一部と前記蓄積領域の周囲を少なくとも囲む第１導電型のウェル領域を更に備え、
    　前記読み出し領域の少なくとも一部が、平面パターン上、前記ウェル領域の内部に含まれことを特徴とする請求項１３に記載の固体撮像装置。
  17. 　前記読み出し領域が、前記画素にそれぞれ設けられた読み出しトランジスタのゲート電極に接続されることを特徴とする請求項１０～１６のいずれか１項に記載の固体撮像装置。
  18. 　前記読み出し領域が、前記リセットトランジスタのソース電極をなす、又は前記ソース電極に接続されることを特徴とする請求項１７に記載の固体撮像装置。
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